KR20060103140A - 접합형 반도체 장치의 제조 방법 - Google Patents

접합형 반도체 장치의 제조 방법 Download PDF

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KR20060103140A
KR20060103140A KR1020060026075A KR20060026075A KR20060103140A KR 20060103140 A KR20060103140 A KR 20060103140A KR 1020060026075 A KR1020060026075 A KR 1020060026075A KR 20060026075 A KR20060026075 A KR 20060026075A KR 20060103140 A KR20060103140 A KR 20060103140A
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켄이치 노나카
히데키 하시모토
세이치 요코야마
겐스케 이와나가
요시미츠 사이토
히로아키 이와쿠로
마사아키 시미즈
유스케 후쿠다
코이치 니시카와
유스케 마에야마
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혼다 기켄 고교 가부시키가이샤
신덴겐코교 가부시키가이샤
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Abstract

본 발명은 제1 고저항층 형성 공정과, 채널 도핑층 형성 공정과, 제2 고저항층 형성 공정과, 소스 영역이 되는 제1 도전형의 저저항층(34)을 형성하는 공정과, 저저항층(34)과 제2 고저항층(33)의 도중 깊이까지 부분적으로 에칭하는 공정과, 에칭하는 공정에서 에칭한 부분의 하부에 게이트 영역(G)을 형성하는 공정과, 게이트 영역(G)과 소스 영역 사이 영역의 표면에 보호막(38)을 형성하는 공정으로 이루어진 접합형 반도체의 제조 방법을 제공하는 것을 목적으로 한다. 미리 소스 영역 하면과 채널 도핑층의 상면 사이의 높이로 에칭한 면에 비교적 저에너지의 이온 주입을 이용하여 게이트 영역을 형성한다.

Description

접합형 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING JUNCTION SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 접합형 반도체 장치[예로서 정전 유도 트랜지스터(SIT)]의 일부 단면도.
도 2는 본 발명의 실시예에 따른 접합형 반도체 장치[예로서 정전 유도 트랜지스터(SIT)]의 평면도.
도 3a는 본 실시예에 따른 접합형 반도체 장치의 동작을 설명한 도면으로서, 게이트 전극에 핀치 오프 전압 이하의 전압이 인가되어 있는 상태를 도시한 도면.
도 3b는 본 실시예에 따른 접합형 반도체 장치의 동작을 설명한 도면으로서, 게이트 전극에 핀치 오프 전압 이상의 전압이 인가되어 있는 상태를 도시한 도면.
도 3c는 본 실시예에 따른 접합형 반도체 장치의 동작을 설명한 도면으로서, 게이트 전극에 더욱 높은 전압을 인가한 상태를 도시한 도면.
도 4a는 종래 프로세스의 경우의 SIT의 전류 전압 특성을 도시한 도면.
도 4b는 본 발명의 프로세스의 경우의 SIT의 전류 전압 특성을 도시한 도면.
도 5는 본 발명의 실시예에 따른 접합형 반도체 장치의 제조 방법에 의해 정전 유도 트랜지스터를 제조하는 공정을 도시한 흐름도.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 접합형 반도체 장치의 제조 방 법에 의해 정전 유도 트랜지스터를 제조하는 각 공정에서의 반도체 기판의 단면도.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 접합형 반도체 장치의 제조 방법에 의해 정전 유도 트랜지스터를 제조하는 각 공정에서의 반도체 기판의 단면도.
도 8은 종래의 SIT의 단면 모식도.
도 9는 종래의 JFET의 단면 모식도.
도 10a 내지 도 10c는 종래의 전형적인 접합형 트랜지스터의 동작을 설명한 도면.
도 11a, 도 11b는 소스 폭이 좁은 디바이스와 소스 폭이 넓은 디바이스의 비교를 도시한 도면.
본 발명은 접합형 반도체 장치의 제조 방법에 관한 것으로서, 특히, 정전 유도 트랜지스터 등의 접합형 반도체 장치의 제조 방법에 관한 것이다.
반도체 탄화규소(SiC)는 널리 디바이스에 응용되고 있는 실리콘에 비하여 밴드갭 에너지가 크다는 등의 이유로 고전압·대전력·고온 동작에 알맞고, 파워 디바이스 등에의 적용이 기대되고 있다. 현재, 연구 개발이 활발히 이루어지고 있는 SiC 파워 디바이스의 구조는 주로 MOS형 디바이스와 접합형 디바이스로 분류된다. 본 발명은 정전 유도 트랜지스터(Static Induction Transistor: SIT)나 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor: JFET) 등의 접합형 트랜지 스터의 성능 향상에 관한 것이다.
지금까지 보고되어 있는 SiC를 이용한 SIT, JFET에는 하기의 예가 있다.
SIT로서는 예컨대 문헌[시노헤다카시(四戶孝) 외 지음 「600V5A 4H-SiC SIT with Low RonS of 13m Ω cm2」 SI 디바이스 심포지엄 강연 논문집, Vol. 17th pp. 41-45]과 문헌[(재)신기능소자개발협회 지음 「2002년도 신에너지·산업 기술 종합 개발 기구 위탁 성과 보고서, 초저손실 전력 소자 기술 개발, 소자화 기술」]에 개시된 것이 대표적이다. 도 8에 문헌[시노헤다카시(四戶孝) 외 지음 「600V5A 4H-SiC SIT with Low RonS of 13m Ω cm2」 SI 디바이스 심포지엄 강연 논문집, Vol. 17th pp. 41-45]에 개시된 SIT의 단면 모식도를 도시한다. 이 SIT(100)는 n형 저저항층인 드레인 영역(101)과 n형 고저항층인 드리프트 영역(102)과 n형 저저항 영역의 소스 영역(103)과 이들 소스 영역을 둘러싸도록 형성된 p형 저저항 영역의 게이트 영역(104)과 드레인 전극(105)과 소스 전극(106)과 게이트 전극(107)으로 이루어져 있다. 그리고, 게이트 영역(104)에 끼워진 채널 영역(108)이 형성되어 있다. 이 SIT(100)는 드리프트 영역(102) 내에 채널 도핑층을 갖지 않고, 게이트 전극(107)에 전압을 인가하지 않을 때에도 도통 상태인 노멀 온 특성을 보이는 정전 유도 트랜지스터이다. 이 정전 유도 트랜지스터에서는, 게이트 영역(104)을 제작할 때에 MeV급 고에너지 이온 주입이 행해지고 있다.
JFET로서는 예컨대 문헌[J. H. Zhao et al. 「6A, 1kV 4H-SiC Normally-off Trenched-and-Implanted Vertical JFETs」 Materials Science Forum Vols. 457-460(2004) pp. 1213-1216]에 개시된 것이 있다. 도 9는 그 문헌에 개시된 JFET의 단면 구조도를 나타낸다. 이 JFET(110)는 n형 저저항층인 드레인 영역(111)과 n형 고저항층인 드리프트 영역(112)과 n형 저저항층의 소스 영역(113)과 p형 저저항 영역과 p형 저저항의 게이트 영역(114)과 패시베이션막(115)과 드레인 전극(116)과 소스 전극(117)과 게이트 전극(118)과 트렌치부(119)와 소스 금속층(120)으로 이루어져 있다. 이 JFET의 소스의 폭(d)은 1.45 ㎛에서 1.95 ㎛의 것으로서, 매우 좁은 것이다. 또한, 채널 영역의 깊이(D)도 2.1 ㎛로서 깊은 것이다. 그렇기 때문에, 이 JFET에서는, 게이트 전극(118)에 전압을 인가하지 않을 때에 비도통 상태인 노멀 오프 특성으로 하려면 소스의 폭을 1.95 ㎛보다도 좁게 할 필요가 있어, 매우 제작이 어려운 것이었다. 또한, 게이트 영역(114)은 저저항으로 하기 위해서, 불순물 농도를 높은 것으로 하고 있다. 또한, 이 JFET에서는 게이트 영역(114)은 2 ㎛ 이상의 깊은 트렌치 에칭을 한 저면과 측면에 복수회의 이온 주입이 행해짐으로써 형성되어 있다.
도 10a, 도 10b, 도 10c는 대표적인 접합형 트랜지스터인 정전 유도 트랜지스터(SIT)의 동작을 설명한 도면이다. 도 10a, 도 10b, 도 10c에서는 부호 200이 드레인 전극, 부호 201이 드레인 영역, 부호 202가 드리프트 영역, 부호 203이 소스 영역, 부호 204가 게이트 영역, 부호 205가 소스 전극, 부호 206이 게이트 전극, 부호 207이 채널 도핑층이다. 접합형 트랜지스터에서는, 기판의 양면에 설치된 소스 전극(205)과 드레인 전극(200)에 전압이 인가되어, 소스 드레인 사이에 흐르는 주전류가 소스 영역(203)을 둘러싸도록 하여 형성된 게이트 전극(206)에 가하는 신호에 의해 제어된다. 이 정전 유도 트랜지스터에서는, 고저항층 속에 게이트 영 역(204)에 접속시키도록 채널 도핑층(207)이 형성되어 있는 노멀 오프형의 예가 도시되어 있다.
이 SIT에서는, 게이트 전극(206)에 오프 신호가 인가된 상태에서는, 주전류는 흐르지 않는다. 노멀 오프형의 SIT에서는, 게이트 전극(206)에 0 V 또는 마이너스의 전압을 인가함으로써 오프 상태가 유지된다. 도 10a에서 도시된 바와 같이 오프 상태에서는, 드리프트 영역(202) 내에서 공핍 영역(dr)이 넓어지고, 또한, 채널 도핑층의 전위가 높은 상태에 있기 때문에 드리프트 영역(202) 안을 소스 영역(203)으로부터의 전자(화살표 e)가 주행할 수 없게 된다. 도 10b는 게이트 전극(206)에 오프 상태에서의 전압보다 높은 전압을 인가한 상태를 나타낸다. 게이트 전압으로서 오프 상태로의 전압보다 높은 전압을 인가하면, 공핍 영역(dr)이 작아지고, 또한, 채널 도핑층의 전위가 낮아져서 트랜지스터는 온 상태가 되어 소스 전극(205)으로부터 드레인 전극(200)으로 전자 전류(화살표 e)가 흐른다. 또한, 게이트 전극(206)에 플러스의 전압을 더 인가하면, 게이트 소스 사이에 형성되어 있는 pn 접합이 순바이어스되어, 도 10c에서 도시된 바와 같이, 게이트 영역(204)으로부터 드리프트 영역(202)으로 정공의 주입(화살표 h)이 일어난다. 그 정공의 주입에 의해 n형의 드리프트 영역에 정공의 주입에 의해 생긴 플러스 전하를 중성화하도록 소스 영역(203)으로부터의 전자의 주입이 일어나서 드리프트 영역의 전기 전도율이 보다 높아진다. 이에 따라, 온 저항이 보다 낮아진다.
이와 같이, 보다 낮은 온 전압(저항)을 얻기 위해서는 게이트 전극에 플러스의 전압을 인가하여 소스 영역으로부터 드리프트 영역으로 주입시키는 전자를 증가 시키는 것이 유효하다. 이 때, 게이트 소스 사이에 형성되어 있는 pn 접합이 순바이어스되어, 게이트 전극으로부터 소스 전극으로 정공 전류가 흐른다. SIT를 고효율로 동작시키기 위해서는 보다 적은 게이트 전류로 보다 많이 드레인 전류를 제어하는 것이 바람직하다. 그 때문에, 전류 증폭율(=드레인 전류/게이트 전류)이 중요한 파라미터가 된다.
다음에, 고에너지 이온 주입에 의해 발생하는 손상에 기인하는 재결합 준위의 영향에 대해서 고찰한다. SiC 속에서는 불순물의 확산 계수가 작기 때문에, SiC 중에 선택적으로 깊은 도전 영역을 형성할 때에, 실리콘에 의해 일반적으로 이용되고 있는 열 확산법을 이용할 수 없고, MeV급의 고에너지 이온 주입을 이용하는 것이 일반적이다. 종형의 접합형 트랜지스터의 게이트 영역도 고에너지 이온 주입으로 형성되는 것이 일반적이다. 이와 같이 하여 형성된 이온 주입층과 그 주변에는 그 후의 활성화 열처리에서는 회복할 수 없는 결정 결함이 남는다. 이들 결정 결함은 전자와 정공의 재결합 준위가 된다. 그 때문에, 도 10c와 같은 SIT의 게이트 전극(206)에 순바이어스를 인가하여 동작시키는 경우, 게이트 영역(204)으로부터 주입되는 정공(화살표 h2)과 소스 영역(203)으로부터 주입되는 전자(화살표 e2)가 게이트 영역(204) 근방에 존재하는 재결합 준위(도면 중 x표로 나타냄)를 통해 재결합하여 전류 증폭율이 저하하게 된다.
다음에, 노멀 오프 특성에 관해서 설명한다. 파워 디바이스에서는, 어떠한 이상이 발생하여 게이트 전극에의 제어 신호가 끊어진 경우에, 디바이스가 오프 상태로 될 것이 요망된다. 그 때문에, 파워 디바이스에서는, 노멀 오프 특성을 갖는 것이 중요한 조건이 된다. 전술한 도 8의 구조에서, 노멀 오프 특성을 얻기 위해서는 인접하는 게이트간 거리나 소스 폭을 매우 짧게 해야만 한다. 도 11a와 도 11b는 각각 소스 폭이 좁은 종래의 디바이스와 소스 폭이 넓은 디바이스의 비교를 나타낸 도면이다. 도 11a는 소스 폭이 좁은 경우, 도 11b는 소스 폭이 넓은 경우를 도시한다. 부호 200이 드레인 전극, 부호 201이 드레인 영역, 부호 202가 드리프트 영역, 부호 203이 소스 영역, 부호 204가 게이트 영역, 부호 205가 소스 전극, 부호 206이 게이트 전극이다.
도 11a에서 도시하는 디바이스와 같이 소스 폭을 좁게 하여, 게이트간 거리를 짧게 하면, 제조가 어렵게 되는 동시에, 도면에 도시한 바와 같이 디바이스 전면적에 차지하는 유효 영역(도면에서 부호 ER로 나타냄)이 감소하여, 결과적으로 온 전압(저항)이 상승하게 된다.
도 8에서 도시한 SIT의 경우에는 게이트 영역을 MeV대의 고에너지 이온 주입으로 형성하고 있기 때문에, 게이트 전극으로부터 소수 캐리어를 주입한 경우에 이온 주입에 기인하는 재결합 준위를 통한 재결합이 많고, 드레인·소스 사이의 고저항층에 도전율 변조를 일으키는 바이폴라 모드 동작에서의 특성이 향상되지 않는다. 또한, 채널 도핑 구조를 도입하고 있지 않은 구조이기 때문에, 노멀 오프 특성을 얻는 것이 매우 곤란하다.
도 9에서 도시한 JFET의 경우에는, 노멀 오프 특성을 얻기 위해서는 폭 1.5 ㎛, 깊이 2 ㎛ 정도의 매우 미세한 트렌치 구조를 만들고, 또한 그 측벽에까지 게이트층을 두지 않으면 안되어, 제조가 어렵다. 또한, 디바이스에 차지하는 소스 영 역의 비율이 낮아지지 않을 수 없어, 온 전압(저항) 향상에 방해가 된다.
종래의 접합형 트랜지스터를 게이트 전극에 순바이어스를 인가하여 동작시키는 경우, 게이트 영역으로부터 주입되는 정공과 소스 영역으로부터 주입되는 전자가 게이트 소스 사이의 SiC 표면의 표면 준위를 통해 재결합하여 전류 증폭율이 저하하게 된다고 하는 문제점이 있다.
또한, 종래의 접합형 트랜지스터에서는, 노멀 오프 특성을 얻기 위해서는, 인접하는 게이트간 거리나 소스 폭을 매우 짧게 해야만 한다. 소스 폭을 좁게 하고, 게이트간 거리를 짧게 하면, 제조가 어렵게 되는 동시에, 디바이스 전면적에 차지하는 유효 영역이 감소하여, 결과적으로 온 전압(저항)이 상승하게 된다고 하는 문제점이 있다.
따라서, 자동차의 모터 제어용 등에서 요구되는 노멀 오프 특성을 갖는 고성능의 접합형 디바이스를 용이한 제조 공정으로 실현할 수 있는 디바이스 구조의 접합형 반도체 장치의 제조 방법을 확립할 것이 요망되고 있다.
본 발명은 제1 도전형 반도체 기판의 한쪽 면에 제1 고저항층을 형성하는 공정과, 제1 고저항층 상에 채널 도핑층을 형성하는 공정과, 채널 도핑층 상에 제2 고저항층을 형성하는 공정과, 제2 고저항층 상에 소스 영역이 되는 제1 도전형 저저항층을 형성하는 공정과, 저저항층과 제2 고저항층의 도중 깊이까지 부분적으로 에칭하는 공정과, 에칭한 부분의 하부에 게이트 영역을 형성하는 공정과, 게이트 영역과 소스 영역 사이의 영역의 표면에 보호막을 형성하는 공정과, 저저항층 상에 소스 전극, 게이트 영역 상에 게이트 전극 및 반도체 기판의 다른 쪽 면에 드레인 전극을 접합하는 공정과, 소스 전극과 게이트 전극의 상측에 상층 전극을 형성하는 공정을 포함하는 접합형 반도체 장치의 제조 방법을 제공한다.
본 발명에 따르면, 종래의 접합형 트랜지스터의 제조 방법과 달리, 미리 소스 영역 하면과 채널 도핑층의 상면 사이의 높이로 에칭한 면에 비교적 저에너지의 이온 주입을 이용하여 게이트 영역을 형성한다. 이에 따라, 이온 주입시에 발생하여 그 후의 활성화 열처리에서도 회복할 수 없는 결정 결함에 기인하는 재결합 준위를 저감할 수 있다. 본 발명의 제조 방법을 이용한 접합형 트랜지스터에서는, 게이트 영역으로부터 주입되는 소수 캐리어와 소스 영역으로부터 주입되는 다수 캐리어의 재결합이 억제되어 전류 증폭율을 향상시킬 수 있어 온 전압(저항)을 작게 할 수 있다.
상기 접합형 반도체 장치의 제조 방법은 게이트 영역을 형성하는 공정이 이온 주입법을 이용하여 행해지는 것이 바람직하다.
상기 이온 주입법에서의 주입 에너지는 수십 keV 이상 1 MeV 이하인 것이 바람직하다.
상기 접합형 반도체 장치에 이용하는 반도체 결정은 탄화규소인 것이 바람직하다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해서 첨부한 도면에 기초하여 상세하 게 설명한다.
도 1과 도 2는 각각 본 발명의 실시예인 접합형 반도체 장치[예로서 정전 유도 트랜지스터(SIT)]의 일부 구조 단면도와 평면 구조도이다. 도 2에는 소스 전극을 5개 갖는 정전 유도 트랜지스터의 예를 도시하고, 도 1은 도 2의 A-A 단면에서의 소스 전극 1개분의 구조를 확대하여 나타내고 있다. 정전 유도 트랜지스터(10)에서는, 탄화규소(SiC) 결정의 한쪽 면에 형성된 n형(제1 도전형)의 저저항층(n+층)으로 이루어진 드레인 영역(11)과, SiC 결정의 다른 한쪽 면에 형성된 n형의 저저항층(n+층)으로 이루어진 소스 영역(12)과, 소스 영역(12) 주위에 형성된 p형(제2 도전형)의 게이트 영역(13)과, 소스 영역(12)과 드레인 영역(11) 사이의 n형의 고저항층(n-층)(14)과, n형의 고저항층(14) 내에 게이트 영역(13)과 접속되도록 p형의 채널 도핑층(15)이 형성되어 있다. 또한, 이 정전 유도 트랜지스터(10)에서는 게이트 영역(13)과 소스 영역(12) 사이의 SiC 결정의 표면 상에 표면 보호막(17)이 형성되어 있다. 또한, 정전 유도 트랜지스터(10)에서는, 드레인 영역(11)에 접합하는 드레인 전극(18)과 소스 영역(12)에 접합하는 소스 전극(19)과 게이트 영역(13)에 접합하는 게이트 전극(20)이 설치되어 있다. 또한, 도 2에는 소스 전극(19)과 게이트 전극(20)의 상부에 설치된 상층 전극(21)이 도시되어 있다.
도 3a, 도 3b, 도 3c는 본 실시예에 따른 정전 유도 트랜지스터의 동작을 설명한 도면이다. 도 3a에서는 이 정전 유도 트랜지스터(10)에 소스 전극(19)과 드레인 전극(18) 사이에 드레인 전압(VD)이 인가되고, 게이트 전극(20)에 핀치 오프 전 압 이하의 전압이 인가되고 있는 상태가 도시되어 있다. 이 때, 게이트 영역(13)의 드리프트 영역(14b) 내에서 공핍 영역(dr)이 넓어지고, 또한, 채널 도핑층(15)의 전위가 높기 때문에, 소스 영역(12)으로부터의 전자(화살표 e)는 공핍층(dr)과 채널 도핑층(15)의 장벽에 저지되어 드리프트 영역(14b)을 흐르지 않는다. 한편, 도 3b에 도시된 바와 같이, 게이트 전극(20)에 핀치 오프 전압 이상의 전압이 인가되었을 때, 공핍층(dr)이 좁아지고, 또한, 채널 도핑층(15)의 전위가 내려가, 소스 전극(19)과 드레인 전극(18) 사이에 전자(화살표 e2)가 흘러, 전류가 흐른다. 또한, 도 3c에 도시된 바와 같이, 또한, 게이트 전극(20)에 전압을 인가하면, 게이트 영역(13)으로부터 드리프트 영역(14b)으로의 정공(화살표 h1)의 주입이 일어난다. 이에 따라, 전하 중성화 조건을 만족하도록, 소스 영역(12)으로부터 전자(화살표 e1)의 주입이 일어나, 고저항층의 전도도 변조가 발생한다. 그로써, 온 저항도 저하한다.
도 10a, 도 10b, 도 10c에서 도시한 종래의 구조 방법으로 제작한 구조에서는, 전압이 인가된 경우, 소스 영역으로부터의 전자와 게이트 영역으로부터의 정공이 재결합하여 소스 영역으로부터의 드레인 전극에 도달하는 전자가 감소되어 버린다. 그 때문에, 전류 증폭율이 저하되어 버린다. 그러나, 본 발명의 후술하는 제조 방법에 따르면, 게이트 영역이 형성되는 부분을 미리 소스 영역 하면으로부터 채널 도핑층 상면 사이의 깊이까지 에칭하고, 그 후에 비교적 낮은 에너지의 이온 주입으로 게이트 영역을 형성한다. 이 프로세스를 이용함으로써 이온 주입시에 발생하여 그 후의 열처리에 의해서도 회복할 수 없는 결정 결함을 저감할 수 있어, 디바 이스의 전류 증폭율을 향상시킬 수 있다. 또한, 본 발명에서는 채널 도핑층을 형성함으로써 노멀 오프 특성을 유지하면서 인접하는 게이트간 거리나 소스 폭을 넓힐 수 있다. 그 때문에, 제조가 용이하게 되어, 디바이스 전면적에 차지하는 유효 영역을 확대할 수 있고, 그 결과, 온 전압(저항)의 억제가 실현된다.
다음에, 도 1을 이용하여 본 발명의 실시예에 따라 제조된 접합형 반도체 장치[예로서 정전 유도 트랜지스터(SIT)]의 구조를 설명한다. 도 1에서는 실시예로서, 저지 전압 600 V를 목표로 설계된 SIT가 도시되어 있다. 기판에는 (0001)면에서 8도 오프시킨 저저항의 n형 4H-SiC 기판을 사용하고 있으며, 본 SIT에서는, 이 기판이 드레인 영역(11)이 된다. 기판상의 n형 고저항층(14)은 소스 드레인 사이에 가해지는 고전압을 저지하기 위한 층이며, 본 실시예에서는 600 V 이상의 전압을 저지하도록, 두께 10 ㎛, 불순물 농도 1×1016 cm-3으로 설정되어 있다. 고저항층상의 p형 채널 도핑층은 소스 드레인 사이에 고전압이 인가되었을 때에, 게이트 소스게이트 소스0 V에서도 트랜지스터가 온으로 되지 않도록 그 두께와 불순물 농도가 설계된다. 본 실시예에서는, 두께 0.1 ㎛∼0.5 ㎛, 불순물 농도 2×1017∼4×1019 cm-3으로 하였다. 채널 도핑층 상에는 두께 0.2∼0.4 ㎛, 불순물 농도 1×1016 cm-3의 고저항층을 사이에 두고 두께 0.2∼0.4 ㎛, 불순물 농도 1∼5×1019 cm-3의 저저항의 n형 소스층이 형성되어 있다. 또한 소스 영역의 주위에는 두께 2 ㎛, 불순물 농도 1×1019 cm-3 정도의 저저항 p형 게이트 영역이 형성되어 있다. 도 2에 도시된 바와 같이, 소스 전극은 가늘고 긴 섬 모양의 형상이며, 하나의 디바이스에 복수의 소스 전극을 갖추고 있다. 하나의 소스 전극의 치수는 폭 3∼10 ㎛, 길이 100∼1000 ㎛ 정도이다. 게이트 영역과 소스 영역을 포함한 단위 디바이스의 주기는 약 10∼30 ㎛이다.
도 4에 본 발명의 실시예에서의 SIT의 전류 전압 특성과 본 발명을 이용하지 않고서 제작한 SIT의 특성을 나타낸다. 또한, 양자의 특성치를 표 1에 통합한다.
프로세스 전류 증폭율 Vds=3V, IG=7.9A/Cm2 온전압 Ic=100A/cm2
종래 13 1.2
본 발명에 따른 실시예 44 0.8
종래 수법에서는, 소스 영역의 분리 에칭 전에 2 MeV 이상의 고에너지 이온 주입을 이용하여 게이트 영역을 형성하고 있다. 소스 분리 에칭과 게이트 이온 주입 순서와 이온 주입 조건 이외에는 동일한 제작 공정으로 하고 있다. 도 4a는 종래의 제조 방법으로 제작한 SIT에서의 전류 전압 특성이며, 도 4b는 본 발명의 제조 방법으로 제작한 본 발명에서의 트랜지스터의 전류 전압 특성이다. 횡축은 드레인 전압을 나타내고, 종축은 드레인 전류 밀도를 나타낸다. 곡선 C10, C11, C12, C13, C14, C15는 각각 게이트 전류가 0. 1.52, 3.03, 4.55, 6.06, 7.58(A/㎠)의 전류 전압 특성이며, 곡선 C20, C21, C22, C23, C24, C25는 각각 게이트 전류가 0, 1.52, 3.03, 4.55, 6.06, 7.58(A/㎠)의 전류 전압 특성이다. 이들 전류 전압 특성으로부터, 표 1에 도시한 바와 같이, 종래의 제조 방법을 이용한 경우는 전류 증폭율과 온 전압은 각각 13과 1.2이다. 또한, 본 발명의 제조 방법을 이용한 경우는 전류 증폭율과 온 전압은 각각 44와 0.8이었다. 분명히, 본 발명의 제작 공정을 이용함으로써 전류 증폭율, 온 전압 모두 크게 향상되고 있다. 또한, 여러 가지 구조의 SIT로 비교하였지만, 평균 약 3배 정도의 전류 증폭율을 확인할 수 있다.
다음에, 본 발명의 실시예에 따른 접합형 반도체(예로서 SIT)의 제조 방법을 설명한다. 도 5는 본 발명의 실시예에 따른 접합형 반도체 장치의 제조 방법에 의해 정전 유도 트랜지스터(SIT)를 제조하는 공정을 도시한 흐름도이다. 또한, 도 6a 내지 도 6d와 도 7a 내지 도 7c는 각 공정에서의 구조 단면도이다. 접합형 반도체 장치의 제조 방법은 제1 도전형의 반도체 기판에 제1 고저항층을 형성하는 공정(단계 S11)과, 제1 고저항층 상에 채널 도핑층을 형성하는 공정(단계 S12)과, 채널 도핑층 상에 제2 고저항층을 형성하는 공정(단계 S13)과, 소스 영역이 되는 제1 도전형의 저저항층을 형성하는 공정(단계 S14)과, 저저항층과 제2 고저항층의 도중 깊이까지 부분적으로 에칭하는 공정(단계 S15)과, 에칭하는 공정으로 에칭한 부분의 하부에 게이트 영역을 형성하는 공정(단계 S16)과, 표면 보호막을 형성하는 공정(단계 S17)과, 소스 전극과 게이트 전극과 드레인 전극을 형성하는 전극 형성 공정(단계 S18)과, 소스 전극과 게이트 전극측에 상층 전극을 형성하는 공정(단계 S19)으로 이루어진다.
제1 고저항층을 형성하는 공정(단계 S11)에서는, 에피택셜 성장법에 의해 SiC 고농도 n형 기판(30) 상에 두께 10 ㎛이고 농도 1×1016 cm-3인 질소를 불순물로서 도핑한 SiC층(31)을 에피택셜 성장시킨다. 이어서, 채널 도핑층을 형성하는 공정(단계 S12)에서는, 에피택셜 성장법에 의해 알루미늄을 불순물로서 1×1017∼1×1019 cm-3의 농도로 0.1∼0.5 ㎛의 SiC(32)를 성장시킨다. 고저항층을 형성하는 공정(단계 S13)에서는, 그 후, 두께 0.2∼0.5 ㎛이고 농도 1×1016 cm-3인 질소를 불순물로서 도핑한 SiC층(33)을 에피택셜 성장시킨다. 그리고, 저저항층을 형성하는 공정(단계 S14)에서는 그 위에 두께 0.2∼0.4 ㎛이고 농도 1∼5×1019 cm-3인 질소를 불순물로서 도핑한 SiC층(34)을 에피택셜 성장시킨다(도 6a). 채널 도핑층(SiC)(32)과 소스층(SiC층)(34)은 이온 주입에 의해서도 형성할 수 있다.
다음에, 소스 영역을 분리하기 위한 에칭 공정(단계 S15)을 행한다(도 6b). 에칭 마스크에는 CVD 실리콘 산화막을 이용하고, 포토리소그래피 공정으로 레지스트 패턴을 형성한 후, CVD 실리콘 산화막을 RIE 등으로 에칭하며, CVD 실리콘 산화막을 마스크(35)로서 SiC를 더 에칭한다. SiC 에칭에는 SF6 등을 이용한 RIE 등을 이용할 수 있다. 에칭은 소스층(34)의 하면에서부터 채널 도핑층(32)의 상면 사이의 높이까지 행한다. 본 실시예에서의 에칭 깊이는 약 0.3∼0.6 ㎛이다. 소스 폭이나 게이트 폭에 대하여 에칭 깊이가 얕기 때문에, 용이하게 실시할 수 있다.
게이트 영역을 형성하는 공정(단계 S16)에서는, p형 게이트 영역(G)은 선택 이온 주입에 의해 형성한다. 도 6c에 있어서, 우선, 표면에 게이트 영역을 형성하지 않는 영역을 보호하기 위한 이온 주입 마스크(36)를 형성한다.
마스크 재료로서는 CVD(화학 기상 퇴적법) 실리콘 산화막이나 금속을 이용할 수 있다.
포토리소그래피 공정에서, 레지스트 도포한 후, 이온 주입을 하는 영역의 레지스트를 제거한다. 이 공정에서는, 포토레지스트에 의해 게이트 영역을 형성하는 영역을 개구로 하는 마스크를 형성한다. 이것은 이온 주입을 하는 영역의 마스크 재료를 반응성 이온 에칭(RIE) 등으로 에칭하여 제거하여 형성한다. 이와 같이 하여 이온 주입 마스크를 형성한 후, 게이트 영역을 형성하기 위한 이온 주입을 행한다(도면에서 화살표 A).
예컨대, 표면으로부터 이온 주입하는 이온종으로서 알루미늄이 이용된다. 디바이스의 내압을 600 V로 하면, 채널 도핑층에 의한 내압 향상 효과를 가미한 소스 영역 상면으로부터 게이트 영역 하면까지의 필요로 되는 거리는 약 2 ㎛ 정도이다. 소스 영역의 분리 에칭을 하지 않고서 약 2 ㎛ 깊이의 게이트 영역을 형성하기 위해서는 2 MeV 정도의 고에너지에서의 이온 주입이 필요하게 된다. 본 실시예에서는 소스 영역의 분리 에칭으로 0.3∼0.6 ㎛를 에칭하고 있기 때문에, 1 MeV 정도로까지 이온 주입 에너지를 저감할 수 있다. 주입량은 불순물 농도가 약 1×1018∼1×1O19 cm-3가 되도록 설계하고 있다. 주입한 후, 이온 주입 마스크(36)를 에칭으로 제거한다(도 6d).
이온 주입한 후에, 주입 이온을 반도체 중에서 전기적으로 활성화하는 동시에 이온 주입에서 발생한 결정 결함을 없애기 위한 활성화 열처리를 행한다. 고주파 열처리로 등을 이용하여 1700∼1800℃ 정도의 고온 하에서 약 10분 정도의 열처리를 행한다. 분위기 가스로는 아르곤을 이용한다.
보호막(38)을 형성하는 공정(S17)에서는, 도 7a에서 도시한 바와 같이, 처음에, 이온 주입과 활성화 열처리의 공정에서 생긴 표면층을 제거하기 위해서, 열산화한 후에 산화막을 제거하는 희생 산화를 행한다. 산화 조건은 예컨대 드라이 산소 속에서 1100℃, 20시간 등이다. 산화막의 제거에는 불화수소를 이용한다. 희생 산화한 후에 다시 열산화를 행하여 산화막을 형성한다. 그 후에, SiC 산화막 계면의 불순물 준위를 저감하기 위한 열처리(POA: Post Oxidation Anneal)를 행한다. POA는 수소나 산화질소(NO, N2O) 또는 아르곤 분위기 속에서 800∼1300℃ 정도의 고온 하에서 행한다. POA한 후, CVD 산화막이나 CVD 질화막을 형성한다.
그 후, 소스 영역, 게이트 영역, 드레인 영역 상에 전극(SC, GC, DC)을 형성한다(도 7b). 소스 전극, 드레인 전극에는 니켈이나 티탄을 이용하고, 게이트 전극에는 티탄 알루미늄 등을 이용한다. 각 전극은 증착이나 스퍼터링 등으로 형성하고, 패턴 형성에는 포토리소그래피 공정과 드라이 에칭, 웨트 에칭, 리프트 오프법 등을 이용할 수 있다. 또한, 전극 형성한 후에는 금속과 반도체의 접촉 저항을 저감하기 위해서 열처리를 행한다. 조건은 800∼1000℃, 10∼30분 정도이다.
마지막으로, 분리되어 있는 소스 전극을 하나의 전극으로 빼내기 위한 상층 배선 공정을 행한다(도 7c). CVD 산화막 등을 층간막(40)으로서 형성한 후, 포토리소그래피 공정과 에칭에 의해 소스 전극 부분의 CVD 산화막 등을 제거하여 소스 전극을 노출시킨 후 상층 전극(OC)을 퇴적시킨다. 전극 재료에는 알루미늄을 이용한다.
이와 같이 하여, 도 1과 도 2에서 도시한 노멀 오프 특성을 갖는 고성능의 SIT를 제작할 수 있다. 또한, 각 층의 두께나 이온 주입 에너지량 등 본 실시예에서 나타낸 구체적인 수치는 어디까지나 일예로서, 본 발명을 실현하는 범위에서 적절하게 변경 가능하다.
또한, 본 실시예에서는 공정 설명 중의 P와 N의 극성을 역으로 한 역극성 타입의 것이라도 좋다. 또한, 본 실시예에서는 SiC의 예에 대해서 설명하였지만, 본 발명은 다른 반도체에도 적용할 수 있다.
본 발명은 고성능의 접합형 반도체 장치와 그것을 제조하기 위해서 이용할 수 있다.
본 발명은, 자동차의 모터 제어용 등에서 요구되는 노멀 오프 특성을 갖는 고성능의 접합형 디바이스를 용이한 제조 공정으로 실현할 수 있는 디바이스 구조의 접합형 반도체 장치의 제조 방법을 제공한다.

Claims (4)

  1. 제1 도전형 반도체 기판(30)의 한쪽 면에 제1 고저항층(31)을 형성하는 공정과,
    상기 제1 고저항층(31) 상에 체널 도핑층(32)을 형성하는 공정과,
    상기 채널 도핑층(32) 상에 제2 고저항층(33)을 형성하는 공정과,
    상기 제2 고저항층(33) 상에 소스 영역이 되는 제1 도전형의 저저항층(34)을 형성하는 공정과,
    상기 저저항층(34)과 상기 제2 고저항층(33)의 도중 깊이까지 부분적으로 에칭하는 공정과,
    상기 에칭한 부분의 하부에 게이트 영역(G)을 형성하는 공정과,
    상기 게이트 영역(G)과 상기 소스 영역 사이의 영역의 표면에 보호막(38)을 형성하는 공정과,
    상기 저저항층 상에 소스 전극(SC), 상기 게이트 영역 상에 게이트 전극(GC) 및 상기 반도체 기판의 다른 쪽 면에 드레인 전극(DC)을 접합하는 공정과,
    상기 소스 전극(SC)과 상기 게이트 전극(GC)의 상측에 상층 전극(OC)을 형성하는 공정을 포함하는 접합형 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 영역을 형성하는 공정은 이온 주입법을 이용하여 행해지는 것인 접합형 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 이온 주입법에서의 주입 에너지는 수십 keV 이상 1 MeV 이하인 것인 접합형 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 접합형 반도체 장치에 이용하는 반도체 결정은 탄화규소인 것인 접합형 반도체 장치의 제조 방법.
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