WO2004049449A1 - 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器 - Google Patents

半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器 Download PDF

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Ryoji Kosugi
Junji Senzaki
Shinsuke Harada
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Definitions

  • the present invention relates to a semiconductor device formed on a silicon carbide substrate having a prescribed crystal plane orientation of the substrate, a power converter using the semiconductor device, a driving inverter, a general-purpose inverter, and a high-power high-frequency communication device. It is. Background art
  • a semiconductor device using a substrate usually has a structure in which a gate electrode is formed on a (001) plane.
  • a gate electrode is formed on a (001) plane.
  • activation is performed at a high temperature of 150 ° C. or more after ion implantation of P-type or N-type impurities. Is performed, silicon evaporates from the silicon carbide surface, and the irregularities on the silicon carbide surface become large.
  • Non-Patent Document 1 states that since the heat treatment for activating impurities is performed at a high temperature, step bunching occurs and the surface irregularities increase, and the on-resistance value of the 4H—SiC power MOSFET is increased. It is described that a channel mobility of 100 cm 2 V s or more is required to reduce the value to the theoretical value, but it can be less than 1 cn ⁇ ZV s.
  • Non-Patent Document 1 JA Cooper, Jr., MR Melloch, R. Singh, A. Agarawal, J. W. Pa1 mour, "I EEE Trans act on on” 49, No. 4, Aril 2002, p. 658 ”.
  • Non-Patent Document 2 discloses that a P-type impurity (D It is stated that the channel mobility is only 22 cm 2 / Vs at room temperature because of heat treatment at around 1600 ° C after ion implantation of (aluminum).
  • Non-Patent Document 2 SH Ru, A. Agwarwa1, J. Richmond, J. Pa1 mour, N. Saks, and J. Willi ams, "I EEE Electron” d evi celetters vo l. 23, No. 6, June 2002, p. 32 1 "
  • Non-Patent Document 3 discloses that a lateral DMOSFET T type SiC power MOSFET is subjected to an activation heat treatment at 1600 ° C. for 40 minutes after ion implantation of a P-type impurity (aluminum). It is described that the channel mobility is only about 4 to 5 cn ⁇ ZVs.
  • Non-Patent Document 3 J. Spitz, MR Melloch, JA Cooper, Jr., MA Capano, "I EEE Electron devi celetters, vol. 19, No. 4, Ari 1 1998, p. 100 "Disclosure of the Invention
  • the semiconductor device having the P-type region and the N-type region in which impurities are formed by ion implantation on the silicon carbide semiconductor substrate is formed on the (000 1) plane.
  • the silicon carbide substrate has various plane orientations, and by devising the plane orientation and the heat treatment method of the impurities in the plane orientation, it is possible to suppress the surface irregularity of the silicon carbide substrate after the impurity activation heat treatment. There was a possibility that the electrical characteristics of the semiconductor device could be improved.
  • Non-Patent Document 4 discloses that gate oxidation is performed on the (000-1) plane of 6H—SiC. There is a report that a MOS FET is formed and operated using channel doping in which an impurity is implanted below the film. However, only a N-type semiconductor region is formed by ion implantation, and a gate oxide film is dry. It is formed by oxidation, and has a different structure from the semiconductor device described in the later embodiments.
  • Non-Patent Document 4 S. Og ino, T. ⁇ ikawa, K. Ueno, "Mat. Sci. Forum, 338-342, (2000), p. 1101"
  • the present invention has been proposed in view of the above, and it is an object of the present invention to reduce irregularities on the surface of a silicon carbide semiconductor substrate in a semiconductor device using a silicon carbide semiconductor substrate having P-type and N-type impurity semiconductor regions formed by ion implantation. Therefore, the purpose is to finally improve the electrical characteristics of the semiconductor device.
  • the present invention provides a semiconductor device, wherein at least the outermost layer has a semiconductor region composed of (000-1) plane silicon carbide, and the silicon carbide semiconductor region has a P-type semiconductor region and an N-type At least one of the semiconductor regions is selectively formed by ion implantation.
  • FIG. 1 is a schematic cross-sectional view of a Schottky barrier diode as an example of the semiconductor device of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a lateral (Lateral esur f MOSS structure) semiconductor device as an example of a lateral MIS field-effect transistor according to the present invention.
  • FIG. 3 shows a lateral (La aera 1 resurf M0S structure) semiconductor device as an example of a lateral MIS field-effect transistor according to the present invention, which has a structure different from that of FIG. It is a cross section schematic diagram.
  • FIG. 4 is a schematic cross-sectional view of a vertical MIS field-effect transistor as an example of the semiconductor device of the present invention.
  • FIG. 5 shows the heat on the (000 1) and (000-1) planes of the silicon carbide semiconductor substrate.
  • FIG. 3 is a view showing a measurement result of surface roughness (RMS) with respect to a processing time.
  • RMS surface roughness
  • FIG. 6 is a circuit diagram of a motor IC driving driver IC using a vertical MIS field-effect transistor 1 and a Schottky barrier diode according to the present invention.
  • FIG. 7 is a diagram showing a hydrogen density distribution in the gate insulating film measured by SIMS (secondary ion mass spectrometer). BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic sectional view of a Schottky barrier diode as an example of the semiconductor device of the present invention.
  • This short-circuit barrier diode was manufactured by the following procedure. First, the N-type 4H—SiC bulk substrate 1 (resistivity: 0.002 ⁇ cm, thickness: 300 Aim) was coated with nitrogen by chemical vapor deposition on the (0000-1) surface. Was used as an impurity, and an N-type epitaxial layer 2 having a concentration of 1 ⁇ 10 16 c ⁇ was grown by 10 m. The non-magnetic substrate 1 and the epitaxial layer 2 form a silicon carbide semiconductor region, and the outermost layer of the epitaxial layer 2 also has a (0000-1) plane.
  • a passivation oxide film 5 is formed on the side of the ion-implanted epitaxy layer 2, an opening for forming a short-circuit electrode is formed, and Ni or Ti is formed by a sputtering method or a vapor deposition method.
  • Ni or Ti is formed by a sputtering method or a vapor deposition method.
  • a metal wiring 7 made of an aluminum alloy is formed by a sputtering method or a vapor deposition method to complete it.
  • This semiconductor device has a gate (short-circuit electrode) on the (0000-1) plane of the silicon carbide semiconductor region, a drain (rear electrode) on the (001) plane, and a voltage on the gate.
  • the element functions as a rectifying element that controls the direction of the current flowing in the C-axis direction perpendicular to the (0000-1) plane.
  • the P-type semiconductor region 3 is formed by ion implantation in the silicon carbide semiconductor regions 1 and 2 whose outermost layers have the (0000-1) plane.
  • irregularities on the surfaces of the silicon carbide semiconductor substrates 1 and 2 could be reduced, thereby improving the electrical characteristics such as the on-resistance and the withstand voltage of the Schottky barrier diode.
  • the impurity activation heat treatment is performed after the P-type semiconductor region 3 is formed by ion implantation, the outermost layers of the silicon carbide semiconductor regions 1 and 2 can be made more uneven without any irregularities. As a result, the electrical characteristics of the shot barrier / barrier / diode could be further improved.
  • the present invention is applied to the short-barrier diode that controls the direction of the current flowing in the C-axis direction perpendicular to the (0000-1) plane. 0 0 0— 1) It may be applied to a PN-type diode that controls the direction of current flowing in the C-axis direction perpendicular to the plane.
  • FIG. 2 is a cross-sectional view of a semiconductor device (Lateralresurf MOS structure) as an example of a lateral MIS field-effect transistor according to the present invention. It is a schematic diagram.
  • a semiconductor device Lateralresurf MOS structure
  • FIG. 2 is a cross-sectional view of a semiconductor device (Lateralresurf MOS structure) as an example of a lateral MIS field-effect transistor according to the present invention. It is a schematic diagram.
  • a P-type 4H-SiC bulk substrate 1 resistivity: 2 ⁇ cm, thickness: 300 ⁇ m
  • aluminum was used as an impurity by chemical vapor deposition.
  • a P-type epitaxial layer 12 of 0 to 15 m was formed.
  • the P-type impurity concentration is 5 ⁇ ! L 0 1S crrT.
  • 3 [(The bulk substrate 11 may be an N-type.
  • the bulk substrate 11 and the epitaxial layer 12 form a silicon carbide semiconductor region
  • a mask for ion implantation for forming a source region and a drain region is formed of a thermal oxide film or a SiO 2 film formed by CVD (chemical vapor deposition).
  • an LT ⁇ (Low Temperature at urethane Oxide) film is used as the ion implantation mask.
  • the LTO film was formed by reacting silane and oxygen at 400 ° C to 800 ° C to deposit silicon dioxide.
  • the LTO film is etched with HF (hydrofluoric acid) to open the source and drain regions to be ion-implanted, and 500 ° is formed in the opening.
  • HF hydrofluoric acid
  • C, nitrogen, phosphorus or arsenic was ion-implanted to form N-type impurity regions, which were used as a source 131 and a drain 132.
  • ions were implanted in the same manner as the source 13 1 and the drain 132 to form an N-type impurity region 14 for increasing the breakdown voltage.
  • This layer may be divided into two or more regions, and the concentration may increase as approaching from the gate to the drain.
  • the aluminum is formed after forming the ion implantation mask.
  • a P + -type impurity region 15 was formed by ion implantation of poly-.
  • ⁇ indicates that the concentration is lower than the N-type impurity concentration of the N-type region
  • “10” of P + type indicates that the concentration is higher than the P-type impurity concentration of the P-type region. It indicates that there is.
  • an impurity activation heat treatment is performed in an argon atmosphere at a temperature in the range of 1500 ° C to 2000 ° C for 10 seconds to 10 minutes. Cooling took place in 1 to 5 minutes to the temperature below. In this embodiment, the heat treatment was performed at 150 ° C. for 5 minutes. At this time, it is more preferable to raise the temperature from a temperature of 1200 ° C. or less to a heat treatment temperature within one minute.
  • a Si 2 film 16 for passivation is formed on the epitaxial layer 12 by a thermal oxide film or an LTO film.
  • it is formed of an LTO film.
  • Et al is, opening portions for forming the gate insulating film, 8 0 0 ° C 1 2 0 0 ° C shall ⁇ 2 gas or oxidized with ⁇ 2 gas containing H 2 0 (water), about 5 0
  • a gate insulating film 17 of nm was formed.
  • the gate insulating film 1-7 is made form by layer in contact with the Epitakisharu layer 1 2 also its entirety or less thermally oxidized silicon carbide, when the thermal oxidation in a water-containing ⁇ 2 gas atmosphere, Hydrogen is contained in the formed gate insulating film.
  • a gate electrode (metal electrode) 18 was formed on the gate insulating film 17. This gate electrode 18 may be formed of aluminum or any of N-type and P-type polysilicon. Note that the gate insulating film 17 and the gate electrode 18 are referred to as a gate. Subsequently, the contact holes were opened by etching the 3 ⁇ 2 film 16 on the source 13 1 and the drain 13 2 .
  • a contact electrode (metal electrode) 19 is formed by RIE or wet etching. Heat treatment was carried out at around 100 ° C. in an inert atmosphere to form ohmic.
  • metal wiring 10 is formed and completed by RE or gate etching.
  • FIG. 3 is a cross-sectional view of a lateral type (L t ⁇ ra 1 r ⁇ surf MOS structure) semiconductor device as an example of a lateral MIS field-effect transistor according to the present invention, which has a structure different from that of FIG. It is a schematic diagram. Basically the same as FIG. 2, except that the epitaxial layer 12 is provided with a P-type impurity region 122, and the epitaxial layer 122 is provided with the above-described source 1311 and P + type impurity.
  • FIG. 2 differs from FIG. 2 in that a region 15 is formed.
  • the horizontal L atera 1 r ⁇ surf shown in Figs. 2 and 3 The MOSFET semiconductor device has a gate (consisting of a gate insulating film and a gate electrode), a source, and a drain on the (0000-1) plane of the silicon carbide semiconductor region, and applies a voltage to the gate to make the (0000) 0-1) A switching element that controls the on / off of the current flowing in the plane.
  • a lateral semiconductor device is a MES type field effect transistor. This is because the (0000-1) plane has a gate, a source, and a drain, and the application of a voltage to the gate controls the conduction / cutoff of the current flowing in the (0000-1) plane. Is the same as the lateral lateral MOSFET device, except that there is no gate insulating film under the gate electrode, and a metal gate electrode is formed directly on the silicon carbide semiconductor.
  • the source 131, the drain 132, and the N-type are added to the silicon carbide semiconductor regions 11 and 12 having the outermost layer having the (0000-1) plane. Since the P-type semiconductor region and the N-type semiconductor region such as the impurity region 14 and the P + -type impurity region 15 are formed by ion implantation, unevenness on the surface of the silicon carbide semiconductor substrates 11 and 12 is reduced to (00001). ) Surface, and the electrical characteristics such as the on-resistance and withstand voltage of the lateral semiconductor device could be improved.
  • the temperature was raised from 150 ° C to 2000 ° C, and the impurity activation heat treatment was performed at that temperature for 10 seconds to 10 minutes. Temperature rises from 150 ° C to 2000 ° C within 1 minute from a temperature below 1200 ° C in the atmosphere, and impurity activation at that temperature for 10 seconds to 10 minutes Since the heat treatment was performed, the outermost layers of the silicon carbide semiconductor regions 11 and 12 could be made even more uneven, and the electrical characteristics of the lateral semiconductor device could be further improved accordingly. .
  • FIG. 4 is a schematic sectional view of a vertical MIS field-effect transistor as an example of the semiconductor device of the present invention.
  • the bulk substrate 21 is formed of a high-concentration N-type 4H—SiC substrate, and is formed of a low-concentration N-type silicon carbide on its (0000-1) plane.
  • An epitaxial layer 22 was formed. This bar The substrate 21 and the epitaxial layer 22 form a silicon carbide semiconductor region, and the outermost layer of the epitaxial layer 22 is also a (000-1) plane.
  • a first N-type impurity region 23 having a first concentration and made of silicon carbide was epitaxially grown on the epitaxial layer 22 by a chemical vapor deposition method. Subsequently, the substrate made of silicon carbide at this stage was subjected to ordinary RCA cleaning, and then an alignment mark for lithography was formed by RIE (RecactVeionetechinng).
  • a low temperature (LT) film was used as a mask for ion implantation.
  • This LT ⁇ film was formed by reacting silane and oxygen at 400 ° C. to 800 ° C. to deposit silicon dioxide on a silicon carbide substrate (first N-type impurity region 23).
  • the LTO film was etched with HF (hydrofluoric acid) to open the region for ion implantation.
  • aluminum or boron is ion-implanted into the first N-type impurity region 23 so that the first P-type silicon carbide region (P-type (P- 24) 24, 24 were formed.
  • the second P-type silicon carbide region (P + region) 24 a having a higher concentration than the first P-type silicon carbide region 24 is formed by ion implantation to form the first P-type silicon carbide region 24. Formed in the lower region.
  • the second P-type silicon carbide region 24a is formed by injecting aluminum or boron of 10 18 cm 3 to 10 cm ⁇ 3 so that the pressure resistance can be surely improved. Do you get it.
  • a buried channel region having a sufficient impurity concentration selectively from the surface to the inside of the first P-type silicon carbide region 24 below the region where the gate oxide film is to be formed is formed as an N-type impurity region. 'Formed-25.
  • the first P-type silicon carbide region 24 between the second N-type impurity region 26 and the buried channel region 25 is selectively provided with a third concentration of a third concentration from the surface to the inside.
  • An N-type impurity region 27 was formed by ion implantation.
  • an impurity activation heat treatment was performed for 10 seconds to 10 minutes in an argon atmosphere in a range of 1500 ° C to 2000 ° C, and then cooled to a temperature of 1200 ° C or less in 1 minute to 5 minutes.
  • the heat treatment was performed at 1500 ° C. for 5 minutes. At this time, it is better to raise the temperature from 1200 ° C or less to the heat treatment temperature within 1 minute.
  • the gate one gate insulating film 2 8 is formed by a layer in contact with the Epitakisharu layer 2 2 with its entire or less thermally oxidized silicon carbide, if that is thermally oxidized in a water-containing 0 2 gas atmosphere Hydrogen is contained in the formed gate insulating film.
  • Figure 7 shows the hydrogen density distribution in the gate insulating film measured by SIMS (secondary ion mass spectrometer).
  • the S I_ ⁇ 2 film containing boron is formed by a CVD method or a spin coating, 800 ° C; be dispersed expanding heat-treated at ⁇ 1 100 ° C Implants boron to form P-type polycrystalline silicon.
  • the gate electrode 29 is formed of P + polysilicon, but may be formed of aluminum, an aluminum alloy, or molybdenum metal.
  • the interface with the gate oxide film 28 when the gate electrode 29 is formed of aluminum, an aluminum alloy, or molybdenum metal is the interface with the gate oxide film 28 when polysilicon is used for the gate electrode 29.
  • the effect of increasing the channel mobility was also confirmed.
  • the gate electrode 2 9, 2 9 above may be formed WS i 2, M o S i 2 or T i Shirisai de film 3 0 made of either S i 2,.
  • the interlayer insulating film 31 is deposited by the CVD method, the second N-type impurity regions (N + source) 26, 26 and the first P-type silicon carbide region (P-well) 24, 2
  • the interlayer insulating film 31 on 4 was etched to open a contact hole.
  • a metal wiring 3 composed of polycrystalline silicon is formed by RIE or gate etching. 2 was formed, and the first P-type silicon carbide region 24 and the second N-type impurity region 26 were short-circuited.
  • metal wiring 32 was formed by wet etching after aluminum was deposited.
  • a drain electrode 33 was formed on the back side of the bulk substrate 21 by depositing a required thickness of metal by a vapor deposition method or a sputtering method.
  • the nickel is applied by the spa method.
  • a heat treatment was performed for 5 ′ minutes in an argon atmosphere at 1000 ° C., thus completing a vertical MS field effect transistor.
  • the vertical semiconductor device also includes a junction type field effect transistor.
  • This has a structure in which a metal gate electrode is formed directly on silicon carbide without an oxide film below the gate electrode. By applying a voltage to this gate electrode, the interruption of the current flowing in the direction perpendicular to the (0000-1) plane is controlled.
  • a silicon carbide semiconductor substrate silicon carbide semiconductor region having a (000-1) plane as the outermost layer 21 And 22, a P-type semiconductor region such as a first N-type silicon carbide region 23, a first P-type silicon carbide region 24, a second P-type silicon carbide region 24a and an N-type semiconductor region were formed by ion implantation.
  • the surface irregularities of the silicon carbide semiconductor substrates 21 and 22 can be made smaller than the (000 1) plane, so that the vertical MIS field-effect transistor and the junction field-effect transistor have a high on-resistance and withstand voltage. And other electrical characteristics.
  • the P-type semiconductor region and the N-type semiconductor region such as the first N-type silicon carbide region 23, the first P-type silicon carbide region 24, and the second P-type silicon carbide region 24a by ion implantation.
  • impurity activation is performed. Heat treatment, the outermost layers of the silicon carbide semiconductor substrates 21 and 22 can be made even less uneven, and the electrical characteristics of the vertical MIS field-effect transistor and the junction field-effect transistor accordingly. Was further improved.
  • a Schottky barrier diode, a PN diode, a junction field effect transistor, a lateral MIS field effect transistor, and a vertical MIS field effect transistor have the electrical characteristics described above.
  • Fig. 6 shows a circuit diagram of the motor drive power IC.
  • the vertical MIS field-effect transistor of the present invention, short circuit, and 'rear' diode are used for the inverter part (A) of this power IC circuit.
  • the outermost layer surface of the silicon carbide semiconductor region is defined as (000-1) plane, and various treatments are performed on the surface.
  • a certain angle for example, 10 degrees
  • the surface that is inclined may be the outermost surface, and the surface may be subjected to various treatments.
  • the effect of the heat treatment time on the surface roughness (RMS) of the (000 1) plane and the (000-1) plane of the silicon carbide semiconductor substrate will be described.
  • the temperature of the (000 1) plane silicon carbide substrate and the (000-1) plane silicon carbide substrate were raised from room temperature to 1600 ° C in 1 minute.
  • Activation heat treatment was performed for 1 minute and 10 minutes, and the surface was observed with an atomic force microscope to measure the surface roughness (RMS).
  • Figure 5 shows the results.
  • the surface roughness (RMS) of the (000-1) plane is smaller than that of the (000-1) plane by about half, regardless of whether the heat treatment time is 1 minute or 10 minutes.
  • a gate insulating film or a gate electrode is formed thereon, and a horizontal MIS field-effect transistor and a vertical MIS field-effect transistor are formed.
  • a semiconductor device such as a field-effect transistor 1, a MES-type field-effect transistor, or a junction-type field-effect transistor is manufactured, when electrons flow during energization, scattering due to irregularities on the surface of the silicon carbide substrate is reduced, and electrons flow more easily. And the on-resistance decreases. Further, the high frequency characteristics of the MES type field effect transistor are improved.
  • the junction is formed by a horizontal MlS field effect transistor, a vertical MIS field effect transistor, a MES type field effect transistor, a junction type field effect transistor, a Schottky barrier diode, or a PN type diode.
  • a reverse (negative) voltage is applied to the gate electrode, the leakage current can be reduced and the withstand voltage can be improved.
  • At least the outermost layer has the (0000-1) plane semiconductor region made of silicon carbide, and the silicon carbide 'semiconductor region has the P-type semiconductor region and the N-type semiconductor region. Since at least one of the semiconductor regions is selectively formed by ion implantation, irregularities on the surface of the silicon carbide semiconductor region can be reduced, thereby providing electrical characteristics such as on-resistance and withstand voltage of the semiconductor device. Can be improved.
  • the P-type semiconductor region and the N-type semiconductor region are formed by ion implantation, an impurity activation heat treatment is performed, so that the outermost layer of the silicon carbide semiconductor region has more unevenness.
  • the electrical characteristics of the semiconductor device can be further improved.

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Abstract

　イオン注入で形成されたＰ型、Ｎ型の不純物半導体領域を有する炭化珪素半導体基板を用いた半導体装置において炭化珪素半導体基板表面の凹凸を小さくすることにより、最終的に半導体装置の電気特性を向上できるようにする。この発明の半導体装置は、（０００−１）面あるいは（０００−１）面からある角度傾いた面を最表層面として有する炭化珪素半導体領域１，２に、Ｐ型半導体領域３およびＮ型半導体領域の少なくとも一方がイオン注入により選択的に形成され、その最表層面に金属電極が形成され、その金属電極に電圧を印加することにより最表層面に垂直な方向に流れる電流の方向を制御するショットキー・バリア・ダイオード、若しくはＰＮ型ダイオードである。

Description

明細書 半導体装置、 およびその半導体装置を用いた電力変換器、 駆動用インバー夕、 汎用インバー夕、 大電力高周波通信機器 技術分野
この発明は、 基板の結晶面方位を規定した炭化珪素基板上に形成する半導 体装置およびその半導体装置を用いた電力変換器、 駆動用インバー夕、 汎用 インバー夕、 大電力高周波通信機器に関するものである。 背景技術
半導体基板の最上層に炭化珪素を用いた半導体装置及びその製造方法に ついては、 以下に説明する様に、 既にいくつかの発表が行われ、 あるいは発 明が開示されているが、従来、炭化珪素基板を用いた半導体装置は、通常（ 0 0 0 1 )面上にゲート電極を形成する構造であった。 この場合に（ 0 0 0 1 ) 面にイオン注入で P型あるいは N型領域を形成する場合に、 P型あるいは N 型不純物をイオン注入した後に 1 5 0 0 °C以上の高温で、 活性化のための熱 処理が行われるので、 炭化珪素表面からシリコンが蒸発してしまい、 炭化珪 素表面の凹凸が大きくなる。 その結果、 金属—絶縁膜一半導体電界効果トラ ンジス夕一 （M I S F E T ) や金属一半導体電界効果トランジスター （M E S F E T ) のチャネル移動度の低下やイオン注入領域の結晶欠陥が大きくな ることによるショッ トキー · ノ 'リア ' ダイオード （ S B D ) や接合型電界効 果トランジスタ一 （J F E T ) のリーク電流が大きくなり、 実際には使用で きないという問題があつた。
例えば、 非特許文献 1には、 不純物の活性化熱処理が高温で行われるため に、 ステヅプバンチングが発生して、 表面の凹凸が大きくなり、 4 H— S i Cパワー M O S F E Tのオン抵抗値が理論値まで下がるには、 1 0 0 c m2 ノ V s以上のチャネル移動度が必要であるが、 1 c n^ZV s以下にしかなら ないことが記載されている。 【非特許文献 1】 ： J. A. Co op e r, J r. ， M. R. Me l l o ch， R . S ingh, A. Agar awa l, J . W. P a 1 m o u r 著， 「I EEE Tr ans a c t i on on e l e c t r on d e i c e s, o l. 49 , No. 4, A r i l 2002, p. 658」 また、 非特許文献 2には、 D i MO S F E T型の S i Cパヮ一 M〇 S F E Tにおいて、 P型不純物（アルミニウム）をイオン注入した後に、 1 600 °C 付近で熱処理をするために、チャネル移動度が室温で 22 cm2/V sにしか ならないことが記載されている。
【非特許文献 2】 ： S. H. R u, A. Ag a rwa 1 , J. R i c hmond, J . P a 1 m o u r , N . S aks, and J . Wi l l i ams著， 「I EEE E l e c t r on d evi c e l e t t e r s vo l. 23, No. 6, June 2002, p. 32 1」
また、 非特許文献 3には、 Lat e r a l DMOSFE T型の S i Cパ ヮー MOSFETにおいて、 P型不純物 （アルミニウム） をイオン注入した 後に、 1 600 °Cで 40分の活性化熱処理をするためにチャネル移動度が、 4から 5 cn^ZVs程度にしかならないことが記載されている。
【非特許文献 3】 ： J. Sp i t z, M. R. Me l l o c h, J. A. Co op e r, J r. , M. A. Cap ano著， 「I EEE E l e c t r o n devi c e l e t t e r s, vo l. 19 , No. 4, A r i 1 1998, p. 100」 発明の開示
このように、 上記従来の各文献において、 炭化珪素半導体基板上に不純物 がイオン注入で形成された P型領域及び N型領域を有する半導体装置は、 ( 000 1 ) 面に形成されている。 しかしながら、 炭化珪素基板には、 様々 な面方位があり、 面方位とその面方位における不純物の熱処理方法を工夫す ることにより、 不純物活性化熱処理後の炭化珪素基板表面の凹凸化を抑制し て、 半導体装置の電気的特性を向上できる可能性があった。
一方、 非特許文献 4には、 6H— S i Cの （ 000— 1 ) 面にゲート酸化 膜の下に不純物を注入するチャネルドーピングを用いて MO S F E Tを形 成して動作させた報告があるが、 これは N型の半導体領域のみをイオン注入 で形成しており、 ゲート酸化膜はドライ酸化で形成しており、 後の実施例で 述べる半導体装置とは構造が異なる。
【非特許文献 4】 ： S. Og ino， T. 〇ikawa, K. Ueno 著， 「Ma t . S c i. Fo rum、 338— 342， （2000) ， p. 1 10 1」
この発明は上記に鑑み提案されたもので、 イオン注入で形成された P型、 N型の不純物半導体領域を有する炭化珪素半導体基板を用いた半導体装置 において炭化珪素半導体基板表面の凹凸を小さくすることにより、 最終的に 半導体装置の電気特性を向上することを目的としている。
上記目的を達成するために、 本発明は、 半導体装置において、 少なくとも 最表層が（000— 1)面の炭化珪素からなる半導体領域を有するとともに、 その炭化珪素半導体領域に P型半導体領域および N型半導体領域の少なく とも一方がイオン注入により選択的に形成されている、 ことを特徴としてい る。 図面の簡単な説明
第 1図は、 本発明の半導体装置の一例としてのショットキー ·バリア ·ダ ィォードの断面模式図を示す図である。
第 2図は、 本発明に係る横型 MI S電界効果型トランジスターの一例とし ての横型 （Lat e r al r e s u r f MO S構造） 半導体装置の断面 模式図である。
第 3図は、 本発明に係る横'型 MI S電界効果型トランジスターの一例と ての横型（L a ΐ e r a 1 r e s u r f M 0 S構造）半導体装置のうち、 第 2図とは異なる構造のものの断面模式図である。
第 4図は、 本発明の半導体装置の一例としての縦型 MI S電界効果トラン ジス夕一の断面模式図である。
第 5図は、 炭化珪素半導体基板の （000 1) 面と （000— 1) 面の熱 処理時間に対する表面粗度 （R M S ) の測定結果を示す図である。
第 6図は、 本発明の縦型 MI S電界効果トランジスタ一とショットキ一.バリァ · ダイオードが使用されるモー夕一駆動用パヮ一 ICの回路図である。
第 7図は、 SIMS (2次イオン質量分析装置）で測定されたゲート絶縁膜中の水素 密度分布を示す図である。 発明を実施するための最良の形態
( 0 0 0 - 1 ) 面の炭化珪素基板を用いて形成した半導体装置の一例とし て、 ショ トツキ一 ·バリア ·ダイオード、 横型 M I S電界効果トランジスタ 一、 および縦型 M I S電界効果トランジスタ一の製造方法について説明する。 次いで、 通常炭化珪素半導体基板を用いた半導体装置に使用されている （ 0 0 0 1 ) 面と、 本発明で提案した （ 0 0 0— 1 ) 面にイオン注入した基板を 熱処理した後の基板の表面粗度を原子間力顕微鏡で測定した結果を示す。 第 1図は本発明の半導体装置の一例としてのショッ トキー ·バリァ · ダイ オードの断面模式図である。
このショッ トキ一 .バリア ·ダイォードは、 下記の手順で製造した。 先ず N型 4 H— S i Cバルク基板 1 (抵抗率： 0 . 0 0 2 Ω c m、 厚さ ： 3 0 0 Ai m ) の （ 0 0 0— 1 ) 面に、 化学気相法で窒素を不純物として用い、 濃度 1 X 1 0 16 c π の N型のェピタキシャル層 2を 1 0 m成長させた。このノ ルク基板 1とェピタキシャル層 2とは炭化珪素半導体領域を形成し、 ェピ夕 キシャル層 2の最表層も （0 0 0— 1 ) 面となっている。
そして、 ショヅトキ一電極 6の周辺部にガードリングを形成するために、 ェピ夕キシャル層 2のガードリングを形成する領域にアルミニウムあるい はボ tfシの 型不純物を 1 X 1 0 17個 c π 3イオン注入し、ガー 'ドリング用 Ρ 型不純物領域 （Ρ型半導体領域） 3を形成した。 この時にイオン注入用のマ スクは、 低圧化学気相法で形成された二酸化珪素膜を用いた。 二酸化珪素膜 のイオン注入する部分をフッ酸で開孔した後に、 室温から 1 0 0 o °cの範囲 でイオン注入するが、 本実施形態では、 室温でイオン注入した。
次いで、 アルゴン雰囲気中で、 1 2 0 0 °C以下の温度から 1 5 0 0 °Cから 2 0 0 0 °C、 好ましくは 1 7 0 0 °Cの温度まで 1分以内で昇温して、 1 0秒 から 1 0分間の活性化熱処理を行う。 本実施形態では、 1 5 0 0 °Cで 5分間 の熱処理を行った。 続いて、 バルク基板 1の裏面側の （ 0 0 0 1 ) 面に、 N i層あるいは T i層 （裏面電極 4 ) をスパッ夕法や蒸着法によって形成した 後に、 不活性雰囲気中で 1 0 0 0 °C付近で熱処理して裏面電極 4を形成する。 次に、 パヅシベーシヨン用の酸化膜 5を、 イオン注入したェピタキシャル層 2側に成膜し、 ショヅトキ一電極を形成する部分を開口し、 N iあるいは T iをスパヅ夕法や蒸着法によって形成してショヅ トキ一電極 （金属電極） 6 を形成する。 そして、 アルミニウム合金からなる金属配線 7をスパッ夕法や 蒸着法によって形成して完成する。 この半導体装置は、 炭化珪素半導体領域 の （ 0 0 0— 1 ) 面にゲート （ショヅ トキ一電極） を有し、 （0 0 0 1 ) 面 にドレイン （裏面電極） を有し、 ゲートに電圧を印加することにより （ 0 0 0— 1 ) 面に垂直な C軸方向に流れる電流の方向を制御する整流素子として 機能するようになる。
このように、 ショヅトキ一 'バリア · ダイォードを製造する際に、 最表層 が （ 0 0 0— 1 ) 面を有する炭化珪素半導体領域 1， 2に、 P型半導体領域 3をイオン注入により形成したので、 炭化珪素半導体基板 1 , 2表面の凹凸 を小さくすることができ、 それにより、 ショットキー ·バリア ·ダイオード のオン抵抗、 耐電圧等の電気特性を向上することができた。
また、 P型半導体領域 3をイオン注入で形成した後、 不純物活性化熱処理 を施したので、 炭化珪素半導体領域 1 , 2の最表層をより一層凹凸のない状 態にすることができ、 それに応じてショヅ トキ一 ·バリァ ·ダイォードの電 気特性を一層向上させることができた。
上記の説明では、 本発明を、 （ 0 0 0— 1 ) 面に垂直な C軸方向に流れる 電流の方向を制御するショヅ トキ一 ·バリァ ·ダイォードに適用するように したが、 周様に （ 0 0 0— 1 ) 面に垂直な C軸方向に流れる電流の方向を制 御する P N型ダイォードに適用するようにしてもよい。
第 2図は本発明に係る横型 M I S電界効果型トランジス夕一の一例とし ての横翌 ( L a t e r a l r e s u r f M O S構造） 半導体装置の断面 模式図である。 先ず P型 4H— S i Cバルク基板 1 1 (抵抗率： 2 Ω cm, 厚さ ： 300〃m) の （ 000— 1 ) 面に、 化学気相法でアルミニウムを不 純物として用いて 1 0〜 15〃mの P型ェピ夕キシャル層 12を形成した。 P型不純物濃度は、 5 X !L 01S個 crrTである。 ここで、 3：[ ( バルク基板1 1は N型でもよい。 このバルク基板 1 1とェピタキシャル層 12とは炭化珪 素半導体領域を形成し、 ェピタキシャル層 12の最表層も （ 000— 1 ) 面 となっている。
次いで、 ソース領域およびドレイン領域を形成するためのイオン注入用マ スクを、 熱酸化膜や CVD (Chemi c a l Vapo r D Θ p o s i t i o n) による S i 02膜で形成する。本実施形態では、 イオン注入マスク として、 LT〇 (Low T emp e r at ur e Ox i de) 膜を用い た。 LTO膜は、 シランと酸素を 400°Cから 800°Cで反応させて二酸化 珪素を堆積することにより形成した。
続いて、 フォトリソグラフィ一でソース領域およびドレイン領域を形成し た後に、 HF (フヅ酸） で LTO膜をエッチングしてイオン注入されるソー ス領域およびドレイン領域を開口し、 その開口に 500°Cで、 窒素、 燐ある いは砒素をイオン注入して、 N型不純物領域を形成し、 ソース 13 1および ドレイン 132とした。
次いで、 ソース 1 3 1およびドレイン 132と同様の方法でイオン注入し、 高耐圧化のための N—型不純物領域 14を形成した。 この層は、 2以上の領 域に分割して、 ゲートからドレインへ近づくにつれて濃度が濃くなつていて もよい。 さらに、 P型ェピタキシャル層 12へのォーミヅクコンタクトをと るために、 ソース 13 1、 ドレイン 132および N—型不純物領域 14の場 合と同様に、 ィオン注入マスク'を形成した後にアルミニゥムあるいはポロ 'ン- をイオン注入し、 P+型不純物領域 15を形成した。 なお、 ここで N—型の 「―」 は N型領域の N型不純物濃度よりも低濃度であることを示し、 P+型 の「十」は P型領域の P型不純物濃度よりも高濃度であることを示している。 その後、 アルゴン雰囲気中において 1500°Cから 2000°Cの範囲にお いて、 10秒から 10分間不純物活性化熱処理を行い、 その後 1200°C以 下の温度まで 1分から 5分で冷却を行った。 本実施例では、 1 5 0 0 °Cで 5 分の熱処理を行った。 この時に、 1 2 0 0 °C以下の温度から熱処理温度まで 1分以内で昇温するとさらによい。
続いて、ェピタキシャル層 1 2上にパッシベーシヨン用の S i〇2膜 1 6を 熱酸化膜や L T O膜で形成する。 本実施形態では、 L T O膜で形成した。 さ らに、 ゲート絶縁膜を形成する部分を開口し、 8 0 0 °C 1 2 0 0 °Cで〇2 ガスあるいは、 H 2 0 (水） を含む〇2ガスで酸化し、 約 5 0 n mのゲート絶 縁膜 1 7を形成した。 このゲート絶縁膜 1 7は、 その全体あるいは少なくと もェピタキシャル層 1 2に接する層が炭化珪素を熱酸化することにより形 成され、水を含んだ〇2ガス雰囲気で熱酸化した場合は、形成されたゲート絶 縁膜中に水素が含まれている。 そのゲート絶縁膜 1 7上にゲート電極 （金属 電極） 1 8を形成した。 このゲート電極 1 8は、 アルミニウム、 あるいは N 型、 P型ポリシリコンのいずれで形成してもよい。 なお、 ゲート絶縁膜 1 7 とゲート電極 1 8をゲートと称することとする。 引き続いて、 ソース 1 3 1 およびドレイン 1 3 2上の 3 1〇2膜 1 6をエッチングしてコンタク ト孔を 開口した。 次いで、 ニッケル、 チタン、 アルミニウムを含有した金属あるい はこれらの積層膜を蒸着あるいはスパッ夕法で形成した後に、 R I Eあるい はウエットェヅチングによりコンタクト電極 （金属電極） 1 9を形成し、 不 活性雰囲気中で 1 0 0 0 °C付近で熱処理してォーミック化した。 最終的に、 アルミニウムを含有した金属を蒸着あるいはスパヅ夕法で形成した後に、 R ェ Eあるいはゥェヅ トエッチングにより、 金属配線 1 0を形成して完成させ ο
第 3図は本発明に係る横型 M I S電界効果型トランジス夕一の一例とし ての横型'（L t Θ r a 1 r Θ s u r f M O S構造）半導体装置のうち、 第 2図とは異なる構造のものの断面模式図である。 基本的には第 2図と同じ であるが、 ェピタキシャル層 1 2に P型不純物領域 1 2 2を設け、 そのェピ タキシャル層 1 2 2に上記の、 ソース 1 3 1および P +型不純物領域 1 5を 形成した点が第 2図とは異なっている。
この第 2図および第 3図に示した横型 L a t e r a 1 r Θ s u r f M O S F E T半導体装置は、 炭化珪素半導体領域の （ 0 0 0— 1 ) 面にゲー ト （ゲート絶縁膜とゲート電極から成る） 、 ソースおよびドレインを有し、 ゲートに電圧を印加することにより （ 0 0 0— 1 ) 面内に流れる電流の通電 遮断を制御するスィヅチング素子である。
この他に横型半導体装置の例としては、 M E S型電界効果トランジスター がある。 これは、 （ 0 0 0— 1 ) 面にゲート、 ソースおよびドレインを有し て、 ゲートに電圧を印加することにより （ 0 0 0— 1 ) 面内に流れる電流の 通電 /遮断を制御する点では、 横型 L a t e r a l r e s u r f M O S F E T半導体装置と同じであるが、 ゲート電極の下にゲート絶縁膜はなく炭 化珪素半導体の上に直接、 金属からなるゲート電極が形成されている。
このように、 横型半導体装置を製造する際に、 最表層が （ 0 0 0— 1 ) 面 を有する炭化珪素半導体領域 1 1 , 1 2に、ソース 1 3 1、 ドレイン 1 3 2、 N—型不純物領域 1 4、 P +型不純物領域 1 5等の P型半導体領域や N型半 導体領域をイオン注入により形成したので、 炭化珪素半導体基板 1 1 , 1 2 表面の凹凸を （ 0 0 0 1 ) 面よりも小さくすることができ、 それにより、 横 型半導体装置のオン抵抗、 耐電圧等の電気特性を向上することができた。
また、 ソース 1 3 1、 ドレイン 1 3 2、 N—型不純物領域 1 4、 P +型不 純物領域 1 5等の P型半導体領域や N型半導体領域をイオン注入で形成し た後に、 不活性雰囲気中で 1 5 0 0 °Cから 2 0 0 0 °Cの温度まで昇温し、 そ の温度で 1 0秒から 1 0分間の不純物活性化熱処理を施したので、 さらに、 不活性雰囲気中で 1 2 0 0 °C以下の温度から 1分以内で 1 5 0 0 °Cから 2 0 0 0 °Cの温度まで昇温し、 その温度で 1 0秒から 1 0分間の不純物活性化 熱処理を施したので炭化珪素半導体領域 1 1 , 1 2の最表層をより一層凹凸 のない状態にすることができ、 それ 'に応じて横型半導体装置の電気特性を一 層向上させることができた。
第 4図は本発明の半導体装置の一例としての縦型 M I S電界効果トラン ジス夕一の断面模式図である。 この発明の半導体装置では、 バルク基板 2 1 を、 高濃度 N型の 4 H— S i C基板で形成し、 その （ 0 0 0— 1 ) 面上に、 低濃度の N型炭化珪素からなるェピタキシャル層 2 2を形成した。 このバル ク基板 2 1とェピタキシャル層 22とは炭化珪素半導体領域を形成し、 ェピ 夕キシャル層 22の最表層も （000— 1) 面となっている。
次に、 そのェピタキシャル層 22上に、 第 1の濃度を有し炭化珪素からな る第 1 N型不純物領域 23を化学気相法でェピタキシャル成長させた。 続い てこの段階の炭化珪素からなる基板を通常の R C A洗浄をした後に、 リソグ ラフィ一用のァライメントマークを R I E (R e a c t i V e i on e t c h i n g) で形成した。
そして、 イオン注入用のマスクに L T〇 (Low t emp er at ur e oxi de) 膜を用いた。 この L T〇膜は、 シランと酸素を 400 °C〜 800 °Cで反応させて二酸化珪素を炭化珪素基板 （第 1 N型不純物領域 2 3) 上に堆積することにより形成した。 次いで、 リソグラフィ一でイオン注 入する領域を形成した後に、 HF (フヅ酸） で LTO膜をエッチングしィォ ン注入される領域を開口した。 次いで、 第 1 N型不純物領域 23に、 アルミ ニゥムあるいはボロンをイオン注入することにより、 第 1 N型不純物領域 3 の両サイ ドに隣接して第 1 P型炭化珪素領域 （P型 （P— ) ゥエル） 24， 24を形成した。
さらに、 高耐圧化のために、 イオン注入により、 第 1 P型炭化珪素領域 2 4よりも高濃度の第 2 P型炭化珪素領域 （P+領域） 24 aを第 1 P型炭化 珪素領域 24の下部領域に形成した。 その第 2 P型炭化珪素領域 24 aには、 1018個 cm一3〜 10 個 c m— 3のアルミニゥムあるいはボロンを注入して形 成することで、 確実に耐圧性を向上させることができることが分かった。 さらに、 必要に応じて、 ゲート酸化膜形成予定領域下方の第 1 P型炭化珪 素領域 24の表面から内部にわたって選択的に、 十分な不純物濃度を有する '― N型不純物領域としての埋め込みチャネル領域' 25を-形成した。 この埋め込 みチャネル領域 25の形成は、 深さ （Lb c) = 0. 3 zmにおいて、 l x 10' acnT3〜5 x 1017個 cm_3のイオン注入で行った。 そして、 燐を総 ドーズ量が 7 X 10'5個 cm—2となるようにして多段注入し、注入エネルギー を 40 keV〜 250 k e Vの範囲で制御することにより所望の深さに形 成した。 次に、 第 1 N型不純物領域 2 3とは離れた位置で、 第 1 P型炭化珪素領域 24, 24の表面から内部にわたって選択的に第 2の濃度の第 2 N型不純物 領域 （N +ソース） 26, 2 6を形成した。
さらに必要に応じて、 第 2 N型不純物領域 26と埋め込みチャネル領域 2 5との間の第 1 P型炭化珪素領域 24には、 その表面から内部にわたって選 択的に第 3の濃度の第 3 N型不純物領域 27をイオン注入で形成した。
その後、 アルゴン雰囲気中において 1500 °Cから 2000 °Cの範囲にお いて、 10秒から 10分間不純物活性化熱処理を行い、 その後 1200°C以 下の温度まで 1分から 5分で冷却を行った。 本実施例では、 1500°Cで 5 分の熱処理を行った。 この時に、 1200°C以下から熱処理温度まで 1分以 内で昇温するとさらにょい。
次いで、 1200°Cで〇2雰囲気あるいは H2〇を含む 02雰囲気で酸化して、 約 50 nmのゲート酸化膜 28, 28を形成した。このゲ一ト絶縁膜 2 8は、 その全体あるいは少なく ともェピタキシャル層 2 2に接する層が炭化珪素 を熱酸化することにより形成され、水を含んだ 02ガス雰囲気で熱酸化した場 合は、 形成されたゲート絶縁膜中に水素が含まれている。 SIMS (2次イオン 質量分析装置） で測定されたゲート絶縁膜中の水素密度分布を第 7図に示す。 (000-1) 面の炭化珪素基板とゲート絶縁膜との界面を中心にして、 水素が 分布しており、 IX 1019 c πΓ3以上 1 X 1022 c m— 3以下の水素を含んでいれば界 面の欠陥が減少して、 チャネル移動度が向上する。 続いて、 アルゴン中で 3 0分間ァニールした後に室温までアルゴン中で冷却した。 その後にゲート電 極 29 , 29を形成した。 ゲート電極 29 , 29は、 P +ポリシリコンで形 成した。 P+ポリシリコンでゲート電極 29 , 29を形成するための方法と しては、 1) CVD法で多結晶ポリシリコンを形成した後に、 ボロンやフク '· 化ボロンをイオン注入することにより P型多結晶シリコンを形成する。 2) C V D法で多結晶ポリシリコンを形成した後に、ボロンを含んだ S i〇2膜を CVD法やスピン塗布により形成して、 800°C；〜 1 100°Cで熱処理し拡 散することにより、 ボロンを注入して P型多結晶シリコンを形成する。 3) シランとジボランを一緒に流して 600 °Cで熱処理することにより多結晶 シリコンにボロンを注入して P型多結晶シリコンを形成する、 などがある。 この実施形態では、 2 ) の方法を用いた。 そして、 エッチングすることによ りゲート電極 2 9 , 2 9の形成を完了した。
なお、 上記の説明では、 ゲート電極 2 9を P +ポリシリコンで形成するよ うにしたが、 アルミニウム、 アルミニウム合金、 あるいはモリブデン金属で 形成してもよい。 ゲート電極 2 9をアルミニウム、 アルミニウム合金、 ある いはモリブデン金属で形成した場合のゲート酸化膜 2 8との界面は、 ゲート 電極 2 9にポリシリコンを用いた場合のゲート酸化膜 2 8との界面よりも 良好であり、 チャネル移動度が高くなるという効果も確認することができた。 また、 上記のゲート電極 2 9 , 2 9上に、 W S i 2、 M o S i 2、 あるいは T i S i 2の何れかからなるシリサイ ド膜 3 0を形成してもよい。
引き続いて、 層間絶縁膜 3 1を C V D法で堆積した後に、 第 2 N型不純物 領域（N +ソース） 2 6 , 2 6上および第 1 P型炭化珪素領域（P—ゥエル） 2 4 , 2 4上の層間絶縁膜 3 1をエッチングして、コン夕ク ト孔を開口した。 次いで、 ニッケル、 チタン、 アルミニウムを含有した金属、 あるいはこれら の合金からなる積層膜を蒸着あるいはスパッ夕法で形成した後に、 R I Eあ るいはゥェヅトエッチングにより、 多結晶シリコンからなる金属配線 3 2を 形成し、 第 1 P型炭化珪素領域 2 4と第 2 N型不純物領域 2 6とを短絡させ た。 この実施形態では、 アルミニウムを蒸着した後に、 ウエッ トエッチング して金属配線 3 2を形成した。
次いで、 バルク基板 2 1の裏側に、 金属を蒸着法あるいはスパッ夕法で必 要な厚さ付けることで、 ドレイン電極 3 3を形成した。 この実施形態では、 二ヅケルをスパヅ夕法でつけた。 また、 必要に応じて、 1 0 0 0 °Cのァルゴ ン中で 5'分'間の熱処理を行い、 このようにして縦型 M Γ S電界効果トランジ スターを完成させた。
縦型半導体装置は、 この他に、 接合型電界効果トランジスターがある。 こ れは、 ゲート電極の下に酸化膜がなく、 直接、 炭化珪素上に金属のゲート電 極が形成された構造になっている。 このゲート電極に電圧を印加することに より （ 0 0 0— 1 ) 面に垂直な方向に流れる電流の通電ノ遮断を制御する。 このように、 縦型 MI S電界効果トランジスター及び接合型電界効果トラ ンジス夕一を製造する際に、 最表層が （ 000— 1 ) 面を有する炭化珪素半 導体基板（炭化珪素半導体領域） 2 1， 22に、第 1 N型炭化珪素領域 23、 第 1 P型炭化珪素領域 24、 第 2 P型炭化珪素領域 24 a等の P型半導体領 域や N型半導体領域をイオン注入により形成したので、 炭化珪素半導体基板 2 1 , 22表面の凹凸を （000 1) 面よりも小さくすることができ、 それ により、 縦型 MI S電界効果トランジスター及び接合型電界効果トランジス 夕一のオン抵抗、 耐電圧等の電気特性を向上することができた。
また、 第 1 N型炭化珪素領域 23、 第 1 P型炭化珪素領域 24、 第 2 P型 炭化珪素領域 24 a等の P型半導体領域や N型半導体領域をイオン注入で 形成した後、 不純物活性化熱処理を施したので、 炭化珪素半導体基板 2 1 , 22の最表層をより一層凹凸のない状態にすることができ、 それに応じて縦 型 M I S電界効果トランジスター及び接合型電界効果トランジスターの電 気特性を一層向上させることができた。
上記で説明した本発明に係る半導体装置、 例えばショッ トキ一 ·バリア - ダイオード、 PN型ダイオード、 、 接合型電界効果トランジスター、 横型 M I S電界効果トランジスター、 縦型 MI S電界効果トランジスタ一は、 その 電気特性の改善によって、電力変換器、駆動用ィンバ一夕、汎用ィンバ一夕、 また、 M E S型電界効果トランジスタ一は、 G H z帯の大電力高周波用の通 信用機器に部品として組み込まれることによりそれらの装置の性能を向上 させるのに寄与することができる。 第 6図にモーター駆動用パワー ICの回路 図を示す。 このパワー IC回路のインバーター部分 （A) に本発明の縦型 MIS電 界効果トランジスターとショヅ トキ一 ·ノ、 'リア ' ダイォードが使用される。 なお、 上記の説明では、'炭化珪素半導体領域の最表層面を （ 000— 1 ) 面としその面に各種処理を施すようにしたが、 （ 000— 1 ) 面からある角 度（例えば 10度以内、好ましくは 3. 5度程度）傾いた面を最表層面とし、 その面に各種処理を施すようにしてもよい。
次に、 炭化珪素半導体基板の （000 1) 面と （000— 1) 面の表面粗 度 （RMS) に対する熱処理時間の効果について説明する。 表面粗度に対する活性化熱処理の効果を調べるために、 （000 1) 面の 炭化珪素基板と、 （ 000— 1 ) 面の炭化珪素基板とを室温から 1600 °C まで 1分で昇温して、 1分間と 10分間の活性化熱処理を行い、 表面を原子 間力顕微鏡で観測して表面粗度 （RMS) を測定した。 その結果を第 5図に 示す。 第 5図から分かるように、 熱処理時間が 1分でも 10分でも （000 1) 面より （000— 1) 面の方が表面粗度 （RMS) が小さく、 半分程度 になっている。
したがって、 （ 000— 1 ) 面にイオン注入領域を有する半導体装置を形 成するこことにより、 その上にゲート絶縁膜あるいは、 ゲート電極を形成し て、 横型 MI S電界効果トランジスター、 縦型 MI S電界効果トランジスタ 一、 ME S型電界効果トランジスター、 接合型電界効果トランジスタ一等の 半導体装置を作製すると、 通電時に電子が流れる時に、 炭化珪素基板表面の 凹凸による散乱が減少して、電子が流れやすくなりオン抵抗が下がる。また、 ME S型電界効果トランジスターの高周波特性が向上する。 また、 横型 Ml S電界効果トランジスター、 縦型 MI S電界効果トランジスター、 ME S型 電界効果トランジスター、 接合型電界効果トランジスター、 ショットキー ' バリア ·ダイオード、 PN型ダイオードで接合部分が形成される場合には、 結晶欠陥が形成し難いので、 ゲート電極に逆方向 （負） の電圧を印加した場 合に、 リーク電流が減少すると同時に耐電圧を向上させることができる。 産業上の利用可能性
以上述べたように、 この発明の半導体装置では、 少なくとも最表層が （0 00- 1) 面の炭化珪素からなる半導体領域を有するとともに、 その炭化珪 素'半導体領域に P型半導体領域および N型半導体領域の' '少なく とも一方が イオン注入により選択的に形成されているので、 炭化珪素半導体領域表面の 凹凸を小さくすることができ、 それにより、 半導体装置のオン抵抗、 耐電圧 等の電気特性を向上することができる。
また、 P型半導体領域や N型半導体領域をイオン注入で形成した後、 不純 物活性化熱処理を施すので、 炭化珪素半導体領域の最表層をより一層凹凸の ない状態にすることができ、 それに応じて半導体装置の電気特性を一層向上 させることができる。

Claims

請求の範囲
1 . ( 0 0 0— 1 ) 面あるいは （0 0 0— 1 ) 面からある角度傾いた面 を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N型 半導体領域の少なくとも一方がイオン注入により選択的に形成され、 その最
5 表層面に金属電極が形成され、 その金属電極に電圧を印加することにより最 表層面に垂直な方向に流れる電流の方向を制御するショッ トキー ·バリア - ダイオード、 若しくは P N型ダイオードである、
ことを特徴とする半導体装置。
2 . 上記炭化珪素半導体領域は P型若しくは N型である、 請求の範囲第 10 1項に記載の半導体装置。
3 . 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体領 域に不純物をイオン注入した後に、 不活性雰囲気中で 1 5 0 0 °Cから 2 0 0 0 °Cの温度において 1 0秒から 1 0分間、 不純物活性化熱処理が施されて形 成されている、 請求の範囲第 1項に記載の半導体装置。
15 4 . 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体領 域に不純物をイオン注入した後に、 不活性雰囲気中で 1 2 0 0 °C以下の温度 から 1分以内で 1 5 0 0 °Cから 2 0 0 0 °Cの温度まで昇温し、 その温度で 1 0秒から 1 0分間、 不純物活性化熱処理が施されて形成されている、 請求の 範囲第 1項に記載の半導体装置。
20 5 . 上記炭化珪素半導体領域の基板側が 4 H— S i Cである請求の範囲 第 1項に記載の半導体装置。
6 . 上記請求の範囲第 1項に記載の半導体装置を用いて構成されること を特徴とする電力変換器。
' '
7 . 上記請求の範囲第 1項に記載の半導^装置を用いて構成されること
25 を特徴とする駆動用ィンバ一夕。
8 . 上記請求の範囲第 1項に記載の半導体装置を用いて構成されること を特徴とする汎用ィンバ一夕。
9 . ( 0 0 0 - 1 ) 面あるいは （ 0 0 0— 1 ) 面からある角度傾いた面 を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N型 半導体領域の少なくとも一方がイオン注入により選択的に形成され、 その最 表層面に金属電極が形成され、 その金属電極に電圧を印加することにより電 流の通電 /遮断を制御するスィ ヅチング素子として機能する ME S型電界 効果トランジスターあるいは接合型電界効果トランジスターであることを 特徴とする半導体装置。
10. 上記請求の範囲第 9項に記載の ME S型電界効果トランジスター を用いて構成されることを特徴とする大電力高周波通信機器
1 1. 上記炭化珪素半導体領域は P型若しくは N型である、 請求の範囲 第 9項に記載の半導体装置。
12. 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体 領域に不純物をイオン注入した後に、 不活性雰囲気中で 1500°Cから 20 00°Cの温度において 10秒から 10分間、 不純物活性化熱処理が施されて 形成されている、 請求の範囲第 9項に記載の半導体装置。
13. 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体 領域に不純物をイオン注入した後に、 不活性雰囲気中で 1200°C以下の温 度から 1分以内で 1500 °Cから 2000°Cの温度まで昇温し、 その温度で 10秒から 10分間、 不純物活性化熱処理が施されて形成されている、 請求 の範囲第 9項に記載の半導体装置。
14. 上記炭化珪素半導体領域の基板側が 4 H— S i Cである請求の範 囲第 9項に記載の半導体装置。
15. 上記請求の範囲第 9項に記載の半導体装置を用いて構成されるこ とを特徴とする電力変換器。
16. 上記請求の範囲第 9項に記載の半導体装置を用いて構成されるこ とを特徴と'する'駆動用インバ一夕。 一"
17. 上記請求の範囲第 9項に記載の半導体装置を用いて構成されるこ とを特徴とする汎用ィンバ一夕。
18. (000— 1) 面あるいは （000— 1) 面からある角度傾いた 面を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N 型半導体領域の少なくとも一方がイオン注入により選択的に形成され、 （0 00— 1) 面にゲート絶縁膜が形成され、 そのゲート絶縁膜中に水素を含ん でいる、 ことを特徴とする半導体装置
19. (000— 1) 面あるいは （000— 1) 面からある角度傾いた面 を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N型 半導体領域の少なくとも一方がイオン注入により選択的に形成され、 （00 0— 1) 面にゲート絶縁膜が形成され、 そのゲート絶縁膜中に lxl019cm_3 以上 lxl022 cm—3以下の水素を含んでいることを特徴とする半導体装置。
20. ( 000 - 1 ) 面あるいは （ 000— 1 ) 面からある角度傾いた 面を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N 型半導体領域の少なくとも一方がイオン注入により選択的に形成され、 （0 00- 1) 面にゲート絶縁膜が形成され、 そのゲート絶縁膜のうち炭化珪素 基板に接する層が炭化珪素を水を含んだ雰囲気で熱酸化することにより形 成されて、 形成されたゲート絶縁膜中に 1 X 1019 c m— 3以上 1 X 1022 c m—3以下 の水素を含んでいることを特徴とする半導体装置。
2 1. ( 000 - 1 ) 面あるいは （ 000— 1 ) 面からある角度傾いた 面を最表層面として有する炭化珪素半導体領域に、 P型半導体領域および N 型半導体領域の少なくとも一方がイオン注入により選択的に形成され、 （0 00- 1) 面にゲート絶縁膜が形成され、 そのゲート絶縁膜中に窒素を含ん でいる、 ことを特徴とする半導体装置
22. 上記炭化珪素半導体領域の最表層面にゲート絶縁膜、ゲート電極、 ソースおよびドレインを有し、 ゲート電極に電圧を印加することにより最表 層面内に流れる電流の通電 Z遮断を制御するスィツチング素子として機能 する横型 MI S電界効果型トランジスターである、 請求の範囲第 2 1項に記 載の半導体装置。 ' '
23. 上記炭化珪素半導体領域の最表層面にゲート絶縁膜、 ゲート電極 およびソースを有し、 裏面にドレインを有し、 ゲート電極に電圧を印加する ことにより最表層面に垂直な C軸方向に流れる電流の通電 /遮断を制御す るスィ ツチング素子として機能する縦型 MI S電界効果トランジスタ」で ある、 請求の範囲第 2 1項に記載の半導体装置。
2 4 . 上記炭化珪素半導体領域は P型若しくは N型である、 請求の範囲 第 2 1項に記載の半導体装置。
2 5 . 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体 領域に不純物をイオン注入した後に、 不活性雰囲気中で 1 5 0 0 °Cから 2 0 0 0 °Cの温度において 1 0秒から 1 0分間、 不純物活性化熱処理が施されて 形成されている、 請求の範囲第 1 8項に記載の半導体装置。
2 6 . 上記 P型半導体領域若しくは N型半導体領域は、 炭化珪素半導体 領域に不純物をイオン注入した後に、 不活性雰囲気中で 1 2 0 0 °C以下の温 度から 1分以内で 1 5 0 0 °Cから 2 0 0 0 °Cの温度まで昇温し、 その温度で 1 0秒から 1 0分間、 不純物活性化熱処理が施されて形成されている、 請求 の範囲第 2 1項に記載の半導体装置。
2 7 . 上記炭化珪素半導体領域の基板側が 4 H— S i Cである請求の範 囲第 2 1項に記載の半導体装置。
2 8 . 上記請求の範囲第 2 1項に記載の半導体装置を用いて構成される ことを特徴とする電力変換器。
2 9 . 上記請求の範囲第 2 1項に記載の半導体装置を用いて構成される ことを特徴とする駆動用ィンバ一夕。
3 0 . 上記請求の範囲第 2 1項に記載の半導体装置を用いて構成される ことを特徴とする汎用ィンバ一夕。
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