JPH04252036A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
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-
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- H01L2924/30—Technical effects
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- H01L2924/30111—Impedance matching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、高出力半導体トランジスタを有する半導体
装置に関する。
り詳しくは、高出力半導体トランジスタを有する半導体
装置に関する。
【０００２】近年、衛星を使用した移動体通信あるいは
ＱＡＭ通信等のデジタル通信が急速に発達し、より高出
力のトランジスタが要求され、例えば高出力用ＭＥＳＦ
ＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｔｏｒ ＦＥＴ
）等が提案されている。
ＱＡＭ通信等のデジタル通信が急速に発達し、より高出
力のトランジスタが要求され、例えば高出力用ＭＥＳＦ
ＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｔｏｒ ＦＥＴ
）等が提案されている。
【０００３】
【従来の技術】高出力用ＭＥＳＦＥＴは、例えば図７に
示すような構造のものが提案されている。
示すような構造のものが提案されている。
【０００４】即ち、このトランジスタは、２つのパッド
ａ，ｂのそれぞれの一側に櫛状に接続した複数のソース
電極ｓ、ドレイン電極ｄを、ｎ−ＧａＡｓ基板ｃの上に
間隔をおいて交互に配置し、これらとｎ−ＧａＡｓ基板
ｃをオーミック接続する一方、櫛状に形成したゲート電
極ｇをソース電極ｓとドレイン電極ｄの間に形成し、こ
れをｎ−ＧａＡｓ基板ｃと整流接続するように構成され
ている。
ａ，ｂのそれぞれの一側に櫛状に接続した複数のソース
電極ｓ、ドレイン電極ｄを、ｎ−ＧａＡｓ基板ｃの上に
間隔をおいて交互に配置し、これらとｎ−ＧａＡｓ基板
ｃをオーミック接続する一方、櫛状に形成したゲート電
極ｇをソース電極ｓとドレイン電極ｄの間に形成し、こ
れをｎ−ＧａＡｓ基板ｃと整流接続するように構成され
ている。
【０００５】そして、トランジスタの出力をより大きく
しようとする場合には、ユニットゲート幅Ｗを広げるか
、あるいは、図８に見られるように、上記したトランジ
スタセルＴを複数並列に形成してソース等の電極ｓ，ｇ
，ｄの本数を増やすことが行われている。
しようとする場合には、ユニットゲート幅Ｗを広げるか
、あるいは、図８に見られるように、上記したトランジ
スタセルＴを複数並列に形成してソース等の電極ｓ，ｇ
，ｄの本数を増やすことが行われている。
【０００６】
【発明が解決しようとする課題】しかし、ユニットゲー
ト幅Ｗを広げて高周波大出力用トランジスタを実現する
構造のものは、ソース電極ｓ、ドレイン電極ｄの端部か
ら電力を供給するために、そのゲート幅Ｗの影響を受け
て電極の先端まで均等に給電されず、不均一な位相回転
が生じて出力電圧が低減するといった不都合がある。
ト幅Ｗを広げて高周波大出力用トランジスタを実現する
構造のものは、ソース電極ｓ、ドレイン電極ｄの端部か
ら電力を供給するために、そのゲート幅Ｗの影響を受け
て電極の先端まで均等に給電されず、不均一な位相回転
が生じて出力電圧が低減するといった不都合がある。
【０００７】この場合、出力電圧の低下の割合は図９に
示すようにゲート幅Ｗが大きくなるほど高くなる。
示すようにゲート幅Ｗが大きくなるほど高くなる。
【０００８】また、各電極ｇ，ｓ，ｄの本数を増やし、
出力を大きくする場合には、ゲートバスラインが長くな
り、これも位相回転の影響により高周波特性が低下する
。しかも、チップサイズが細長くなってチップ割れが生
じ易くなるといった問題が生じる。
出力を大きくする場合には、ゲートバスラインが長くな
り、これも位相回転の影響により高周波特性が低下する
。しかも、チップサイズが細長くなってチップ割れが生
じ易くなるといった問題が生じる。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、チップが割れにくく、トランジスタの高
周波特性を向上することができる半導体装置を提供する
ことを目的とする。
ものであって、チップが割れにくく、トランジスタの高
周波特性を向上することができる半導体装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、半導体層１の上に形成された第一
のパッド４の両側より櫛状に延在された複数の第一の電
極５と、前記第一の電極５の解放端側の周囲にある前記
半導体層１の上に形成された第二のパッド９、１０と、
前記第一の電極５に一定間隔をおいて交互に隣設され、
かつ、前記第二のパッド９、１０より櫛状に延在された
複数の第二の電極１１と、前記第一のパッド４の中央領
域に該第１のパッドとは電気的に分離されて形成された
ゲート用パッド１２と、前記ゲート用パッド１２に接続
されて、前記第一の電極５と前記第二の電極１１の間の
半導体層１の上に配置された複数のゲート電極１４とを
有することを特徴とする半導体装置によって達成する。
３に例示するように、半導体層１の上に形成された第一
のパッド４の両側より櫛状に延在された複数の第一の電
極５と、前記第一の電極５の解放端側の周囲にある前記
半導体層１の上に形成された第二のパッド９、１０と、
前記第一の電極５に一定間隔をおいて交互に隣設され、
かつ、前記第二のパッド９、１０より櫛状に延在された
複数の第二の電極１１と、前記第一のパッド４の中央領
域に該第１のパッドとは電気的に分離されて形成された
ゲート用パッド１２と、前記ゲート用パッド１２に接続
されて、前記第一の電極５と前記第二の電極１１の間の
半導体層１の上に配置された複数のゲート電極１４とを
有することを特徴とする半導体装置によって達成する。
【００１１】または、図５、６に例示するように、半導
体層１の上に形成された第一のパッド２１， ３１より
多方向のそれぞれに櫛状に延在された複数の第一の電極
と、前記第一の電極の解放端側の周囲の前記半導体層の
上に形成された第二のパッド２２〜２４， ３２〜３５
と、前記第一の電極に一定間隔をおいて交互に隣設され
、かつ、前記第二のパッド２２〜２４， ３２〜３５よ
り櫛状に延在された複数の第二の電極と、前記第一のパ
ッド２１， ３１の中央領域に該第１のパッド２１，３
１ とは電気的に分離されて形成されたゲート用パッド
２０，３０と、前記ゲート用パッド２０，３０に接続さ
れて、前記第一の電極と前記第二の電極の間の半導体層
１の上に配置された複数のゲート電極とを有することを
特徴とする半導体装置によって達成する。
体層１の上に形成された第一のパッド２１， ３１より
多方向のそれぞれに櫛状に延在された複数の第一の電極
と、前記第一の電極の解放端側の周囲の前記半導体層の
上に形成された第二のパッド２２〜２４， ３２〜３５
と、前記第一の電極に一定間隔をおいて交互に隣設され
、かつ、前記第二のパッド２２〜２４， ３２〜３５よ
り櫛状に延在された複数の第二の電極と、前記第一のパ
ッド２１， ３１の中央領域に該第１のパッド２１，３
１ とは電気的に分離されて形成されたゲート用パッド
２０，３０と、前記ゲート用パッド２０，３０に接続さ
れて、前記第一の電極と前記第二の電極の間の半導体層
１の上に配置された複数のゲート電極とを有することを
特徴とする半導体装置によって達成する。
【００１２】または、上記した２つの半導体装置におい
て、前記第一の電極と前記第二の電極のうち、いずれか
一方がソース電極、他方がドレイン電極であることを特
徴とすることによって達成する。
て、前記第一の電極と前記第二の電極のうち、いずれか
一方がソース電極、他方がドレイン電極であることを特
徴とすることによって達成する。
【００１３】
【作 用】本発明によれば、ゲート用パッド１２と第
一のパッド４を中心にしてその両側に線対称にゲート電
極１４、第一の電極５及び第二の電極１１をそれぞれ複
数本形成するとともに、こられらの周りに２つの第二の
パッド９，１０を設け、これらのパッド９，１０に第二
の電極１１を接続するようにしている。この場合、第一
の電極５と第二の電極１１のうち、いずれか一方がソー
ス電極、他方がドレイン電極となっている。
一のパッド４を中心にしてその両側に線対称にゲート電
極１４、第一の電極５及び第二の電極１１をそれぞれ複
数本形成するとともに、こられらの周りに２つの第二の
パッド９，１０を設け、これらのパッド９，１０に第二
の電極１１を接続するようにしている。この場合、第一
の電極５と第二の電極１１のうち、いずれか一方がソー
ス電極、他方がドレイン電極となっている。
【００１４】このため、位相回転による電圧の減少が小
さくなるようにゲート幅Ｗを短く設定すれば、電力は、
ソース電極、ドレイン電極全体に均等に供給されること
になり、出力電圧の減少は抑制される。
さくなるようにゲート幅Ｗを短く設定すれば、電力は、
ソース電極、ドレイン電極全体に均等に供給されること
になり、出力電圧の減少は抑制される。
【００１５】しかも、パッド４，１２の両側にゲート電
極１４等が形成されているために、一側のみに電極を形
成する従来のもの（図７）に比べて、ゲート電極、ドレ
イン電極及びソース電極の総数が多くなり、ソース・ド
レイン間に流せる電流量が増大する。
極１４等が形成されているために、一側のみに電極を形
成する従来のもの（図７）に比べて、ゲート電極、ドレ
イン電極及びソース電極の総数が多くなり、ソース・ド
レイン間に流せる電流量が増大する。
【００１６】したがって、トランジスタにおける位相回
転による影響を少なくして、従来のセルの２倍程度の出
力を確保できることになる。
転による影響を少なくして、従来のセルの２倍程度の出
力を確保できることになる。
【００１７】また、この素子を１単位として、それを図
４に示すように複数並べる場合に、第一のパッド４の一
側のみに電極を形成した従来装置（図８）に比べてゲー
ト長方向の長さが半分になるため、ゲートバスラインも
短縮され、均等な電力供給によって位相回転による影響
は低減する。この結果、高周波高出力トランジスタの出
力電力、利得等が向上するとともに、チップの縦横の比
率が小さくなってチップ割れは生じにくくなる。
４に示すように複数並べる場合に、第一のパッド４の一
側のみに電極を形成した従来装置（図８）に比べてゲー
ト長方向の長さが半分になるため、ゲートバスラインも
短縮され、均等な電力供給によって位相回転による影響
は低減する。この結果、高周波高出力トランジスタの出
力電力、利得等が向上するとともに、チップの縦横の比
率が小さくなってチップ割れは生じにくくなる。
【００１８】また、第二の発明によれば、第一のパッド
２１， ３１に接続する第一の電極の数を増やせること
になり、電圧の減少を小さくしてさらに高出力を得るこ
とができる。
２１， ３１に接続する第一の電極の数を増やせること
になり、電圧の減少を小さくしてさらに高出力を得るこ
とができる。
【００１９】
【実施例】（ａ）本発明の第１実施例の説明図１〜図３
は、本発明の一実施例装置を示す平面図、部分拡大断面
図及び部分拡大斜視図である。
は、本発明の一実施例装置を示す平面図、部分拡大断面
図及び部分拡大斜視図である。
【００２０】図において符号１は、ｉ−ＧａＡｓ基板２
に堆積したｎ−ＧａＡｓ層で、この上には絶縁膜３を介
して導電性のドレイン用パッド４が形成され、そのパッ
ド４の両側には、ｎ−ＧａＡｓ層１にオーミック接触す
る複数のドレイン電極５が一定間隔をおいて櫛状に形成
されている。また、ドレイン電極５のうちのドレイン用
パッド４近傍の領域は、ｎ−ＧａＡｓ層１から放物線状
に持ち上げられてエアブリッジ６となっている（図３）
。
に堆積したｎ−ＧａＡｓ層で、この上には絶縁膜３を介
して導電性のドレイン用パッド４が形成され、そのパッ
ド４の両側には、ｎ−ＧａＡｓ層１にオーミック接触す
る複数のドレイン電極５が一定間隔をおいて櫛状に形成
されている。また、ドレイン電極５のうちのドレイン用
パッド４近傍の領域は、ｎ−ＧａＡｓ層１から放物線状
に持ち上げられてエアブリッジ６となっている（図３）
。
【００２１】さらに、相反する２方向に設けられた複数
のドレイン電極５の先端近傍にあるｎ−ＧａＡｓ層１の
上には、絶縁膜７、８を介して導電性の第一及び第二の
ソース用パッド９、１０が形成され、それらの縁部には
、ドレイン電極５の脇に一定間隔をおいて配置されるソ
ース電極１１が接続されており、このソース電極１１は
ｎ−ＧａＡｓ層１とオーミック接触するように構成され
ている。
のドレイン電極５の先端近傍にあるｎ−ＧａＡｓ層１の
上には、絶縁膜７、８を介して導電性の第一及び第二の
ソース用パッド９、１０が形成され、それらの縁部には
、ドレイン電極５の脇に一定間隔をおいて配置されるソ
ース電極１１が接続されており、このソース電極１１は
ｎ−ＧａＡｓ層１とオーミック接触するように構成され
ている。
【００２２】１２は、ドレイン用パッド４の開口部４ａ
から露出する絶縁膜３の上に設けられた導電性のゲート
用パッドで、このゲート用パッド１２の両側には、エア
ブリッジ６の下方に設けたゲート引出電極１３が接続さ
れている。また、ゲート引出電極１３には、ｎ−ＧａＡ
ｓ層１と整流性接触する複数のゲート電極１４が接続さ
れており、それらのゲート電極１４は、ソース電極１１
とドレイン電極５の間に非接触状態で配置されている。
から露出する絶縁膜３の上に設けられた導電性のゲート
用パッドで、このゲート用パッド１２の両側には、エア
ブリッジ６の下方に設けたゲート引出電極１３が接続さ
れている。また、ゲート引出電極１３には、ｎ−ＧａＡ
ｓ層１と整流性接触する複数のゲート電極１４が接続さ
れており、それらのゲート電極１４は、ソース電極１１
とドレイン電極５の間に非接触状態で配置されている。
【００２３】ゲート電極１４の幅Ｗは、ゲート電極１４
に高周波信号電圧を印加した場合に、位相回転による出
力電圧の低下が小さくなる程度に設定されている。
に高周波信号電圧を印加した場合に、位相回転による出
力電圧の低下が小さくなる程度に設定されている。
【００２４】なお、符号１５は、ゲート電極１４に電圧
を印加する際にｎ−ＧａＡｓ層１に生じる空乏層、１６
は、ゲート電極１４の両脇に形成されたＳｉＮ 膜を示
している。
を印加する際にｎ−ＧａＡｓ層１に生じる空乏層、１６
は、ゲート電極１４の両脇に形成されたＳｉＮ 膜を示
している。
【００２５】次に、上記した実施例の作用について説明
する。上述した実施例において、ゲート用パッド１２と
ドレイン用パッド４を中心にしてその両側に線対称にゲ
ート電極１４、ドレイン電極５及びソース電極１１を複
数形成するとともに、こられらの周りに２つのソース用
パッド９、１０を設け、これらのパッド９、１０にソー
ス電極１１を接続するようにしている。
する。上述した実施例において、ゲート用パッド１２と
ドレイン用パッド４を中心にしてその両側に線対称にゲ
ート電極１４、ドレイン電極５及びソース電極１１を複
数形成するとともに、こられらの周りに２つのソース用
パッド９、１０を設け、これらのパッド９、１０にソー
ス電極１１を接続するようにしている。
【００２６】この場合、位相回転による電圧の減少が小
さくなるようにゲート幅Ｗを短く設定しているために、
電力は、ソース電極１１、ドレイン電極５全体に均等に
供給されることになり、出力電圧の減少は抑制される。
さくなるようにゲート幅Ｗを短く設定しているために、
電力は、ソース電極１１、ドレイン電極５全体に均等に
供給されることになり、出力電圧の減少は抑制される。
【００２７】しかも、パッド４，１２の両側に、ドレイ
ン電極５等が形成されているために、一側のみに電極を
形成する従来のもの（図７）に比べて、ゲート電極１４
、ドレイン電極５及びソース電極１１の総数が多くなり
、これらの間に流せる電流量が増大する。
ン電極５等が形成されているために、一側のみに電極を
形成する従来のもの（図７）に比べて、ゲート電極１４
、ドレイン電極５及びソース電極１１の総数が多くなり
、これらの間に流せる電流量が増大する。
【００２８】したがって、トランジスタにおける位相回
転による影響を少なくして、従来のセルの２倍程度の出
力を確保できることになる。
転による影響を少なくして、従来のセルの２倍程度の出
力を確保できることになる。
【００２９】また、この素子を１単位として、図４に示
すようにそれを並列に複数設けると、一側のみに電極を
形成した従来装置（図８）に比べてゲート長方向の長さ
が半分になるため、ゲートバスラインも短縮され、均等
な電力供給によって位相回転の影響は低減する。
すようにそれを並列に複数設けると、一側のみに電極を
形成した従来装置（図８）に比べてゲート長方向の長さ
が半分になるため、ゲートバスラインも短縮され、均等
な電力供給によって位相回転の影響は低減する。
【００３０】この結果、高周波高出力トランジスタの出
力電力、利得等が向上するばかりでなく、チップの縦横
の比率が小さくなってチップ割れは生じにくくなる。
力電力、利得等が向上するばかりでなく、チップの縦横
の比率が小さくなってチップ割れは生じにくくなる。
【００３１】なお、上記した実施例において、ソース、
ドレインを入換えることもできる。 （ｂ）本発明のその他の実施例の説明 上記した実施例では、ドレイン用パッドを中心にして、
線対称にゲート電極、ソース電極及びドレイン電極を設
けたが、図５に示すように、相互に直角になる３方向に
それらの電極を設けて、これを複数並べてもよい。図中
符号２０はゲート用パッド、２１はドレイン用パッド、
２２〜２４はソース用パッドを示している。
ドレインを入換えることもできる。 （ｂ）本発明のその他の実施例の説明 上記した実施例では、ドレイン用パッドを中心にして、
線対称にゲート電極、ソース電極及びドレイン電極を設
けたが、図５に示すように、相互に直角になる３方向に
それらの電極を設けて、これを複数並べてもよい。図中
符号２０はゲート用パッド、２１はドレイン用パッド、
２２〜２４はソース用パッドを示している。
【００３２】また、図６に示すように、それらの電極を
直交する４方向に形成して、これらを複数並べてもよい
。図中符号３０はゲート用パッド、３１はドレイン用パ
ッド、３２〜２５はソース用パッドを示している。
直交する４方向に形成して、これらを複数並べてもよい
。図中符号３０はゲート用パッド、３１はドレイン用パ
ッド、３２〜２５はソース用パッドを示している。
【００３３】これらによれば、位相回転による出力電圧
の低下を抑えながら、さらに高出力化することが可能に
なるとともに、装置の縦横の比をさらに小さくしてチッ
プ割れを防止することができる。
の低下を抑えながら、さらに高出力化することが可能に
なるとともに、装置の縦横の比をさらに小さくしてチッ
プ割れを防止することができる。
【００３４】なお、図５、６において省略してあるが、
それらの各パッドには、図１と同じ構造の電極が接続さ
れていることは言うまでもない。
それらの各パッドには、図１と同じ構造の電極が接続さ
れていることは言うまでもない。
【００３５】また、上記した実施例では、ＭＥＳＦＥＴ
について説明したが、シリコン基板に形成した高電力増
幅用縦形ジャンクション電界効果トランジスタ、その他
の高出力トランジスタについても、上記と同様にしてパ
ッドの２〜４方向にゲート、ソース、ドレインの各電極
を形成すれば、高周波用トランジスタの特性を向上する
ことができる。
について説明したが、シリコン基板に形成した高電力増
幅用縦形ジャンクション電界効果トランジスタ、その他
の高出力トランジスタについても、上記と同様にしてパ
ッドの２〜４方向にゲート、ソース、ドレインの各電極
を形成すれば、高周波用トランジスタの特性を向上する
ことができる。
【００３６】
【発明の効果】本発明によれば、ゲート用パッドと第一
のパッドを中心にしてその両側に線対称にゲート電極、
第一の電極及び第二の電極を複数形成するとともに、こ
られらの周りに２つの第二のパッドを設け、このパッド
に第二の電極を接続するようにしている。この場合、第
一の電極と第二の電極のうち、いずれか一方がソース電
極、他方がドレイン電極となっている。
のパッドを中心にしてその両側に線対称にゲート電極、
第一の電極及び第二の電極を複数形成するとともに、こ
られらの周りに２つの第二のパッドを設け、このパッド
に第二の電極を接続するようにしている。この場合、第
一の電極と第二の電極のうち、いずれか一方がソース電
極、他方がドレイン電極となっている。
【００３７】このため、位相回転による電圧の減少が小
さくなるようにゲート幅Ｗを短く設定すれば、電力は、
ソース電極、ドレイン電極全体に均等に供給され、出力
電圧の減少を抑制することが可能になる。
さくなるようにゲート幅Ｗを短く設定すれば、電力は、
ソース電極、ドレイン電極全体に均等に供給され、出力
電圧の減少を抑制することが可能になる。
【００３８】しかも、パッドの両側にゲート電極等が形
成されているために、一側のみにゲート電極を形成する
従来のものに比べて、各電極の総数を多くでき、ソース
・ドレイン間に流し得る電流量を増やして大出力を確保
できる。
成されているために、一側のみにゲート電極を形成する
従来のものに比べて、各電極の総数を多くでき、ソース
・ドレイン間に流し得る電流量を増やして大出力を確保
できる。
【００３９】また、この素子を１単位として、それを複
数並べる場合に、第一のパッドの一側のみに電極を形成
した従来装置に比べてゲート長方向の長さが半分になる
ため、ゲートバスラインを短縮でき、均等な電力供給に
よって位相回転の影響を低減できるばかりでなく、チッ
プの縦横の比が小さくなってチップ割れを生じにくくす
ることが可能になる。
数並べる場合に、第一のパッドの一側のみに電極を形成
した従来装置に比べてゲート長方向の長さが半分になる
ため、ゲートバスラインを短縮でき、均等な電力供給に
よって位相回転の影響を低減できるばかりでなく、チッ
プの縦横の比が小さくなってチップ割れを生じにくくす
ることが可能になる。
【００４０】また、第２の発明によれば、第一のパッド
に接続する第一の電極の数をさらに増やせることになり
、位相回転による電圧の減少を小さくてさらに高出力を
得ることができる。
に接続する第一の電極の数をさらに増やせることになり
、位相回転による電圧の減少を小さくてさらに高出力を
得ることができる。
【図１】本発明の第１実施例装置を示す平面図である。
【図２】本発明の第１実施例装置を示す部分拡大断面図
である。
である。
【図３】本発明の第１実施例装置を示す部分拡大斜視図
である。
である。
【図４】本発明の第１実施例装置の配置例を示す平面図
である。
である。
【図５】本発明の第２実施例装置を示す平面図である。
【図６】本発明の第３実施例装置を示す平面図である。
【図７】従来装置の一例を示す平面図である。
【図８】従来装置の他の例を示す平面図である。
【図９】ユニットゲート幅と出力電圧の低下の割合の関
係を示す特性図である。
係を示す特性図である。
１ ｎ−ＧａＡｓ層（半導体層）２、７、８
ｉ−ＧａＡｓ層 ３ 絶縁膜 ４ ドレイン用パッド（第一のパッド）５
ドレイン電極（第一の電極）６ エアブリッジ ９、１０ ソース用パッド（第二のパッド）１１
ソース電極（第二の電極）１２ ゲート
用パッド １３ ゲート引出電極 １４ ゲート電極 ２０、３０ ゲート用パッド
ｉ−ＧａＡｓ層 ３ 絶縁膜 ４ ドレイン用パッド（第一のパッド）５
ドレイン電極（第一の電極）６ エアブリッジ ９、１０ ソース用パッド（第二のパッド）１１
ソース電極（第二の電極）１２ ゲート
用パッド １３ ゲート引出電極 １４ ゲート電極 ２０、３０ ゲート用パッド
Claims (3)
- 【請求項１】半導体層（１）の上に形成された第一のパ
ッド（４）の両側より櫛状に延在された複数の第一の電
極（５）と、前記第一の電極（５）の解放端側の周囲に
ある前記半導体層（１）の上に形成された第二のパッド
（９，１０）と、前記第一の電極（５）に一定間隔をお
いて交互に隣設され、かつ、前記第二のパッド（９，１
０）より櫛状に延在された複数の第二の電極（１１）と
、前記第一のパッド（４）の中央領域に該第１のパッド
とは電気的に分離されて形成されたゲート用パッド（１
２）と、前記ゲート用パッド（１２）に接続されて、前
記第一の電極（５）と前記第二の電極（１１）の間の半
導体層（１）の上に配置された複数のゲート電極（１４
）とを有することを特徴とする半導体装置。 - 【請求項２】半導体層（１）の上に形成された第一のパ
ッド（２１， ３１）より多方向のそれぞれに櫛状に延
在された複数の第一の電極と、前記第一の電極の解放端
側の周囲の前記半導体層の上に形成された第二のパッド
（２２〜２４， ３２〜３５）と、前記第一の電極に一
定間隔をおいて交互に隣設され、かつ、前記第二のパッ
ド（２２〜２４， ３２〜３５）より櫛状に延在された
複数の第二の電極と、前記第一のパッド（２１， ３１
）の中央領域に該第１のパッド（２１，３１） とは電
気的に分離されて形成されたゲート用パッド（２０，３
０）と、前記ゲート用パッド（２０，３０）に接続され
て、前記第一の電極と前記第二の電極の間の半導体層（
１）の上に配置された複数のゲート電極とを有すること
を特徴とする半導体装置。 - 【請求項３】前記第一の電極と前記第二の電極のうち、
いずれか一方がソース電極、他方がドレイン電極である
ことを特徴とする請求項１、２の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001651A JPH04252036A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
| CA 2058672 CA2058672C (en) | 1991-01-10 | 1992-01-02 | Semiconductor device for improving high-frequency characteristics and avoiding chip cracking |
| DE1992613032 DE69213032T2 (de) | 1991-01-10 | 1992-01-03 | Halbleiteranordnung zur Verbesserung der Hochfrequenzcharakteristiken und zur Vermeidung von Rissen im Chip |
| EP19920100125 EP0494625B1 (en) | 1991-01-10 | 1992-01-03 | Semiconductor device for improving high-frequency characteristics and avoiding chip cracking |
| US07/817,073 US5287072A (en) | 1991-01-10 | 1992-01-06 | Semiconductor device for improving high-frequency characteristics and avoiding chip cracking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001651A JPH04252036A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252036A true JPH04252036A (ja) | 1992-09-08 |
Family
ID=11507425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001651A Pending JPH04252036A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287072A (ja) |
| EP (1) | EP0494625B1 (ja) |
| JP (1) | JPH04252036A (ja) |
| CA (1) | CA2058672C (ja) |
| DE (1) | DE69213032T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153499A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580966B2 (ja) * | 1993-08-05 | 1997-02-12 | 日本電気株式会社 | 半導体装置 |
| DE19522364C1 (de) * | 1995-06-20 | 1996-07-04 | Siemens Ag | Halbleiter-Bauelement |
| JP3152145B2 (ja) * | 1996-02-28 | 2001-04-03 | 日本電気株式会社 | 半導体装置 |
| US5942900A (en) * | 1996-12-17 | 1999-08-24 | Lexmark International, Inc. | Method of fault detection in ink jet printhead heater chips |
| JP3287279B2 (ja) * | 1997-09-25 | 2002-06-04 | 日本電気株式会社 | 半導体チップ、および該半導体チップが実装された半導体装置 |
| US6081006A (en) * | 1998-08-13 | 2000-06-27 | Cisco Systems, Inc. | Reduced size field effect transistor |
| US6774416B2 (en) * | 2001-07-16 | 2004-08-10 | Nanowave, Inc | Small area cascode FET structure operating at mm-wave frequencies |
| US7538352B2 (en) * | 2002-11-25 | 2009-05-26 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device and power converter, driving inverter, general-purpose inverter and high-power high-frequency communication device using same |
| JP2005183770A (ja) * | 2003-12-22 | 2005-07-07 | Mitsubishi Electric Corp | 高周波用半導体装置 |
| US20060202320A1 (en) * | 2005-03-10 | 2006-09-14 | Schaffer Christopher P | Power semiconductor package |
| JP6488720B2 (ja) * | 2015-01-23 | 2019-03-27 | 三菱電機株式会社 | 半導体装置 |
| WO2020195808A1 (ja) * | 2019-03-26 | 2020-10-01 | リンテック株式会社 | 半導体装置の製造方法及び積層体 |
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| US3969745A (en) * | 1974-09-18 | 1976-07-13 | Texas Instruments Incorporated | Interconnection in multi element planar structures |
| US4104672A (en) * | 1976-10-29 | 1978-08-01 | Bell Telephone Laboratories, Incorporated | High power gallium arsenide schottky barrier field effect transistor |
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| US4343015A (en) * | 1980-05-14 | 1982-08-03 | General Electric Company | Vertical channel field effect transistor |
| US4725747A (en) * | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
| JP2633562B2 (ja) * | 1987-05-27 | 1997-07-23 | 株式会社東芝 | 半導体集積回路 |
| US5025296A (en) * | 1988-02-29 | 1991-06-18 | Motorola, Inc. | Center tapped FET |
| JPH0226033A (ja) * | 1988-07-14 | 1990-01-29 | Nec Corp | 高周波高出力トランジスタ |
| US5023677A (en) * | 1990-05-02 | 1991-06-11 | Texas Instruments Incorporated | Low parasitic FET topology for power and low noise GaAs FETs |
-
1991
- 1991-01-10 JP JP3001651A patent/JPH04252036A/ja active Pending
-
1992
- 1992-01-02 CA CA 2058672 patent/CA2058672C/en not_active Expired - Lifetime
- 1992-01-03 DE DE1992613032 patent/DE69213032T2/de not_active Expired - Lifetime
- 1992-01-03 EP EP19920100125 patent/EP0494625B1/en not_active Expired - Lifetime
- 1992-01-06 US US07/817,073 patent/US5287072A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JPH09153499A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2058672A1 (en) | 1992-07-11 |
| EP0494625A1 (en) | 1992-07-15 |
| CA2058672C (en) | 1996-04-02 |
| US5287072A (en) | 1994-02-15 |
| DE69213032D1 (de) | 1996-10-02 |
| EP0494625B1 (en) | 1996-08-28 |
| DE69213032T2 (de) | 1997-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |