JP2735403B2 - 半導体装置 - Google Patents
半導体装置Info
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- Junction Field-Effect Transistors (AREA)
Description
超高周波帯、例えばマイクロ波帯で動作するGa As シ
ョットキー障壁電界効果トランジスタ(以下Ga As M
ESFETと略す)の構造に関する。
ETをくし型に配列しており、従ってゲート幅が大きく
なるにつれトランジスタチップの長手方向の寸法も増加
する。これら配列された単位FETがマイクロ波帯にて
均一に動作するには同位相で複数の入力信号及び出力信
号で処置せねばならず、各信号単位に対応するセル毎に
ボンディングパッドを設けている。しかしゲート幅が大
きくなり、セル数が多くなると、ウェーハプロセス上の
バラツキ等に起因するセル間動作のアンバランスが生じ
DC発振が発生する。このアンバランスを抑制する為に
図2に示すように、ドレイン側のボンディングパッド領
域の導体電極パターンを接続するのが一般的である。
イン電極導体パターンは高周波的にも連結した一つの導
体パターンとして動作し、よりチップサイズが大きくな
ったり、より周波数が高くなった場合、波長に対する該
パターンの寸法が分布定数的に無視できなくなる。その
結果として入力信号f0 に対しf0 /2成分を持った高
周波発振を生じたり、セル間アイソレーションが悪化す
る事による内部整合回路の合成効率の悪化が起こる。
の成分f0 /2発振の抑制ができ、更にセル間の高周波
アイソレーションが得られ、その結果トランジスタの外
部で各セル毎に行うインピーダンス整合及び各セルの分
配・合成の効率を向上することが可能となる半導体装置
を提供することにある。
半絶縁性GaAs基板上に整流性接触をして設けたゲー
ト電極と、抵抗性接触をして設けたドレイン及びソース
電極を有し、トランジスタチップを搭載する容器とボン
ディングワイヤーで接続を行うドレイン電極導体パター
ンが複数に分割されたGaAsショットキー障壁電界効
果トランジスタに於いて、FET形成活性領域から離間
したバッファ層上にそれぞれがアイソレーション層によ
り囲まれかつn型の下層とn + 型の上層とから成る複数
の抵抗体を所定の間隔を有して配列し、前記分割された
ドレイン電極導体パターンが前記アイソレーション層上
で互いに対向する側部を前記抵抗体の両端部分にそれぞ
れオーバーラップさせることにより接続し、これにより
前記FET形成活性領域から離間した箇所において前記
分割されたドレイン電極導体パターンの互いに対向する
側部間を前記抵抗体により電気的に接続した構造を具備
したことを特徴とする。この場合、連結されたドレイン
電極導体パターンの長さは使用周波数のGaAs基板上
での波長λgに対しλg/4以下に保つことができる。
る。図3は本発明の一実施例の説明図で、(a)はGa
As 上抵抗体パターンA−B断面図、(b)はMBE基
板のイオン注入によるアイソレーション時の領域の平面
図、(c)はドレイン電極の平面図である。
Epitaxy)によるGa As MESFETを形成す
る際、単位FET形成領域即ち活性領域21を除く部分
にホウ素によるイオン注入を行い、アイソレーションを
行う。この際、後工程でドレイン電極導体パターンを接
続する領域25についてもPR加工等によりボロンアイ
ソレーションを行わない。従って領域25は準備された
MBEのエピ構造、即ちバッファ層12上にn層(1〜
3×1017cm-3)13及びn+ 層(5〜10×1017
cm-3)14がそのまま残り、不純物濃度で決定される
抵抗率を有するパターンとなる。後にショットキー障壁
によるゲート電極及びオーミック接触によるドレイン・
ソース電極の形成を経て電極パターン形成工程にて各セ
ル毎に分離されたドレイン電極パターン31を該パター
ン間を前記抵抗パターンがオーバーラップする様に形成
する。
ンの分離及び抵抗連結によりDC的アンバランスによる
I−V特性の発振を抑制できると同時に、各セルドレイ
ン電極間を高周波的にハイインピーダンスに保てる事に
より基本周波数f0 の1/2の成分f0 /2発振の抑制
が行え、更にセル間の高周波アイソレーションが得られ
る事によりトランジスタの外部で各セル毎に行うインピ
ーダンス整合及び各セルの分配・合成の効率を向上する
事が可能となる。
抗部分の拡大図である。
図である。
るための図で、GaAs 上抵抗体パターンのA−B断面
図,MBE基板のイオン注入によるアイソレーション時
の領域の平面図およびドレイン電極の平面図である。
ーン) 3 Ga As 基板上抵抗 4 単位FET活性領域 11 ボロン注入によるアイソレーション層 12 バッファ層 13 n層 14 n+ 層 21 単位FET活性領域 25 抵抗体 31 ドレイン電極導体パターン
Claims (1)
- 【請求項1】 半絶縁性GaAs基板上に整流性接触を
して設けたゲート電極と、抵抗性接触をして設けたドレ
イン及びソース電極を有し、トランジスタチップを搭載
する容器とボンディングワイヤーで接続を行うドレイン
電極導体パターンが複数に分割されたGaAsショット
キー障壁電界効果トランジスタに於いて、FET形成活
性領域から離間したバッファ層上にそれぞれがアイソレ
ーション層により囲まれかつn型の下層とn + 型の上層
とから成る複数の抵抗体を所定の間隔を有して配列し、
前記分割されたドレイン電極導体パターンが前記アイソ
レーション層上で互いに対向する側部を前記抵抗体の両
端部分にそれぞれオーバーラップさせることにより接続
し、これにより前記FET形成活性領域から離間した箇
所において前記分割されたドレイン電極導体パターンの
互いに対向する側部間を前記抵抗体により電気的に接続
した構造を具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3140541A JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3140541A JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04365330A JPH04365330A (ja) | 1992-12-17 |
JP2735403B2 true JP2735403B2 (ja) | 1998-04-02 |
Family
ID=15271076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3140541A Expired - Fee Related JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2735403B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2884577B2 (ja) * | 1988-10-19 | 1999-04-19 | 日本電気株式会社 | 電界効果トランジスタ |
JPH0376128A (ja) * | 1989-08-17 | 1991-04-02 | Mitsubishi Electric Corp | 半導体素子 |
JPH03248440A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 高出力GaAs電界効果トランジスタ |
JPH0411743A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 半導体装置 |
-
1991
- 1991-06-13 JP JP3140541A patent/JP2735403B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04365330A (ja) | 1992-12-17 |
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