JP2735403B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2735403B2 JP2735403B2 JP3140541A JP14054191A JP2735403B2 JP 2735403 B2 JP2735403 B2 JP 2735403B2 JP 3140541 A JP3140541 A JP 3140541A JP 14054191 A JP14054191 A JP 14054191A JP 2735403 B2 JP2735403 B2 JP 2735403B2
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- drain electrode
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
超高周波帯、例えばマイクロ波帯で動作するＧa Ａs シ
ョットキー障壁電界効果トランジスタ（以下Ｇa Ａs Ｍ
ＥＳＦＥＴと略す）の構造に関する。
超高周波帯、例えばマイクロ波帯で動作するＧa Ａs シ
ョットキー障壁電界効果トランジスタ（以下Ｇa Ａs Ｍ
ＥＳＦＥＴと略す）の構造に関する。
【０００２】
【従来の技術】高出力Ｇa Ａs ＭＥＳＦＥＴでは単位Ｆ
ＥＴをくし型に配列しており、従ってゲート幅が大きく
なるにつれトランジスタチップの長手方向の寸法も増加
する。これら配列された単位ＦＥＴがマイクロ波帯にて
均一に動作するには同位相で複数の入力信号及び出力信
号で処置せねばならず、各信号単位に対応するセル毎に
ボンディングパッドを設けている。しかしゲート幅が大
きくなり、セル数が多くなると、ウェーハプロセス上の
バラツキ等に起因するセル間動作のアンバランスが生じ
ＤＣ発振が発生する。このアンバランスを抑制する為に
図２に示すように、ドレイン側のボンディングパッド領
域の導体電極パターンを接続するのが一般的である。
ＥＴをくし型に配列しており、従ってゲート幅が大きく
なるにつれトランジスタチップの長手方向の寸法も増加
する。これら配列された単位ＦＥＴがマイクロ波帯にて
均一に動作するには同位相で複数の入力信号及び出力信
号で処置せねばならず、各信号単位に対応するセル毎に
ボンディングパッドを設けている。しかしゲート幅が大
きくなり、セル数が多くなると、ウェーハプロセス上の
バラツキ等に起因するセル間動作のアンバランスが生じ
ＤＣ発振が発生する。このアンバランスを抑制する為に
図２に示すように、ドレイン側のボンディングパッド領
域の導体電極パターンを接続するのが一般的である。
【０００３】
【発明が解決しようとする課題】従来の連結されたドレ
イン電極導体パターンは高周波的にも連結した一つの導
体パターンとして動作し、よりチップサイズが大きくな
ったり、より周波数が高くなった場合、波長に対する該
パターンの寸法が分布定数的に無視できなくなる。その
結果として入力信号ｆ0 に対しｆ0 ／２成分を持った高
周波発振を生じたり、セル間アイソレーションが悪化す
る事による内部整合回路の合成効率の悪化が起こる。
イン電極導体パターンは高周波的にも連結した一つの導
体パターンとして動作し、よりチップサイズが大きくな
ったり、より周波数が高くなった場合、波長に対する該
パターンの寸法が分布定数的に無視できなくなる。その
結果として入力信号ｆ0 に対しｆ0 ／２成分を持った高
周波発振を生じたり、セル間アイソレーションが悪化す
る事による内部整合回路の合成効率の悪化が起こる。
【０００４】本発明の目的は、基本周波数ｆ0 の１／２
の成分ｆ0 ／２発振の抑制ができ、更にセル間の高周波
アイソレーションが得られ、その結果トランジスタの外
部で各セル毎に行うインピーダンス整合及び各セルの分
配・合成の効率を向上することが可能となる半導体装置
を提供することにある。
の成分ｆ0 ／２発振の抑制ができ、更にセル間の高周波
アイソレーションが得られ、その結果トランジスタの外
部で各セル毎に行うインピーダンス整合及び各セルの分
配・合成の効率を向上することが可能となる半導体装置
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半絶縁性ＧａＡｓ基板上に整流性接触をして設けたゲー
ト電極と、抵抗性接触をして設けたドレイン及びソース
電極を有し、トランジスタチップを搭載する容器とボン
ディングワイヤーで接続を行うドレイン電極導体パター
ンが複数に分割されたＧａＡｓショットキー障壁電界効
果トランジスタに於いて、ＦＥＴ形成活性領域から離間
したバッファ層上にそれぞれがアイソレーション層によ
り囲まれかつｎ型の下層とｎ + 型の上層とから成る複数
の抵抗体を所定の間隔を有して配列し、前記分割された
ドレイン電極導体パターンが前記アイソレーション層上
で互いに対向する側部を前記抵抗体の両端部分にそれぞ
れオーバーラップさせることにより接続し、これにより
前記ＦＥＴ形成活性領域から離間した箇所において前記
分割されたドレイン電極導体パターンの互いに対向する
側部間を前記抵抗体により電気的に接続した構造を具備
したことを特徴とする。この場合、連結されたドレイン
電極導体パターンの長さは使用周波数のＧａＡｓ基板上
での波長λｇに対しλｇ／４以下に保つことができる。
半絶縁性ＧａＡｓ基板上に整流性接触をして設けたゲー
ト電極と、抵抗性接触をして設けたドレイン及びソース
電極を有し、トランジスタチップを搭載する容器とボン
ディングワイヤーで接続を行うドレイン電極導体パター
ンが複数に分割されたＧａＡｓショットキー障壁電界効
果トランジスタに於いて、ＦＥＴ形成活性領域から離間
したバッファ層上にそれぞれがアイソレーション層によ
り囲まれかつｎ型の下層とｎ + 型の上層とから成る複数
の抵抗体を所定の間隔を有して配列し、前記分割された
ドレイン電極導体パターンが前記アイソレーション層上
で互いに対向する側部を前記抵抗体の両端部分にそれぞ
れオーバーラップさせることにより接続し、これにより
前記ＦＥＴ形成活性領域から離間した箇所において前記
分割されたドレイン電極導体パターンの互いに対向する
側部間を前記抵抗体により電気的に接続した構造を具備
したことを特徴とする。この場合、連結されたドレイン
電極導体パターンの長さは使用周波数のＧａＡｓ基板上
での波長λｇに対しλｇ／４以下に保つことができる。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図３は本発明の一実施例の説明図で、（ａ）はＧa
Ａs 上抵抗体パターンＡ−Ｂ断面図、（ｂ）はＭＢＥ基
板のイオン注入によるアイソレーション時の領域の平面
図、（ｃ）はドレイン電極の平面図である。
る。図３は本発明の一実施例の説明図で、（ａ）はＧa
Ａs 上抵抗体パターンＡ−Ｂ断面図、（ｂ）はＭＢＥ基
板のイオン注入によるアイソレーション時の領域の平面
図、（ｃ）はドレイン電極の平面図である。
【０００７】ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）によるＧa Ａs ＭＥＳＦＥＴを形成す
る際、単位ＦＥＴ形成領域即ち活性領域２１を除く部分
にホウ素によるイオン注入を行い、アイソレーションを
行う。この際、後工程でドレイン電極導体パターンを接
続する領域２５についてもＰＲ加工等によりボロンアイ
ソレーションを行わない。従って領域２５は準備された
ＭＢＥのエピ構造、即ちバッファ層１２上にｎ層（１〜
３×１０17ｃｍ-3）１３及びｎ+ 層（５〜１０×１０17
ｃｍ-3）１４がそのまま残り、不純物濃度で決定される
抵抗率を有するパターンとなる。後にショットキー障壁
によるゲート電極及びオーミック接触によるドレイン・
ソース電極の形成を経て電極パターン形成工程にて各セ
ル毎に分離されたドレイン電極パターン３１を該パター
ン間を前記抵抗パターンがオーバーラップする様に形成
する。
Ｅｐｉｔａｘｙ）によるＧa Ａs ＭＥＳＦＥＴを形成す
る際、単位ＦＥＴ形成領域即ち活性領域２１を除く部分
にホウ素によるイオン注入を行い、アイソレーションを
行う。この際、後工程でドレイン電極導体パターンを接
続する領域２５についてもＰＲ加工等によりボロンアイ
ソレーションを行わない。従って領域２５は準備された
ＭＢＥのエピ構造、即ちバッファ層１２上にｎ層（１〜
３×１０17ｃｍ-3）１３及びｎ+ 層（５〜１０×１０17
ｃｍ-3）１４がそのまま残り、不純物濃度で決定される
抵抗率を有するパターンとなる。後にショットキー障壁
によるゲート電極及びオーミック接触によるドレイン・
ソース電極の形成を経て電極パターン形成工程にて各セ
ル毎に分離されたドレイン電極パターン３１を該パター
ン間を前記抵抗パターンがオーバーラップする様に形成
する。
【０００８】
【発明の効果】本発明によればドレイン電極導体パター
ンの分離及び抵抗連結によりＤＣ的アンバランスによる
Ｉ−Ｖ特性の発振を抑制できると同時に、各セルドレイ
ン電極間を高周波的にハイインピーダンスに保てる事に
より基本周波数ｆ0 の１／２の成分ｆ0 ／２発振の抑制
が行え、更にセル間の高周波アイソレーションが得られ
る事によりトランジスタの外部で各セル毎に行うインピ
ーダンス整合及び各セルの分配・合成の効率を向上する
事が可能となる。
ンの分離及び抵抗連結によりＤＣ的アンバランスによる
Ｉ−Ｖ特性の発振を抑制できると同時に、各セルドレイ
ン電極間を高周波的にハイインピーダンスに保てる事に
より基本周波数ｆ0 の１／２の成分ｆ0 ／２発振の抑制
が行え、更にセル間の高周波アイソレーションが得られ
る事によりトランジスタの外部で各セル毎に行うインピ
ーダンス整合及び各セルの分配・合成の効率を向上する
事が可能となる。
【図１】本発明の構成を説明するための平面図および抵
抗部分の拡大図である。
抗部分の拡大図である。
【図２】従来の高出力Ｇa Ａs ＦＥＴの概要を示す平面
図である。
図である。
【図３】本発明の一実施例の構造並に製造方法を説明す
るための図で、ＧaＡs 上抵抗体パターンのＡ−Ｂ断面
図，ＭＢＥ基板のイオン注入によるアイソレーション時
の領域の平面図およびドレイン電極の平面図である。
るための図で、ＧaＡs 上抵抗体パターンのＡ−Ｂ断面
図，ＭＢＥ基板のイオン注入によるアイソレーション時
の領域の平面図およびドレイン電極の平面図である。
１ Ｇa Ａs ＭＥＳＦＥＴチップ ２ ドレイン電極導体パターン（ボンディング用パタ
ーン） ３ Ｇa Ａs 基板上抵抗 ４ 単位ＦＥＴ活性領域 １１ ボロン注入によるアイソレーション層 １２ バッファ層 １３ ｎ層 １４ ｎ+ 層 ２１ 単位ＦＥＴ活性領域 ２５ 抵抗体 ３１ ドレイン電極導体パターン
ーン） ３ Ｇa Ａs 基板上抵抗 ４ 単位ＦＥＴ活性領域 １１ ボロン注入によるアイソレーション層 １２ バッファ層 １３ ｎ層 １４ ｎ+ 層 ２１ 単位ＦＥＴ活性領域 ２５ 抵抗体 ３１ ドレイン電極導体パターン
Claims (1)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に整流性接触を
して設けたゲート電極と、抵抗性接触をして設けたドレ
イン及びソース電極を有し、トランジスタチップを搭載
する容器とボンディングワイヤーで接続を行うドレイン
電極導体パターンが複数に分割されたＧａＡｓショット
キー障壁電界効果トランジスタに於いて、ＦＥＴ形成活
性領域から離間したバッファ層上にそれぞれがアイソレ
ーション層により囲まれかつｎ型の下層とｎ + 型の上層
とから成る複数の抵抗体を所定の間隔を有して配列し、
前記分割されたドレイン電極導体パターンが前記アイソ
レーション層上で互いに対向する側部を前記抵抗体の両
端部分にそれぞれオーバーラップさせることにより接続
し、これにより前記ＦＥＴ形成活性領域から離間した箇
所において前記分割されたドレイン電極導体パターンの
互いに対向する側部間を前記抵抗体により電気的に接続
した構造を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140541A JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140541A JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04365330A JPH04365330A (ja) | 1992-12-17 |
| JP2735403B2 true JP2735403B2 (ja) | 1998-04-02 |
Family
ID=15271076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140541A Expired - Fee Related JP2735403B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735403B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2884577B2 (ja) * | 1988-10-19 | 1999-04-19 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH0376128A (ja) * | 1989-08-17 | 1991-04-02 | Mitsubishi Electric Corp | 半導体素子 |
| JPH03248440A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 高出力ＧａＡｓ電界効果トランジスタ |
| JPH0411743A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 半導体装置 |
-
1991
- 1991-06-13 JP JP3140541A patent/JP2735403B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04365330A (ja) | 1992-12-17 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |
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