JPH08111618A

JPH08111618A - マイクロ波半導体装置

Info

Publication number: JPH08111618A
Application number: JP6307618A
Authority: JP
Inventors: Junko Ichimura; 純子市村; Juichi Ozaki; 寿一尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-19
Filing date: 1994-12-12
Publication date: 1996-04-30

Abstract

(57)【要約】【目的】電気的な特性を劣化させずに高出力化が図れ
るマイクロ波半導体装置を提供すること。【構成】半絶縁性半導体基板表面の活性領域に形成さ
れるゲート電極１Ｇ、ドレイン電極１Ｄ及びソース電極
１Ｓからそれぞれが構成される複数の単位電界効果トラ
ンジスタを、電気的に並列接続して構成するマイクロ波
半導体装置において、各単位電界効果トランジスタのソ
ース電極同士を繋ぐ配線を、半絶縁性半導体基板の活性
領域外で少なくとも１ヶ所切断し、この切断された電極
間を抵抗体２０で接続している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用電界効果型トラ
ンジスタや電力用バイポーラトランジスタなどのマイク
ロ波帯で使用されるマイクロ波半導体装置に関する。

【０００２】

【従来の技術】マイクロ波通信システムやレーダーシス
テムなどの性能を向上し、また小型化する場合、ＧａＡ
ｓ（砒素ガリウム）を材料とする電界効果型トランジス
タ（以下ＧａＡｓＦＥＴという）やバイポーラトランジ
スタ（以下ＢＪＴと言う）などで構成される電力増幅用
素子は不可欠になっている。そして、これらのより一層
の高出力化、高利得化が要求されている。

【０００３】なお、ＢＪＴでは、エミッタ・ベース接合
にヘテロ接合を用いたヘテロ接合バイポーラトランジス
タ（以下ＨＢＴと言う）は、ベース層の不純物濃度を高
めることによってベース抵抗を下げることができる。こ
のため、高周波特性に優れ、また電力利得も高く、マイ
クロ波帯の増幅用素子として注目されている。

【０００４】ここで、従来のマイクロ波半導体装置につ
いて、電力用ＧａＡｓＦＥＴを例にとり図１４を参照し
て説明する。図１４は電力用ＧａＡｓＦＥＴチップとそ
の周辺部分を、一部を切断して示す平面図である。

【０００５】図において、１４１はＧａＡｓＦＥＴチッ
プで、ＧａＡｓＦＥＴチップ１４１表面には、フィンガ
ー状にソース電極１４Ｓやドレイン電極１４Ｄが形成さ
れている。また、ソース電極１４Ｓとドレイン電極１４
Ｄ間にはゲート電極１４Ｇが形成されている。なお、ソ
ース電極１４Ｓやドレイン電極１４Ｄ、ゲート電極１４
Ｇで１つの単位ＦＥＴが形成される。そして図の場合、
複数の単位ＦＥＴが並列に接続するように、ソース電極
１４Ｓやドレイン電極１４Ｄの一端はそれぞれソース電
極パッド１４２やドレイン電極パッド１４３に繋がって
いる。また、ゲート電極１４Ｇは、それぞれの一端がゲ
ートバスライン１４４に接続され、互いに並列に接続さ
れている。なお、ゲートバスライン１４４は、引き出し
用の金属配線１４５を通してゲート電極パッド１４６に
接続されている。

【０００６】また、ソース電極パッド１４２は金属細線
１４７、またはバイア・ホール（図示せず）などによっ
て、上記したマイクロ波半導体装置を収納する外囲器の
台座に接続され接地される。また、ドレイン電極パッド
１４３やゲート電極パッド１４６は、それぞれ金属細線
１４８や金属細線１４９によって基板上に設けられるイ
ンピーダンス変換回路などに接続される。

【０００７】ところで、上記した構成のマイクロ波半導
体装置を高出力化する場合、並列に接続される単位ＦＥ
Ｔの数を増やす方法がとられる。なお、複数の単位ＦＥ
Ｔを並列に接続して構成する合成型ＦＥＴについて、そ
の等価回路を示すと図１５のようになる。

【０００８】なお図１５に付された記号Ｂ１〜Ｂ４は、
図１４でＦＥＴを横断する線上の記号Ｂ１〜Ｂ４に対応
している。また、数字１５１は単位ＦＥＴを、そして数
字１５２は、図１４のドレイン電極パッド１４３から引
き出される金属細線１４８を電気的に等価なインダクタ
ンスで表記している。また１５３はソース電極パッド１
４２を接地するために引き出される金属細線１４７をイ
ンダクタンスで表記している。また１５４はゲート電極
パッド１４６の引き出し金属細線１４９をインダクタン
スで表記し、１５５は、ドレイン電極１４Ｄを並列に接
続するドレイン電極パッド１４３を伝送線路で表記して
いる。また１５６は、ソース電極１４Ｓを並列に接続す
るソース電極パッド１４２を伝送線路で表記し、１５７
はゲート電極１４Ｇを並列に接続するゲートバスライン
１４４を伝送線路で表記している。上記したように、
複数の単位ＦＥＴを並列接続する場合、ＦＥＴ素子の全
体形状が横方向（図１４のＢ１−Ｂ２の方向）に拡張す
る。このため、複数のソース電極を繋ぐソース電極パッ
ドが長くなる。また、複数の単位ＦＥＴを並列接続する
合成型ＦＥＴの場合、各単位ＦＥＴのソース電極をそれ
ぞれ高周波的に完全に接地することは困難で、この結
果、ソース電位が不均一になる。

【０００９】例えば、全長がちょうどλ／２（λ：波
長）となる周波数ｆで、合成型ＦＥＴを駆動した場合の
ソース電位の分布を図１６に示す。図１６の横軸Ｂ１−
Ｂ２は図１４のＢ１−Ｂ２に対応し、縦軸は電位分布で
ある。そして、１６１は、ソース電極パッドを接地する
金属細線の位置を示している。このような電位分布のば
らつきはソース電極の不完全な接地に原因する。

【００１０】次に、もう１つの従来のマイクロ波半導体
装置について、電力用ＨＢＴを例にとり図１７を参照し
て説明する。図１７は、ＨＢＴチップ回りの部分を示す
平面図である。

【００１１】ＨＢＴチップ１７１の表面には、コレクタ
電極１７Ｃやベース電極１７Ｂ、エミッタ電極１７Ｅか
らそれぞれが構成される複数の単位ＨＢＴが並列に接続
されている。そして、単位ＨＢＴを構成する各コレクタ
電極１７Ｃはコレクタ電極パッド１７２に、また各ベー
ス電極１７Ｂはベース電極パッド１７３に接続されてい
る。各エミッタ電極１７Ｅは、エミッタバスラインと呼
ばれる金属配線１７４によって並列に接続され、そし
て、ＨＢＴチップ１７１の両端に設けられるエミッタ電
極パッド１７５に接続されている。

【００１２】なお、エミッタ電極パッド１７５は、バイ
ア・ホール１７６または金属細線（図示せず）などによ
って、外囲器台座に接続され接地される。コレクタ電極
パッド１７２は金属配線１７７を通して、またベース電
極パッド１７３は金属配線１７８を通して、基板上に設
けられたインピーダンス変換回路（図示せず）に接続さ
れる。

【００１３】上記した構成の電力用ＨＢＴを高出力化す
る場合、複数の単位ＨＢＴを並列に接続する方法が用い
られる。ここで、複数の単位ＨＢＴを並列に接続したマ
ルチフィンガー型ＨＢＴの等価回路を図１８に示す。な
お、符号Ｃ１〜Ｃ４は、図１１７でＨＢＴを横断してい
る線上の記号Ｃ１〜Ｃ４に対応している。数字１８１は
単位ＨＢＴである。また数字１８２や数字１８３は、コ
レクタ電極パッド１７２から出る引き出される金属配線
１７７やベース電極パッド１７３から引き出される金属
配線１７８を、それぞれ電気的に等価な伝送線路で表記
している。１８４は、エミッタ電極パッド１７５を接地
する引き出し金属配線１７４を電気的に等価なインダク
タンスで表記している。また、１８５は、コレクタ電極
１７Ｃを並列に接続するコレクタ電極パッド１７２を伝
送線路で表記している。１８６は、ベース電極１７Ｂを
並列に接続するベース電極パッド１７３を伝送線路で表
記している。１８７は、エミッタ電極１７Ｅを並列に接
続するエミッタバスライン１７４を伝送線路で表記して
いる。

【００１４】ところで、複数の単位ＨＢＴを並列に接続
して高出力化を図る場合、全体の構造が横方向（図１７
のＣ１−Ｃ４の方向）に拡張する。このとき、複数のエ
ミッタ電極１７Ｅを繋ぐエミッタバスライン１７４が長
くなる。また、マルチフィンガー型ＨＢＴでは、各単位
ＨＢＴのエミッタ電極１７Ｅを高周波的に完全に接地す
ることは困難である。このため、各単位ＨＢＴのエミッ
タ電位が不均一になる。ここで、エミッタ電位分布の一
例を図１９に示す。図１９は、マルチフィンガー型ＨＢ
Ｔの全長がちょうどλ／２（λ：波長）となる周波数ｆ
で駆動させた場合で、エミッタ電極の接地が不完全なた
めに、エミッタ電位（縦軸）の分布が一様でなくなって
いる。なお、横軸のＣ１−Ｃ４は、図１７のＣ１−Ｃ４
に対応している。例えば、エミッタバスライン１７４の
長さが１．５ｍｍとすると、図１９のようなエミッタ電
流の場合、３０ＧＨｚ近傍で発振が生じてしまう。

【００１５】また、ＨＢＴのようなバイポーラトランジ
スタでは、電流が流れることによって素子の温度が上昇
する。温度が上昇すると電流が増加し、これがさらに温
度を上昇させる。そして、ついには電流の増加で素子が
破壊することがある。マルチフィンガー型ＨＢＴの場
合、複数のエミッタ電極のうち中心に近いものほど温度
上昇が大きい。図２０は、ＨＢＴチップ表面の温度分布
を示し、縦軸が温度（℃）で横軸Ｃ１−Ｃ４は、図１７
のＣ１−Ｃ４に対応している。消費電力が大きい場合を
実線Ｐ１で、消費電力が小さい場合を点線Ｐ２で示して
いる。消費電力が大きくなると、中心部分の温度上昇が
大きくなる。特に、図１９のようなエミッタ電位分布の
場合、中心部分の消費電力が大きくなり、さらに温度上
昇をまねく。このため、その部分にさらに電流が集中し
破壊が起き易い。

【００１６】

【発明が解決しようとする課題】複数の単位ＦＥＴを電
気的に並列接続する合成型ＦＥＴは、各電極の配置が横
方向に拡張する。そのため、ソース電極パッドが長くな
り、合成型ＦＥＴの全体に亘ってソース電極を高周波的
に一様に接地することが難しくなる。この結果、ソース
電位が横方向で均一でなくなり、各単位ＦＥＴの動作や
利得が均一でなくなる。また、合成型ＦＥＴ全体に関し
て帰還現象が発生し、また、合成効率が低下するなどの
問題がある。

【００１７】また、複数の単位ＨＢＴを並列に接続する
マルチフィンガー型電力用ＨＢＴは、エミッタバスライ
ンが横方向に長くなり、ＨＢＴの全体に亘る高周波的な
一様の接地が困難になる。この結果、横方向に不均一な
エミッタ電位が生じる。そして、各単位ＨＢＴの動作や
利得が均一でなくなる。さらには、マルチフィンガー型
ＨＢＴの全体で帰還現象が発生したり、合成効率が低下
したりする。また、素子の物理長によっては動作周波数
の近傍で共振が生じ、外部回路での調整が効かない不安
定な素子になるという問題もある。さらに、温度上昇の
不均一化により、高温部分に電流が集中するという高出
力電力素子には回避が困難な問題もある。

【００１８】本発明は、上記した欠点を解決するもの
で、電気的な特性を劣化させずに高出力化が図れるマイ
クロ波半導体装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明は、半絶縁性半導
体基板表面の活性領域に形成されるゲート電極、ドレイ
ン電極およびソース電極からそれぞれが構成される複数
の単位電界効果トランジスタを、電気的に並列接続して
構成するマイクロ波半導体装置において、各単位電界効
果トランジスタのソース電極同士を繋ぐ配線を、前記半
絶縁性半導体基板の活性領域外で少なくとも１ヶ所切断
し、この切断された電極間を抵抗で接続している。

【００２０】また、コレクタ層やベース層、エミッタ層
をそれぞれが有する複数の単位バイポーラトランジスタ
を、電気的に並列接続して構成されるマイクロ波半導体
装置において、各単位バイポーラトランジスタのエミッ
タ電極同士を繋ぐ配線を少なくとも１箇所切断し、この
切断された電極間を抵抗で接続している。

【００２１】

【作用】上記した構造によれば、各単位電界効果トラン
ジスタのソース電極同士を繋ぐ配線が、半絶縁性半導体
基板の活性領域外で少なくとも１箇所で切断され、この
切断箇所が抵抗で接続されている。この場合、ソース電
極間に接続される抵抗体が素子全体の横方向に生じるソ
ース電位を電力に変換し、素子の横方向に見られるλ／
２に相当するソース電位分布が分断される。このため、
共振周波数が動作周波数より高くなり、合成効率の低下
などが防止できる。したがって、電気的な特性を劣化さ
せずに単位ＦＥＴの合成数を増加させることができ、高
出力化が達成できる。

【００２２】また、各単位ＨＢＴのエミッタ電極同士を
繋ぐバスラインに抵抗が接続されている。この抵抗は、
ＨＢＴの横方向に生じるエミッタ電位を電力に変換し、
横方向に見られるλ／２に相当するエミッタ電位分布を
分断する。これにより、共振周波数を動作周波数より高
くできる。また、合成効率の低下を抑制しつつ、単位Ｈ
ＢＴの合成数を増加させ、高出力化が達成できる。ま
た、バスラインに接続された抵抗はＨＢＴの熱暴走を妨
げるバラスト（Ballast ）抵抗の役目も果たし、温度上
昇による素子破壊を防止できる。

【００２３】

【実施例】本発明の一実施例について、図１を参照して
説明する。図１はＦＥＴチップ部分の一部を切断して示
す平面図である。

【００２４】１１は、半絶縁性半導体基板例えばＧａＡ
ｓ基板を利用して構成されたＧａＡｓＦＥＴチップであ
る。ＧａＡｓＦＥＴチップ１１表面の活性領域には、フ
ィンガー状にソース電極１Ｓやドレイン電極１Ｄが形成
され、また、ソース電極１Ｓとドレイン電極１Ｄ間にゲ
ート電極１Ｇが形成される。なお、ソース電極１Ｓやド
レイン電極１Ｄ、ゲート電極１Ｇによって１つの単位Ｆ
ＥＴが形成され、このような単位ＦＥＴが並列に数多く
接続されている。例えば、ソース電極１Ｓやドレイン電
極１Ｄの一端はそれぞれソース電極パッド１２やドレイ
ン電極パッド１３に繋がっている。また、ゲート電極１
Ｇは、その一端がゲートバスライン１４に接続され、互
いに並列に接続される。またゲートバスライン１４は、
引き出し金属配線１５を通してゲート電極パッド１６に
接続されている。

【００２５】なお、ソース電極パッド１２は金属細線１
７、またはバイア・ホール（図示せず）などによって、
上記した構成のマイクロ波半導体装置を収納する外囲器
の台座に接続され接地される。また、ドレイン電極パッ
ド１３やゲート電極パッド１６は、それぞれ金属細線１
８や金属細線１９によって基板上に設けられるインピー
ダンス変換回路などに接続される。

【００２６】そして、各単位ＦＥＴのソース電極同士を
接続するソース電極パッド１２が、少なくとも一箇所で
切断されている。このとき、切断箇所は活性領域外に選
ばれ、また、切断されたソース電極パッド１２間には抵
抗体２０が接続される。この抵抗体２０は、イオン注入
技術により不純物イオンを高濃度にドーピングする半導
体抵抗層、あるいは薄膜技術により形成する金属薄膜抵
抗、あるいは厚膜技術により形成する金属厚膜抵抗など
で形成できる。なお、抵抗体２０をイオン注入技術で形
成する場合、動作層を形成する際に同時に形成できる。
したがって、製造プロセスの大幅な変更を必要としない
利点がある。なお、抵抗体２０を設ける箇所は、使用す
る周波数帯の上限周波数やＦＥＴパターンの物理的寸法
などで決定される。

【００２７】ここで、本発明のＦＥＴチップ部分の等価
回路を図２に示す。図中のＡ１〜Ａ４は、図１のＡ１〜
Ａ４に対応している。また、２１は単位ＦＥＴを、そし
て２２は、図１のドレイン電極パッド１３から引き出さ
れる金属細線１８を電気的に等価なインダクタンスで表
記している。また２３は、ソース電極パッド１２を接地
する金属細線１７をインダクタンスで表記し、２４はゲ
ート電極パッド１６の引き出し金属細線１９をインダク
タンスで表記している。さらに２５は、ドレイン電極１
Ｄを並列に接続するドレイン電極パッド１３を伝送線路
で表記し、２６はソース電極１Ｓを並列に接続するソー
ス電極パッド１２を伝送線路で表記している。また２７
は、ゲート電極１Ｇを並列に接続するゲートバスライン
１４を伝送線路で表記している。そして、２８は任意の
位置で切断されたソース電極パッドを接続する抵抗を示
している。

【００２８】なお、上記した構成の合成型ＦＥＴについ
て、その横方向（図１のＡ１−Ａ２方向）におけるソー
スの電位分布を示すと図３のようになる。図３の横軸Ａ
１−Ａ２は、図１のＡ１−Ａ２に対応し、縦軸は電位分
布である。そして、３１は、ソース電極パッドを接地す
る金属細線の位置を示し、３２が抵抗が接続された位置
を示している。このように電位分布のばらつきが従来例
（図１６）に比較して小さくなっている。

【００２９】なお、上記した実施例では、ソース電極パ
ッドを１箇所で切断している。しかし、複数箇所で切断
し、切断した各部分をそれぞれ抵抗体で接続する構成に
することもできる。なお、複数箇所で切断すると、切断
された箇所で挟まれる長さが短くなり、効果がより大き
くなる。

【００３０】次に、本発明の他の実施例について、電力
用ＨＢＴを例にとり図４を参照して説明する。図４は、
ＨＢＴチップ回りの部分を示した平面図である。

【００３１】ＨＢＴチップ４０の表面には、コレクタ電
極４１Ｃやベース電極４１Ｂ、エミッタ電極４１Ｅで構
成される単位ＨＢＴが数多く並べられられている。そし
て、単位ＨＢＴを構成するコレクタ電極４１Ｃはそれぞ
れコレクタ電極パッド４２に、またベース電極４１Ｂは
ベース電極パッド４３にそれぞれ接続されている。ま
た、各エミッタ電極４１Ｅは、エミッタバスラインと呼
ばれる金属配線４４によって並列に接続され、そして、
ＨＢＴチップ４１の両端に設けられたエミッタ電極パッ
ド４５に接続されている。

【００３２】なお、エミッタ電極パッド４５は、バイア
・ホール４６あるいは金属細線（図示せず）によって、
外囲器の台座に接続され接地される。コレクタ電極パッ
ド４２は金属配線４７を通して、またベース電極パッド
４３は金属配線４８を通して、基板上に設けられたイン
ピーダンス変換回路に接続される。

【００３３】上記した構成において、複数のエミッタ電
極４１Ｅを並列に接続するエミッタバスライン４４を、
エミッタ電極４１Ｅとエミッタバスライン４４との間で
例えば１箇所を切断し、その切断された箇所に抵抗４９
を接続している。抵抗４９は、例えばＷＳｉやＷＮ、Ｗ
ＳｉＮ等で形成される。これらの材料は、エミッタ電極
４１Ｅ上に設けてもエミッタ電極４１Ｅと良好なコンタ
クトをとり、また抵抗率も高いため抵抗としての役目を
果たす。

【００３４】この実施例では、エミッタバスライン４４
を１箇所で切断しているが、複数箇所で切断することも
できる。なお、エミッタバスライン４４を切断する箇所
が少ない場合は、エミッタバスライン４４の長さが長く
なり、高周波的に一様な接地が困難になる。また、動作
周波数の近傍で共振が生じる恐れもある。したがって、
切断箇所を少なくする場合は、使用する周波数帯の上限
周波数やＨＢＴパターンの物理的寸法などを考慮し、上
記した問題が発生しないようにする必要がある。ここ
で、上記した構成のＨＢＴチップの等価回路を図５で説
明する。なお図のＡ１〜Ａ４は、図４のＡ１〜Ａ４に対
応している。５０は単位ＨＢＴで、５１は、コレクタ電
極パッド４２の引き出し金属配線４７を伝送線路で表記
している。５２は、ベース電極パッド４３の引き出し金
属配線４８を伝送線路で表記している。５３は、エミッ
タ電極パッド４５を接地するバイア・ホール４６をイン
ダクタンスで表記している。５４は、コレクタ電極４１
Ｃを並列に接続するコレクタ電極パッド４２を伝送線路
で表記している。５５は、ベース電極４１Ｂを並列に接
続するベース電極パッド４３を伝送線路で表記してい
る。５６は、エミッタ電極４１Ｅを並列に接続するエミ
ッタバスライン４４を伝送線路で表記している。そし
て、５７は、エミッタバスライン４４の切断箇所を接続
する抵抗である。

【００３５】上記した構成で、エミッタ電位分布による
発振を抑えるためには、エミッタバスラインが１．５ｍ
ｍ程度のものに対しては１Ω以下で十分である。また、
バラスト抵抗は、この抵抗による電圧降下を５０ｍＶ以
下にして、電流利得の低減を最小限に抑えるとすれば、
発振を防止する抵抗の値と同じ１Ω程度となるため、こ
の抵抗値は１Ωとする。

【００３６】ここで、上記した実施例の横方向（図４の
Ａ１−Ａ４方向）におけるエミッタの電流分布を図６に
示す。図６で、６１はエミッタの接地点、６２は中央に
位置するエミッタフィンガーである。また、素子表面の
温度分布を図７に示す。図７の縦軸は温度（℃）で、横
軸は横方向（図４のＡ１−Ａ４方向）の位置である。こ
れらの図から分かるように中央での電位が小さくなり、
また温度も低下している。

【００３７】また、高抵抗率コンタクトメタル層を備え
たエミッタ電極周辺を断面した構造を図８に示す。８１
Ｃ、８１Ｂ、８１Ｅはそれぞれコレクタ電極、ベース電
極、エミッタ電極で、また８２は半絶縁性のｎ+ 型Ｇａ
Ａｓ基板、８３はｎ型コレクタ層、８４はｐ+ 型ベース
層、８５はｎ型エミッタ層である。そして、８６が高抵
抗率コンタクトメタル層である。また８７は金属配線、
８８は酸化膜である。次に、本発明の他の実施例につい
て、図９を参照して説明する。図９では、図４に対応す
る部分には同一の符号を付し、重複する説明は省略す
る。

【００３８】先に説明した実施例（図４）では、エミッ
タバスライン４４を１箇所で切断している。しかし、エ
ミッタバスライン４４を複数箇所で切断し、各切断箇所
に抵抗を接続した方が効果は大きい。この実施例では、
すべてのエミッタフィンガーに高抵抗コンタクト層９０
を設けている。

【００３９】即ち、複数のエミッタ電極４１Ｅとそれを
並列に接続するエミッタバスライン４４との接続を、高
抵抗率を有するコンタクトメタル層９０を介して行って
いる。この高抵抗率コンタクトメタル層９０は、エミッ
タ電極４１Ｅと良好なコンタクトを持ち、かつ抵抗率が
高い材料、例えば、ＷＳｉやＷＮ、ＷＳｉＮなどで形成
される。

【００４０】ここで、本発明に係るＨＢＴチップの等価
回路を図１０に示す。なお、図１０では、図５に対応す
る部分には同一の符号を付し、重複する説明は省略す
る。図のＡ１〜Ａ４は、図９のＡ１〜Ａ４に対応してい
る。また１００は、各エミッタ電極４１Ｅとそれを並列
に接続するエミッタバスライン４４との間に設けられた
高抵抗率のコンタクトメタル層である。この場合、各抵
抗値は０．７Ω程度にしている。

【００４１】また、横方向（図９のＡ１−Ａ４方向）に
おけるエミッタの電位分布を図１１に、そして、素子表
面の温度分布を図１２に示している。図１１や図１２に
示されるように、電位分布や温度分布は一様で、そして
小さくなっている。なお、図１１の縦軸はエミッタ電
位、図１２の縦軸は温度で、またそれぞれの横軸はＡ１
−Ａ４方向である。また、ＨＢＴチップの一部の断面図
を図１３に示す。図１３では、図８に対応する部分には
同一の符号を付し、重複する説明は省略する。この場
合、各エミッタ電極８１Ｅとエミッタバスライン８７と
の間が切断され、それぞれ高抵抗率のコンタクトメタル
層１３１が設けられている。

【００４２】上記したように、本発明によれば、切断す
る位置によってソース電極パッドの実効的な長さが変え
られる。このため、ソース電極パッドの横方向に見える
共振モードが抑制される。また、各単位ＦＥＴの不均一
な動作に起因する合成効率の低下や分周発振などといっ
た異常現象の発生を少なくできる。また、合成型ＦＥＴ
の横方向に生じるソース電位のばらつき発生も少なくな
る。したがって、電気的特性を劣化させずに、単位ＦＥ
Ｔを並列に接続する個数を増やすことができ、高出力化
が図れる。

【００４３】また、マルチフィンガー型電力ＢＪＴにお
いて、エミッタバスラインの実効的な長さを変えること
ができる。このため、エミッタ電極パッドの横方向に見
える共振モードを抑圧することができ、分周発振や合成
効率の低下などの異常現象を防止でき、単位ＨＢＴを並
列接続する合成数を増加することができる。また、ＨＢ
Ｔチップの表面温度分布を均一化でき、高出力化が可能
となる。また、横方向に生じる電位の不均一さの発生、
単位ＨＢＴの不均一動作による合成効率の低下、分周発
振といった現象を引き起こすことなく、単位ＨＢＴの合
成数の増加を可能とし、同時に素子温度上昇の不均一化
にともなう電流集中による破壊を防止することができ
る。さらに従来のプロセスを大きく変化させることなく
容易に高出力をえられるという顕著な利点がある。

【００４４】

【発明の効果】本発明によれば、電気的特性を劣化させ
ずに、高出力化が図れるマイクロ波半導体装置が実現で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明する概略の平面図であ
る。

【図２】本発明の一実施例を説明する等価回路図であ
る。

【図３】本発明の一実施例を説明するソースの電位分布
を示す図である。

【図４】本発明の他の実施例を示す概略の平面図であ
る。

【図５】本発明の他の実施例を説明する等価回路を示す
図である。

【図６】本発明の他の実施例を説明するエミッタの電位
分布を示す図である。

【図７】本発明の他の実施例を説明する温度分布を示す
図である。

【図８】本発明の他の実施例を説明する概略の断面図で
ある。

【図９】本発明のもう１つの他の実施例を示す概略の平
面図である。

【図１０】本発明のもう１つの他の実施例を説明する等
価回路を示す図である。

【図１１】本発明のもう１つの他の実施例を説明するエ
ミッタの電位分布を示す図である。

【図１２】本発明のもう１つの他の実施例を説明する温
度分布を示す図である。

【図１３】本発明のもう１つの他の実施例を説明する概
略の断面図である。

【図１４】従来例を説明する概略の平面図である。

【図１５】従来例を説明する等価回路を示す図である。

【図１６】従来例を説明するソースの電位分布を示す図
である。

【図１７】他の従来例を説明する概略の平面図である。

【図１８】他の従来例を説明する等価回路を示す図であ
る。

【図１９】他の従来例を説明するエミッタの電位分布を
示す図である。

【図２０】他の従来例を説明する温度分布を示す図であ
る。

【符号の説明】

１１…ＦＥＴチップ１Ｓ…ソース電極１Ｄ…ドレイン電極１Ｇ…ゲート電極１２…ソース電極パッド１３…ドレイン電極パッド１４…ゲートバスライン１５…引き出し金属配線１６…ゲート電極パッド１７、１８、１９…金属細線２０…抵抗体２１…単位ＦＥＴ２２…ドレイン引き出しワイヤーを表すインダクタンス２３…ソース接地の引き出しワイヤーを表すインダクタ
ンス２４…ゲート引き出しワイヤーを表すインダクタンス２５…ドレイン接続ラインを表す伝送線路２６…ソース接続ラインを表す伝送線路２７…ゲート接続ラインを表す伝送線路２８…ソース電極パッド間に形成された抵抗３１…ソース接地点

Claims

【特許請求の範囲】

【請求項１】半絶縁性半導体基板表面の活性領域に形
成されるゲート電極、ドレイン電極およびソース電極か
らそれぞれが構成される複数の単位電界効果トランジス
タを、電気的に並列接続して構成するマイクロ波半導体
装置において、各単位電界効果トランジスタのソース電
極同士を繋ぐ配線を、前記半絶縁性半導体基板の活性領
域外で少なくとも１箇所切断し、この切断箇所を抵抗で
接続することを特徴とするマイクロ波半導体装置。
【請求項２】コレクタ層やベース層、エミッタ層をそ
れぞれが有する複数の単位バイポーラトランジスタを、
電気的に並列接続して構成されるマイクロ波半導体装置
において、各単位バイポーラトランジスタのエミッタ電
極同士を繋ぐ配線を少なくとも１箇所切断し、この切断
箇所を抵抗で接続することを特徴とするマイクロ波半導
体装置。
【請求項３】各単位バイポーラトランジスタのエミッ
タ電極同士を繋ぐ配線を切断する箇所は、前記エミッタ
電極同士を繋ぐ配線と前記エミッタ電極間であることを
特徴とする請求項２記載のマイクロ波半導体装置。