JP2001127071A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
抑えて、抵抗を形成する。 【解決手段】 コレクタ層、ベース層、エミッタ層が順
次形成された縦型構造のバイポーラトランジスタを含む
半導体装置において、前記ベース層が延長され、ベース
層上に第2のベース電極とは離間して第1のベース電極
が形成されている。 【効果】 ベース層を延長し抵抗として機能させること
ができるので、抵抗体と半導体素子の電極とを接続する
配線が不要となり、半導体装置の面積を縮小することが
できる。メタル抵抗等の抵抗体を形成する工程が不要と
なることにより、製造工程を簡略化することができる。
Description
し、特に、化合物半導体を用いた高速動作の半導体装置
に適用して有効な技術に関するものである。
拡大或いは処理情報の大容量化等の要求に対応する必要
性から、より高速に動作する半導体素子が求められてお
り、こうした超高速動作が可能な半導体素子として、エ
ミッタにワイドバンドギャップの半導体を用いたヘテロ
接合バイポーラトランジスタ(Heterojunction Bipolar
Transistor)(以下、HBTと云う)がある。HBTで
は、エミッタがワイドバンドギャップのため、ベースか
らエミッタへの少数キャリアの逆注入が小さく、エミッ
タ注入効率が高いので電流利得が高く、また、ベース濃
度を高くしても高い電流利得が維持できるので、ベース
抵抗を小さくできるため、高電流利得の駆動能力の高い
超高速動作が可能である。このため、マイクロ波領域の
高周波を効率よく電力増幅を行なう必要がある携帯電話
等の移動体通信の端末装置等に用いられている。
プ回路等に用いられる電力増幅トランジスタでは、その
送信出力を大きくするために大電流化が必要となる。こ
の大電流化を達成する方法として、バイポーラトランジ
スタでは各接合面の面積を増大させることが一般的に行
なわれており、このような接合面の増加によってチップ
面積が増大するのを回避するために、並列に配置した複
数のストライプ状のエミッタ・ベース・コレクタを夫々
並列接続したマルチフィンガ構造が用いられている。
実使用時の温度変動等によりバイポーラトランジスタの
特性が変化し、温度が高くなるにつれて流れる電流が増
加し、この電流の増加によって更に温度が上昇し、この
ため流れる電流が大幅に変動し、素子としての仕様から
外れてしまうことがある。このため例えば、特開平7−
7014号公報(対応USP5,321,279)に開
示されているように、エミッタフィンガ或いはベースフ
ィンガに直列にバラスト・インピーダンスとして、例え
ば窒化タングステン、窒化タンタル等の比抵抗の高いメ
タル材料を用いたメタル抵抗を付加する方法が知られて
いる。この方法では、電流が増加するとバラスト・イン
ピーダンス両端の電圧降下が増大し、フィンガ電流が減
少するのでトランジスタを安定に動作させることができ
る。
たメタル抵抗を付加する方法では、メタル抵抗を形成す
るプロセスが別に必要となり工程の増加を招くという問
題がある。更に、形成したメタル抵抗とバイポーラトラ
ンジスタ素子の電極とを結ぶ配線及びそのコンタクト領
域が必要となり、素子の面積が増加し、コストが上昇す
るという問題がある。
し、工程の増加を抑え、更に、素子の面積増加を抑え
て、抵抗を形成することが可能な技術を提供することに
ある。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。本発明の半導体装置は、半導体基
板、各々が前記半導体基板に形成されたコレクタ層、ベ
ース層、エミッタ層をもつ複数の半導体素子からなり、
前記ベース層及びエミッタ層は前記複数の半導体素子間
で互いに離間され、各前記ベース層に接続された第1の
ベース電極と、各前記エミッタ層に接続されたエミッタ
電極とを有する半導体素子、前記複数の半導体素子の前
記第1のベース電極を互いに共通接続するための共通ベ
ース配線、前記複数の半導体素子の前記エミッタ電極を
互いに共通接続するための共通エミッタ配線を含み、各
前記半導体素子の前記第1のベース電極は前記エミッタ
層と前記ベース層とが形成するエミッタ接合の端部から
離間されたベース層に接続されている。
体材料の半導体基板、各々が前記半導体基板に形成され
たコレクタ層、ベース層、エミッタ層をもつ複数のヘテ
ロ接合バイポーラトランジスタ型半導体素子からなり、
前記複数の半導体素子のベース層は互いに独立して延在
する複数のベースフィンガ形状に形成され、各前記ベー
スフィンガ層はその一部に形成された前記エミッタ層と
のエミッタ接合部と、該エミッタ接合部から離間されて
形成された第1のベース電極とからなり、各前記エミッ
タ層はそこに接続されたエミッタ電極を有する半導体素
子、前記複数の半導体素子の前記第1のベース電極を互
いに共通接続するための共通ベース配線、前記複数の半
導体素子の前記エミッタ電極を互いに共通接続するため
の共通エミッタ配線を含み、各前記半導体素子の前記第
1のベース電極は前記エミッタ層と前記ベース層とが形
成するエミッタ接合の端部から離間されたベース層に接
続されている。
ス電極は、抵抗電極として作用させることができる。こ
の抵抗電極を介して複数の半導体素子(トランジスタセ
ル)のベース層が並列接続される。そしてエミッタ接合
を形成する実効ベース領域に対し、単一の抵抗を付与で
きる。
域と第1のベース電極すなわち抵抗電極との間により安
定した均一な抵抗を与えるために、第2のベース電極を
エミッタ接合に隣接するベース層上に形成する。この第
2のベース電極は実効ベース領域(エミッタ層と接合を
形成する領域)に対し、均一なベース電位を供給するよ
うに働く。言い換えれば、この第2のベース電極は実効
ベース領域全体に均一なベース電流を供給するために作
用する。この第2のベース電極はエミッタ接合に隣接す
るベース層全体に、すなわちエミッタ接合部の周辺に近
接してコンタクトさせることが好ましい形態である。
び前記エミッタ層は、複数の半導体素子(トランジスタ
セル)間で互いに分離されているので、各トランジスタ
素子すなわち各セルに単一のベース抵抗が挿入されるこ
とになる。従って、ベース抵抗による電流制限を各セル
の電流増幅率などの動作特性に応じて安定に行なうこと
ができる。このために、半導体装置全体の耐熱特性を向
上できる。
コレクタ層、ベース層、エミッタ層が順次形成された半
導体基板を準備する工程と、前記エミッタ層の主面に第
1の導電膜を被着する工程と、前記第1の導電膜をパタ
ーニングしてエミッタ電極部と、これから離間してダミ
ー電極部とを形成する工程と、前記エミッタ電極部と前
記ダミー電極とをマスクとして、前記エミッタ層を除去
することによって、前記ベース層の一部を露出させる工
程と、前記エミッタ電極部と前記ダミー電極部とをマス
クとして前記露出されたベース層の一部の上にベース電
極となる第2の導電膜を被着する工程とを有する。
コレクタ層、ベース層、エミッタ層が順次積層された半
導体基板を準備する工程と、前記エミッタ層の一部を除
去して前記ベース層の一部を露出させる工程と、前記エ
ミッタ層が除去されたベース層上に該ベース層の一部を
露出させるホトレジストを形成する工程と、前記ホトレ
ジストをマスクとしてベース電極となる第2の導電膜を
被着する工程とを有する。
抵抗として機能させることができるので、抵抗体と半導
体素子の電極とを接続する配線が不要となり、半導体装
置の面積を縮小することができる。加えて、メタル抵抗
等の抵抗体を形成する工程が不要となることにより、製
造工程を簡略化することができる。また、半導体装置の
構成を簡略化することができるので、歩留まりが向上
し、コストの低減が可能となる。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
は、本発明の一実施の形態である半導体基板に形成され
た半導体装置の要部を示す平面図であり、図2に示すの
は図1中のa−a線に沿った縦断面図であり、図12は
図1に示す半導体装置の構成を示す回路図である。本実
施の形態の半導体装置は、パワーHBTであり、通常大
電流で動作させるため、単位フィンガを複数並列に接続
した構成となっており、図12に示すように各フィンガ
の各ベースに対して直列にベース抵抗Rbを接続してあ
る。ベース抵抗Rb及びエミッタ抵抗ReはHBTの単
位である各フィンガ領域に設けられている。
ば、半絶縁性GaAsを用いた半導体基体1上に形成さ
れたコレクタ層2となる第1のエピタキシャル層と、コ
レクタ層2上に形成されたベース層3となる第2のエピ
タキシャル層と、ベース層3上に形成されエミッタ層4
となる第3のエピタキシャル層とからなる。本発明に用
いられる半導体基板は、半導体基体にエピタキシャル層
等の半導体層を形成したもの以外に、半導体基体単体か
ら構成されたもの、半導体基体に絶縁層を介して半導体
層を形成したもの(SOI基板)等の種々の形態のもの
を含んでもよい。
ガは、半絶縁性GaAsを用いた半導体基体1上のエピ
タキシャルコレクタ層2、コレクタ層2上のエピタキシ
ャルベース層3、各ベース層3上のエピタキシャルエミ
ッタ層4を含む縦型構造のバイポーラトランジスタによ
って構成する。ベース層3は、メサ形状として各フィン
ガ毎に分離する。コレクタ層2は、半導体装置が単体の
素子ではなく、例えば多段の増幅器として構成されてい
る場合等のごとく同一基板に他の素子とともに形成され
ている場合には、前記他の素子との境界でメサ形状とし
て分離する。
ックコンタクトを取りやすくするための半導体層とHB
Tのエミッタ層として作用するn型InGaP層とから
なっている。ベース層3はp型GaAs、コレクタ層2
はn型GaAsから夫々なっている。
4には夫々コレクタ電極5、ベース電極6及びエミッタ
電極7が接続されているが、本実施の形態では、エミッ
タ層4と同層のダミー層8及びエミッタ電極7と同層の
ダミー電極9とを設け、通常のベース電極の他に、この
ダミー層8及びダミー電極9によって隔てられて、ベー
ス電極6と同層で、同一のベース層3上に形成される抵
抗電極10が設けられている。
配線を接続した場合には、通常のベース電極6から抵抗
電極10までのベース層3がベースに対して直列に接続
された抵抗Rbとして機能する。即ち、ベース電極とし
ては、抵抗を介してベース層に接続される第1のベース
電極である抵抗電極10と、ベース層に直接接続される
第2のベース電極であるベース電極6とが設けられ、各
フィンガの第1のベース電極と第2のベース電極との間
のベース層3が抵抗Rbとなっている。
0は、抵抗Rbを直列接続した電極として作用させるこ
とができる。この抵抗電極10を介して複数の半導体素
子(トランジスタセル)のベース層3が並列接続され
る。そしてエミッタ接合を形成する実効ベース領域(ベ
ース層3とエミッタ層4とが接合される領域)に対し、
単一の抵抗を付与できる。
第1のベース電極すなわち抵抗電極10との間により安
定した均一な抵抗を与える。この第2のベース電極6は
実効ベース領域に対し、均一なベース電位を供給するよ
うに働く。言い換えれば、この第2のベース電極6は実
効ベース領域全体に均一なベース電流を供給するように
作用する。この第2のベース電極6はエミッタ接合に隣
接するベース層3全体に、すなわちエミッタ接合部の周
辺に近接して、コンタクトさせることが好ましい形態で
ある。
とベース電極6と抵抗電極10との間隔によって決ま
り、ベース層3の濃度はトランジスタの仕様によって略
決定され、ベース電極6と抵抗電極10との間隔を変え
ることによって抵抗値を適宜の値とすることができ、本
実施の形態ではベース電極6と抵抗電極10との間隔は
2μm〜4μm程度となっている。また、抵抗Rbとし
て機能するベース電極6と抵抗電極10との間のベース
層3については、ダミー電極9にエミッタとしての電位
が係らない構造となっているため、本来のベースすなわ
ち実効ベース領域としては機能していない。このため、
本来のベース層3の幅に限定されず、その幅を変えるこ
とができる。図1に示す例では、本来のベース層3より
も幅が拡げてあり、この幅によって抵抗値を調整するこ
とも可能である。本実施の形態では、ベース層3はp型
GaAsでシート抵抗が200Ω〜300Ω/□であ
る。抵抗Rbとなるベース層の幅と長さとを変えること
により、30Ω〜1000Ω程度の抵抗値が得られる。
に形成されたコレクタ電極5、抵抗電極10、エミッタ
電極7は、酸化珪素等の層間絶縁膜11によって覆われ
ており、層間絶縁膜11に設けた開口によって部分的に
露出したコレクタ電極5、抵抗電極10、エミッタ電極
7に、夫々コレクタ配線12、ベース配線13及びエミ
ッタ配線14(図1中では夫々一部破線図示)が接続さ
れている。
3を延長し抵抗Rbとして機能させるため、従来必要と
なっていた抵抗体とバイポーラトランジスタ素子の電極
とを接続する配線が不要となり、半導体装置の面積を縮
小することができる。
て、図3乃至図8を用いて工程毎に説明する。先ず、半
絶縁性GaAs半導体基体1の上にMBE(Molecular
Beam Epitaxy)法等によって、コレクタ層2、ベー
ス層3、エミッタ層4となるエピタキシャル層を成長さ
せ、WSi膜を堆積させ、ドライエッチングによりパタ
ーニング加工を行ないエミッタ電極7を形成し、このパ
ターニングによって同時にダミー電極9を形成する。こ
のエミッタ電極7及びダミー電極9をマスクとしてエミ
ッタ層4及びダミー層8をエッチング加工する。エミッ
タ層4及びダミー層8のエッチング加工は等方性のエッ
チングによって行ない、エミッタ層4及びダミー層8を
サイドエッチングして、エミッタ電極7及びダミー電極
9に対して夫々オーバーハング形状とする。この状態を
図3に示す。
なる絶縁膜15を全面に堆積させ、ホトリソグラフィに
より形成したレジストマスク16を用いたエッチングに
よりフィンガ形成領域の酸化珪素膜を除去する。この状
態を図4に示す。
o/Ti/Pt材料から成る多層膜(最下層がPt膜)
である金属膜17を真空蒸着により全面に被着させる。
この状態を図5に示す。
された金属膜17とともに除去し、いわゆるリフトオフ
法によりベース電極6をパターニングする。このパター
ニングによってフィンガ形成領域では、金属膜17がエ
ミッタ電極7上、ダミー電極9上に形成され、ベース層
3上にはベース電極6及び抵抗電極10としてダミー電
極9によって夫々分離されて形成される。即ちエミッタ
電極7及びダミー電極9がマスクとなるためベース電極
6は分離されてその一部が抵抗電極10となる。従っ
て、ベース電極6と抵抗電極10とは同一材料で形成さ
れる。なお、ベース電極6はダミー電極9と隣接する通
常の接続領域の他にエミッタ電極7の領域を除くベース
層3上の略全域に形成される。この状態を図6に示す。
を行なうことによって、エミッタ電極7及びダミー電極
9が同一パターンで形成され、ベース電極6及び抵抗電
極10がエミッタ電極7及びダミー電極9に対して自己
整合的に形成されるため、エミッタ電極7、ダミー電極
9、ベース電極6及び抵抗電極10の相対的な誤差が小
さくなる。従って、ベース電極6についてはエミッタ接
合に近接させて形成することができ、抵抗電極10につ
いては、エミッタ接合との間隔の誤差が小さくなるので
抵抗Rbの抵抗値の精度が向上し、更にベース電極6と
抵抗電極10との離間加工寸法を小さくすることができ
る。
までエッチングして各フィンガ毎に分離する所謂ベース
メサエッチングを行なう。このエッチングによって露出
したコレクタ層2上にコレクタ電極5を形成する。この
状態を図7に示す。
フィンガ毎にメサ形状に分離して互いに離間して形成さ
れ、各フィンガ毎にコレクタ層2とコレクタ接合を形成
するため、ベース‐コレクタ容量が減少し、離間された
夫々のフィンガに単一の抵抗がベース層3と一体化され
て直列に接続されているため、ベース抵抗による電流制
御が安定して機能する。
´までエッチングして複数のフィンガを電気的にアイソ
レーションする。このエッチングによってコレクタ層2
のエッチング境界部2´は半絶縁性GaAsの半導体基
体1の一部まで掘り込んだ形状となる。続いて、プラズ
マCVD法により例えば酸化珪素からなる層間絶縁膜1
1を堆積させ、ホトリソグラフィにより形成したレジス
トマスクを用いてコレクタ電極5,抵抗電極10,エミ
ッタ電極7の夫々の接続領域を露出させる開口を形成す
る。この状態を図8に示す。
属膜を堆積させ、ホトリソグラフィによるレジストマス
クを形成し、このレジストマスクを用いたパターニング
によって、コレクタ配線12、ベース配線13、エミッ
タ配線14を形成して、図2に示す状態となる。
3を延長し抵抗Rbとして機能させるため、従来の抵抗
形成に必要となっていたメタル抵抗等の抵抗体を形成す
る工程が不要となり、製造工程を簡略化することができ
る。
ベース電極6と抵抗電極10とをダミー電極9をマスク
として分離したが、通常リフトオフ法では、サイドエッ
チングによって上下に位置する金属膜を確実に分断する
ために、等方性のウェットエッチングが行なわれてい
る。このため、ベース電極6と抵抗電極10との間隔
が、例えば1μm〜2μm程度に小さくした場合には、
1回のレジストマスクでは、レジスト浮き上がり等の不
良が発生し電極の形成が困難になる。
場合に有効なものであり、その構成は、ダミー層8及び
ダミー電極9が設けられていない点を除けば、前述した
実施の形態の半導体装置と略同様である。この半導体装
置の製造方法について、図9乃至図11を用いて工程毎
に説明する。
合と同様に、半絶縁性GaAs半導体基体1の上に、コ
レクタ層2、ベース層3、エミッタ層4となるエピタキ
シャル層を成長させ、WSi膜を堆積させ、ドライエッ
チングによりパターニング加工を行ないエミッタ電極7
を形成し、このエミッタ電極7をマスクとしてエミッタ
層4をエッチング加工する。エミッタ層4のエッチング
加工は等方性のエッチングによって行ない、エミッタ層
4をサイドエッチングして、エミッタ電極7に対してオ
ーバーハング形状とする。ここまでは、ダミー層8及び
ダミー電極9を形成しない点を除いて、前述した実施の
形態の場合と略同様である。
らなる絶縁膜15を全面に堆積させ、ホトリソグラフィ
により形成したレジストマスク18を用いたエッチング
によりフィンガ形成領域の絶縁膜15を除去し、全面に
例えばAu/Pt/Ti/Mo/Ti/Pt材料から成
る多層膜(Ptが最下層)である金属膜17を真空蒸着
により全面に被着させる。この状態を図9に示す。
された金属膜17とともに除去し、いわゆるリフトオフ
法によりベース電極6をパターニングする。このパター
ニングによってフィンガ形成領域では、金属膜17がエ
ミッタ電極7上に形成され、ベース層3上にはベース電
極6が形成される。なお、ベース電極6は通常の接続領
域の他にエミッタ電極7の領域を除くベース層3上の略
全域に形成される。続いて、ホトリソグラフィにより形
成したレジストマスク19を用いたエッチングにより抵
抗電極形成領域の絶縁膜15を除去する。この状態を図
10に示す。
o/Ti/Pt材料から成る多層膜(Ptが最下層)で
ある金属膜を真空蒸着により全面に被着させ、レジスト
マスク19をその上に形成された金属膜とともに除去
し、いわゆるリフトオフ法により抵抗電極10をパター
ニングする。この状態を図11に示す。
と同様に、ベース層3をメサ形状にエッチングして各フ
ィンガ毎に分離し、このエッチングによって露出したコ
レクタ層2上にコレクタ電極5を形成し、プラズマCV
D法により例えば酸化珪素からなる層間絶縁膜11を堆
積させ、ホトリソグラフィにより形成したレジストマス
クを用いてコレクタ電極5,抵抗電極10,エミッタ電
極7の夫々の接続領域を露出させる開口を形成した後、
全面に例えばAuMoからなる金属膜を堆積させ、ホト
リソグラフィによるレジストマスクを形成し、このレジ
ストマスクを用いたパターニングによって、コレクタ配
線12、ベース配線13、エミッタ配線14を形成す
る。
3を延長し抵抗Rbとして機能させるため、従来の抵抗
形成に必要となっていたメタル抵抗等の抵抗体を形成す
る工程が不要となり、製造工程を簡略化することができ
る。また、加工精度の高いドライエッチングによって絶
縁膜15を加工することによって、ベース電極6と抵抗
電極10との間隔が、例えば1μm〜2μm程度に小さ
くすることが可能である。このため、ベース層3による
抵抗Rbを小さく形成できるため、半導体装置全体の面
積を縮小することが可能であり、半導体装置の小型化及
びコストの低減が可能となる。
施の形態である半導体装置の構成を示す等価回路図であ
り、図14はその全体配置を示す平面図であり、図15
は図14中のa部を拡大して示す部分平面図であり、図
16は図15中のa‐a線に沿った縦断面図である。本
実施の形態の半導体装置は、パワーHBTであり、通常
大電流で動作させるため、単位フィンガを複数並列に接
続した構成となっており、図13に示すように各フィン
ガの各ベースに対して直列にベース抵抗Rbを接続し、
加えて、ベース抵抗Rbと並列に各ベースに対して直列
にベース容量を接続し、各エミッタにも直列にエミッタ
抵抗Reを接続してある。ベース抵抗Rb及びエミッタ
抵抗ReはHBTの単位である各フィンガ領域に設け、
ベース容量はフィンガ領域外に設ける。ベース容量はベ
ース抵抗Rbの付加によってRF信号の入力損失を防ぐ
ために設けられている。
sを用いた半導体基体1上に、コレクタ層2がエピタキ
シャル成長され、コレクタ層2上にベース層3がエピタ
キシャル成長され、各ベース層3上にエミッタ層4がエ
ピタキシャル成長されて、縦型構造のバイポーラトラン
ジスタを構成する。ベース層3は、メサ形状として各フ
ィンガ毎に分離する。コレクタ層2は、フィンガ領域外
のコレクタ層2に水素,ボロン等のプロトン打込みによ
って高抵抗領域20aを形成し、この高抵抗領域20a
によって各フィンガを分離し、メサ形状による分離は行
なわない。なお、ここで、半導体基板は、半導体単体か
らなる半導体基体となっているもの、前記半導体基体に
エピタキシャル層等の半導体層を形成したもの、前記半
導体基体に絶縁層を介して半導体層を形成したもの等の
種々の形態のものを使用できる。
て作用するn型InGaP層4a、エミッタ抵抗層4b
及びエミッタ電極とのオーミックコンタクトを取りやす
くするための半導体層4cとからなっており、エミッタ
抵抗層4bがエミッタに対して直列に接続されたエミッ
タ抵抗Reとして機能し、1E17/cm3程度の不純
物を導入してある。ベース層3はp型GaAsからなっ
ており、コレクタ層2は不純物濃度1E18/cm3程
度のn型GaAsのサブコレクタ層2a及び不純物濃度
1E16/cm3程度のn型GaAsの真性コレクタ層
2bから夫々なっている。
ス電極6,10の領域までベース層3上に延在させるこ
とによってエミッタ接合を安定化させているが、n型I
nGaP層4aは高抵抗となっているため、エミッタ接
合として実効的に機能するのはエミッタ抵抗層4b及び
半導体層4cの下部領域のn型InGaP層4aであ
り、他の領域に延在するn型InGaP層4aはトラン
ジスタとしての機能に殆ど影響を与えない。
4には夫々コレクタ電極5、第1のベース電極10、第
2のベース電極6及びエミッタ電極7が接続されてい
る。ベース電極としては、第1のベース電極10及び第
2のベース電極6が、同一のベース層3上に同層で形成
され、第2のベース電極6はエミッタ接合の近くに、第
1のベース電極10は第2のベース電極6及びエミッタ
接合から離れて設けられている。ベース電極6,10に
用いられるPt等とn型InGaP層4a或いはベース
層3とが熱処理等を受けることによって形成される合金
層21を介して、ベース電極6,10とベース層3とは
接続されている。この構成によって、各フィンガの第2
のベース電極6から第1のベース電極10までのベース
層3がベースに対して直列に接続された抵抗Rbとして
機能する。
ってHBTが発熱した場合に、同様に温度が上昇する。
300°K前後の実使用温度範囲ではp型ベース半導体
の空孔のモビリティが温度と共に低下するため、抵抗R
bの抵抗値は温度と共に増大し(ベースがn型でも挙動
は同じ)、ベース入力電流を抑制する。このため、フィ
ンガ外に設けられた抵抗と比較した場合に、各フィンガ
のベース層3を抵抗Rbとして利用することによって温
度追従性が良くなるため、HBTの熱的安定性が良好に
なる。
と第2のベース電極6と第1のベース電極10との間隔
によって決まり、ベース層3の濃度はトランジスタの仕
様によって略決定され、ベース電極6と第1のベース電
極10との間隔を変えることによって抵抗値を適宜の値
とすることができ、本実施の形態では第2のベース電極
6と第1のベース電極10との間隔は2μm〜4μm程
度となっている。また、抵抗Rbとして機能する第2の
ベース電極6と第1のベース電極10との間のベース層
3については、エミッタ層4から離れているため、本来
のベースとしては機能していない。このため、本来のベ
ース層3の幅に限定されず、その幅を変えることがで
き、この幅によって抵抗値を調整することも可能であ
る。本実施の形態では、ベース層3はp型GaAsでシ
ート抵抗が200Ω〜300Ω/□である。抵抗Rbと
なるベース層3の幅と長さとを変えることにより、30
Ω〜1000Ω程度の抵抗値が得られる。
成されたコレクタ電極5、第1のベース電極10、エミ
ッタ電極7は、酸化珪素等の層間絶縁膜11によって覆
われており、層間絶縁膜11に設けた開口によって部分
的に露出したコレクタ電極5、第1のベース電極10、
エミッタ電極7に、夫々コレクタ配線12、ベース配線
13及びエミッタ配線14が接続されている。
外に設けられ、金属膜の下部電極22a、酸化珪素或い
は窒化珪素の容量絶縁膜22b及び金属膜の上部電極2
2cが順次積層されたMIM(Metal Insulator Meta
l)構造となっている。ベース容量22の下部電極22
aは、ベース配線13aと同層に一体化して形成され、
第2のベース電極6と接続され、ベース容量22の上部
電極22cは、共通ベース配線23と同層に一体化して
形成され、ベース配線13aと同層のベース配線13b
を介して第1のベース電極10と接続されている。
bと同層となっているため、ベース配線13a,13b
を覆う層間絶縁膜24の開口部がベース容量22の真性
部となる。この真性部が段差等に形成された場合には、
容量絶縁膜22bの膜質が低下し、ベース容量22の破
壊耐圧が低下する等の問題が生じる。このため、ベース
容量22の信頼性を向上させるために真性部は平坦部分
に形成するのが望ましく、ベース層3のメサ形状境界部
3´から例えば3μm以上離して形成する。本実施の形
態ではコレクタ層2を高抵抗領域20aによって分離し
たことにより、コレクタ層2をメサ形状に分離した場合
と比較して、段差部分が縮小するため、容量22形成に
よる面積増加を低減することができる。
膜24上に形成された共通ベース配線23,共通コレク
タ配線25,共通エミッタ配線26によって、夫々並列
に接続されており、共通ベース配線23,共通コレクタ
配線25,共通エミッタ配線26を覆う保護絶縁膜27
に設けた開口部分がベースパッド23a或いはコレクタ
パッド25aとなり、エミッタパッドは半導体基体1裏
面に設けられ、半導体基板を貫通する貫通配線26aに
よって、共通エミッタ配線26と前記エミッタパッドと
が接続されている。各パッドには、半導体基板の外部へ
電気的接続するための端子が接続される。
3を延長し抵抗Rbとして機能させるため、従来必要と
なっていた抵抗体とバイポーラトランジスタ素子の電極
とを接続する配線が不要となり、半導体装置の面積を縮
小することができる。
いては、前述した実施の形態1,2の場合と同様であ
り、リフトオフ法により第2のベース電極6,第1のベ
ース電極10をパターニングすることも可能であり、レ
ジストマスクを夫々に形成して第2のベース電極6,第
1のベース電極10をパターニングすることも可能であ
る。夫々の方法による特徴もそれらの実施の形態の場合
と同様である。
体装置の構成を示す等価回路図であり、図18はその部
分平面図である。本例の半導体装置は、各フィンガの各
ベースに対して直列にベース抵抗Rbを接続し、加え
て、ベース抵抗Rbと並列に各ベースに対して直列にベ
ース容量を接続し、各エミッタにも直列にエミッタ抵抗
Reを接続してある。
BTの単位である各フィンガ領域に設け、ベース容量2
2はフィンガ領域外に設け、ベース容量22はベース抵
抗Rbの付加によってRF信号の入力損失を防ぐために
設けられている。本例では共通ベース配線が2本設けら
れており、抵抗Rbを介してベースと接続する第1のベ
ース電極10は、DCバイアス用の共通ベース配線23
aに接続され、第2のベース電極6によってベースと直
列に接続されたベース容量22はRF入力用の共通ベー
ス配線23bに接続されている。
半導体装置の構成を示す等価回路図であり、図20はそ
の部分平面図である。本例の半導体装置は、回路的には
図19に示すように各フィンガの各ベースに対して直列
にベース抵抗Rbを接続し、加えて、ベース抵抗Rbと
並列に各ベースに対して直列にベース抵抗Rb2を介し
てベース容量22を接続し、各エミッタにも直列にエミ
ッタ抵抗Reを接続する。デバイス構造としては図20
に示すように、第2のベース電極6を、よりエミッタ接
合に近く形成しているベース電極6bから離して設ける
ことによってベース電極6b‐ベース電極6との間に抵
抗値R1の抵抗を形成し、第1のベース電極10と第2
のベース電極6との間の抵抗値R2の抵抗との合成によ
って、ベース抵抗Rbの抵抗値をR1+R2とし、ベー
ス抵抗Rb2の抵抗値をR1としている。抵抗値R1,
R2を適宜の値とすることにより、ベース抵抗Rb,R
b2を夫々所望の抵抗値とすることができる。抵抗値R
1及びR2は、ベース層3の抵抗により形成されてい
る。
ReはHBTの単位である各フィンガ領域に設け、ベー
ス容量22はフィンガ領域外に設け、ベース容量22は
ベース抵抗Rbの付加によってRF信号の入力損失を防
ぐために設けられている。本例では共通ベース配線が2
本設けられており、抵抗Rbを介してベースと接続する
第1のベース電極10は、DCバイアス用の共通ベース
配線23aに接続され、抵抗Rb2を介して第2のベー
ス電極6に接続されたベース容量22はRF入力用の共
通ベース配線23bに接続されている。
半導体装置の構成を示す等価回路図であり、図22はそ
の部分平面図である。本例の半導体装置は、各フィンガ
の各ベースに対して直列にベース抵抗Rb1,Rb2を
接続し、加えて、ベース抵抗Rb2と並列に各ベースに
対してベース抵抗Rb1を介して直列にベース容量22
を接続し、各エミッタにも直列にエミッタ抵抗Reを接
続してある。
HBTの単位である各フィンガ領域に設け、ベース抵抗
Rb2及びベース容量22はフィンガ領域外に設けてあ
る。容量22は、下部電極22aがベース配線13によ
って第1のベース電極10と接続され、上部電極22c
が共通ベース配線23と接続されている。そしてベース
配線13がWSiN等の抵抗体28を介して共通ベース
配線23と接続され、この抵抗体28がベース抵抗Rb
2となる。
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 (1)本発明によれば、ベース層を延長し抵抗として機
能させることができるという効果がある。 (2)本発明によれば、上記効果(1)により、抵抗体
と半導体素子の電極とを接続する配線が不要となるとい
う効果がある。 (3)本発明によれば、上記効果(2)により、半導体
装置の面積を縮小することができるという効果がある。 (4)本発明によれば、上記効果(1)により、従来の
抵抗形成に必要となっていたメタル抵抗等の抵抗体を形
成する工程が不要となるという効果がある。 (5)本発明によれば、上記効果(4)により、製造工
程を簡略化することができるという効果がある。
を示す平面図である。
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
部を工程毎に示す縦断面図である。
要部を工程毎に示す縦断面図である。
要部を工程毎に示す縦断面図である。
成を示す等価回路図である。
構成を示す等価回路図である。
全体配置を示す平面図である。
ある。
る。
体装置の構成を示す等価回路図である。
体装置を示す部分平面図である。
体装置の構成を示す等価回路図である。
体装置を示す部分平面図である。
体装置の構成を示す等価回路図である。
体装置を示す部分平面図である。
エミッタ層、5…コレクタ電極、6…第2のベース電
極、7…エミッタ電極、8…ダミー層、9…ダミー電
極、10…第1のベース電極(抵抗電極)、11,24
…層間絶縁膜、12…コレクタ配線、13…ベース配
線、14…エミッタ配線、15…絶縁膜、16,18,
19…レジストマスク、17…金属膜、20a,20b
…高抵抗領域、21…合金層、22…ベース容量、23
…共通ベース配線、25…共通コレクタ配線、26…共
通エミッタ配線、27…保護絶縁膜、28…抵抗体。
Claims (17)
- 【請求項1】 半導体基板、 各々が前記半導体基板に形成されたコレクタ層、ベース
層、エミッタ層をもつ複数の半導体素子からなり、前記
ベース層及びエミッタ層は前記複数の半導体素子間で互
いに離間され、各前記ベース層に接続された第1のベー
ス電極と、各前記エミッタ層に接続されたエミッタ電極
とを有する半導体素子、 前記複数の半導体素子の前記第1のベース電極を互いに
共通接続するための共通ベース配線、 前記複数の半導体素子の前記エミッタ電極を互いに共通
接続するための共通エミッタ配線を含み、 各前記半導体素子の前記第1のベース電極は前記エミッ
タ層と前記ベース層とが形成するエミッタ接合の端部か
ら離間されたベース層に接続されている半導体装置。 - 【請求項2】 前記半導体素子の前記エミッタ接合に隣
接する前記ベース層の一部に第2のベース電極が形成さ
れていることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 各前記半導体素子の前記第1ベース電極
と前記第2のベース電極との間に、前記エミッタ電極と
同一材料の他の電極が前記エミッタ層と同一材料の半導
体層を介して前記ベース層上に形成されていることを特
徴とする請求項2に記載の半導体装置。 - 【請求項4】 前記複数の半導体素子のベース層は互い
に並行して延在するフィンガ状に形成されていることを
特徴とする請求項1に記載の半導体装置。 - 【請求項5】 前記エミッタ層は前記ベース層上の一部
にメサ状に形成され、前記第1ベース電極は前記メサ状
のエミッタ層が上に形成されていないベース層の他の部
分に接続されていることを特徴とする請求項1に記載の
半導体装置。 - 【請求項6】 前記エミッタ層は前記ベース層上の一部
にメサ状に形成され、前記第1ベース電極は前記メサ状
のエミッタ層が上に形成されていないベース層の他の部
分に接続されていることを特徴とする請求項2に記載の
半導体装置。 - 【請求項7】 前記ベース層は前記コレクタ層にコレク
タ接合を形成するように接して、かつメサ状に形成され
ていることを特徴とする請求項5に記載の半導体装置。 - 【請求項8】 前記半導体基板が化合物半導体からな
り、前記半導体素子がヘテロ接合バイポーラトランジス
タであることを特徴とする請求項1乃至請求項7の何れ
か一項に記載の半導体装置。 - 【請求項9】 化合物半導体材料の半導体基板、 各々が前記半導体基板に形成されたコレクタ層、ベース
層、エミッタ層をもつ複数のヘテロ接合バイポーラトラ
ンジスタ型半導体素子からなり、前記複数の半導体素子
のベース層は互いに独立して延在する複数のベースフィ
ンガ形状に形成され、各前記ベースフィンガ層はその一
部に形成された前記エミッタ層とのエミッタ接合部と、
該エミッタ接合部から離間されて形成された第1のベー
ス電極とからなり、各前記エミッタ層はそこに接続され
たエミッタ電極を有する半導体素子、 前記複数の半導体素子の前記第1のベース電極を互いに
共通接続するための共通ベース配線、 前記複数の半導体素子の前記エミッタ電極を互いに共通
接続するための共通エミッタ配線からなる半導体装置。 - 【請求項10】 前記ベースフィンガ層は前記第1ベー
ス電極より前記エミッタ接合部に近い位置に形成された
第2のベース電極を有していることを特徴とする請求項
9に記載の半導体装置。 - 【請求項11】 各前記半導体素子の前記第1のベース
電極及び前記第2のベース電極は互いに同一材料からな
ることを特徴とする請求項10に記載の半導体装置。 - 【請求項12】 前記第1のベース電極と前記第2のベ
ース電極との間に位置するベースフィンガ層はベース抵
抗として機能することを特徴とする請求項10に記載の
半導体装置。 - 【請求項13】 前記ベース層は前記コレクタ層上にメ
サ状に形成され、前記エミッタ層は前記ベース層上にメ
サ状に形成されていることを特徴とする請求項9に記載
の半導体装置。 - 【請求項14】 前記ベース層は前記コレクタ層上にメ
サ状に形成され、前記エミッタ層は前記ベース層上にメ
サ状に形成されていることを特徴とする請求項10に記
載の半導体装置。 - 【請求項15】 前記半導体基板上に、各前記第2のベ
ース電極に対応して形成された複数の容量素子、 前記容量素子は対応する第2のベース電極と電気的接続
されている請求項10に記載の半導体装置。 - 【請求項16】 コレクタ層、ベース層、エミッタ層が
順次形成された半導体基板を準備する工程と、 前記エミッタ層の主面に第1の導電膜を被着する工程
と、 前記第1の導電膜をパターニングしてエミッタ電極部
と、これから離間してダミー電極部とを形成する工程
と、 前記エミッタ電極部と前記ダミー電極とをマスクとし
て、前記エミッタ層を除去することによって、前記ベー
ス層の一部を露出させる工程と、 前記エミッタ電極部と前記ダミー電極部とをマスクとし
て前記露出されたベース層の一部の上にベース電極とな
る第2の導電膜を被着する工程とを有することを特徴と
するヘテロ接合バイポーラトランジスタ型の半導体装置
の製造方法。 - 【請求項17】 コレクタ層、ベース層、エミッタ層が
順次積層された半導体基板を準備する工程と、 前記エミッタ層の一部を除去して前記ベース層の一部を
露出させる工程と、 前記エミッタ層が除去されたベース層上に該ベース層の
一部を露出させるホトレジストを形成する工程と、 前記ホトレジストをマスクとしてベース電極となる第2
の導電膜を被着する工程とを有することを特徴とするヘ
テロ接合バイポーラトランジスタ型の半導体装置の製造
方法。
Priority Applications (5)
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