JP2006019503A - 半導体装置 - Google Patents
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Abstract
【課題】 高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供する。
【解決手段】 半導体装置10は、接地配線の接地距離の長さがより大きいGaAsHBT12のベース引き出し配線14−コレクタ引き出し配線15間に接続された容量素子20の容量をより小さくしている。これによって、各GaAsHBT12の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子20の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各GaAsHBT12の高周波電力利得の差を少なくすることができる。このように半導体装置10では、高周波動作時における各GaAsHBT12の不均一な動作の発生を抑制することができる。
【選択図】 図1
Description
本発明は、複数のトランジスタを備える半導体装置に関する。
図13は、第1の従来の技術の半導体装置1を示す正面図である。第1の従来の技術は、非特許文献1に記載されている。半導体装置1は、大きさが互いに等しいバイポーラトランジスタ2を複数備える。各バイポーラトランジスタ2は、基板3上に1列に配置され、素子列を構成している。各バイポーラトランジスタ2のエミッタにはエミッタ電極を介してエミッタ引き出し配線4が、ベースにはベース電極を介してベース引き出し配線5が、コレクタにはコレクタ電極を介してコレクタ引き出し配線6がそれぞれ接続される。各ベース引き出し配線5は入力用端子8に、各コレクタ引き出し配線6は出力用端子9にそれぞれ接続され、これによって各バイポーラトランジスタ2が並列接続される。
エミッタ引き出し配線4は、素子列の両端部に設けられた接地用端子7に接続される。接地用端子7の下には基板を厚み方向に貫通するヴィアホール100が設けられており、エミッタ引き出し配線4はヴィアホール100を介して基板3の裏面に設けられた接地導体面部(図示せず)と接続される。これによって、エミッタ引き出し配線4、接地用端子7、およびヴィアホール100が接地配線となり、各バイポーラトランジスタ2のエミッタと接地導体面部とが接続される。
第2の従来の技術は、非特許文献2に記載されている。第1の従来の技術と同様に、複数のバイポーラトランジスタのエミッタをエミッタ引き出し配線によって並列接続し、そのエミッタ引き出し配線を、素子列の端に設けられた端子に接続する。この端子からボンディングワイヤを介してエミッタを接地導体面部に接続している。
社団法人電気学会発行 電気学会研究会資料 電子デバイス研究会 2000年3月 EDD−00−53 p.21
IEICE TRANSACTION ON ELECTRONICS VOL.E80-C No.6 1997 p.742
前述の各従来の技術では、各バイポーラトランジスタから接地導体面部までの配線の長さ寸法、すなわち、各バイポーラトランジスタの接地配線の長さが互いに異なり、接地配線の長さの大きいバイポーラトランジスタほど接地インダクタンスが大きく、接地配線の長さの小さいバイポーラトランジスタほど接地インダクタンスが小さくなる。このように、接地配線によって各バイポーラトランジスタに付加される接地インダクタンスに差が生じると、接地配線まで含めたときの各バイポーラトランジスタの高周波電力利得に差が生じてしまい、全バイポーラトランジスタを均一に動作させることができなくなる。
本件発明者は、準マイクロ波からミリ波におよぶ周波数帯において用いられる高周波増幅器の特性向上の検討において詳細に調べた結果、前述の各従来の技術を高周波増幅器に適用した場合、トランジスタの不均一な動作に伴って高周波増幅器の飽和出力が低下し、効率および歪み特性が劣化するという問題が生じることを知見した。
したがって本発明の目的は、高周波動作時における各トランジスタの高周波電力利得の差の発生を抑制し、高周波での動作の均一性に優れた半導体装置を提供することである。
本発明は、第1半導体部、第2半導体部および第3半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
本発明に従えば、各第3半導体部と定電位部位との間のインピーダンス(以下、単に「定電位接続部インピーダンス」ということがある)が大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
また本発明は、第1半導体部、第2半導体部および第3半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置である。
本発明に従えば、各第3半導体部と定電位部位との間の接続配線(以下、単に「定電位部位接続配線」ということがある)の長さが大きくなるにしたがって、各入力配線と各出力配線との間の静電容量、および各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくする。定電位部位接続配線の長さが大きくなると定電位接続部インピーダンスが大きくなるため、これによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を、静電容量または電気抵抗値を小さくすることに伴うトランジスタの利得の増加によって補償することができる。その結果、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができ、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
さらに本発明は、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする。
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする。
本発明に従えば、各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、定電位接続部インピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくする。容量素子の静電容量を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの容量素子の静電容量を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
さらに本発明は、各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との間の静電容量を小さくすることを特徴とする。
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との間の静電容量を小さくする。このようにトランジスタの内部の静電容量を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
さらに本発明は、各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との接合部の面積を小さくすることを特徴とする。
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との接合部の面積を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
さらに本発明は、各入力配線には抵抗素子がそれぞれ設けられ、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする。
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする。
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各入力配線に設けられる各抵抗素子の電気抵抗値を小さくする。抵抗素子の電気抵抗値を選択することによって、各トランジスタの利得を変更することができることから、複数のトランジスタのうち、定電位接続部インピーダンスが大きいトランジスタの抵抗素子の電気抵抗値を小さくすることによって、定電位接続部インピーダンスが大きいことに伴うトランジスタの利得の低下を抑制することができる。したがって各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
さらに本発明は、各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第3半導体部との間の電気抵抗値を小さくすることを特徴とする。
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第3半導体部との間の電気抵抗値を小さくする。このようにトランジスタの内部の電気抵抗値を制御することによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
さらに本発明は、各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部に形成された電極と第3半導体部と間の距離を小さくすることを特徴とする。
本発明に従えば、定電位接続部インピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部に形成された電極と第3半導体部と間の距離を小さくする。このようにトランジスタの内部の構成によって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。本発明はトランジスタを形成するときにマスク寸法を制御することによって実現できるため、電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
本発明によれば、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
また本発明によれば、各トランジスタにおける定電位部位接続配線の長さの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。これによって高周波動作時における各トランジスタでの不均一動作の発生を抑制することができる。したがって高周波での各トランジスタの動作の均一性に優れた半導体装置を実現することができる。
また本発明によれば、容量素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
さらに本発明によれば、入力配線と出力配線との間に容量素子などの部品の追加を必要とせず、すなわち、容量素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
さらに本発明によれば、静電容量を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
さらに本発明によれば、抵抗素子を設けることによって、各トランジスタにおける定電位接続部インピーダンスの差に基づく、各トランジスタの利得の差を可及的に小さくすることができる。
さらに本発明によれば、入力配線に抵抗素子などの部品の追加を必要とせず、すなわち、抵抗素子などの部品追加のための余計な面積を必要とせず、半導体装置をより小形化することができる。
さらに本発明によれば、トランジスタを形成するときにマスク寸法を制御することによって実現できるため,電気抵抗値を制御するための作成工程の追加を必要とせず、本発明の半導体装置をより容易に実現することができる。
図1は、本発明の実施の一形態の半導体装置10を示す正面図である。半導体装置10は、準マイクロ波からミリ波におよぶ周波数帯、たとえば波長100cmから波長1mmにおける高周波増幅器に用いられる。半導体装置10は、基板11上に、大きさが互いに等しいトランジスタ12を、複数、本実施の形態では5つ備える。各トランジスタは、第1半導体部であるベース、第2半導体部であるコレクタ、および第3半導体部であるエミッタを備える。各トランジスタ12は、基板11の長手方向に間隔をあけて、基板11の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ12は、たとえばGaAsヘテロ接合バイポーラトランジスタ(Hetero-junction Bipolar
Transistor 略称:HBT)12によって実現される。各GaAsHBT12の基板11の長手方向の間隔は、たとえば50μmに設定される。基板11は、たとえば半絶縁性GaAs半導体基板によって実現され、厚み寸法は、たとえば70μmである。各GaAsHBT12が備えるエミッタのエミッタ幅は、たとえば1.5μmであり、エミッタ長は、たとえば20.0μmである。
Transistor 略称:HBT)12によって実現される。各GaAsHBT12の基板11の長手方向の間隔は、たとえば50μmに設定される。基板11は、たとえば半絶縁性GaAs半導体基板によって実現され、厚み寸法は、たとえば70μmである。各GaAsHBT12が備えるエミッタのエミッタ幅は、たとえば1.5μmであり、エミッタ長は、たとえば20.0μmである。
各GaAsHBT12のエミッタにはエミッタ電極を介してエミッタ引き出し配線13が、ベースにはベース電極を介して入力配線であるベース引出し配線14が,コレクタにはコレクタ電極を介して出力配線であるコレクタ引出し配線15がそれぞれ電気的に接続される。各ベース引き出し配線14は、外部の電子装置と電気的に接続するために用いられ、基板11が備える入力用端子16に電気的に接続される。また各コレクタ引き出し配線15は、外部の電子装置と電気的に接続するために用いられ、基板11が備える出力用端子17に電気的に接続される。エミッタ引き出し配線13は、素子列の長手方向一方、換言すると基板11の長手方向一端部に設けられる接地用端子18に電気的に接続される。接地用端子18は、ボンディングワイヤ19の一端部が電気的に接続される。ボンディングワイヤ19の他端部は、基板11外のプリント配線板上に設けられ、接地電位が与えられる接地導体面部(図示せず)と電気的に接続される。予め定める電位は、本実施の形態では接地電位であり,接地導体面部が定電位部位となる。このようにエミッタ引き出し配線13、接地用端子18、およびボンディングワイヤ19が定電位部位接続配線である接地配線となり、各GaAsHBT12のエミッタと接地導体面部とが接続される。
各GaAsHBT12の各電極が相互に接続されることによって、各GaAsHBT12は並列に接続される。各GaAsHBT12では、ベース引き出し配線14とコレクタ引き出し配線15との間には容量素子20がそれぞれ挿入されている。容量素子20は、たとえば窒化シリコン膜によって構成される。また各GaAsHBT12を直線的に配置することによって、長手状の入力用端子16および出力用端子17を用いて、半導体装置10の大きさ、すなわち、GaAsHBT12によって占有される基板11の面積を最も小さくすることができる。
各容量素子20の静電容量は、接地用端子18と各GaAsHBT12のエミッタとの間のインピーダンスである接地インダクタンスが大きくなるにしたがって、小さくする。接地用端子18の最も近くに位置するGaAsHBT12aに接続された容量素子20aが最も大きく、接地用端子18から離れるに従って、順次、小さくなる。各静電容量の大きさは、エミッタ引き出し配線13によって各GaAsHBT12に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。本実施の形態では、接地用端子18に最も近い容量素子20aの静電容量が0.20pFであり、接地用端子18から2番目に離れている容量素子20bの静電容量が0.15pF、3番目に離れている容量素子20cの静電容量が0.10pF、4番目に離れている容量素子20dの静電容量が0.05pFである。これらの具体的な値は、たとえば回路シミュレータを用いて求めることができる。
半導体装置10は、各GaAsHBT12の各電極が互いに電気的に接続されることによって、単独でGaAsHBT12を用いるよりも、大きい動作出力電力を得ることができる。
図2は、本実施の形態の半導体装置10と、従来の技術の半導体装置とを5GHzの周波数で大信号動作させた場合に各GaAsHBT12から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各GaAsHBT12を示す。図2に示すように、本実施の形態の半導体装置10では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
このように、本実施の形態の半導体装置10によれば、接地配線の長さがより大きいGaAsHBT12のベース引き出し配線14−コレクタ引き出し配線15間に接続された容量素子20の容量をより小さくしている。これによって、5個のトランジスタのうち、接地インダクタンスが大きいトランジスタは、他のトランジスタより利得が小さくなることを防ぐことができる、すなわち、各GaAsHBT12の接地インダクタンスの増加に伴う高周波電力利得の低下を、容量素子20の容量の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各GaAsHBT12の高周波電力利得の差を少なくすることができる。このように半導体装置10では、高周波動作時における各GaAsHBT12の不均一な動作の発生を抑制することができる。この結果、半導体装置10の飽和出力が向上し、効率および歪み特性が良好となる。
図3は本発明の実施の他の形態の半導体装置25を示す正面図であり、図4は半導体装置25を図3のs4−s4切断面線から見た断面図である。本実施の形態の半導体装置25は、前述の図1〜図2の半導体装置10と類似しており、本実施の形態の構成には前述の半導体装置10における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
トランジスタ26は、たとえばSiGeHBT26によって実現される。各SiGeHBT26の基板11の長手方向の間隔は、たとえば20μmに設定される、基板11は、たとえば高抵抗Si基板によって実現され、厚み寸法は、たとえば200μmである。各SiGeHBT26が備えるエミッタのエミッタ幅は、たとえば0.8μmであり、エミッタ長は、たとえば20.0μmである。エミッタ引き出し配線13は、素子列の長手方向両端部、換言すると基板11の長手方向両端部に設けられる接地用端子18に電気的に接続される。
SiGeHBT26は、図4に示すように、高抵抗Si基板11上に形成されたコレクタ埋め込み領域27、コレクタ電極取り出し領域28、コレクタ領域29、ベース領域30およびエミッタ領域31を有するプレーナ型構造のHBTである。エミッタ領域31の上には、エミッタ電極32およびエミッタ引き出し配線13が設けられている。ベース電極33は、ベース引き出し配線14と電気的に接続される。コレクタ電極34は、コレクタ引き出し配線15と電気的に接続される。また、各SiGeHBT26はシリコン酸化膜36によって分離されている。
各SiGeHBT26におけるコレクタ層の空乏領域35の広がりは、コレクタ層形成時のイオン注入量によって制御されている。接地用端子18の最も近くに位置する、換言すると長手方向両端のSiGeHBT26a,eの空乏領域35a,eが最も狭く、次に長手方向両端から長手方向中央に向かって2番目のSiGeHBT26b,d、次に長手方向中央に位置するSiGeHBT26cの順に広くなっている。この結果、各SiGeHBT26のベース−コレクタ間接合容量は、長手方向両端のSiGeHBT26a,eが最も大きく、次に長手方向両端から長手方向中央に向かって2番目のSiGeHBT26b,d、次に長手方向中央に位置するSiGeHBT26cの順に小さくなっている。
ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線13によって各SiGeHBT26に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各接合容量の値は、たとえば長手方向両端のSiGeHBT26a,eが0.23pF、長手方向両端から長手方向中央に向かって2番目のSiGeHBT26b,dが0.20pF、長手方向中央に位置するSiGeHBT26cが0.17pFに設定される。
このように、本実施の形態の半導体装置25によれば、接地配線の長さがより大きいSiGeHBT26のベース−コレクタ間接合容量をより小さく構成している。これによって、各ベース引き出し配線14とコレクタ引き出し配線15との間に前述の容量素子20などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。このように半導体装置25では容量素子20などの部品追加のための余計な面積を必要とせず、高周波動作時における各SiGeHBT26での不均一動作の発生を抑制することができ、その結果、前述の実施の形態と同様の効果を達成することができる。
図5は本発明の実施のさらに他の形態の半導体装置40を示す正面図であり、図6は半導体装置40を図5のs6−s6切断面線から見た断面図である。本実施の形態の半導体装置40は、前述の図1〜図4の半導体装置10,25と類似しており、本実施の形態の構成には前述の半導体装置10,25における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
半導体装置40は、基板11上に、トランジスタ41を、複数、本実施の形態では6つ備える。トランジスタ41は、たとえばGaAsHBT41によって実現される。各GaAsHBT41の基板11の長手方向の間隔は、たとえば50μmに設定される、基板11は、たとえば半絶縁性GaAs半導体基板によって実現され、厚み寸法は、たとえば70μmである。各GaAsHBT41が備えるエミッタのエミッタ幅は、たとえば1.5μmであり、エミッタ長は、たとえば20.0μmである。
エミッタ引き出し配線13は、素子列の長手方向中央部、換言すると長手方向一端から3番目のGaAsHBT41cと4番目のGaAsHBT41dとの間に設けられる接地用端子18に電気的に接続される。接地用端子18の下にはヴィアホール42が形成される。エミッタ引き出し配線13は、ヴィアホール42を介して基板11の裏面部に設けられた接地導体面部43と接続される。これによって、エミッタ引き出し配線13、接地用端子18、およびヴィアホール42が定電位部位接続配線である接地配線となり、各GaAsHBT41のエミッタと接地導体面部43とが接続される。
各GaAsHBT41は、図6に示すように、半絶縁性GaAs半導体基板上に積層されたコレクタコンタクト層44、コレクタ層45、ベース層46、エミッタ層47、およびエミッタコンタクト層48によって形成されたメサ型構造のHBTである。コレクタコンタクト層44の上には、コレクタ電極49が設けられる。ベース層46の上には、ベース電極50が設けられる。エミッタコンタクト層48の上には、エミッタ電極51およびエミッタ引き出し配線13が設けられる。ベース電極50は、ベース引き出し配線14と電気的に接続される。コレクタ電極49は、コレクタ引き出し配線15と電気的に接続される。
各GaAsHBT41におけるベース−コレクタ接合部の面積は、図6に示すように、接地用端子18の最も近くに位置するGaAsHBT41c,dが最も大きく、次に接地用端子16から長手方向両方に向かって2番目のGaAsHBT41b,e、次に接地用端子18から長手方向両方に3番目のGaAsHBT41a,fの順に小さくなっている。各GaAsHBT41のベース−コレクタ接合の面積は、ベース層46およびコレクタ層45のメサ構造形成時に用いるマスク寸法によって制御される。メサ形成後のコレクタ層45の幅は、たとえば接地用端子18の最も近くに位置するGaAsHBT41c,dの幅52c,dが3.5μmであり、次に接地用端子18から長手方向両方に向かって2番目のGaAsHBT41b,eの長さ52b,eが3.0μmであり、次に接地用端子18から長手方向両方に3番目のGaAsHBT41a,fの幅52a,fが2.5μmである。したがって各GaAsHBT41のベース−コレクタ間接合容量は、接地用端子18の最も近くに位置するGaAsHBT41c,dが最も大きく、次に接地用端子18から長手方向両方に向かって2番目のGaAsHBT41b,e、次に接地用端子18から長手方向両方に3番目のGaAsHBT41a,fの順に小さなる。
各GaAsHBT41のベース−コレクタ接合の面積、すなわち、ベース−コレクタ間接合容量の大きさは、エミッタ引き出し配線13によって各GaAsHBT41に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各GaAsHBT41のベース−コレクタ間接合容量の値は、たとえば接地用端子18の最も近くに位置するGaAsHBT41c,dが0.35pFであり、接地用端子18から長手方向両方に向かって2番目のGaAsHBT41b,eが0.30pFであり、接地用端子18から長手方向両方に3番目のGaAsHBT41a,fが0.25pFである。
このように、本実施の形態による半導体装置40によれば、接地配線の長さがより大きいGaAsHBT41のベース−コレクタ接合面積をより小さくする。これによって静電容量の値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース−コレクタ接合面積の低減に伴うベース−コレクタ間接合容量の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各GaAsHBT41の高周波電力利得の差を少なくすることができ、前述の各実施に形態と同様の効果を達成することができる。
図7は、本発明の実施のさらに他の形態の半導体装置55を示す正面図である。本実施の形態の半導体装置55は、前述の図1〜図6の半導体装置10,25,40と類似しており、本実施の形態の構成には前述の半導体装置10,25,40における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
半導体装置55は、基板11上に、大きさが互いに等しいトランジスタ12を、複数、本実施の形態では5つ備える。各トランジスタ12は、基板11の長手方向に間隔をあけて、基板11の長手方向に沿って、一列に配置されて、素子列を構成している。トランジスタ12は、たとえばGaAsヘテロ接合バイポーラトランジスタ(略称:HBT)12によって実現される。各GaAsHBT12の基板11の長手方向の間隔は、たとえば50μmに設定される、基板11は、たとえば半絶縁性GaAs半導体基板によって実現され、厚み寸法は、たとえば70μmである。各GaAsHBT12が備えるエミッタのエミッタ幅は、たとえば1.5μmであり、エミッタ長は、たとえば20.0μmである。
エミッタ引き出し配線13は、素子列の長手方向一方、換言すると基板11の長手方向一端部に設けられる接地用端子18に電気的に接続される。接地用端子18下にはヴィアホール42が設けられており、エミッタ引き出し配線13はヴィアホール42を介して基板11の裏面部に設けられた接地導体面部43と電気的に接続される。各ベース引き出し配線14には、抵抗素子56がそれぞれ設けられる。抵抗素子56は、たとえばWN膜によって構成される。
各抵抗素子56は、図7に示すように、接地用端子18の最も近くに位置するGaAsHBT12aに接続された抵抗素子56aが最も大きく、接地用端子18から離れるにしたがって順に小さくなっている。各抵抗素子56の電気抵抗値は、エミッタ引き出し配線13によって各GaAsHBT12に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各抵抗素子56の抵抗値は、接地用端子18の最も近くに位置するGaAsHBT12aに接続される抵抗素子56aが20Ω、接地用端子18から2番目の抵抗素子56bが15Ω、接地用端子18から3番目の抵抗素子56cが10Ω、接地用端子18から4番目の抵抗素子56dが5Ωである。
図8は、本実施の形態の半導体装置55と、従来の技術の半導体装置とを5GHzの周波数で大信号動作させた場合に各GaAsHBT12から発せられる赤外線の強度を示すグラフである。縦軸は、赤外線の強度を示し、横軸は、各GaAsHBT12を示す。図8に示すように、本実施の形態の半導体装置55では、従来の技術の半導体装置に比べて発光強度の分布が低減されている。
このように、本実施の形態の半導体装置55によれば、接地配線の長さがより大きいGaAsHBT12のベース引き出し配線14間に挿入された抵抗素子56の抵抗をより小さくしている。これによって接地インダクタンスの増加に伴う高周波電力利得の低下を、抵抗素子56の抵抗の低減による高周波電力利得の増加によって補償することができる。したがって接地インダクタンスの差異によって生じる各トランジスタ12の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各GaAsHBT12での不均一動作の発生を抑制することができ、前述の実施の各形態と同様の効果を達成することができる。
図9は本発明の実施のさらに他の形態の半導体装置60を示す正面図であり、図10は半導体装置60を図9のs10−s10切断面線から見た断面図である。本実施の形態の半導体装置60は、前述の図1〜図8の半導体装置10,25,40,55と類似しており、本実施の形態の構成には前述の半導体装置10,25,40,55における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
トランジスタ61は、たとえばSiバイポーラトランジスタ61によって実現される。各Siバイポーラトランジスタ61の基板11の長手方向の間隔は、たとえば20μmに設定される、基板11は、たとえば高抵抗Si基板によって実現され、厚み寸法は、たとえば200μmである。各Siバイポーラトランジスタ61が備えるエミッタのエミッタ幅は、たとえば0.8μmであり、エミッタ長は、たとえば20.0μmである。エミッタ引き出し配線13は、素子列の長手方向両端部、換言すると基板11の長手方向両端部に設けられる接地用端子18に電気的に接続される。
Siバイポーラトランジスタ61は、図10に示すように、高抵抗Si基板11上に形成されたコレクタ埋め込み領域27、コレクタ電極取り出し領域28、コレクタ領域29、ベース領域30、およびエミッタ領域31を有するプレーナ型構造のバイポーラトランジスタである。エミッタ領域31の上には、エミッタ電極32およびエミッタ引き出し配線13が設けられている。ベース電極33は、ベース引き出し配線14と電気的に接続される。コレクタ電極34は、コレクタ引き出し配線15と電気的に接続される。各Siバイポーラトランジスタ61は、シリコン酸化膜36によって分離されている。
Siバイポーラトランジスタ61におけるベース層の外部ベース領域30のシート抵抗は、外部ベース領域形成時のイオン注入量によって制御される。イオン注入量は、接地用端子18の最も近くに位置する、換言すると長手方向両端のSiバイポーラトランジスタ61a.eのイオン注入量が最も大きく、次に長手方向両端から長手方向中央に向かって2番目のSiバイポーラトランジスタ61b,d、次に長手方向中央に位置するSiバイポーラトランジスタ61cの順に小さくなっている。この結果、各Siバイポーラトランジスタ61のベース抵抗は、長手方向両端のSiバイポーラトランジスタ61a,eが最も大きく、次に長手方向両端から長手方向中央に向かって2番目のSiバイポーラトランジスタ61b,d、次に長手方向中央に位置するSiバイポーラトランジスタ61cの順に小さくなっている。
ベース抵抗の大きさは、エミッタ引き出し配線13によって各Siバイポーラトランジスタ61に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定されている。各ベース抵抗の抵抗値は、たとえば長手方向両端のSiバイポーラトランジスタ61a,eが33Ω、長手方向両端から長手方向中央に向かって2番目のSiバイポーラトランジスタ61b,dが30Ω、長手方向中央に位置するSiバイポーラトランジスタ61cが27Ωに設定される。
このように、本実施の形態の半導体装置60によれば、接地配線の長さがより大きいSiバイポーラトランジスタ61のベース抵抗をより小さく構成している。これによって、各ベース引き出し配線14とコレクタ引き出し配線15との間に抵抗素子56などの部品を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース抵抗の低減による高周波電力利得の増加によって補償することができる。このように半導体装置60では抵抗素子56などの部品追加のための余計な面積を必要とせず、高周波動作時における各Siバイポーラトランジスタ61での不均一動作の発生を抑制することができ、その結果、前述の実施の各形態と同様の効果を達成することができる。
図11は本発明の実施のさらに他の形態の半導体装置70を示す正面図であり、図12は半導体装置70を図11のs12−s12切断面線から見た断面図である。本実施の形態の半導体装置70は、前述の図1〜図10の半導体装置10,25,40,55,60と類似しており、本実施の形態の構成には前述の半導体装置10,25,40,55,60における対応する構成と同一の参照符号を付し、異なる構成についてだけ説明し、同様の構成については説明を省略する。
半導体装置70は、基板11上に、トランジスタ12を、複数、本実施の形態では6つ備える。トランジスタ71は、たとえばGaAsHBT71によって実現される。各GaAsHBT71の基板11の長手方向の間隔は、たとえば50μmに設定される、基板11は、たとえば半絶縁性GaAs半導体基板によって実現され、厚み寸法は、たとえば70μmである。各GaAsHBT71が備えるエミッタのエミッタ幅は、たとえば1.5μmであり、エミッタ長は、たとえば20.0μmである。
エミッタ引き出し配線13は、素子列の長手方向中央部、換言すると長手方向一端から3番目のGaAsHBT71cと4番目のGaAsHBT71dとの間に設けられる接地用端子18に電気的に接続される。接地用端子18の下にはヴィアホール42が形成される。エミッタ引き出し配線13は、ヴィアホール42を介して基板11の裏面部に設けられた接地導体面部43と接続される。これによって、エミッタ引き出し配線13、接地用端子18、およびヴィアホール42が定電位部位接続配線である接地配線となり、各GaAsHBT71のエミッタと接地導体面部43とが接続される。
各GaAsHBT71は、図12に示すように、半絶縁性GaAs半導体基板11上に積層されたコレクタコンタクト層44、コレクタ層45、ベース層46、エミッタ層47、およびエミッタコンタクト層48によって形成されたメサ型構造のHBTである。コレクタコンタクト層44の上には、コレクタ電極49が設けられる。ベース層46の上には、ベース電極50が設けられる。エミッタコンタクト層48の上には、エミッタ電極51およびエミッタ引き出し配線13が設けられる。ベース電極50は、ベース引き出し配線14と電気的に接続される。コレクタ電極49は、コレクタ引き出し配線15と電気的に接続される。
各GaAsHBT71におけるベース電極とエミッタとの距離72は、図11に示すように、接地用端子18の最も近くに位置するGaAsHBT71c,dが最も大きく、次に接地用端子18から長手方向両方に向かって2番目のGaAsHBT71b,e、次に接地用端子18から長手方向両方に3番目のGaAsHBT71a,fの順に小さくなっている。各GaAsHBT71のベース電極とエミッタとの距離72は、ベース電極を形成する時に用いるマスクのマスク寸法によって制御される。各GaAsHBT71のベース電極とエミッタとの距離72は、たとえば接地用端子18の最も近くに位置するGaAsHBT71c,dにおける距離72c,dが1.0μmであり、接地用端子18から長手方向両方に向かって2番目のGaAsHBT71b,eにおける距離72b,eが0.6μmであり、接地用端子18から長手方向両方に向かって3番目のGaAsHBT71a,fにおける距離72a,fが0.2μmである。したがって各GaAsHBT71のベース抵抗は、接地用端子18の最も近くに位置するGaAsHBT71c,dが最も大きく、次に接地端子から長手方向両方に向かって2番目のGaAsHBT71b,e、次に接地端子から長手方向両方に3番目のGaAsHBT71a,fの順に小さなる。
各GaAsHBT71のベース電極とエミッタとの距離72、すなわち、ベース抵抗の大きさは、エミッタ引き出し配線13によって各GaAsHBT71に付加される接地インダクタンスが異なることに伴う高周波電力利得の低下の影響を抑制するように規定される。各GaAsHBT71のベース抵抗の抵抗値は、たとえば接地用端子18の最も近くに位置するGaAsHBT71c,dが18Ωであり、接地用端子18から長手方向両方に向かって2番目のGaAsHBT71b,eが13Ωであり、接地用端子18から長手方向両方に3番目のGaAsHBT71a,fが8Ωである。
このように、本実施の形態による半導体装置70によれば、接地配線の長さがより大きいGaAsHBT71のベース電極とエミッタとの距離をより小さくする。これによって電気抵抗値を制御するための作成工程を追加することなく、接地インダクタンスの増加に伴う高周波電力利得の低下を、ベース電極とエミッタとの距離の低減に伴うベース抵抗の低減による高周波電力利得の増加によって補償することができる。その結果、接地インダクタンスの差異によって生じる各GaAsHBT71の高周波電力利得の差を少なくすることができる。これによって高周波動作時における各GaAsHBT71での不均一動作の発生をより容易に抑制することができ、前述の各実施に形態と同様の効果を達成することができる。
前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。前述の実施の形態では、接地導体面部とエミッタ引き出し配線13とを接続するための手段として、ボンディングワイヤ19またはヴィアホール42を用いたが、これに限定されるものではない。たとえば、接地用端子18上にバンプを設け、このバンプを介して基板11の表面側に設けた接地導体面部と接続する手段などの他の接続手段であってもよい。また接地用端子18の位置は、素子列の端や中央に限定されるものではない。
また、前述の実施の形態では、トランジスタ12は、バイポーラトランジスタ12としてGaAsHBT71、SiGeHBT26、またはSiバイポーラトランジスタ61を用いたが、InPHBTなどの他のバイポーラトランジスタを用いても同様に実施できる。また前述の実施の形態では、エミッタ層が表面側に設けられている所謂エミッタトップ型のバイポーラトランジスタを用いたが、本発明は所謂コレクタトップ型のバイポーラトランジスタに適用しても同様の効果を得ることができる。
また前述の実施の形態では、基板11としてGaAs基板、またはSi基板を用いたが、たとえばInP基板、SiC基板、GaN基板、サファイア基板または石英基板などの他の基板を用いてもよい。また前述の実施の形態では、半導体装置は5個または6個のトランジスタを並列接続した1列の素子列によって構成されるが、並列接続されるトランジスタの数は前記個数に限定されるものではない。また素子列を複数配置して構成された半導体装置であってもよい。
また前述の実施の形態では、容量素子20として窒化シリコン膜を用いたが、たとえば酸化シリコン膜または酸化ハフニウム膜などの他の誘電体膜を用いた容量素子であってもよい。また前述の実施の形態では、抵抗素子56として窒化シリコンWN膜を用いたが、たとえばWSi膜またはNiCr膜などの金属抵膜、もしくはGaAsまたはSiなどの半導体層を用いた抵抗素子を用いてもよい。
また前述の各実施の形態では、第1半導体部はベースで実現され、第2半導体部はコレクタで実現され、第3半導体部はエミッタで実現されているが、これに限ることはない。
またたとえば前述の各実施の形態を適宜組合せるようにしてもよい。前述の実施の形態では、ベース引き出し配線14とコレクタ引き出し配線15との間における静電容量、もしくは、ベース引き出し配線14とエミッタとの間における電気抵抗のいずれか一方のみを制御した半導体装置について説明したが、ベース引き出し配線14とコレクタ引き出し配線15との間における静電容量、および、ベース引き出し配線14とエミッタとの間における電気抵抗の両方を制御した半導体装置であっても同様に実施することができる。
10,25,40,55,60,70 半導体装置
11 基板
12,26,41,61,71 トランジスタ
13 エミッタ引き出し配線
14 ベース引き出し配線
15 コレクタ引き出し配線
16 入力用端子
17 出力用端子
18 接地用端子
20 容量素子
43 接地導体面部
56 抵抗素子
11 基板
12,26,41,61,71 トランジスタ
13 エミッタ引き出し配線
14 ベース引き出し配線
15 コレクタ引き出し配線
16 入力用端子
17 出力用端子
18 接地用端子
20 容量素子
43 接地導体面部
56 抵抗素子
Claims (8)
- 第1半導体部、第2半導体部および第3半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。 - 第1半導体部、第2半導体部および第3半導体部を有する複数のトランジスタと、
予め定める電位が与えられる定電位部位と各第3半導体部とを電気的に接続する接続配線と、
各第1半導体部と外部の電子装置とを電気的に接続するための入力配線と、
各第2半導体部と外部の電子装置とを電気的に接続するための出力配線とを含み、
各第3半導体部と定電位部位との間の接続配線の長さが大きくなるにしたがって、
各入力配線と各出力配線との間の静電容量と、各入力配線と各第3半導体部との間の電気抵抗値との両方またはいずれか一方を小さくすることを特徴とする半導体装置。 - 各入力配線と各出力配線との間は、容量素子を介してそれぞれ電気的に接続され、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各容量素子の静電容量を小さくすることを特徴とする請求項1または2に記載の半導体装置。 - 各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との間の静電容量を小さくすることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第2半導体部との接合部の面積を小さくすることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
- 各入力配線には抵抗素子がそれぞれ設けられ、
各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各抵抗素子の電気抵抗値を小さくすることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 - 各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部と第3半導体部との間の電気抵抗値を小さくすることを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
- 各第3半導体部と定電位部位との間のインピーダンスが大きくなるにしたがって、各トランジスタにおける第1半導体部に形成された電極と第3半導体部と間の距離を小さくすることを特徴とする請求項1〜7のいずれか1つに記載の半導体装置。
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