JPH07176538A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
- Publication number
- JPH07176538A JPH07176538A JP32252793A JP32252793A JPH07176538A JP H07176538 A JPH07176538 A JP H07176538A JP 32252793 A JP32252793 A JP 32252793A JP 32252793 A JP32252793 A JP 32252793A JP H07176538 A JPH07176538 A JP H07176538A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- chip
- center
- bipolar transistor
- finger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000017525 heat dissipation Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】マルチフィンガー構造のバイポーラトランジス
タで、チップの中央部のエミッタフィンガーの放熱能力
を上げて消費電力の能力を向上する。また、より低い不
均一のバラスト抵抗を形成し、バラスト抵抗自体で消費
される電力と周波数特性劣化を抑える。 【構成】エミッタフィンガーの面積は等しく、エミッタ
フィンガー形状が中央部に行くほど細長い形状にする。
また、エミッタバラスト抵抗はチップ周辺部では高く、
中央部に行くほど低く形成する。チップの中央部のエミ
ッタフィンガーの放熱能力が上がってデバイスの消費電
力能力が向上する。また、バラスト抵抗値を低くするこ
とができ、バラスト抵抗自体で消費される電力と周波数
特性劣化が抑えられる。
タで、チップの中央部のエミッタフィンガーの放熱能力
を上げて消費電力の能力を向上する。また、より低い不
均一のバラスト抵抗を形成し、バラスト抵抗自体で消費
される電力と周波数特性劣化を抑える。 【構成】エミッタフィンガーの面積は等しく、エミッタ
フィンガー形状が中央部に行くほど細長い形状にする。
また、エミッタバラスト抵抗はチップ周辺部では高く、
中央部に行くほど低く形成する。チップの中央部のエミ
ッタフィンガーの放熱能力が上がってデバイスの消費電
力能力が向上する。また、バラスト抵抗値を低くするこ
とができ、バラスト抵抗自体で消費される電力と周波数
特性劣化が抑えられる。
Description
【０００１】
【産業上の利用分野】本発明はマルチフィンガー構造を
有するバイポーラトランジスタの放熱特性の改良に関す
るものである。
有するバイポーラトランジスタの放熱特性の改良に関す
るものである。
【０００２】
【従来の技術】マルチフィンガー構造のバイポーラトラ
ンジスタでは、動作状態において中央部付近のフィンガ
ーが高温になり、それにより中央部のフィンガーのみ電
流が増加して発熱量が増加、それがまた温度を上げると
いう正帰還が発生する。そのため、正帰還によってチッ
プの中央部のフィンガーで電流集中現象が起き、導入電
力のほとんどが中央部のフィンガーで消費される。従来
の構造（図５）はフィンガーを等形状に作製している。
この構造では、中央部の放熱が悪く、中央部でのピーク
温度が非常に高くなる。そのため、トランジスタの大部
分のフィンガーが正常であっても中央部のフィンガーが
熱暴走し、トランジスタが全体として使用できなく、取
り扱える消費電力が低くなると言う問題点を有してい
た。
ンジスタでは、動作状態において中央部付近のフィンガ
ーが高温になり、それにより中央部のフィンガーのみ電
流が増加して発熱量が増加、それがまた温度を上げると
いう正帰還が発生する。そのため、正帰還によってチッ
プの中央部のフィンガーで電流集中現象が起き、導入電
力のほとんどが中央部のフィンガーで消費される。従来
の構造（図５）はフィンガーを等形状に作製している。
この構造では、中央部の放熱が悪く、中央部でのピーク
温度が非常に高くなる。そのため、トランジスタの大部
分のフィンガーが正常であっても中央部のフィンガーが
熱暴走し、トランジスタが全体として使用できなく、取
り扱える消費電力が低くなると言う問題点を有してい
た。
【０００３】このような熱的不安定を防止するために一
般にエミッタバラスト抵抗を導入する。従来の方法では
各エミッタに等しい値の抵抗を導入しているが、その値
がかなり高く、抵抗自体で消費される電力が大きくな
り、また実質的なエミッタ抵抗を増加させることから、
周波数特性が劣化させるという問題点が発生する。
般にエミッタバラスト抵抗を導入する。従来の方法では
各エミッタに等しい値の抵抗を導入しているが、その値
がかなり高く、抵抗自体で消費される電力が大きくな
り、また実質的なエミッタ抵抗を増加させることから、
周波数特性が劣化させるという問題点が発生する。
【０００４】
【発明が解決しようとする課題】上述したようにマルチ
フィンガー構造のバイポーラトランジスタにおいて消費
電力を大きくするために、チップの中央部のフィンガー
での放熱を良くし、ピーク温度を下げる必要がある。ま
た、エミッタバラスト抵抗を導入してデバイスを熱的に
安定させる時、より低い値の抵抗を形成する必要があ
る。
フィンガー構造のバイポーラトランジスタにおいて消費
電力を大きくするために、チップの中央部のフィンガー
での放熱を良くし、ピーク温度を下げる必要がある。ま
た、エミッタバラスト抵抗を導入してデバイスを熱的に
安定させる時、より低い値の抵抗を形成する必要があ
る。
【０００５】本発明の目的は、上述したような従来の問
題点を解決し、より良い放熱特性を有するバイポーラト
ランジスタを提供するものである。
題点を解決し、より良い放熱特性を有するバイポーラト
ランジスタを提供するものである。
【０００６】
【課題を解決するための手段】本発明のマルチフィンガ
ー構造のバイポーラトランジスタは、個々のエミッタフ
ィンガーの面積は等しく、エミッタフィンガー形状が中
央部に行くほど細長い形状にすることを特徴とするもの
である。また、このバイポーラトランジスタにおいて、
エミッタバラスト抵抗を設ける場合その抵抗値はチップ
周辺部では高く、中央部に行くほど低く形成することを
特徴とするものである。
ー構造のバイポーラトランジスタは、個々のエミッタフ
ィンガーの面積は等しく、エミッタフィンガー形状が中
央部に行くほど細長い形状にすることを特徴とするもの
である。また、このバイポーラトランジスタにおいて、
エミッタバラスト抵抗を設ける場合その抵抗値はチップ
周辺部では高く、中央部に行くほど低く形成することを
特徴とするものである。
【０００７】
【作用】本発明の構造によると、チップの中央部のフィ
ンガーの周辺長が長くなるので、放熱能力が増加し、接
合のピーク温度の上昇が抑えられ、トランジスタの消費
電力をより高くすることが可能である。また、本発明の
構造のトランジスタではバラスト抵抗値をより低くする
ことができ、バラスト抵抗自体で消費される電力と周波
数特性劣化を抑えることができる。
ンガーの周辺長が長くなるので、放熱能力が増加し、接
合のピーク温度の上昇が抑えられ、トランジスタの消費
電力をより高くすることが可能である。また、本発明の
構造のトランジスタではバラスト抵抗値をより低くする
ことができ、バラスト抵抗自体で消費される電力と周波
数特性劣化を抑えることができる。
【０００８】
【実施例】図１は、本発明の一実施例を示すｎｐｎ型マ
ルチフィンガーバイポーラトランジスタの平面図であ
る。図において、１２はエミッタ電極、１３はエミッタ
パッド、１４，１５，１６はエミッタ領域、２１はベー
ス電極、２２はベースパッド、３１はコレクタ電極、そ
して３２はコレクタパッドである。チップの周辺部のエ
ミッタフィンガー１４の長さと幅をｌと３ｗとすれば、
エミッタフィンガー１４の面積と周辺長はそれぞれｌ×
３ｗと２（ｌ＋３ｗ）、１５の面積と周辺長はそれぞれ
１．５ｌ×２ｗと２（１．５ｌ＋２ｗ）中央部のエミッ
タフィンガー１６の面積と周辺長はそれぞれ３ｌ×ｗと
２（３ｌ＋ｗ）であり、各エミッタフィンガーの面積は
同じであるが、チップ周辺部から中央部に行くほどエミ
ッタフィンガーの周辺長が長く、その形状が細長くな
る。
ルチフィンガーバイポーラトランジスタの平面図であ
る。図において、１２はエミッタ電極、１３はエミッタ
パッド、１４，１５，１６はエミッタ領域、２１はベー
ス電極、２２はベースパッド、３１はコレクタ電極、そ
して３２はコレクタパッドである。チップの周辺部のエ
ミッタフィンガー１４の長さと幅をｌと３ｗとすれば、
エミッタフィンガー１４の面積と周辺長はそれぞれｌ×
３ｗと２（ｌ＋３ｗ）、１５の面積と周辺長はそれぞれ
１．５ｌ×２ｗと２（１．５ｌ＋２ｗ）中央部のエミッ
タフィンガー１６の面積と周辺長はそれぞれ３ｌ×ｗと
２（３ｌ＋ｗ）であり、各エミッタフィンガーの面積は
同じであるが、チップ周辺部から中央部に行くほどエミ
ッタフィンガーの周辺長が長く、その形状が細長くな
る。
【０００９】図２は、図１のトランジスタ構造にエミッ
タバラスト抵抗を形成させた時の平面図である。各エミ
ッタコンタクト抵抗率は１．５×１０-6Ωｃｍ2 であ
り、各エミッタコンタクト抵抗値は５Ωである。図での
４１，４２，４３はバラスト抵抗体であり、その値は各
々２０，１６，７Ωと設計し、チップ周辺部では高く、
中央部では低くなる。
タバラスト抵抗を形成させた時の平面図である。各エミ
ッタコンタクト抵抗率は１．５×１０-6Ωｃｍ2 であ
り、各エミッタコンタクト抵抗値は５Ωである。図での
４１，４２，４３はバラスト抵抗体であり、その値は各
々２０，１６，７Ωと設計し、チップ周辺部では高く、
中央部では低くなる。
【００１０】図１の実施例によるマルチフィンガーバイ
ポーラトランジスタの接合ピーク温度を計算した結果を
図３に示す。実線は図１の実施例の結果であり、破線は
従来構造の図５での結果である。図３から明らかなよう
に、一定の接合温度で取り扱える消費電力は本発明の構
造で相当に増加している。
ポーラトランジスタの接合ピーク温度を計算した結果を
図３に示す。実線は図１の実施例の結果であり、破線は
従来構造の図５での結果である。図３から明らかなよう
に、一定の接合温度で取り扱える消費電力は本発明の構
造で相当に増加している。
【００１１】図４は、図２実施例の構造でのＸ−Ｘ線上
での接合温度分布を示す図である。実線は図２の実施例
の接合温度分布を示し、破線は図５の従来構造の個々の
エミッタフィンガー１１に２５Ωのバラスト抵抗を均一
に形成したトランジスタでの温度分布を示し、両方とも
同じ消費電力の場合である。この時、２５Ωのエミッタ
バラスト抵抗は従来構造において熱安定化に必要な最小
抵抗値である。また、各エミッタコンタクト抵抗率は両
方とも同じであると仮定した。図４から明らかなよう
に、本発明の構造では従来構造より低い不均一のバラス
ト抵抗の導入によっても熱的な安定化が実現できる。さ
らに、接合ピーク温度は本発明の構造でより低くなり、
取り扱える消費電力を向上させることができる。
での接合温度分布を示す図である。実線は図２の実施例
の接合温度分布を示し、破線は図５の従来構造の個々の
エミッタフィンガー１１に２５Ωのバラスト抵抗を均一
に形成したトランジスタでの温度分布を示し、両方とも
同じ消費電力の場合である。この時、２５Ωのエミッタ
バラスト抵抗は従来構造において熱安定化に必要な最小
抵抗値である。また、各エミッタコンタクト抵抗率は両
方とも同じであると仮定した。図４から明らかなよう
に、本発明の構造では従来構造より低い不均一のバラス
ト抵抗の導入によっても熱的な安定化が実現できる。さ
らに、接合ピーク温度は本発明の構造でより低くなり、
取り扱える消費電力を向上させることができる。
【００１２】
【発明の効果】以上説明したように、本発明のバイポー
ラトランジスタによれば、チップの中央部のフィンガー
の周辺長が長くなるので、放熱能力が増加し、ピーク温
度の上昇が抑えられる。その結果、トランジスタの消費
電力がより高い状態で使用可能となる。また、本発明の
構造のトランジスタではバラスト抵抗の値を低くするこ
とができ、バラスト抵抗自体で消費される電力と周波数
特性劣化を抑えることができる。
ラトランジスタによれば、チップの中央部のフィンガー
の周辺長が長くなるので、放熱能力が増加し、ピーク温
度の上昇が抑えられる。その結果、トランジスタの消費
電力がより高い状態で使用可能となる。また、本発明の
構造のトランジスタではバラスト抵抗の値を低くするこ
とができ、バラスト抵抗自体で消費される電力と周波数
特性劣化を抑えることができる。
【００１３】なお、バイポーラトランジスタはＳｉバイ
ポーラトランジスタ、ＧａＡｓ系、Ｉｎ系ヘテロ接合バ
イポーラトランジスタ、ＢｉＣＭＯＳ．ＢｉＮＭＯＳ等
種々のものを使うことができる。
ポーラトランジスタ、ＧａＡｓ系、Ｉｎ系ヘテロ接合バ
イポーラトランジスタ、ＢｉＣＭＯＳ．ＢｉＮＭＯＳ等
種々のものを使うことができる。
【図１】本発明のマルチフィンガーバイポーラトランジ
スタ構造を表した図である。
スタ構造を表した図である。
【図２】本発明のマルチフィンガーバイポーラトランジ
スタにエミッタバラスト抵抗を形成させた構造を表した
図である。
スタにエミッタバラスト抵抗を形成させた構造を表した
図である。
【図３】本発明の実施例と、従来構造の実施例における
接合のピーク温度の消費電力密度に対する依存性を表す
図である。
接合のピーク温度の消費電力密度に対する依存性を表す
図である。
【図４】エミッタバラスト抵抗付きの構造における、本
発明の実施例と従来構造の実施例の接合温度分布を表す
図である。
発明の実施例と従来構造の実施例の接合温度分布を表す
図である。
【図５】従来のマルチフィンガーバイポーラトランジス
タ構造を表した図である。
タ構造を表した図である。
１１，１４，１５，１６ エミッタフィンガー １２ エミッタ電極 １３ エミッタボンディングパッド ２１ ベース電極 ２２ ベースボンディングパッド ３１ コレクタ電極 ３２ コレクタボンディングパッド ４１，４２，４３ エミッタバラスト抵抗体
Claims (2)
- 【請求項１】 マルチフィンガー構造のバイポーラトラ
ンジスタにおいて、個々のエミッタフィンガーの面積は
等しく、エミッタフィンガー形状が中央部に行くほど細
長い形状にすることを特徴とするバイポーラトランジス
タ。 - 【請求項２】 エミッタバラスト抵抗は抵抗値がチップ
周辺部では高く、中央部に行くほど低く形成することを
特徴とする請求項１に記載のバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322527A JP2590718B2 (ja) | 1993-12-21 | 1993-12-21 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322527A JP2590718B2 (ja) | 1993-12-21 | 1993-12-21 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176538A true JPH07176538A (ja) | 1995-07-14 |
| JP2590718B2 JP2590718B2 (ja) | 1997-03-12 |
Family
ID=18144667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322527A Expired - Fee Related JP2590718B2 (ja) | 1993-12-21 | 1993-12-21 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019503A (ja) * | 2004-07-01 | 2006-01-19 | Sharp Corp | 半導体装置 |
| JPWO2005096365A1 (ja) * | 2004-03-30 | 2008-02-21 | 日本電気株式会社 | 半導体装置 |
| WO2022202003A1 (ja) * | 2021-03-26 | 2022-09-29 | 株式会社村田製作所 | 半導体装置及び半導体モジュール |
-
1993
- 1993-12-21 JP JP5322527A patent/JP2590718B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005096365A1 (ja) * | 2004-03-30 | 2008-02-21 | 日本電気株式会社 | 半導体装置 |
| JP2006019503A (ja) * | 2004-07-01 | 2006-01-19 | Sharp Corp | 半導体装置 |
| WO2022202003A1 (ja) * | 2021-03-26 | 2022-09-29 | 株式会社村田製作所 | 半導体装置及び半導体モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590718B2 (ja) | 1997-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5378922A (en) | HBT with semiconductor ballasting | |
| JPH06342803A (ja) | トランジスタ | |
| JPH08279561A (ja) | バイポーラトランジスタ並びに該バイポーラトランジスタを用いた増幅器および集積回路 | |
| US4315271A (en) | Power transistor and method of manufacturing same | |
| JPS6362905B2 (ja) | ||
| US6803643B2 (en) | Compact non-linear HBT array | |
| JPH10508721A (ja) | 高周波パワートランジスタ用安定モニタリング | |
| JP2590718B2 (ja) | バイポーラトランジスタ | |
| JP2958213B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| CN110600544A (zh) | 高性能、宽安全工作区、高可靠性晶体管 | |
| JPS6224669A (ja) | バイポ−ラパワ−トランジスタ | |
| JPH049378B2 (ja) | ||
| US5073811A (en) | Integratable power transistor with optimization of direct secondary breakdown phenomena | |
| US20060244012A1 (en) | Heterojunction bipolar transistor power device with efficient heat sinks | |
| EP0950265B1 (en) | Uniform ballast resistance for a thermally balanced radio frequency power transistor | |
| JPH0897230A (ja) | バイポーラトランジスタ | |
| JPS589369A (ja) | トランジスタ | |
| JPS5827540Y2 (ja) | 電力増幅器 | |
| KR100818418B1 (ko) | 이종접합 바이폴라 트랜지스터 | |
| JP3316471B2 (ja) | バラスト抵抗及びヘテロ接合バイポーラトランジスタ | |
| US6529063B1 (en) | Thermally stable cascode | |
| JP3964985B2 (ja) | 電力制御用半導体集積回路 | |
| JPS643348B2 (ja) | ||
| WO1982001103A1 (en) | Emitter design for improved rbsoa and switching of power transistors | |
| JPH01202854A (ja) | 半導体集積装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961022 |
|
| LAPS | Cancellation because of no payment of annual fees |