JPS6362905B2 - - Google Patents
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- JPS6362905B2 JPS6362905B2 JP53018484A JP1848478A JPS6362905B2 JP S6362905 B2 JPS6362905 B2 JP S6362905B2 JP 53018484 A JP53018484 A JP 53018484A JP 1848478 A JP1848478 A JP 1848478A JP S6362905 B2 JPS6362905 B2 JP S6362905B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
-
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- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】
本発明はゲート信号によりオン（導通）および
オフ（非導通）の二つの状態を制御できるゲート
ターンオフサイリスタに関する。
オフ（非導通）の二つの状態を制御できるゲート
ターンオフサイリスタに関する。
一般に負荷電流を制御信号に応じてオンおよび
オフすることができる半導体開閉装置として、ト
ランジスタ（以下TRSと略記する）やゲートタ
ーンオフサイリスタ（以下GTOと略記する）な
どが知られている。これらの半導体開閉装置はそ
れぞれ一長一短を有するが、耐圧600V以上、負
荷電流30A以上の大電力を制御するためには過負
荷電流耐量の大きいGTOの方が適している。
オフすることができる半導体開閉装置として、ト
ランジスタ（以下TRSと略記する）やゲートタ
ーンオフサイリスタ（以下GTOと略記する）な
どが知られている。これらの半導体開閉装置はそ
れぞれ一長一短を有するが、耐圧600V以上、負
荷電流30A以上の大電力を制御するためには過負
荷電流耐量の大きいGTOの方が適している。
GTOは導電型が隣接相互で異なる４個の半導
体層、両端の半導体層にそれぞれ低抵抗接触され
た１対の主電極、一方の端部半導体層に隣接する
一方の内部半導体層に低抵抗接触された制御電極
からなるGTOユニツトを半導体基板に１個以上
複合した構成となつており、市販されているほと
んどのGTOではターンオフゲインβOFFを大きく
したり、ターンオフタイムを短くするため、半導
体基板に金などのライフタイムキラーをドープし
たり、電子線を照射するなどしてキヤリアライフ
タイムを短くするのが普通である。
体層、両端の半導体層にそれぞれ低抵抗接触され
た１対の主電極、一方の端部半導体層に隣接する
一方の内部半導体層に低抵抗接触された制御電極
からなるGTOユニツトを半導体基板に１個以上
複合した構成となつており、市販されているほと
んどのGTOではターンオフゲインβOFFを大きく
したり、ターンオフタイムを短くするため、半導
体基板に金などのライフタイムキラーをドープし
たり、電子線を照射するなどしてキヤリアライフ
タイムを短くするのが普通である。
キヤリアライフタイムが短くなると、順方向電
圧降下FVDが高くなる、漏れ電流IRが多い、高
温でのターンオフ性能が低下するなどといつた特
性上の問題を生ずる。さらに、金拡散は半導体結
晶の欠陥、歪などに強く影響されるため、半導体
基板に均一に金を拡散することが難しく、歩留り
が低下したり、大容量化が困難であつた。
圧降下FVDが高くなる、漏れ電流IRが多い、高
温でのターンオフ性能が低下するなどといつた特
性上の問題を生ずる。さらに、金拡散は半導体結
晶の欠陥、歪などに強く影響されるため、半導体
基板に均一に金を拡散することが難しく、歩留り
が低下したり、大容量化が困難であつた。
本発明の目的は、良好なターンオフ性能を有
し、かつ再現性の良いゲートターンオフサイリス
タを提供するにある。
し、かつ再現性の良いゲートターンオフサイリス
タを提供するにある。
サイリスタの制御信号に応じて非導通状態を導
通状態にする動作を良好に行なわせることについ
ては、特公昭39−16024号公報に示されている。
一方、本発明は、制御信号に応じて非導通状態を
導通状態にすることに加えて、動作導通状態を非
導通状態にする動作を良好に行なえるゲートター
ンオフサイリスタを提案している。
通状態にする動作を良好に行なわせることについ
ては、特公昭39−16024号公報に示されている。
一方、本発明は、制御信号に応じて非導通状態を
導通状態にすることに加えて、動作導通状態を非
導通状態にする動作を良好に行なえるゲートター
ンオフサイリスタを提案している。
本発明ゲートターンオフサイリスタの特徴は、
一対の主表面を有する半導体基体は、導電型が隣
接相互で異なる中央の二つのベース層と両側の二
つのエミツタ層によりpnpn接合構造を有してお
り、半導体基体の一方の主表面には、一方のエミ
ツタ層とこの層に隣接する一方のベース層が露出
し、他方の主表面には、上記一方のエミツタ層に
対応する領域に他方のエミツタ層と、他方のベー
ス層と同じ導電型の高不純物濃度領域が露出し、
上記他方のベース層のキヤリアライフタイムが10
〔μs〕以上であり、上記一方のエミツタ層の周辺
部に対向する位置の上記他方の主表面上に上記他
方のエミツタ層が露出しており、上記他方のエミ
ツタ層の上記一方の主表面側は上記他方のベース
層に隣接しており、上記高不純物濃度領域の上記
一方の主表面側は上記他方のベース層に隣接して
おり、上記一方の主表面上に露出した上記一方の
エミツタ層にカソード電極が形成され、上記一方
の主表面上に露出した上記一方のベース層にゲー
ト電極が形成され、上記他方の主表面上にアノー
ド電極が形成されていることにある。
一対の主表面を有する半導体基体は、導電型が隣
接相互で異なる中央の二つのベース層と両側の二
つのエミツタ層によりpnpn接合構造を有してお
り、半導体基体の一方の主表面には、一方のエミ
ツタ層とこの層に隣接する一方のベース層が露出
し、他方の主表面には、上記一方のエミツタ層に
対応する領域に他方のエミツタ層と、他方のベー
ス層と同じ導電型の高不純物濃度領域が露出し、
上記他方のベース層のキヤリアライフタイムが10
〔μs〕以上であり、上記一方のエミツタ層の周辺
部に対向する位置の上記他方の主表面上に上記他
方のエミツタ層が露出しており、上記他方のエミ
ツタ層の上記一方の主表面側は上記他方のベース
層に隣接しており、上記高不純物濃度領域の上記
一方の主表面側は上記他方のベース層に隣接して
おり、上記一方の主表面上に露出した上記一方の
エミツタ層にカソード電極が形成され、上記一方
の主表面上に露出した上記一方のベース層にゲー
ト電極が形成され、上記他方の主表面上にアノー
ド電極が形成されていることにある。
以下、本発明を図面と共に説明する。
第１図は本発明に係るGTOユニツトの基本的
構造を示している。半導体基板１は隣接相互にお
いて導電型が異なる４個の半導体層、すなわち、
PE層２、nB層３、PB層４およびnE層５を有してい
る。両端の半導体層、すなわち、PE層２とnE層５
にはそれぞれ１対の主電極すなわち、アノード電
極６、カソード電極７が低抵抗接触され、一方の
内部半導体層、すなわち、PB層４に制御電極、
すなわちゲート電極８が低抵抗接触されている。
制御電極、すなわちゲート電極８を有しない他方
の内部半導体層、すなわちnB層３は、アノード電
極６に低抵抗接触し、隣接する端部半導体層、す
なわちPE層２を短絡している。
構造を示している。半導体基板１は隣接相互にお
いて導電型が異なる４個の半導体層、すなわち、
PE層２、nB層３、PB層４およびnE層５を有してい
る。両端の半導体層、すなわち、PE層２とnE層５
にはそれぞれ１対の主電極すなわち、アノード電
極６、カソード電極７が低抵抗接触され、一方の
内部半導体層、すなわち、PB層４に制御電極、
すなわちゲート電極８が低抵抗接触されている。
制御電極、すなわちゲート電極８を有しない他方
の内部半導体層、すなわちnB層３は、アノード電
極６に低抵抗接触し、隣接する端部半導体層、す
なわちPE層２を短絡している。
半導体基板１はキヤリアライフタイムを低下さ
せる手段は施されていない。
せる手段は施されていない。
第１図に示すGTOユニツトは第２図に示す等
価モデルのように表わされる。
価モデルのように表わされる。
T1はPE層２、nB層３およびPB層４から構成さ
れる第１のトランジスタであり、T2はnB層３、
PB層４およびnE層５から構成される第２のトラン
ジスタである。RSはアノード電極６によつてPE
層２を短絡していることによるnB層３における短
絡抵抗である。
れる第１のトランジスタであり、T2はnB層３、
PB層４およびnE層５から構成される第２のトラン
ジスタである。RSはアノード電極６によつてPE
層２を短絡していることによるnB層３における短
絡抵抗である。
この等価モデルより、各トランジスタT1，T2
のスイツチング動作を後述する電荷制御方程式は
下記の両式で表わされる。
のスイツチング動作を後述する電荷制御方程式は
下記の両式で表わされる。
dQB1／dt＋QB1／τB1＝IC2−IS …(1)
dQB2／dt＋QB2／τB2＝IC1−IG …(2)
但し、QB1…nB層のキヤリア数
QB2…PB層のキヤリア数
τB1…nB層のキヤリアライフタイム
τB2…PB層のキヤリアライフタイム
IS…短絡抵抗RSを流れる電流
IG…ゲート電流
IC1…T1のコレクタ電流
IC2…T2のコレクタ電流
本発明者の研究によれば、アノード電極６にて
PE層２を短絡すると、トランジスタT1における
電流増幅率が低下するだけでなく、nB層３に蓄積
されたキヤリアをアノード電極６へ引き抜く効果
があることを確認した。nB層３におけるキヤリア
の引抜効果が高い程、ターンオフ性能は高いと云
える。そこで、上記第１式について考察を進めて
いく。第１式は下式のように変形される。
PE層２を短絡すると、トランジスタT1における
電流増幅率が低下するだけでなく、nB層３に蓄積
されたキヤリアをアノード電極６へ引き抜く効果
があることを確認した。nB層３におけるキヤリア
の引抜効果が高い程、ターンオフ性能は高いと云
える。そこで、上記第１式について考察を進めて
いく。第１式は下式のように変形される。
dQB1／dt＝IC2−（QB1／τB1＋IS） …(3)
第３式の右辺の第２項を注目すると、ISは
QB1／τB1と同一符号で共にキヤリア数QB1を減少
させる方向に作用する。つまり、この第２項が大
きい程、キヤリア数QB1は早く減少し、ターンオ
フ性能は向上していると判断できる。
QB1／τB1と同一符号で共にキヤリア数QB1を減少
させる方向に作用する。つまり、この第２項が大
きい程、キヤリア数QB1は早く減少し、ターンオ
フ性能は向上していると判断できる。
そこで、上記第２項が示す電荷減衰率について
さらに考察を進めることにする。
さらに考察を進めることにする。
ISは、熱平衡状態、すなわちオフ時におけるPE
層２とnB層３が形成しているpn接合の電位障壁
V10、このpn接合のバイアス電圧（順バイアスを
正とする）V1および短絡抵抗RSにより下式のよ
うに表わされる。
層２とnB層３が形成しているpn接合の電位障壁
V10、このpn接合のバイアス電圧（順バイアスを
正とする）V1および短絡抵抗RSにより下式のよ
うに表わされる。
IS＝V10−V1／RS …(4)
短絡抵抗RSはnB層３の不純物濃度Ｎ、厚さＷ
およびPE層２、nE層５のパターンなどで決まる熱
平衡状態での値RSOがnB層３に蓄積されるキヤリ
ア数QB1によつて変調されたもので下式のように
表わされる。
およびPE層２、nE層５のパターンなどで決まる熱
平衡状態での値RSOがnB層３に蓄積されるキヤリ
ア数QB1によつて変調されたもので下式のように
表わされる。
RS＝RSOQO／QO＋QB1 …(5)
但し、QO＝qWN・ｂ／１＋ｂ
ｄ：キヤリアの素電荷
ｂ＝μo／μp （60.7.加入）
μo：電子の移動度（60.7.加入）
μp：正孔の移動度（60.7.加入）
上記第３式は第４式、第５式を用いると、次式
のように表わされる。
のように表わされる。
dQB1／dt＝IC2−（QB1／τB1＋V10−V1／RSO・Ｑ＋
QB1／QO）…(6) 一方、金などのキヤリアライフタイムを短くさ
せる手段があり、nB層におけるキヤリアのライフ
タイムが短く、PE層がアノード電極によつて短
絡されていない従来のGTOでは短絡電流ISは流
れないから、このようなGTOでは、PE層、nB層
およびPB層で構成されるトランジスタの電荷制
御方程式は下式で表わされる。
QB1／QO）…(6) 一方、金などのキヤリアライフタイムを短くさ
せる手段があり、nB層におけるキヤリアのライフ
タイムが短く、PE層がアノード電極によつて短
絡されていない従来のGTOでは短絡電流ISは流
れないから、このようなGTOでは、PE層、nB層
およびPB層で構成されるトランジスタの電荷制
御方程式は下式で表わされる。
dQB1／dt＋QB1／τB1＝IC2 …(7)
dQB1／dt＝IC2−QB1／τB1 …(8)
市販されている従来のGTOはキヤリアライフ
タイムを短くさせる手段を持つことに基づく問題
点を除外してみれば、一応、所望のターンオフ性
能を備えたものであると云える。
タイムを短くさせる手段を持つことに基づく問題
点を除外してみれば、一応、所望のターンオフ性
能を備えたものであると云える。
そこで、第６式における右辺の第２項を第８式
の右辺の第２項と等しくすることができるなら、
すなわち、電荷減衰率が等しいなら、本発明にな
るGTOもまた、所望のターンオフ性能を備えた
ものであると云える。
の右辺の第２項と等しくすることができるなら、
すなわち、電荷減衰率が等しいなら、本発明にな
るGTOもまた、所望のターンオフ性能を備えた
ものであると云える。
従つて、以下第６式の右辺第２項において、非
導通時（熱平衡状態）における短絡抵抗RSOにつ
いて検討を進めていく。
導通時（熱平衡状態）における短絡抵抗RSOにつ
いて検討を進めていく。
第１図や第６式から理解されるように、この短
絡抵抗RSOが小さすぎると、主電流の大部分が短
絡電流となつて第１のトランジスタT1が動作せ
ず、GTOがオン状態を自己保持できなくなるの
で、短絡抵抗RSOには、GTOとして動作させるた
めの最小値が存在することが理解されよう。
絡抵抗RSOが小さすぎると、主電流の大部分が短
絡電流となつて第１のトランジスタT1が動作せ
ず、GTOがオン状態を自己保持できなくなるの
で、短絡抵抗RSOには、GTOとして動作させるた
めの最小値が存在することが理解されよう。
一方、短絡抵抗RSOが大きすぎると、第６式に
おける右辺の第２項は小さくなりすぎる。つま
り、nB層３におけるキヤリアがなかなか消滅せず
第１のトランジスタT1が動作し続ける。この結
果、GTOをターンオフすることが不可能となる
ので、GTOとして動作させるための最大値が存
在することも理解されよう。
おける右辺の第２項は小さくなりすぎる。つま
り、nB層３におけるキヤリアがなかなか消滅せず
第１のトランジスタT1が動作し続ける。この結
果、GTOをターンオフすることが不可能となる
ので、GTOとして動作させるための最大値が存
在することも理解されよう。
つまり、nB層３におけるキヤリアを適正に消滅
させるための短絡抵抗RSOの適正値が存在すると
云える。
させるための短絡抵抗RSOの適正値が存在すると
云える。
短絡抵抗RSOは熱平衡状態におけるnB層３の抵
抗である。測定によつて短絡抵抗RSOを求めよう
とする場合は次のようにすれば得られる。すなわ
ち、第３図の実線は第１図のnB層３を示してい
る。ここでアノード電極６が低抵抗接触している
部分とnE層５をnB層３に垂直投影した部分のそれ
ぞれに電極を設ける。この電極を６ａ，７ａとし
て示している。両電極６ａ，７ａ間に一定電圧を
印加し、この時に流れる電流で、上記印加電圧を
除した時に得られる抵抗が短絡抵抗RSOである。
抗である。測定によつて短絡抵抗RSOを求めよう
とする場合は次のようにすれば得られる。すなわ
ち、第３図の実線は第１図のnB層３を示してい
る。ここでアノード電極６が低抵抗接触している
部分とnE層５をnB層３に垂直投影した部分のそれ
ぞれに電極を設ける。この電極を６ａ，７ａとし
て示している。両電極６ａ，７ａ間に一定電圧を
印加し、この時に流れる電流で、上記印加電圧を
除した時に得られる抵抗が短絡抵抗RSOである。
また、短絡抵抗RSOを計算で求めようとすると
きには、第３図の電極６ａに１〔Ｖ〕、電極７ａに
０〔Ｖ〕の電位を加え、下記のポアソン方程式か
ら、nB層３の電位Ψを求める。
きには、第３図の電極６ａに１〔Ｖ〕、電極７ａに
０〔Ｖ〕の電位を加え、下記のポアソン方程式か
ら、nB層３の電位Ψを求める。
∂2Ψ／∂X2＋∂2Ψ／∂Y2＝０ …(9)
ここで、Ｘは電極６ａ，７ａと平行な方向の位
置、Ｙは電極６ａ，７ａの対向方向の位置であ
る。さらに、境界条件を詳しく説明すると、境界
と平行な成分をｔ、垂直な成分をｎで表わした
時、 ∂Ψ／∂t≠０、∂Ψ／∂n＝０ である。すなわち、nB層３の周囲は電極６ａ，７
ａの部分を除いて絶縁物で覆われており、その境
界では電流が外方に流れない。
置、Ｙは電極６ａ，７ａの対向方向の位置であ
る。さらに、境界条件を詳しく説明すると、境界
と平行な成分をｔ、垂直な成分をｎで表わした
時、 ∂Ψ／∂t≠０、∂Ψ／∂n＝０ である。すなわち、nB層３の周囲は電極６ａ，７
ａの部分を除いて絶縁物で覆われており、その境
界では電流が外方に流れない。
nB層３の比抵抗ρoは予め決つているので、電位
Ψを比抵抗ρoで割ると単位面積当りの電流ｉが求
まる。そこで、次に、nB層３全体を流れる電流Ｉ
をΣiにより求め、両電極６ａ，７ａ間の電圧１
〔Ｖ〕を上記全電流Ｉで除して得られる抵抗が短
絡抵抗RSOとなる。
Ψを比抵抗ρoで割ると単位面積当りの電流ｉが求
まる。そこで、次に、nB層３全体を流れる電流Ｉ
をΣiにより求め、両電極６ａ，７ａ間の電圧１
〔Ｖ〕を上記全電流Ｉで除して得られる抵抗が短
絡抵抗RSOとなる。
つまり、nB層３の単位面積当りの電流ｉの分布
はPE層２とnE層５の配置関係、すなわち、パター
ンによつて変化することになる。nB層３を流れる
電流は電極６ａ，７ａをほぼ垂直に流れる。nB層
３の比抵抗ρo、厚さＷの積ρoＷは両電極６ａ，７
ａ間の対向方向に沿つた垂直方向の抵抗に比例す
る量であり、またρo／Ｗは通常シート抵抗と呼ば
れているもので、両電極６ａ，７ａと平行な方向
の抵抗に比例する量である。実際には、流れる電
流は70〜80％の比率で上記ρo・Ｗの値によつて決
定される。
はPE層２とnE層５の配置関係、すなわち、パター
ンによつて変化することになる。nB層３を流れる
電流は電極６ａ，７ａをほぼ垂直に流れる。nB層
３の比抵抗ρo、厚さＷの積ρoＷは両電極６ａ，７
ａ間の対向方向に沿つた垂直方向の抵抗に比例す
る量であり、またρo／Ｗは通常シート抵抗と呼ば
れているもので、両電極６ａ，７ａと平行な方向
の抵抗に比例する量である。実際には、流れる電
流は70〜80％の比率で上記ρo・Ｗの値によつて決
定される。
そこで、短絡抵抗RSOをρo・Ｗに比例する量と
みなし、また、電流の分布はPE層２とnE層５のパ
ターンによつて決つているので、その比例定数と
してエミツタの形状に基づく因子ｋ（以下、エミ
ツタ形状因子と呼ぶ）を用いて下式で表わすこと
ができる。
みなし、また、電流の分布はPE層２とnE層５のパ
ターンによつて決つているので、その比例定数と
してエミツタの形状に基づく因子ｋ（以下、エミ
ツタ形状因子と呼ぶ）を用いて下式で表わすこと
ができる。
尚、エミツタ形状因子ｋは短絡抵抗RSOの次元
が〔Ω・cm2〕であるので無次元定数である。
が〔Ω・cm2〕であるので無次元定数である。
RSO＝kρoＷ …(10)
第４図は、nB層３のキヤリアライフタイムτB1
をパラメータとしたエミツタ形状因子ｋとストレ
ージタイム（Storage time）tSの関係を示す特性
曲線を示している。
をパラメータとしたエミツタ形状因子ｋとストレ
ージタイム（Storage time）tSの関係を示す特性
曲線を示している。
ストレージタイムtSはGTOにターンオフ信号
を印加してからnB層３とPB層４が形成するpn接
合が飽和を脱するまで、つまり、アノード電流が
減少し始めるまでの時間を表わしている。第４図
は、以下のようにして求まる。
を印加してからnB層３とPB層４が形成するpn接
合が飽和を脱するまで、つまり、アノード電流が
減少し始めるまでの時間を表わしている。第４図
は、以下のようにして求まる。
第１式および第２式は、境界条件として、時刻
ｔ＝０におけるQB1、QB2が与えられる初期値問
題であり、Ic1、Ic2、ISおよびIGのベース電荷への
依存性を考慮して、Backward Eular法および
Newton法を用いて数値計算によつて、解くこと
が出来る。
ｔ＝０におけるQB1、QB2が与えられる初期値問
題であり、Ic1、Ic2、ISおよびIGのベース電荷への
依存性を考慮して、Backward Eular法および
Newton法を用いて数値計算によつて、解くこと
が出来る。
一例として、短絡抵抗RSOが0.4Ωのときのアノ
ード電流IA（＝Ic1＋Ic2）、ｎベース電荷QB1、Ｐベ
ース電荷QB2の時間変化を求めたものを第８図に
示す。この時、デバイスパラメータは以下のとお
りであり、ｎベース層のキヤリアライフタイム
τB1は20〔μs〕、Ｐベース層のキヤリアライフタイ
ムτB2は２〔μs〕、ｎベースの厚さWB1は120〔μm〕、
Ｐベースの厚さWB2は30〔μm〕、ｎベース抵抗率
ρoは30〔Ωｍ〕。また回路条件として、オフゲート
電流の立上りdIG／dtは10〔Ａ／μs〕、定常オフゲ
ート電流IGQは20〔Ａ〕、定常オン電流IAOは、100
〔Ａ〕を与えた。
ード電流IA（＝Ic1＋Ic2）、ｎベース電荷QB1、Ｐベ
ース電荷QB2の時間変化を求めたものを第８図に
示す。この時、デバイスパラメータは以下のとお
りであり、ｎベース層のキヤリアライフタイム
τB1は20〔μs〕、Ｐベース層のキヤリアライフタイ
ムτB2は２〔μs〕、ｎベースの厚さWB1は120〔μm〕、
Ｐベースの厚さWB2は30〔μm〕、ｎベース抵抗率
ρoは30〔Ωｍ〕。また回路条件として、オフゲート
電流の立上りdIG／dtは10〔Ａ／μs〕、定常オフゲ
ート電流IGQは20〔Ａ〕、定常オン電流IAOは、100
〔Ａ〕を与えた。
第８図から理解できるように、アノード電流
が、最大値から10％減少する時間すなわちストレ
ージタイムtsは1.2〔μs〕となる。
が、最大値から10％減少する時間すなわちストレ
ージタイムtsは1.2〔μs〕となる。
したがつて、所定の短絡抵抗値RSO（これは、エ
ミツタ形状因子ｋといつてもよい：第10式を参
照）、ｎベース層のキヤリアライフタイムτB1に対
して、ストレージタイムtSが求まる。
ミツタ形状因子ｋといつてもよい：第10式を参
照）、ｎベース層のキヤリアライフタイムτB1に対
して、ストレージタイムtSが求まる。
さらにｎベース層のキヤリアライフタイムτB1
と短絡抵抗RSO（又はエミツタ形状因子ｋ）を種々
の値に変化させ、それぞれの値に対するストレー
ジタイムtSを求め、エミツタ形状因子ｋとストレ
ージタイムtSの関係をｎベース層のキヤリアライ
フタイムτB1をパラメータとしてグラフ化したも
のが第４図である。第４図ではτB1＝40、20、10、
５〔μs〕としている。
と短絡抵抗RSO（又はエミツタ形状因子ｋ）を種々
の値に変化させ、それぞれの値に対するストレー
ジタイムtSを求め、エミツタ形状因子ｋとストレ
ージタイムtSの関係をｎベース層のキヤリアライ
フタイムτB1をパラメータとしてグラフ化したも
のが第４図である。第４図ではτB1＝40、20、10、
５〔μs〕としている。
第４図においてストレージタイムtSが零より小
さいと云うことはGTOがオン状態を自己保持し
得ないことを意味し、逆に、ストレージタイムtS
が大きいと云うことはターンオフが容易でないこ
とを意味しているので、ストレージタイムtSは適
正な範囲にあることが必要で、そのためにはエミ
ツタ形状因子ｋがある最小値knioから最大値knax
の範囲にないと良好なターンオフ特性を示さない
ことが理解される。
さいと云うことはGTOがオン状態を自己保持し
得ないことを意味し、逆に、ストレージタイムtS
が大きいと云うことはターンオフが容易でないこ
とを意味しているので、ストレージタイムtSは適
正な範囲にあることが必要で、そのためにはエミ
ツタ形状因子ｋがある最小値knioから最大値knax
の範囲にないと良好なターンオフ特性を示さない
ことが理解される。
エミツタ形状因子ｋの最小値kminは、第４図
の各曲線において、ストレージタイムtSが零とな
る（各曲線が横軸と交差する）時の値であり、
τB1＝40、20、10、５の順で大きくなつていく。
すなわち、τB1とkminの間には、第５図の下側の
曲線に示すような関係がある。また、エミツタ形
状因子ｋの最大値kmaxは、ストレージタイムtS
が無限大となる値であり、第４図の各曲線の右側
に漸近線を縦軸と平行に引いたときに、各漸近線
が、横軸と交わる点の値である。このkmaxもτB1
＝40、20、10、５の各曲線の順で大きくなる。す
なわち、τB1とkmaxとの間にも第５図の上側の曲
線に示す関係がある。
の各曲線において、ストレージタイムtSが零とな
る（各曲線が横軸と交差する）時の値であり、
τB1＝40、20、10、５の順で大きくなつていく。
すなわち、τB1とkminの間には、第５図の下側の
曲線に示すような関係がある。また、エミツタ形
状因子ｋの最大値kmaxは、ストレージタイムtS
が無限大となる値であり、第４図の各曲線の右側
に漸近線を縦軸と平行に引いたときに、各漸近線
が、横軸と交わる点の値である。このkmaxもτB1
＝40、20、10、５の各曲線の順で大きくなる。す
なわち、τB1とkmaxとの間にも第５図の上側の曲
線に示す関係がある。
ただし、ｋ＝kminではストレージタイムtSが
零となりGTOは自己保持し得ず、ｋ＝kmaxで
は、ストレージタイムtSが無限大となり、GTO
はターンオフ不可能となるからそれぞれの値を除
外せねばならずエミツタ形状因子ｋは、kmin＜
ｋ＜kmaxという関係を満足しなければならな
い。
零となりGTOは自己保持し得ず、ｋ＝kmaxで
は、ストレージタイムtSが無限大となり、GTO
はターンオフ不可能となるからそれぞれの値を除
外せねばならずエミツタ形状因子ｋは、kmin＜
ｋ＜kmaxという関係を満足しなければならな
い。
また、第４図からわかるようにストレージタイ
ムtSはエミツタ形状因子ｋだけでなくキヤリアラ
イフタイムτB1に依存している。
ムtSはエミツタ形状因子ｋだけでなくキヤリアラ
イフタイムτB1に依存している。
第４図のデータを基に、キヤリアライフタイム
τB1と適正なエミツタ形状因子ｋの値、すなわち
knio、knaxの関係を求めて表わしたものが第５図
である。
τB1と適正なエミツタ形状因子ｋの値、すなわち
knio、knaxの関係を求めて表わしたものが第５図
である。
言いかえれば、上述したように第４図から、一
つのキヤリアライフタイムτB1の値に応じて、１
組のkminとkmaxが定まる。したがつて、種々
のτB1の値に対するkmin、とkmaxの値をプロツ
トしたものをグラフ化すると第５図が求まる。
つのキヤリアライフタイムτB1の値に応じて、１
組のkminとkmaxが定まる。したがつて、種々
のτB1の値に対するkmin、とkmaxの値をプロツ
トしたものをグラフ化すると第５図が求まる。
第５図によれば、knaxはキヤリアライフタイム
τB1が短くなると急激に大きくなり、キヤリアラ
イフタイムτB1が10〔μs〕以上ではknio、knaxは共
に変化が少ないことが理解される。
τB1が短くなると急激に大きくなり、キヤリアラ
イフタイムτB1が10〔μs〕以上ではknio、knaxは共
に変化が少ないことが理解される。
キヤリアライフタイムを短くさせる手段がなけ
ればキヤリアライフタイムは十〜数十〔μs〕とな
るので、製造工程でキヤリアライフタイムが少々
変動しても特性にはほとんど影響しないことが解
る。
ればキヤリアライフタイムは十〜数十〔μs〕とな
るので、製造工程でキヤリアライフタイムが少々
変動しても特性にはほとんど影響しないことが解
る。
すなわち、キヤリアライフタイムτB1が10〔μs〕
以上ではknio、knaxは共に変化が少なく、製造工
程でキヤリアライフタイムが少々変動しても最適
のエミツタ形状（ｋ）にはほとんど影響しないの
で、再現性の良いゲートターンオフサイリスタが
得られることが理解される。
以上ではknio、knaxは共に変化が少なく、製造工
程でキヤリアライフタイムが少々変動しても最適
のエミツタ形状（ｋ）にはほとんど影響しないの
で、再現性の良いゲートターンオフサイリスタが
得られることが理解される。
第５図から、エミツタ形状因子knio、knaxは下
式とに表わされる。
式とに表わされる。
knio＝0.498（logτB1−0.54）-1/7 …(11)
knax＝3.937（logτB1−0.654）-0.3 …(12)
但し、logは10を底とする常用対数で、τB1は
〔μs〕を単位とする。
〔μs〕を単位とする。
上記第11式および第12式は、次のように導出さ
れる。第５図の２つの特性曲線は、それぞれ、
kminとτB1の関係およびkmaxとτB1の関係を示し
ている。それぞれの特性曲線について、カーブフ
イツテイング法という手法を用いて、解析的に関
数形としたものが第11式、第12式である。
れる。第５図の２つの特性曲線は、それぞれ、
kminとτB1の関係およびkmaxとτB1の関係を示し
ている。それぞれの特性曲線について、カーブフ
イツテイング法という手法を用いて、解析的に関
数形としたものが第11式、第12式である。
以上の考察から得られた第11式、第12式を上記
第10式に代入すると下式が得られる。
第10式に代入すると下式が得られる。
RSOnio＝0.498（logτB1−0.54）-1/7・ρoＷ …(13)
RSOnax＝3.937（logτB1−0.654）-0.3・ρoＷ…(14)
前記したように、短絡抵抗RSOは、適正な範囲
にあれば、良好なターンオフ性能が得られるの
で、エミツタ形状因子ｋの適正範囲に基づいて、
下式を満足していればよいことになる。
にあれば、良好なターンオフ性能が得られるの
で、エミツタ形状因子ｋの適正範囲に基づいて、
下式を満足していればよいことになる。
RSOnio＜RSO＜RSOnax …(15)
半導体装置では半導体基体の構成要素が有機的
関係を持つており、GTOについて云えば、PE層
２とnE層５のパターンを変えただけで電流分布が
変わり、ターンオフ性能が大幅に変つてしまうこ
とが多い。GTOを製作する時、その都度、設計
を行うことは多大な時間と労力を必要とする。
関係を持つており、GTOについて云えば、PE層
２とnE層５のパターンを変えただけで電流分布が
変わり、ターンオフ性能が大幅に変つてしまうこ
とが多い。GTOを製作する時、その都度、設計
を行うことは多大な時間と労力を必要とする。
本発明によれば、nB層３のキヤリアライフタイ
ムτB1、比抵抗ρo、厚さＷが決れば、これらでも
つて決るRSOnio、RSOnaxの範囲内にあるように短
絡抵抗RSOを設定するかぎりにおいて、その他の
諸元は自由に操作変更しても、良好なターンオフ
特性が得られ、また、キヤリアライフタイムを短
くさせる手段があることに伴う、漏れ電流IR増加
や、順方向電圧降下FVD増加の問題も生じない。
そして、GTOの製作も容易となる。
ムτB1、比抵抗ρo、厚さＷが決れば、これらでも
つて決るRSOnio、RSOnaxの範囲内にあるように短
絡抵抗RSOを設定するかぎりにおいて、その他の
諸元は自由に操作変更しても、良好なターンオフ
特性が得られ、また、キヤリアライフタイムを短
くさせる手段があることに伴う、漏れ電流IR増加
や、順方向電圧降下FVD増加の問題も生じない。
そして、GTOの製作も容易となる。
そこで、次にGTOを製作する工程について説
明する。
明する。
先ず、目的とするGTOに要求されている耐圧
から、nB層３の比抵抗ρoおよび厚さＷを求める。
比抵抗ρoとnB層３のキヤリアライフタイムτB1は
一意的な関係がある（例えば、文献Silicon
Semiconductor Data Pergomon Press 1969
P.501参照）。このキヤリアライフタイムτB1を基
に第11式、第12式を参考にしてエミツタ形状因子
ｋを求める。エミツタ形状因子ｋ、比抵抗ρoおよ
び厚さＷにより第10式から短絡抵抗RSOを求める。
このようにして求められた短絡抵抗RSOは第11式、
第12式を参考として求められたものであるので、
第15式を満足するものである。次に、求められた
短絡抵抗RSOを与えるよう、GTOの各層２〜５の
寸法等を定める。
から、nB層３の比抵抗ρoおよび厚さＷを求める。
比抵抗ρoとnB層３のキヤリアライフタイムτB1は
一意的な関係がある（例えば、文献Silicon
Semiconductor Data Pergomon Press 1969
P.501参照）。このキヤリアライフタイムτB1を基
に第11式、第12式を参考にしてエミツタ形状因子
ｋを求める。エミツタ形状因子ｋ、比抵抗ρoおよ
び厚さＷにより第10式から短絡抵抗RSOを求める。
このようにして求められた短絡抵抗RSOは第11式、
第12式を参考として求められたものであるので、
第15式を満足するものである。次に、求められた
短絡抵抗RSOを与えるよう、GTOの各層２〜５の
寸法等を定める。
以上により素子設計が完了するので、以下は公
知の不純物拡散技術等を用いて、目的とする
GTOを製作すればよい。
知の不純物拡散技術等を用いて、目的とする
GTOを製作すればよい。
本発明においては、短絡抵抗RSOを適切に与え
ることによつて、nB層３における電荷減衰率をキ
ヤリアライフタイムを短くさせる手段がある従来
の半導体開閉装置とほぼ等しくして、良好なター
ンオフ性能を得ている。本発明においては、キヤ
リアライフタイムを短くさせる手段を施す必要が
ないので、順方向電圧降下FVDは小さく、漏れ
電流IRは少なく、また、高温でターンオフ性能が
低下することはない。
ることによつて、nB層３における電荷減衰率をキ
ヤリアライフタイムを短くさせる手段がある従来
の半導体開閉装置とほぼ等しくして、良好なター
ンオフ性能を得ている。本発明においては、キヤ
リアライフタイムを短くさせる手段を施す必要が
ないので、順方向電圧降下FVDは小さく、漏れ
電流IRは少なく、また、高温でターンオフ性能が
低下することはない。
そして、キヤリアライフタイムを短くさせる手
段を施すことによつて生ずる歩留低下の問題は解
消され、大容量化が容易である。
段を施すことによつて生ずる歩留低下の問題は解
消され、大容量化が容易である。
さらに、アノード電極６により、PE層２を短
絡しているので、第２図に示すトランジスタT1
の電流増幅率αpopを下げ、キヤリアライフタイム
を10〔μs〕以上とし、Ｐベース層のキヤリアライ
フタイムも長いので、トランジスタT2の電流増
幅率αopoを高めることが達成されるので、ターン
オフゲインμOFFも向上する。
絡しているので、第２図に示すトランジスタT1
の電流増幅率αpopを下げ、キヤリアライフタイム
を10〔μs〕以上とし、Ｐベース層のキヤリアライ
フタイムも長いので、トランジスタT2の電流増
幅率αopoを高めることが達成されるので、ターン
オフゲインμOFFも向上する。
次に、本発明に基づいて製作したGTOについ
て説明する。第６図、第７図に示すGTOは定格
電圧600V、直流定格電流5Aである。
て説明する。第６図、第７図に示すGTOは定格
電圧600V、直流定格電流5Aである。
比抵抗30〔Ω・cm〕（文献Silicon
Semiconductor Data Pergomon Press 1969
P.501に記載の比抵抗とキヤリアライフタイムの
関係からわかるように、半導体基板のキヤリアラ
イフタイムは、25〔μs〕）のｎ型導電性の半導体基
板１１にＰ型導電性およびｎ型導電性不純物を順
次選択拡散して、PE層１２、PB層１４、nE層１
５、高不純物濃度n+層１９を形成し、不純物拡
散の行なわれなかつた領域をnB層１３とする。
Semiconductor Data Pergomon Press 1969
P.501に記載の比抵抗とキヤリアライフタイムの
関係からわかるように、半導体基板のキヤリアラ
イフタイムは、25〔μs〕）のｎ型導電性の半導体基
板１１にＰ型導電性およびｎ型導電性不純物を順
次選択拡散して、PE層１２、PB層１４、nE層１
５、高不純物濃度n+層１９を形成し、不純物拡
散の行なわれなかつた領域をnB層１３とする。
PB層１４とnB層１３が形成するPn接合の上表
面への露出端をガラス層（図示していない）で被
覆して表面安定化処理し、アノード電極１６、カ
ソード電極１７およびゲート電極１８を設け、最
後にパツケージにマウントし、封止した。高不純
物濃度n+層１９は、アノード電極１６とnB層１３
を電気的に低抵抗接触させ、かつターンオフ性能
を向上するためのものである。
面への露出端をガラス層（図示していない）で被
覆して表面安定化処理し、アノード電極１６、カ
ソード電極１７およびゲート電極１８を設け、最
後にパツケージにマウントし、封止した。高不純
物濃度n+層１９は、アノード電極１６とnB層１３
を電気的に低抵抗接触させ、かつターンオフ性能
を向上するためのものである。
第６図、第７図に示すGTOは、一対の主表面
を有する半導体基体に相当する半導体基板１１
は、導電型が隣接相互で異なる中央の二つのベー
ス層に相当するnB層１３、PB層１４と両側の二つ
のエミツタ層に相当するPE層１２、nE層１５によ
りpnpn接合構造を有しており、半導体基体に相
当する半導体基板１１の一方の主表面には、一方
のエミツタ層に相当するnE層１５とこの層に隣接
する一方のベース層に相当するPB層１４が露出
し、他方の主表面には、上記一方のエミツタ層に
相当するnE層１５に対応する領域に他方のエミツ
タ層に相当するPE層１２と、他方のベース層に
相当するnB層１３と同じ導電型の高不純物濃度領
域に相当する高不純物濃度n+層１９が露出し、
上記他方のベース層に相当するnB層１３のキヤリ
アライフタイムが10〔μS〕以上の25〔μs〕であり、
上記一方のエミツタ層に相当するnE層１５の周辺
部に対向する位置の上記他方の主表面上に上記他
方のエミツタ層に相当するPE層１２を露出して
おり、上記他方のエミツタ層に相当するPE層１
２の上記一方の主表面側は上記他方のベース層に
相当するnB層１３に隣接しており、上記高不純物
濃度領域に相当する高不純物濃度n+層１９の上
記一方の主表面側は上記他方のベース層に相当す
るnB層１３に隣接しており、上記一方の主表面上
に露出した上記一方のエミツタ層に相当するnE層
１５にカソード電極１７が形成され、上記一方の
主表面上に露出した上記一方のベース層に相当す
るPB層１４にゲート電極１８が形成され、上記
他方の主表面上にアノード電極１６が形成されて
いることを特徴とするゲートターンオフサイリス
タである。
を有する半導体基体に相当する半導体基板１１
は、導電型が隣接相互で異なる中央の二つのベー
ス層に相当するnB層１３、PB層１４と両側の二つ
のエミツタ層に相当するPE層１２、nE層１５によ
りpnpn接合構造を有しており、半導体基体に相
当する半導体基板１１の一方の主表面には、一方
のエミツタ層に相当するnE層１５とこの層に隣接
する一方のベース層に相当するPB層１４が露出
し、他方の主表面には、上記一方のエミツタ層に
相当するnE層１５に対応する領域に他方のエミツ
タ層に相当するPE層１２と、他方のベース層に
相当するnB層１３と同じ導電型の高不純物濃度領
域に相当する高不純物濃度n+層１９が露出し、
上記他方のベース層に相当するnB層１３のキヤリ
アライフタイムが10〔μS〕以上の25〔μs〕であり、
上記一方のエミツタ層に相当するnE層１５の周辺
部に対向する位置の上記他方の主表面上に上記他
方のエミツタ層に相当するPE層１２を露出して
おり、上記他方のエミツタ層に相当するPE層１
２の上記一方の主表面側は上記他方のベース層に
相当するnB層１３に隣接しており、上記高不純物
濃度領域に相当する高不純物濃度n+層１９の上
記一方の主表面側は上記他方のベース層に相当す
るnB層１３に隣接しており、上記一方の主表面上
に露出した上記一方のエミツタ層に相当するnE層
１５にカソード電極１７が形成され、上記一方の
主表面上に露出した上記一方のベース層に相当す
るPB層１４にゲート電極１８が形成され、上記
他方の主表面上にアノード電極１６が形成されて
いることを特徴とするゲートターンオフサイリス
タである。
nE層１５は幅が240〔μm〕、長さが1300〔μm〕の
短冊形のものを５個並置している。
短冊形のものを５個並置している。
PE層１２は幅が120〔μm〕で、上記のnE層１５
に対応させて、第６図の左半分に示しているよう
にPB層１４とnE層１５が形成するPn接合と中心
が一致するようにコ字状に形成した。
に対応させて、第６図の左半分に示しているよう
にPB層１４とnE層１５が形成するPn接合と中心
が一致するようにコ字状に形成した。
エミツタ形状因子ｋは［約］0.78とした。
各層１２〜１５，１９の厚さについては、PE
層１２が45〔μm〕、高不純物濃度n+層１９が50
〔μm〕、nB層１３が120〔μm〕、PB層１４が30
〔μm〕、nE層１５が15〔μm〕である。
層１２が45〔μm〕、高不純物濃度n+層１９が50
〔μm〕、nB層１３が120〔μm〕、PB層１４が30
〔μm〕、nE層１５が15〔μm〕である。
又、本実施例では、エミツタ形状因子ｋは
0.78、nB層１３の比抵抗は30〔Ωcm〕、nB層１３の
厚さＷは120〔μm〕であるから短絡抵抗の値は第
10式より0.28Ωである。
0.78、nB層１３の比抵抗は30〔Ωcm〕、nB層１３の
厚さＷは120〔μm〕であるから短絡抵抗の値は第
10式より0.28Ωである。
本発明に従えば、第７図の一点鎖線にて示す範
囲Ｕが、１個のGTOユニツトを形成している。
囲Ｕが、１個のGTOユニツトを形成している。
そして、各GTOユニツトが所定の短絡抵抗RSO
を持つように、各層１２〜１５、n+層１９の寸
法が定められている。それは、各GTOユニツト
全てがGTOとして正常に動作し、一部のGTOユ
ニツトに電流が集中することがないようにする必
要があるからである。つまり、この実施例では、
１個の半導体基板１１に複数個のGTOユニツト
が、複合化された構造となつている。
を持つように、各層１２〜１５、n+層１９の寸
法が定められている。それは、各GTOユニツト
全てがGTOとして正常に動作し、一部のGTOユ
ニツトに電流が集中することがないようにする必
要があるからである。つまり、この実施例では、
１個の半導体基板１１に複数個のGTOユニツト
が、複合化された構造となつている。
ここで、簡単に各GTOユニツトにおけるター
ンオン、ターンオフ動作について説明する。
ンオン、ターンオフ動作について説明する。
各GTOユニツトにおいて、nE層１５の中央直
下に高不純物濃度n+層１９が存在し、その周囲
にPE層１２が存在する。このため、ターンオン
時にPE層１２の中央で電位が最も低くなり、PE
層１２からの正孔注入は容易に起り、ターンオン
動作は早く行われる。ターンオフ時には、nE層１
５に流れ込んでいる電流はnE層１５の周辺からゲ
ート電極１８に引き抜かれる。そして、最後に、
nE層１５の中央に電流が集中する。しかし、nE層
１５の中央直下では高不純物濃度n+層１９が存
在し、ここではnpnトランジスタ構成となつてい
るので、PE層１２での正孔注入はない。従つて
ターンオフ動作は速やかに進行する。
下に高不純物濃度n+層１９が存在し、その周囲
にPE層１２が存在する。このため、ターンオン
時にPE層１２の中央で電位が最も低くなり、PE
層１２からの正孔注入は容易に起り、ターンオン
動作は早く行われる。ターンオフ時には、nE層１
５に流れ込んでいる電流はnE層１５の周辺からゲ
ート電極１８に引き抜かれる。そして、最後に、
nE層１５の中央に電流が集中する。しかし、nE層
１５の中央直下では高不純物濃度n+層１９が存
在し、ここではnpnトランジスタ構成となつてい
るので、PE層１２での正孔注入はない。従つて
ターンオフ動作は速やかに進行する。
以上の構成のGTOでは、順方向電圧降下FVD
は５〔Ａ〕通電時に1.5〔Ｖ〕以下であり、30〔Ａ〕
のターンオフ時間は３〔μs〕、ターンオフゲイン
βOFFは５でターンオフできた。また、順阻止状態
での漏れ電流は金拡散形GTOに較べて１桁小さ
く、上記他方のベース層に相当するnB層１３のキ
ヤリアライフタイムが10〔μs〕以上の25〔μs〕であ
るので、製造歩留も90％以上と高くすることがで
きた。
は５〔Ａ〕通電時に1.5〔Ｖ〕以下であり、30〔Ａ〕
のターンオフ時間は３〔μs〕、ターンオフゲイン
βOFFは５でターンオフできた。また、順阻止状態
での漏れ電流は金拡散形GTOに較べて１桁小さ
く、上記他方のベース層に相当するnB層１３のキ
ヤリアライフタイムが10〔μs〕以上の25〔μs〕であ
るので、製造歩留も90％以上と高くすることがで
きた。
第１図は本発明に係るGTOユニツトの基本的
構造を示す縦断面図、第２図は第１図に示す
GTOユニツトの等価モデル図、第３図はGTOユ
ニツトの短絡抵抗の求め方を説明するための図、
第４図はエミツタ形状因子ｋとストレージタイム
tSの関係をキヤリアライフタイムτB1をパラメータ
として求めた特性曲線図、第５図は第４図を基に
キヤリアライフタイムτB1とエミツタ形状因子
knio，knaxの関係を求めた特性曲線図、第６図は
本発明の一実施例を示すGTOの上面図、第７図
は第６図のＡ−Ａ切断線に沿つた拡大部分的縦断
面図、第８図は、アノード電流IA、ｎベース電荷
QB1、Ｐベース電荷QB2の時間変化の一例を示す
図である。 １…半導体基板、２…PE層、３…nB層、４…
PB層、５…nE層、６…アノード電極、７…カソー
ド電極、８…ゲート電極。
構造を示す縦断面図、第２図は第１図に示す
GTOユニツトの等価モデル図、第３図はGTOユ
ニツトの短絡抵抗の求め方を説明するための図、
第４図はエミツタ形状因子ｋとストレージタイム
tSの関係をキヤリアライフタイムτB1をパラメータ
として求めた特性曲線図、第５図は第４図を基に
キヤリアライフタイムτB1とエミツタ形状因子
knio，knaxの関係を求めた特性曲線図、第６図は
本発明の一実施例を示すGTOの上面図、第７図
は第６図のＡ−Ａ切断線に沿つた拡大部分的縦断
面図、第８図は、アノード電流IA、ｎベース電荷
QB1、Ｐベース電荷QB2の時間変化の一例を示す
図である。 １…半導体基板、２…PE層、３…nB層、４…
PB層、５…nE層、６…アノード電極、７…カソー
ド電極、８…ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有する半導体基体は、導電型
が隣接相互で異なる中央の二つのベース層と両側
の二つのエミツタ層によりpnpn接合構造を有し
ており、 半導体基体の一方の主表面には、一方のエミツ
タ層とこの層に隣接する一方のベース層が露出
し、 他方の主表面には、上記一方のエミツタ層に対
応する領域に他方のエミツタ層と、他方のベース
層と同じ導電型の高不純物濃度領域が露出し、 上記他方のベース層のキヤリアライフタイムが
10〔μs〕以上であり、 上記一方のエミツタ層の周辺部に対向する位置
の上記他方の主表面上に上記他方のエミツタ層が
露出しており、 上記他方のエミツタ層の上記一方の主表面側は
上記他方のベース層に隣接しており、 上記高不純物濃度領域の上記一方の主表面側は
上記他方のベース層に隣接しており、 上記一方の主表面上に露出した上記一方のエミ
ツタ層にカソード電極が形成され、 上記一方の主表面上に露出した上記一方のベー
ス層にゲート電極が形成され、 上記他方の主表面上にアノード電極が形成され
ていることを特徴とするゲートターンオフサイリ
スタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1848478A JPS54111790A (en) | 1978-02-22 | 1978-02-22 | Semiconductor switchgear |
| DE2906721A DE2906721C2 (de) | 1978-02-22 | 1979-02-21 | GTO-Thyristor |
| US06/267,676 US4511913A (en) | 1978-02-22 | 1981-05-27 | Gate-turn off thyristor with optimized anode shorting resistance, Rso |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1848478A JPS54111790A (en) | 1978-02-22 | 1978-02-22 | Semiconductor switchgear |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5610188A Division JPS63265466A (ja) | 1988-03-11 | 1988-03-11 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111790A JPS54111790A (en) | 1979-09-01 |
| JPS6362905B2 true JPS6362905B2 (ja) | 1988-12-05 |
Family
ID=11972904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1848478A Granted JPS54111790A (en) | 1978-02-22 | 1978-02-22 | Semiconductor switchgear |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4511913A (ja) |
| JP (1) | JPS54111790A (ja) |
| DE (1) | DE2906721C2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL190389C (nl) * | 1978-06-14 | 1994-02-01 | Gen Electric | Poort-uitschakelbare thyristor. |
| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPS57117276A (en) * | 1981-01-14 | 1982-07-21 | Hitachi Ltd | Semiconductor device |
| DE3109892A1 (de) * | 1981-03-14 | 1982-09-23 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Rueckwaerts nicht sperrender thyristor mit kurzer freiwerdezeit |
| JPS6022369A (ja) * | 1983-07-18 | 1985-02-04 | Mitsubishi Electric Corp | 自己消弧形制御整流半導体装置 |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| JPS60119776A (ja) * | 1983-11-30 | 1985-06-27 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| DE3424222A1 (de) * | 1984-06-30 | 1986-01-09 | Brown, Boveri & Cie Ag, 6800 Mannheim | Abschaltbarer thyristor |
| US4757025A (en) * | 1985-03-25 | 1988-07-12 | Motorola Inc. | Method of making gate turn off switch with anode short and buried base |
| CA1238115A (en) * | 1986-10-29 | 1988-06-14 | Jerzy Borkowicz | Bi-directional overvoltage protection device |
| US6100575A (en) | 1987-08-19 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor switching device having different carrier lifetimes between a first portion serving as a main current path and the remaining portion of the device |
| JP2660338B2 (ja) * | 1987-08-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| JPH01201959A (ja) * | 1988-02-05 | 1989-08-14 | Matsushita Electron Corp | 半導体装置 |
| JPH07109882B2 (ja) * | 1988-02-26 | 1995-11-22 | 三菱電機株式会社 | バイポーラ型半導体スイッチング装置 |
| JPS63265466A (ja) * | 1988-03-11 | 1988-11-01 | Hitachi Ltd | ゲートターンオフサイリスタ |
| EP0366916B1 (en) * | 1988-10-04 | 1995-06-14 | Kabushiki Kaisha Toshiba | Shorted-anode semiconductor device and methods of making the same |
| DE4420252A1 (de) * | 1994-06-10 | 1995-12-14 | Abb Management Ag | Anodenseitige Shortstruktur für asymmetrische Thyristoren |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL129185C (ja) * | 1960-06-10 | |||
| US3239728A (en) * | 1962-07-17 | 1966-03-08 | Gen Electric | Semiconductor switch |
| DE1464960A1 (de) * | 1963-09-03 | 1969-08-28 | Gen Electric | Halbleiter-Schalter |
| US3324359A (en) * | 1963-09-30 | 1967-06-06 | Gen Electric | Four layer semiconductor switch with the third layer defining a continuous, uninterrupted internal junction |
| US3727116A (en) * | 1970-05-05 | 1973-04-10 | Rca Corp | Integral thyristor-rectifier device |
| IT1041931B (it) * | 1974-09-06 | 1980-01-10 | Rca Corp | Raddrizzatore a semiconduttore commutabile allo stato di non conduzione per mezzo di una tensione applicata al proprio elettrodo di porta |
| GB1586171A (en) * | 1977-01-31 | 1981-03-18 | Rca Corp | Gate turn-off device |
-
1978
- 1978-02-22 JP JP1848478A patent/JPS54111790A/ja active Granted
-
1979
- 1979-02-21 DE DE2906721A patent/DE2906721C2/de not_active Expired
-
1981
- 1981-05-27 US US06/267,676 patent/US4511913A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE2906721A1 (de) | 1979-09-13 |
| US4511913A (en) | 1985-04-16 |
| DE2906721C2 (de) | 1984-03-01 |
| JPS54111790A (en) | 1979-09-01 |
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