JPH01201959A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01201959A JPH01201959A JP2614288A JP2614288A JPH01201959A JP H01201959 A JPH01201959 A JP H01201959A JP 2614288 A JP2614288 A JP 2614288A JP 2614288 A JP2614288 A JP 2614288A JP H01201959 A JPH01201959 A JP H01201959A
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- JP
- Japan
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- thyristor
- thyristors
- diffusion layer
- epitaxial layer
- output
- Prior art date
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- Pending
Links
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- 238000009792 diffusion process Methods 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 5
- 238000000926 separation method Methods 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 230000002452 interceptive effect Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 2
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- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Thyristors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アノードを出力きするサイリスタ素子が、複
数隣接して存在する半導体装置に関する。
数隣接して存在する半導体装置に関する。
従来の技術
半導体集積回路で、第３図の等価回路図ならびに第４図
の断面図に示されるようなサイリスタを複数個出力トラ
イバとして隣接した構造のものでは、これらサイリスタ
群のうち任意のひとつのサイリスクが動作状態になると
、これに隣接するサイリスタの出力に干渉を及ぼす。こ
れは、動作状態にあるサイリスクとそれに隣接するサイ
リスタとの間に存在する寄生素子が、瞬間動作状態に陥
るためである。
の断面図に示されるようなサイリスタを複数個出力トラ
イバとして隣接した構造のものでは、これらサイリスタ
群のうち任意のひとつのサイリスクが動作状態になると
、これに隣接するサイリスタの出力に干渉を及ぼす。こ
れは、動作状態にあるサイリスクとそれに隣接するサイ
リスタとの間に存在する寄生素子が、瞬間動作状態に陥
るためである。
さらに、第５図は寄生効果の防止対策を処したデバイス
の断面図である。
の断面図である。
従来使用されている高耐圧サイリスタの出力量干渉の防
止は、第５図に示す様にサイリスタ１０とサイリスタ１
１との間にある分離拡散層６の領域を、できる限り幅広
くとり、サイリスタ１１に存するエピタキシャル層７−
分離拡散層６−サイリスタ１０に存するエピタキシャル
層７をコレクターベース−エミッタとする第３図での寄
生素子部１２のＮＰＮ トランジスタＮＰＮ１３のベー
ス走行距離を延ばし、ＮＰＮ１３の電流増幅率（ｈＦＥ
）を下げることにより、サイリスク１０もしくはサイリ
スタ１１が、動作状態にはいった瞬間の過渡的な寄生素
子動作の影響を弱小化するものである。
止は、第５図に示す様にサイリスタ１０とサイリスタ１
１との間にある分離拡散層６の領域を、できる限り幅広
くとり、サイリスタ１１に存するエピタキシャル層７−
分離拡散層６−サイリスタ１０に存するエピタキシャル
層７をコレクターベース−エミッタとする第３図での寄
生素子部１２のＮＰＮ トランジスタＮＰＮ１３のベー
ス走行距離を延ばし、ＮＰＮ１３の電流増幅率（ｈＦＥ
）を下げることにより、サイリスク１０もしくはサイリ
スタ１１が、動作状態にはいった瞬間の過渡的な寄生素
子動作の影響を弱小化するものである。
発明が解決しようとする課題
しかしながら上記の従来構造では、高耐圧サイリスタの
出力量干渉を完全に防止するには、分離拡散層６の幅が
かなり必要であり、出力ドライノくとして利用するサイ
リスタの数が少ない場合、あるいはマスクレイアウトに
余裕のある場合には有効であるが、出力ドライバとして
利用するサイリスタの数が非常に多い場合には、チ・ツ
ブ面積（二対し、サイリスタ間の分離拡散層の占有面積
が大きくなり、チップサイズそのものも大きくなるとシ
Ａう不都合が生ずる。そこで本発明は、上記に述べた問
題点を鑑み従来よりチ・ツブサイズの縮小を可能なもの
とし、尚、かつ出力ドライノくとして利用する複数個の
隣接する高耐圧サイリスタの出力量干渉を防止できる構
成を提供することを目的とする。
出力量干渉を完全に防止するには、分離拡散層６の幅が
かなり必要であり、出力ドライノくとして利用するサイ
リスタの数が少ない場合、あるいはマスクレイアウトに
余裕のある場合には有効であるが、出力ドライバとして
利用するサイリスタの数が非常に多い場合には、チ・ツ
ブ面積（二対し、サイリスタ間の分離拡散層の占有面積
が大きくなり、チップサイズそのものも大きくなるとシ
Ａう不都合が生ずる。そこで本発明は、上記に述べた問
題点を鑑み従来よりチ・ツブサイズの縮小を可能なもの
とし、尚、かつ出力ドライノくとして利用する複数個の
隣接する高耐圧サイリスタの出力量干渉を防止できる構
成を提供することを目的とする。
課題を解決するための手段
本発明は、複数隣接して存在するサイリスクのアノード
とＮ形ゲートとを導電接続した構造の半導体装置である
。
とＮ形ゲートとを導電接続した構造の半導体装置である
。
作用
本発明によると、サイリスクのアノードとＮ形ゲートと
が同電位になり、したがって、Ｎ形ゲートをなしている
エピタキシャル層と分離拡散層とて構成されたＰＮ接合
が正常動作状態ては逆）くイアスになるので、同分離拡
散層の幅を最小限にできる。
が同電位になり、したがって、Ｎ形ゲートをなしている
エピタキシャル層と分離拡散層とて構成されたＰＮ接合
が正常動作状態ては逆）くイアスになるので、同分離拡
散層の幅を最小限にできる。
実施例
本発明の実施例を第１図の断面図および第２図の等価回
路図により説明する。
路図により説明する。
この実施個装値は、アノード電極１、ゲート電極２、カ
ソード電極３、Ｐ型不純物拡散層４、Ｎ型不純物拡散層
５、分離拡散層６、エピタキシャル層７およびＰ型基板
８によって、サイリスタ１０および同１１を構成してい
る。
ソード電極３、Ｐ型不純物拡散層４、Ｎ型不純物拡散層
５、分離拡散層６、エピタキシャル層７およびＰ型基板
８によって、サイリスタ１０および同１１を構成してい
る。
この構造は、第１図において第４図の従来のサイリスタ
構造に加え、サイリスタ１０およびサイリスタ１１のそ
れぞれのエピタキシャル層７にＮ型不純物拡散層５を形
成し、これにそれぞれのサイリスクのアノード電極１を
アルミニウム配線で接続し、それぞれのエピタキシャル
層７にアノードと同電位を与えるものである。この構造
により、分離拡散層６とエピタキシャル層７とによるＰ
Ｎ接合は完全な逆バイアスとなり、第２図において、サ
イリスク１０が動作状態となっても寄生素子部１２のＮ
ＰＮ）ランリスク１３のベース−エミッタ間電位は、常
に逆バイアスであるから、過渡的な状態も含め寄生素子
はオンしに（い。
構造に加え、サイリスタ１０およびサイリスタ１１のそ
れぞれのエピタキシャル層７にＮ型不純物拡散層５を形
成し、これにそれぞれのサイリスクのアノード電極１を
アルミニウム配線で接続し、それぞれのエピタキシャル
層７にアノードと同電位を与えるものである。この構造
により、分離拡散層６とエピタキシャル層７とによるＰ
Ｎ接合は完全な逆バイアスとなり、第２図において、サ
イリスク１０が動作状態となっても寄生素子部１２のＮ
ＰＮ）ランリスク１３のベース−エミッタ間電位は、常
に逆バイアスであるから、過渡的な状態も含め寄生素子
はオンしに（い。
従って、動作状態にはいったサイリスタに隣接するサイ
リスクの出力干渉のトリ力をほぼ完全にとり除（ことが
できる。ただし、アノードから流れ込む電流が少ない場
合でもサイリスタ動作をなすためには、エピタキシャル
層７の抵抗を高い値に設定することが必要である。
リスクの出力干渉のトリ力をほぼ完全にとり除（ことが
できる。ただし、アノードから流れ込む電流が少ない場
合でもサイリスタ動作をなすためには、エピタキシャル
層７の抵抗を高い値に設定することが必要である。
発明の効果
本発明によれば、高耐圧サイリスタを複数個出力ドライ
バとして隣接して利用する際、同サイリスタ群のうち任
意のひとつのサイリスタが動作状態になるとこのサイリ
スタに隣接するサイリスタの出力に及ぼす干渉を分離拡
散層の幅を不必要に広げることな（防止でき、チップサ
イズの縮小に寄与する。
バとして隣接して利用する際、同サイリスタ群のうち任
意のひとつのサイリスタが動作状態になるとこのサイリ
スタに隣接するサイリスタの出力に及ぼす干渉を分離拡
散層の幅を不必要に広げることな（防止でき、チップサ
イズの縮小に寄与する。
＝ ５−
第１図は本発明における隣接する２つのサイリスタのデ
バイス断面図、第２図は本発明における隣接する２つの
サイリスタの寄生素子をも含む等価回路図、第３図は従
来例の隣接する２つのサイリスクの寄生素子をも含む等
価回路図、第４図は同従来例装置の断面図、第５図は他
の従来例の２つのサイリスタのデバイス断面図である。 １・・・・・・アノード電極、２・・・・・・ゲート電
極、３・・・・・・カソード電極、４・・・・・・Ｐ型
不純物拡散層、５・・・・・・Ｎ型不純物拡散層、６・
・・・・・分離拡散層、７・・・・・・エピタキシャル
層、８・・・・・・Ｐ型基板、９・・・・・・エビ抵抗
、１０．１１・・・・・・サイリスタ、１２・・・・・
・寄生素子部。
バイス断面図、第２図は本発明における隣接する２つの
サイリスタの寄生素子をも含む等価回路図、第３図は従
来例の隣接する２つのサイリスクの寄生素子をも含む等
価回路図、第４図は同従来例装置の断面図、第５図は他
の従来例の２つのサイリスタのデバイス断面図である。 １・・・・・・アノード電極、２・・・・・・ゲート電
極、３・・・・・・カソード電極、４・・・・・・Ｐ型
不純物拡散層、５・・・・・・Ｎ型不純物拡散層、６・
・・・・・分離拡散層、７・・・・・・エピタキシャル
層、８・・・・・・Ｐ型基板、９・・・・・・エビ抵抗
、１０．１１・・・・・・サイリスタ、１２・・・・・
・寄生素子部。
Claims (1)
- 複数隣接して存在する個々のサイリスタのアノードと
ゲートとを導電接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2614288A JPH01201959A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2614288A JPH01201959A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201959A true JPH01201959A (ja) | 1989-08-14 |
Family
ID=12185294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2614288A Pending JPH01201959A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201959A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508486A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS5088986A (ja) * | 1973-12-10 | 1975-07-17 | ||
| JPS5125084A (ja) * | 1974-06-25 | 1976-03-01 | Siemens Ag | |
| JPS52133549A (en) * | 1976-05-04 | 1977-11-09 | Hitachi Ltd | Semiconductor swtich |
| JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
-
1988
- 1988-02-05 JP JP2614288A patent/JPH01201959A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508486A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS5088986A (ja) * | 1973-12-10 | 1975-07-17 | ||
| JPS5125084A (ja) * | 1974-06-25 | 1976-03-01 | Siemens Ag | |
| JPS52133549A (en) * | 1976-05-04 | 1977-11-09 | Hitachi Ltd | Semiconductor swtich |
| JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
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