JPS6019147B2 - ゲ−ト・タ−ン・オフ・サイリスタ - Google Patents
ゲ−ト・タ−ン・オフ・サイリスタInfo
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- JPS6019147B2 JPS6019147B2 JP54006067A JP606779A JPS6019147B2 JP S6019147 B2 JPS6019147 B2 JP S6019147B2 JP 54006067 A JP54006067 A JP 54006067A JP 606779 A JP606779 A JP 606779A JP S6019147 B2 JPS6019147 B2 JP S6019147B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】
本発明はゲート・ターン・オフ・サィリスタ(以下GT
Oと略記す)に係り、特に大電力の譲導負荷電力を制御
するに好適なCTOに関する。
Oと略記す)に係り、特に大電力の譲導負荷電力を制御
するに好適なCTOに関する。
GTOは常に負極性のゲート信号をゲート、カソード(
以下、G,Kと略記す)間に与えることによって、導適
状態から阻止状態にターン・オフできる機能を有し、転
流回路の助けをかりずに露流しや断できるサィリスタで
あるため、近年富に高性能化に対する要望が強い。従来
からGTOでは、ターン・オフ性能をよくするため、半
導体基0体中に多量の金等のライフタイム・キラーを添
加することが常識として考えられていたが金の添加量が
多くなると、ターンオフ利得やターンオフタィムなどの
性能が向上する反面オン電圧が高くなり、さらには高温
でのブロッキング特性を損なう夕など、大軍力、高耐圧
用途にはあまり適していなかつた。しかし、最近になっ
て、アノード側ェミッタ接合を適度に短絡した構造によ
り、金が全く添加されなくとも、数山s以内のターンオ
フ動作が可能0になることが明らかになってから、低損
失のGTOの実現が可能になり、大型の電動機制御や電
源回路など、大電力チョッパ、ィンバータ等への応用が
急速に進展している。
以下、G,Kと略記す)間に与えることによって、導適
状態から阻止状態にターン・オフできる機能を有し、転
流回路の助けをかりずに露流しや断できるサィリスタで
あるため、近年富に高性能化に対する要望が強い。従来
からGTOでは、ターン・オフ性能をよくするため、半
導体基0体中に多量の金等のライフタイム・キラーを添
加することが常識として考えられていたが金の添加量が
多くなると、ターンオフ利得やターンオフタィムなどの
性能が向上する反面オン電圧が高くなり、さらには高温
でのブロッキング特性を損なう夕など、大軍力、高耐圧
用途にはあまり適していなかつた。しかし、最近になっ
て、アノード側ェミッタ接合を適度に短絡した構造によ
り、金が全く添加されなくとも、数山s以内のターンオ
フ動作が可能0になることが明らかになってから、低損
失のGTOの実現が可能になり、大型の電動機制御や電
源回路など、大電力チョッパ、ィンバータ等への応用が
急速に進展している。
第1図は、この種ァノード側pェミッタ接合短2タ絡型
GTOの断面構造を示す。
GTOの断面構造を示す。
pEn8pBnE4層が積層され、これらによってpェ
ミッタ接合J,、中央接合J2、nェミッタ接合J3が
形成され、pェミッタ接合J,がアノード側表面からn
8層に接合するよう形成されたn十層によってところど
ころ短絡されている。
ミッタ接合J,、中央接合J2、nェミッタ接合J3が
形成され、pェミッタ接合J,がアノード側表面からn
8層に接合するよう形成されたn十層によってところど
ころ短絡されている。
このn+層の厚さ方向の投影が必ずnェミッタ接合J3
に重なり合うこともこの構造の大切な要件である。かか
るシリコン基体1の表面のpE層およびn+層の表面に
はァノード電極2、n8層の表面にカソード電極3、そ
してpB層表面にはゲート電極4が各々低抵抗接触され
ている。導適状態時にnB層に多量に蓄積された過剰キ
ャリアをこのpェミッタ接合J,の短乱部分すなわちn
十層を通して橋出させることによって、金を添加した場
合と同等にnB層内のキャリアの消滅効果を生ぜしめる
ものである。
に重なり合うこともこの構造の大切な要件である。かか
るシリコン基体1の表面のpE層およびn+層の表面に
はァノード電極2、n8層の表面にカソード電極3、そ
してpB層表面にはゲート電極4が各々低抵抗接触され
ている。導適状態時にnB層に多量に蓄積された過剰キ
ャリアをこのpェミッタ接合J,の短乱部分すなわちn
十層を通して橋出させることによって、金を添加した場
合と同等にnB層内のキャリアの消滅効果を生ぜしめる
ものである。
そのためpェミッタ接合J,の短絡は相当に高密度に配
されねばならない。
されねばならない。
例えば、この短絡抵抗はo.2〜0.50程度に設定さ
れる。そのため、この種のGTOのpEnBpB3層で
形成されるトランジスタ部分の電流増幅率Qは極めて小
さくなるのが普通である。この点において、以下に述べ
る如く、実使用上一つの問題がある。すなわち、ターン
オフ性能を良くするめにはpェミッタ接合J,の短絡の
程度を高くすればよいが、その反面、ターンオフに必要
なゲート電流IGTが増大するとともに、導適状態を保
持するのに必要な最4・限の負荷電流(保持電流IH)
も一緒に増大する。
れる。そのため、この種のGTOのpEnBpB3層で
形成されるトランジスタ部分の電流増幅率Qは極めて小
さくなるのが普通である。この点において、以下に述べ
る如く、実使用上一つの問題がある。すなわち、ターン
オフ性能を良くするめにはpェミッタ接合J,の短絡の
程度を高くすればよいが、その反面、ターンオフに必要
なゲート電流IGTが増大するとともに、導適状態を保
持するのに必要な最4・限の負荷電流(保持電流IH)
も一緒に増大する。
第2図は、これらの相悶々係のデータの一例を3示す。
ターンオフ性能と、ターンオフおよび導適状態の保持性
能の間に相反する関係がみられる。このゲート電流IG
T大ならびに保持電流1一大のGTOは−担夕−ンオフ
しても、負荷電流が優3かの期間保持電流IH以下にな
ると、それによってターンオフし、次のゲート信号が与
えられるまで導通がとだえてしまうと云う問題がある。
特に、誘導電動機などのような誘導負荷の場合では、電
圧、電流の位相差が大きく、さらに負荷の4状態によっ
て、位相差が変動する性質がある。このように一日ター
ンオフしたGTOが自然に夕−ンオフするのを防ぐ方法
として、広幅ゲート信号を重畳させる方式が採用されて
いる。第3図はこの場合の電圧、電流波形をモデル的に
示す。
能の間に相反する関係がみられる。このゲート電流IG
T大ならびに保持電流1一大のGTOは−担夕−ンオフ
しても、負荷電流が優3かの期間保持電流IH以下にな
ると、それによってターンオフし、次のゲート信号が与
えられるまで導通がとだえてしまうと云う問題がある。
特に、誘導電動機などのような誘導負荷の場合では、電
圧、電流の位相差が大きく、さらに負荷の4状態によっ
て、位相差が変動する性質がある。このように一日ター
ンオフしたGTOが自然に夕−ンオフするのを防ぐ方法
として、広幅ゲート信号を重畳させる方式が採用されて
いる。第3図はこの場合の電圧、電流波形をモデル的に
示す。
ターンオフ時に立と上りの早い、数十仏s幅のゲート信
号を投入したあと、GTOの導適期間タ中、数Aの広い
幅のゲート信号を導入している。この広幅ゲート信号が
与えられている期間、負荷電流が保持電流IH以下にな
っても導適状態は維持できるわけである。しかし、前述
した如く、今一つのゲート電流IZOGTの性質は、以
上の方式において、さらに解決すべき問題として残され
ている。
号を投入したあと、GTOの導適期間タ中、数Aの広い
幅のゲート信号を導入している。この広幅ゲート信号が
与えられている期間、負荷電流が保持電流IH以下にな
っても導適状態は維持できるわけである。しかし、前述
した如く、今一つのゲート電流IZOGTの性質は、以
上の方式において、さらに解決すべき問題として残され
ている。
すなわち、広幅ゲート信号として大電流を要するため、
ここでの電力損失が無視できず、また、ゲート回路が高
価になつていた。タ 本発明の目的は、低電力でゲート
制御を行ない得るアノード側ェミッタ接合短絡型GTO
を提供するにある。
ここでの電力損失が無視できず、また、ゲート回路が高
価になつていた。タ 本発明の目的は、低電力でゲート
制御を行ない得るアノード側ェミッタ接合短絡型GTO
を提供するにある。
上記目的を達成するため、本発明GTOはアノード側ェ
ミッタ接合のみが短絡された主サィリス0夕とカソード
側ェミッ夕接合のみが短絡された補助サィリスタを有し
、補助サィリスタのカソードが主サィリスタのゲートと
電気的に接続された所謂増幅ゲート構造となっているこ
とを特徴としている。
ミッタ接合のみが短絡された主サィリス0夕とカソード
側ェミッ夕接合のみが短絡された補助サィリスタを有し
、補助サィリスタのカソードが主サィリスタのゲートと
電気的に接続された所謂増幅ゲート構造となっているこ
とを特徴としている。
タ 第4図は本発明の一実施例を示しており、第1図と
同じ符号は同等物あるいは相当物を示す。
同じ符号は同等物あるいは相当物を示す。
シリコン基体1は、A,Bの両領域に区分される。A領
域は、第1図に示した、云わゆるアノード側ェミッタ接
合短絡型GTO構造になっている。すなわち、pE層を
ところどころ貫通してn+層が設けられ、両者の表面に
はアノ−ド電極2が低抵抗接触されている。カソード表
面には、表面を露出してnE層があり、隣接するpB層
とnェミッタ接合J3を形成している。pB層表面には
、nE層に対向して、これと一定間隔を保ってゲート電
極4が、また、nE層表面にはカソード電極3が各々低
抵抗接触されている。また、カソード電極4はすべて電
気的に接続されており、カソード電極3及びゲート電極
4間にはnェミッタ接合J33が介在され、バイパスす
べき短絡部分はない。B領域は補助nェミッタ層nE^
がp8層に隣接して設けられ、両層で第3のnェミッタ
接合J4が形成され、pB層からnB^層にかけて、そ
の表面にはゲート電極4が低抵抗接触されている。n工
ミッタ接合J4に対向して、制御電極5がpB層に低抵
抗接触される。また、このB領域では少なくもJ4接合
の厚さ方向の投影部分にはpェミッタ接合J,の短絡部
分が存在しない。つまり、B領域では、第3のnェミッ
夕接合J4はゲート電極4によって短絡されているが、
アノード側pェミッタ接合J,には短絡部分が設けられ
ていない。第5図は、本発明の更に具体的な実施例を示
すもので、同図にもとづき、各部の寸法及び製造方法を
以下記述する。
域は、第1図に示した、云わゆるアノード側ェミッタ接
合短絡型GTO構造になっている。すなわち、pE層を
ところどころ貫通してn+層が設けられ、両者の表面に
はアノ−ド電極2が低抵抗接触されている。カソード表
面には、表面を露出してnE層があり、隣接するpB層
とnェミッタ接合J3を形成している。pB層表面には
、nE層に対向して、これと一定間隔を保ってゲート電
極4が、また、nE層表面にはカソード電極3が各々低
抵抗接触されている。また、カソード電極4はすべて電
気的に接続されており、カソード電極3及びゲート電極
4間にはnェミッタ接合J33が介在され、バイパスす
べき短絡部分はない。B領域は補助nェミッタ層nE^
がp8層に隣接して設けられ、両層で第3のnェミッタ
接合J4が形成され、pB層からnB^層にかけて、そ
の表面にはゲート電極4が低抵抗接触されている。n工
ミッタ接合J4に対向して、制御電極5がpB層に低抵
抗接触される。また、このB領域では少なくもJ4接合
の厚さ方向の投影部分にはpェミッタ接合J,の短絡部
分が存在しない。つまり、B領域では、第3のnェミッ
夕接合J4はゲート電極4によって短絡されているが、
アノード側pェミッタ接合J,には短絡部分が設けられ
ていない。第5図は、本発明の更に具体的な実施例を示
すもので、同図にもとづき、各部の寸法及び製造方法を
以下記述する。
導電型がn型で比抵抗が30〜400一肌の基材シリコ
ン板を用い、Si02膜のマスク作用を利用した、リン
の選択拡散により、アノード側のn+層を深さ約60仏
mにわたって形成する。
ン板を用い、Si02膜のマスク作用を利用した、リン
の選択拡散により、アノード側のn+層を深さ約60仏
mにわたって形成する。
n+層の直径、及び配列間隔は0.07肋および0.3
側(正方格子点)である。この時、半径約2.5肌のB
領域の外側を囲んで、幅0.1側のりング状n十層6を
形成する。次いで、ガリウムをシリコン基板1の両面よ
り拡散し、深さ約55山mのp層を形成する。この時ア
ノード側では、pE層は、先のリンを選択拡散した部分
以外の部分に一様に形成される。次いで、再度リンの選
択拡散法により、カソード側表面より、pB層内に深さ
約25Amのn層を形成する。A領域では幅約200仏
mのnE層紬条を複数個配列し、B領域では、内蓬1.
仇肋、外径1.5肋のりング状nEA層を形成する。こ
のあと、ァノード側にはアルミニウム酸をプレージング
材として厚さ約2.5肌のタングステン支持板2を合金
接着したあと、カソード側には、アルミニウム膜を蒸着
し、シンタの後、カソード電極3、ゲート電極34、及
び制御電極5を得るべく所定形状にエッチング整形する
。次に、本発明の効果について説明する。
側(正方格子点)である。この時、半径約2.5肌のB
領域の外側を囲んで、幅0.1側のりング状n十層6を
形成する。次いで、ガリウムをシリコン基板1の両面よ
り拡散し、深さ約55山mのp層を形成する。この時ア
ノード側では、pE層は、先のリンを選択拡散した部分
以外の部分に一様に形成される。次いで、再度リンの選
択拡散法により、カソード側表面より、pB層内に深さ
約25Amのn層を形成する。A領域では幅約200仏
mのnE層紬条を複数個配列し、B領域では、内蓬1.
仇肋、外径1.5肋のりング状nEA層を形成する。こ
のあと、ァノード側にはアルミニウム酸をプレージング
材として厚さ約2.5肌のタングステン支持板2を合金
接着したあと、カソード側には、アルミニウム膜を蒸着
し、シンタの後、カソード電極3、ゲート電極34、及
び制御電極5を得るべく所定形状にエッチング整形する
。次に、本発明の効果について説明する。
‘1) ゲート電流の低減
本発明GTOは、所謂、増幅ゲート構造にな3つている
。
。
即ち、制御電極5からの制御信号によって、初めにB領
域の補助サィリスタ部分がターンオンし、次いでそこに
流れた負荷電流がゲート電極4によって導びかれ、A領
域の主サイリスタのトリガ電流となり、主サイリスタが
ターンオンする。従って、制御信号によってトリガされ
る部分は、B領域の補助サィリスタ部分のみとなり、点
弧に必要な制御信号、即ち、ゲート電流lOTは大幅に
低減できる。
域の補助サィリスタ部分がターンオンし、次いでそこに
流れた負荷電流がゲート電極4によって導びかれ、A領
域の主サイリスタのトリガ電流となり、主サイリスタが
ターンオンする。従って、制御信号によってトリガされ
る部分は、B領域の補助サィリスタ部分のみとなり、点
弧に必要な制御信号、即ち、ゲート電流lOTは大幅に
低減できる。
因みに、ゲート電流lcTを測定したところ、第1図の
従来例ではIAであったが、第5図に示す本発明GTO
では0.1Aであった。
従来例ではIAであったが、第5図に示す本発明GTO
では0.1Aであった。
先に述べた通り、GTOの自然ターンオフを防止するた
めに導適期間中、広幅ゲート電流を供給しなければなら
ないが、本発明GTOではB領域の補助サィリスタ部分
を導通させておけば、A領域の主サィリスタは自然ター
ンオフを起さず、従って広幅ゲート電流についても低減
でき、広陵ゲート電流に要するゲート電力は約1/10
0に軽減できた。
めに導適期間中、広幅ゲート電流を供給しなければなら
ないが、本発明GTOではB領域の補助サィリスタ部分
を導通させておけば、A領域の主サィリスタは自然ター
ンオフを起さず、従って広幅ゲート電流についても低減
でき、広陵ゲート電流に要するゲート電力は約1/10
0に軽減できた。
{2} 点弧特性の向上
B領域の補助サィリスタでは、ァノード側ェミッタ接合
は短絡されていない。
は短絡されていない。
そのためB領域におけるpE層、nB層及びpB層より
なる3層トランジスタの電流増幅率Qpnpは大きく、
そのため、わずかなゲート電流IGTで補助サィIJス
タは点弧される。(31 ターンオフ誤動作の防止 上言己■の効果をより発揮させるためには、ェミッタ接
合J4のの幅を広くして、ゲート電極4による短絡の程
度を少なくすればよい。
なる3層トランジスタの電流増幅率Qpnpは大きく、
そのため、わずかなゲート電流IGTで補助サィIJス
タは点弧される。(31 ターンオフ誤動作の防止 上言己■の効果をより発揮させるためには、ェミッタ接
合J4のの幅を広くして、ゲート電極4による短絡の程
度を少なくすればよい。
しかしそれには次の理由から限度がある。即ち、nェミ
ッタ接合J4がバイパスするゲート電極4・制御電極5
間の短絡抵抗が大きくなるため、ターンオフ時にこの部
分でかなり電圧降下を起こす。この電圧降下はゲート電
流lcTに比例するので、ターンオフ条件によって変化
することになり、場合によっては、A領域のゲート・カ
ソード両電極3,4間耐圧以下のゲート耐圧が印加され
、素子破壊を引き起すことがある。さらに又、nェミッ
タ接合J4の短絡を少なくすると、ゲート・ターンオフ
直後に微弱な正方向ノイズが制御信号5・カソード電極
3間に供与されると再びGTOはターン・オンをおこし
、ターン・オフ失敗することになる。
ッタ接合J4がバイパスするゲート電極4・制御電極5
間の短絡抵抗が大きくなるため、ターンオフ時にこの部
分でかなり電圧降下を起こす。この電圧降下はゲート電
流lcTに比例するので、ターンオフ条件によって変化
することになり、場合によっては、A領域のゲート・カ
ソード両電極3,4間耐圧以下のゲート耐圧が印加され
、素子破壊を引き起すことがある。さらに又、nェミッ
タ接合J4の短絡を少なくすると、ゲート・ターンオフ
直後に微弱な正方向ノイズが制御信号5・カソード電極
3間に供与されると再びGTOはターン・オンをおこし
、ターン・オフ失敗することになる。
このような理由から、B領域の補助サィリスタのnェミ
ッタ接合J4の短絡はできるだけ大きい方がよく、かか
る構造において、ゲート電流lcT,保持電流IHの小
さい補助サィリスタを形成するには、B領域のpェミッ
タ接合短絡を省略した本発明の構成が最も効果的である
。
ッタ接合J4の短絡はできるだけ大きい方がよく、かか
る構造において、ゲート電流lcT,保持電流IHの小
さい補助サィリスタを形成するには、B領域のpェミッ
タ接合短絡を省略した本発明の構成が最も効果的である
。
本発明者等の実験によれば、nェミッタ接合J4の短絡
抵抗は0.1〜0.50の範囲が好適であった。このよ
うにすれば、広幅ゲート信号として必要な電流は従釆の
泌(100A素子の場合)から0.1〜0.泌に煩減で
き、ターンオフ時の誤動作も起らなかった。第6図は本
発明の他の一実施例を示しており、第4図,第5図と同
一符号は同等物あるいは相当物を示している。第6図に
示す実施例ではゲート電極4と制御電極5の間にダイオ
ード3を挿入している。
抵抗は0.1〜0.50の範囲が好適であった。このよ
うにすれば、広幅ゲート信号として必要な電流は従釆の
泌(100A素子の場合)から0.1〜0.泌に煩減で
き、ターンオフ時の誤動作も起らなかった。第6図は本
発明の他の一実施例を示しており、第4図,第5図と同
一符号は同等物あるいは相当物を示している。第6図に
示す実施例ではゲート電極4と制御電極5の間にダイオ
ード3を挿入している。
ダイオード8が存在することにより、次の如き利点があ
る。
る。
ダイオード8の挿入によって、ターンオフ時のゲート電
流のほとんどがダイオード8に流れB領域内の半導体基
体内部(今の場合pB層)を通過しなくてよいことにな
り、pB層内の電圧降下の発生をダイオード8の順電圧
降下程度に低減できる。
流のほとんどがダイオード8に流れB領域内の半導体基
体内部(今の場合pB層)を通過しなくてよいことにな
り、pB層内の電圧降下の発生をダイオード8の順電圧
降下程度に低減できる。
これによって前記効果【3’『ターンオフ誤動作の防止
』のところで説明した問題が解消できる。以上の実施例
では、ア/−ド側よりカソード側に向ってp−n−p−
nの4層構成のGTOをもって示しているが、全く逆転
したn−p−n−pの4層構成のGTOでも、同様の効
果が得られる。また、第5図に示した実施例では、アノ
ード側におけるn十層を正方格子点に存在するよう配列
することを述べたが、このn十層の配列法は、このよう
な構造に限定されるものではなく、製作上の都合により
、任意な配列法が適用可能である。
』のところで説明した問題が解消できる。以上の実施例
では、ア/−ド側よりカソード側に向ってp−n−p−
nの4層構成のGTOをもって示しているが、全く逆転
したn−p−n−pの4層構成のGTOでも、同様の効
果が得られる。また、第5図に示した実施例では、アノ
ード側におけるn十層を正方格子点に存在するよう配列
することを述べたが、このn十層の配列法は、このよう
な構造に限定されるものではなく、製作上の都合により
、任意な配列法が適用可能である。
更に、主サイリスタと補助サィリスタの結合はいかなる
構成によって達成されてもかまわない。以上述べたよう
に、本発明によれば少ないゲート電流により導適状態を
保持することが可能であり、制御電力の少ないGTOを
得ることができる。特に、ゲート電流lcTの小さな補
助サィリス0夕をシリコン基体に内蔵させることにより
、主サィリスタにおけるpェミッタ接合の短絡を大きく
することが可能でそれによってターンオフ性能の一層優
れたGTOを得ることができる。
構成によって達成されてもかまわない。以上述べたよう
に、本発明によれば少ないゲート電流により導適状態を
保持することが可能であり、制御電力の少ないGTOを
得ることができる。特に、ゲート電流lcTの小さな補
助サィリス0夕をシリコン基体に内蔵させることにより
、主サィリスタにおけるpェミッタ接合の短絡を大きく
することが可能でそれによってターンオフ性能の一層優
れたGTOを得ることができる。
タ 第1図は従来のGTOを示す縦断面図、第2図は第
1図に示す従来のGTOにおけるターンオフ利得と保持
電流の関係を示す図、第3図は従来のGTOにおける制
御電圧、電流の波形を示す図、第4図は本発明GTOの
一実施例を示す縦断面0図、第5図は本発明GTOの具
体的構造の一例を示す部分的断面斜視図、第6図は本発
明GTOの他の一実施例を示す縦断面図である。 1・・・・・・シリコン基板、2・・・・・・アノード
電極、3…・・・カソード電極、4・・・…ゲート電極
、5・・・・・・制タ御電極、8・・・・・・ダイオー
ド。 ’図 第2図 第J図 第4図 第5図 第6図
1図に示す従来のGTOにおけるターンオフ利得と保持
電流の関係を示す図、第3図は従来のGTOにおける制
御電圧、電流の波形を示す図、第4図は本発明GTOの
一実施例を示す縦断面0図、第5図は本発明GTOの具
体的構造の一例を示す部分的断面斜視図、第6図は本発
明GTOの他の一実施例を示す縦断面図である。 1・・・・・・シリコン基板、2・・・・・・アノード
電極、3…・・・カソード電極、4・・・…ゲート電極
、5・・・・・・制タ御電極、8・・・・・・ダイオー
ド。 ’図 第2図 第J図 第4図 第5図 第6図
Claims (1)
- 【特許請求の範囲】 1 アノード側エミツタ接合のみが短絡された主サイリ
スタとカソード側エミタ接合のみが短絡された補助サイ
リスタを有し、補助サイリスタのカソードが主サイリス
タのゲートに接続されていることを特徴とするゲート・
ターン・オフ・サイリスタ。 2 上記特許請求の範囲第1項において、主サイリスタ
と補助サイリスタは単一の半導体基体内に複合化されて
いることを特徴とするゲート・ターン・オフ・サイリス
タ。 3 上記特許請求の範囲第1項において、主サイリスタ
のアノード側エミツタ接合の短絡部分は、カソード側エ
ミツタ接合と重なり合うことを特徴とするゲート・ター
ン・オフ・サイリスタ。 4 上記特許請求の範囲第1項において、主サイリスタ
および補助サイリスタはライフタイム・キラーが添加さ
れていないことを特徴とするゲート・ターン・オフ・サ
イリスタ。 5 上記特許請求の範囲第1項において、補助サイリス
タのカソード側エミツタ接合の短絡抵抗は0.1〜0.
5Ωであることを特徴とするゲート・ターン・オフ・サ
イリスタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54006067A JPS6019147B2 (ja) | 1979-01-24 | 1979-01-24 | ゲ−ト・タ−ン・オフ・サイリスタ |
DE8080300211T DE3067496D1 (en) | 1979-01-24 | 1980-01-23 | Gate turn-off thyristor |
EP80300211A EP0014098B1 (en) | 1979-01-24 | 1980-01-23 | Gate turn-off thyristor |
US06/320,536 US4443810A (en) | 1979-01-24 | 1981-11-12 | Gate turn-off amplified thyristor with non-shorted auxiliary anode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54006067A JPS6019147B2 (ja) | 1979-01-24 | 1979-01-24 | ゲ−ト・タ−ン・オフ・サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5598858A JPS5598858A (en) | 1980-07-28 |
JPS6019147B2 true JPS6019147B2 (ja) | 1985-05-14 |
Family
ID=11628225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54006067A Expired JPS6019147B2 (ja) | 1979-01-24 | 1979-01-24 | ゲ−ト・タ−ン・オフ・サイリスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4443810A (ja) |
EP (1) | EP0014098B1 (ja) |
JP (1) | JPS6019147B2 (ja) |
DE (1) | DE3067496D1 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
JPS6043668B2 (ja) * | 1979-07-06 | 1985-09-30 | 株式会社日立製作所 | 半導体装置 |
DE3109892A1 (de) * | 1981-03-14 | 1982-09-23 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Rueckwaerts nicht sperrender thyristor mit kurzer freiwerdezeit |
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JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
JPS5871657A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
JPS593969A (ja) * | 1982-06-29 | 1984-01-10 | Meidensha Electric Mfg Co Ltd | 増幅ゲ−ト形ゲ−トタ−ンオフサイリスタ |
JPS5963450U (ja) * | 1982-10-21 | 1984-04-26 | 株式会社明電舎 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
US4604638A (en) * | 1983-05-17 | 1986-08-05 | Kabushiki Kaisha Toshiba | Five layer semiconductor device with separate insulated turn-on and turn-off gates |
GB2153586B (en) * | 1984-01-31 | 1987-06-24 | Westinghouse Brake & Signal | Gate turn-off thyristor |
US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
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JPH061831B2 (ja) * | 1986-07-08 | 1994-01-05 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
EP0270975B1 (en) * | 1986-12-01 | 1994-11-09 | Kabushiki Kaisha Toshiba | Semiconductor switching device with anode shorting structure |
JPS63265465A (ja) * | 1986-12-01 | 1988-11-01 | Toshiba Corp | 半導体装置 |
EP0308667B1 (de) * | 1987-09-23 | 1994-05-25 | Siemens Aktiengesellschaft | Absaugelektrode zur Verkürzung der Ausschaltzeit bei einem Halbleiterbauelement |
US4951110A (en) * | 1987-11-03 | 1990-08-21 | Siemens Aktiengesellschaft | Power semiconductor structural element with four layers |
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EP0366916B1 (en) * | 1988-10-04 | 1995-06-14 | Kabushiki Kaisha Toshiba | Shorted-anode semiconductor device and methods of making the same |
JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
US5736755A (en) * | 1992-11-09 | 1998-04-07 | Delco Electronics Corporation | Vertical PNP power device with different ballastic resistant vertical PNP transistors |
JP2804216B2 (ja) * | 1993-06-22 | 1998-09-24 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
US9475692B2 (en) * | 2014-07-22 | 2016-10-25 | Qorvo Us, Inc. | Radio frequency (RF) microelectromechanical systems (MEMS) devices with gold-doped silicon |
US10361697B2 (en) * | 2016-12-23 | 2019-07-23 | Skyworks Solutions, Inc. | Switch linearization by compensation of a field-effect transistor |
CN118136622A (zh) * | 2022-12-02 | 2024-06-04 | 力特半导体(无锡)有限公司 | 具有高抗干扰性的scr结构 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR96227E (fr) * | 1968-12-31 | 1972-05-19 | Silec Liaisons Elec | Dispositif électronique a semi-conducteurs pour commander le passage du courant électrique. |
BE758745A (fr) * | 1969-11-10 | 1971-05-10 | Westinghouse Electric Corp | Perfectionnements aux ou en rapport avec les dispositifs semiconducteurs |
JPS5252377A (en) * | 1975-10-24 | 1977-04-27 | Hitachi Ltd | Gate turn-off thyristor |
JPS5297684A (en) * | 1976-02-12 | 1977-08-16 | Mitsubishi Electric Corp | Semiconductor element |
JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
-
1979
- 1979-01-24 JP JP54006067A patent/JPS6019147B2/ja not_active Expired
-
1980
- 1980-01-23 EP EP80300211A patent/EP0014098B1/en not_active Expired
- 1980-01-23 DE DE8080300211T patent/DE3067496D1/de not_active Expired
-
1981
- 1981-11-12 US US06/320,536 patent/US4443810A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0014098A2 (en) | 1980-08-06 |
EP0014098A3 (en) | 1980-09-03 |
EP0014098B1 (en) | 1984-04-18 |
DE3067496D1 (en) | 1984-05-24 |
US4443810A (en) | 1984-04-17 |
JPS5598858A (en) | 1980-07-28 |
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