JPH02294073A - 大阻止容量半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パワーエレクトロニクスに関する。

本発明は、特に （ａ）半導体基板と、 （ｂ）　３３半導体基板において、カソード及びアノー
ド間の、ｎ型ベース層を有する別様にドーピングされた
一連の層と、複数のアノード側ｐ型エミッタ領域と、ｎ
型ベース層及びｐ型エミッタ領域の間に配置された障壁
層と、 （ｃ）　　ｐ型エミッタ領域間に配置された短絡回路接
点領域を有する複数のエミッタ短絡回路とから成る大阻
止容量半導体素子に関する。

この様な素子は、例えば、１９８７年度の東京での第１
９回固体素子及び材料会議におけるＴ．Ｏｇｕｒａ外の
論文「ｎバッファ一及び新アノード短絡構造を有する６
０００Ｖゲートターンオフ・サイリスタ」によりよく知
られている。

（従来技術とその問題点） 逆バイアスＰＮ接合を有する半導体素子が高電圧を阻止
することが出来るためには、ドーピング密度が低い方の
層の厚み及び抵抗率に関する大きさを適切に設定するこ
とが必要である。

この大きさの設定は、二つの基本的基準、即ち、ＰＮ接
合に生じる最大電界強度が与えられた値を越えないこと
、及び、その電界が素子の二つの主面に達しないことを
目指す。高い方の抵抗を持った層が一定にドーピングさ
れている非対称的構造の場合には、これは非常に厚みが
大きくて、それに対応してオン状態抵抗の大きな素子を
生み出す結果となる。

この不都合な状況から脱する方法が暫く前から知られて
いるが、その方法によると、軽くドーピングされた層の
端部は、追加の、同極性の、もっと高度にドーピングさ
れた層（障壁層）で終端させられる．よって、電界強度
は、表面に達する直前まで減衰することが出来ないので
、指定された阻止電圧について必要な素子の厚みがほぼ
半分となる． 概して、ＧＴＯｓ等のスイッチング可能素子の厚みを小
さくしてスイッチング損及び伝送損を小さくするために
も、障壁層構造は適当である。しかし、これらの素子は
、しばしば、所謂エミソタ短絡回路を有するアノード側
に取りつけられるが、これは電界制限層（障壁層）と組
み合わされてトリガー特性をひどく悪くする結果となる
。

その理由は、アノード側エミッタの直前に、より高度に
ドーピングされた障壁層があるので、導電率の増大がエ
ミッタ効率を鋭く低下させることにある．アノードの注
入ポテンシャルより低い電圧では、大電子電流が外側接
点へ直接流される。

トリガー感度について許容できるレベルまでこの効果を
小さくするために、アノード短絡回路間の横方向距離を
非常に大きくするか、或いは表面積の相対部分を非常に
小さくしなければならない。

両方の場合に、低損ターンオフ挙動に必要な短絡回路の
動作の大部分が失われる。例えば、６ｋＶＧＴＯのため
の障壁層と組み合わされた小面積・円柱型アノード短絡
回路を提供する変形が上記のＴ．　Ｏｇｕｒａ外の論文
に記載されている。

他の既知のアノード構造は、エミッタ短絡回路を完全に
必要としないが、スイッチング挙動を良好とするのに必
要なレベルまでエミッタ効率を下げることが出来る程に
高度にドーピングされた障壁層を持っている。しかし、
この思想の欠点は、それが活性素子面全体にわたって同
質性が特別に良好でなければならないことである。それ
は、さもないと、ターンオフ過程で不均一な電流分布が
生じるからであり、これは明らかに、スイッチング可能
なパワー素子の大きな問題の一つである。

（発明の概要） 従って、この発明の一つの目的は、既知の解決策の欠点
を示さずに障壁層及びエミッタ短絡回路の組合せの利点
を活用する新規な大阻止容量半導体素子を提供すること
である。

この目的は、上記の種類の素子の場合、（ｄ）離れた障
壁層領域の形の障壁層のみがｐ型エミッタ領域の各々を
囲み、短絡回路接点領域は完全にｎ型ベース層内に置か
れ、 （ｅ）各短絡回路接点領域と各障壁層領域との間に中間
領域があり、この領域においてｎ型ベース層が半導体基
板のアノード側表面と出会う様にすることによりー、達
成される． 本発明の本質を、次の様に説明することが出来る。即ち
、エミッタ短絡回路の効率は、該短絡回路を介して外側
接点へ流れる電流に起因して、エミ７夕接合の順方向バ
イアスの強度により決定されることが知られている．こ
の電圧低下は小さいので、短絡回路経路の電気抵抗（短
絡回路抵抗）が小さければ短絡回路の動作は大きく、こ
れは、正しく、障壁層を設けたことにより有害な程度ま
で達成されるものである。

この抵抗を増大させるだけでなく、その値を自在に調整
するために、本発明により障壁層は全面に設けられるの
ではなくてアノード側ｐ型エミッタ領域の前方に局所的
に設けられるに過ぎない。

この領域では、この追加のドーピングにより、阻止モー
ドの電界はエミッタ及びトリガー注入に達し得ないこと
となる． 他の領域は、高度にドーピングされた短絡回路？点領域
又はｎ型ベース層の軽くドーピングされた中間領域から
成る．前者は電界に対して非常に鋭い境界となり、中間
領域の後者は素子表面まで達することが出来る． 本発明の代表的な好適実施例においては、（ａ）半導体
基板のアノード側表面はアノード・メタライゼーション
で被覆され、 （ｂ）　　ｎ型ベース層及びアノードメタライゼーショ
ンからの電気的絶縁のために、半導体基板のアノード側
の各中間領域周囲は絶縁層で被覆され、且つ／又は中間
領域周囲のアノード・メタライゼーシッンは省略される
。

アノード・メタライゼーシッンと半導体基板との間の絶
縁層は、中間領域の区域の電流が金属接点へ直接流れる
のを防止する．この点に生じる電界強度は確かに相当強
くなり得るが、約１０’Ｖ／ｃｍでは該電界強度は例え
ばＳｉＯ■の破壊電圧強度よりは１０’Ｖ／ａｓ以上低
い． 本発明の構造では、短絡回路抵抗は、本質的に、局所的
障壁層領域とｎ０短絡回路接点領域との間の距離と、Ｐ
Ｎ接合の軽《ドーピングされた側の抵抗率とにより決定
される．よって、容易に制御することの出来る幾何学酌
量により、この抵抗と、短絡回路の動作とを調整出来る
可能性が生じる．他の代表的実施例は、特許請求の範囲
の欄の従属請求項に定義されている。

本発明と、その利点の多くとは、添付図面と関連させて
以下の詳細な説明を参照することにより一層完全に理解
されるであろう。

（実施例） 本゛発明を説明するために、これからはゲートターンオ
フ・サイリスタ（ＧＴＯ）の例を使用する。

図面を参照する．図面においては、同じ参照数字は同一
又は対応する部分を指す。第１図は、障壁層及びエミッ
タ短絡回路を備えた現状技術のＧＴＯの構造を示す． この典型的ＧＴＯは大面積半導体基板１から成り、この
半導体基板の一方の（下側の）主面にはアノード・メタ
ライゼーシッン１０が、他方の（上側の）主面にはゲー
ト・メタライゼーション３及びカソード・メタライゼー
ション２が設けられている。メタライゼーション２、３
及び１０に対応して、外部接点としてのカソードＫ、ゲ
ートＧ及びアノードＡがある。

半導体基板ｌにおいて、カソードＫ及びアノードＡの間
に一連の別様にドーピングされた層があり、それは、ｎ
゛型にドーピングされたｎ型エミフタ領域４、ｐ型にド
ーピングされたｐ型ベース層５、ｎ一型にドーピングさ
れたｎ型ベース層６、ｎ型にドーピングされた障壁層７
、この障壁層７内のｐ゛型にドーピングされたｐ型エミ
ッタ領域８及びｎ゛型にドーピングされた短絡回路接点
領域９から成る。

ｐ型エミッタ領域８と短絡回路接点頭域９との間には短
絡回路経路の各々が延びており、該短絡回路経路は、短
絡回路抵抗Ｒ．（第１図に略図示）で特徴付けられる．
短絡回路経路は、より高度にｎ型にドーピングされた障
壁層７内に完全に延在しているので、短絡回路抵抗Ｒ．
は割合に小さくて、短絡回路の動作は、それに応じて大
きい。その結果として、ｐ型エミッタ領域８のエミッタ
効率は、従って該素子のトリガー感度は、相当低下して
いる。

エミッタ効率を低下させずに障壁層の電界制限動作を得
るために、本発明は、連続的障壁層を、局所的に境界を
有する障壁層領域と置き換える。

その結果、第２図の代表的実施例に示されている様なア
ノード側素子構成となる。

その中の障壁層７は別々の障壁層領域７ａ、７ｂから成
り、それらは各々、短絡回路接点領域９ではなくてｐ型
エミッタ頷域８を囲む。この様にして、障壁層領域７ａ
、７ｂと短絡回路接点領域９との間に、ｎ型ベース層６
の低ｎ”　　ドーピングで中間層１２が生じる。

その時、短絡回路抵抗Ｒ，は、障壁層領域７ａ、７ｂか
ら短絡回路接点領域９までの横方向距離ｄと、ｎ型ベー
ス層の割合に大きな抵抗率とにより明確に決定される。

よって、短絡回路の好都合な抵抗状態を達成できるだけ
でなくて、単純な手段によって短絡回路抵抗Ｒ６を距離
ｄの選択により広い範囲内で調整することが出来る． しかし、ｎ型ベース層６の大きな抵抗率が充分に役に立
つと分かるのは、中間領域１２において半導体基板ｌの
表面が適切な絶縁層１１（これは、例えば、Ｓｉｎ．か
ら成る）によりアノード・メタライゼーション１０から
電気的に絶縁されている時だけである。絶縁層１ｌに代
えて、或いはこれに加えて、中間領域に限定してアノー
ド・メタライゼーション１０を省略することが出来る。

短絡回路接点領域９及びｐ型エミフタ領域８は、好まし
くは、半導体基板１の中に約２０μｍの深さに置かれる
。障壁層領域７ａ、７ｂについては、約５０μｍの深さ
ｂが好ましい．障壁層領域７ａ、７ｂの表面でのドーピ
ング密度は好ましくはその場合には約１０Ｉ６ｃＩＩＩ
−３の値を有し、また、ｎ型ベース層６の抵抗率は５０
０Ω備が好結果を与えることが分かった。

上記の好ましいパラメータ値を有する第２図のアノード
構造を基礎として、７ｋｖの電圧でのＧＴＯの阻止挙動
を計算した。その結果としての電界及び電位の分布が第
３Ａ図及び第３Ｂ図にそれぞれ示されている（両図にお
いて、目盛りは、水平方向及び垂直方向に１目盛り当た
り７０μｍである。

第３Ａ図及び第３Ｂ図から直に分かるように、電界制限
障壁層領域７ａ、７ｂの主目的、即ち、ｐ型エミッタ領
域９までの電界の到達の防止、が達成されている。

大阻止容量素子を製造する際に、上記のアノード構造は
追加の困難をもたらさない。障壁層領域７ａ、７ｂへの
添加物拡散時に必要なマスキングは、如何なるプロセス
系列にも容易に組み込むことが出来る． 絶縁層１１だけは、全活性面にわたって欠陥があっては
ならない。これらの領域からアノード・メタライゼーシ
ョン１０が省略されるならば、欠陥を許容することが出
来る。

本書においてＧＴＯの例を使って本発明を説明したが、
障壁層及びエミッタ短絡回路の組合せが設けられる他の
大阻止容量素子にも本発明を適用することが出来る。

明らかに、本発明の色々な修正及び変形が以上の教示に
鑑みて可能である。従って、特許請求の範囲の欄の記載
内容の範囲内で、本書に詳しく記載した以外の態様で本
発明を実施することが出来る．

【図面の簡単な説明】

第１図は、現状の技術による障壁層及びエミッタ短絡回
路を有するＧＴＯの断面図である。 第２図は、本発明の好適な代表的実施例によるＧＴＯの
アノード構造を示す断面図である。 第３Ａ図は、第２図の構造における、計算された電界強
度を示す。 第３Ｂ図は、第２図の構造における計算された電位分布
を示す。 図中符号： １．　　半導体基板、 ２．カソード・メタライゼーション、 ３．ゲート・メタライゼーション、 ４．　　ｎ型エミッタ、　　５．ｐ型ベース層、ｎ型ベ
ース層、　　７．障壁層、 ｂ　障壁層領域、 ｐ型エミッタ領域、９．短絡回路接点領域、アノード・
メタライゼーション、 絶縁層、　　　　　１２．　　中間領域、アノード、　
　　　　Ｋ　カソード、 ゲート、　　　　　Ｒ．短絡回路抵抗、ｂ　深さ、　　
　　　ｄ　距離。

Claims (1)

1. 【特許請求の範囲】 （１）（ａ）半導体基板（１）と、 （ｂ）該半導体基板（１）において、カソード（Ｋ）及
   びアノード（Ａ）間の、ｎ型ベー ス層（６）を有する別様にドーピングされ た一連の層と、複数のアノード側ｐ型エミ ッタ領域（８）と、ｎ型ベース層（６）及 びｐ型エミッタ領域（８）の間に配置され た障壁層（７）と、 （ｃ）ｐ型エミッタ領域（８）間に配置された短絡回路
   接点領域（９）を有する複数のエ ミッタ短絡回路とから成る大阻止容量半導 体素子であって、 （ｄ）離れた障壁層領域（７ａ、ｂ）の形の障壁層（７
   ）のみがｐ型エミッタ領域（８） の各々を囲み、短絡回路接点領域（９）は 完全にｎ型ベース層（６）内に置かれ、 （ｅ）各短絡回路接点領域（９）と各障壁層領域（７ａ
   、ｂ）との間に中間領域（１２） があり、この領域においてｎ型ベース層 （６）が半導体基板（１）のアノード側表 面と出会うことを特徴とする素子。 （２）（ａ）半導体基板（１）のアノード側表面はアノ
   ード・メタライゼーション（１０）で被 覆され、 （ｂ）ｎ型ベース層（６）及びアノードメタライゼーシ
   ョン（１０）からの電気的絶縁の ために、半導体基板（１）のアノード側の 各中間領域（１２）周囲は絶縁層（１１） で被覆され、且つ／又は中間領域（１２） 周囲のアノード・メタライゼーション（１０）は省略さ
   れることを特徴とする請求項１に 記載の素子。 （３）別様にドーピングされた一連の層はゲートターン
   オフサイリスタ（ＧＴＯ）に対応することを特徴とする
   請求項２に記載の素子。 （４）（ａ）障壁層領域（７ａ、ｂ）は表面において約
   １０＾１＾６ｃｍ＾−＾３のドーピング密度を示し、（
   ｂ）短絡回路接点領域（９）及びｐ型エミッタ領域（８
   ）は半導体基板（１）内に約 ２０μｍの深さに置かれ、 （ｃ）障壁層領域（７ａ、ｂ）は半導体基板（１）内に
   約５０μｍの深さに置かれるこ とを特徴とする請求項３に記載の素子。 （５）ｎ型ベース層（６）の抵抗率は約５００Ωｃｍの
   値を有することを特徴とする請求項３に記載の素子。