JP3629180B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パワー半導体素子に係り、特に電力用スイッチング素子として好適なバイポーラ型の半導体素子に関する。
【0002】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧、大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。特に、半導体素子の低損失化を図るためには、オン電圧(定常損失)およびターンオフ損失をそれぞれ低減させる必要があり、様々な素子構造が開発、検討されている。その中で、現在、広い分野で最も多く用いられている代表的な中容量素子として、パワートランジスタについて述べる。
【0003】
図24(a)、図24(b)はそれぞれnpn型パワートランジスタの構成を示す断面図で、図24(b)は図24(a)中の一点鎖線枠24b内を拡大したものである。
【0004】
このパワートランジスタでは、高抵抗のn型ベース層1aの表面に、高濃度のn型コレクタ層2aが形成されている。n型ベース層1aの他方の面にはp型ベース層3aが形成され、p型ベース層3a表面にはn型エミッタ層4aが選択的に形成されている。p型ベース層3a表面におけるn型エミッタ層4aとは異なる領域上にはゲート電極5aが設けられている。また、n型コレクタ層2a上にはコレクタ電極6aが設けられ、n型エミッタ層4a上にはソース電極7aが設けられている。
【0005】
このパワートランジスタは、以下のように動作する。コレクタ電極6aに正電圧が印加され、エミッタ電極7aに零電圧が印加されているとする。ターンオンの際には、p型ベース層3aとn型エミッタ層4aとからなるpn接合のビルトイン電圧よりも大きい値の正電圧がゲート電極5aに印加される。
【0006】
これにより、図25に示すように、ゲート電極5aからp型ベース層3aを介してn型エミッタ層4aに正孔が注入され、n型エミッタ層4aからp型ベース層3aに電子eが注入される。一部の電子eは、p型ベース層3a中で正孔hと再結合して消滅するが、p型ベース層3aの接合深さが比較的浅く形成され、またコレクタ電極6aが正電位にバイアスされていることから、電子eは、p型ベース層3aからn型ベース層1aに注入されてn型コレクタ層2aを通ってコレクタ電極6aに流出する。
【0007】
また、n型ベース層1a中に電子eが注入されると、電荷中性条件をみたすように、正孔hもn型ベース層1a中に注入される。この動作により、伝導度変調が生じ、パワートランジスタがオン状態(導通状態)になる。
【0008】
一方、ターンオフの際には、p型ベース層3aとn型エミッタ層4aからなるpn接合の耐圧よりも小さい値の負電圧がゲート電極5aに印加される。これにより、ベース・エミッタ間が逆バイアスされ、n型エミッタ層4aからの電子注入が停止されると共に、n型ベース層1a内に蓄積されていた正孔hがゲート電極5aから排出され、素子がターンオフする。
【0009】
このパワートランジスタでは、p型ベース層3aからn型ベース層1aに正孔hが注入されることにより、n型ベース層1aで伝導度変調が生じるため、オン電圧が低く、大きな電流を制御できるという特長がある。
【0010】
しかしながら、従来のパワートランジスタでは、オン状態においてゲート電極5aから注入される正孔電流のうち、相当量がn型ベース層1aには注入されずに、p型ベース層3a内やp型ベース層3a表面で電子eと再結合したり、p型ベース層3aを通って直接n型エミッタ層4aへ流れ込む。
【0011】
同様に、エミッタ電極7aから注入される電子電流のうち、相当量がn型ベース層1aには注入されずに、p型ベース層3a内やp型ベース層3a表面で正孔hと再結合したり、p型ベース層3aを通って直接ゲート電極5aへ流れ込む。このため、大きなベース電流を必要とし、電流利得(直流電流増幅率:hFE=IC/IB)が小さいという問題がある。特に、従来の構造では、主耐圧を得るための接合終端部や電極のボンディングパッド領域等を除く素子有効領域の全域に亙ってp型ベース層3aが形成される。ここで、キャリア・ライフタイムは不純物濃度が大きいほど小さくなることから、p型ベース層3aが素子有効領域の全域に亙って形成される従来構造では、p型ベース層3a内でのキャリア再結合量が非常に大きくなり、電流ゲインが低減してしまう。
【0012】
このように、従来のトランジスタでは電流利得が小さいことから、しばしば、図26に示すように、2つのトランジスタをダーリントン接続して使用される。これにより、ゲート電流は小さくて済むが、コレクタ電圧が約0.8V以上にならなければ、上段トランジスタから下段トランジスタにゲート電流が振り込まれない。このため、図27の電流−電圧特性に見るように、素子のオン電圧を0.8V以下に低減できない、という事情がある。
【0013】
【発明が解決しようとする課題】
以上のように、従来の半導体素子では、電流利得が小さい、という事情、或いは、オン電圧が大きい、という事情がある。
【0014】
本発明は、上記事情を考慮してなされたもので、従来よりも電流利得を増大でき、且つオン電圧を低減し得る半導体素子を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の態様に係る半導体素子では、高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面上に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に選択的に、平面的に分割形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第2導電型ベース層の表面に形成され、且つ前記第1導電型ソース層に隣接して形成されたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、
前記第1導電型ソース層に形成された第2の主電極と、を具備し、単位構造幅に占める前記第2導電型ベース層の幅の比が0.4以下であることを特徴としている。
【0016】
また、この発明の第2の態様に係る半導体素子では、高抵抗の第1導電型ベース層と、
前記第1導電型ベース層の一方の表面上に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第2導電型ベース層の表面に、前記第1導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第2導電型高濃度層と、前記第2導電型高濃度層の表面に形成されたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、を具備し、単位構造面積に占める前記第1導電型ソース層と前記第2導電型高濃度層の面積の比率が0.1以下であることを特徴としている。
【0017】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下説明される全ての実施形態においては、第1導電型をn型、第2導電型をp型とする。また、全ての図面にわたり、共通する部分には共通する参照符号を付すことにする。
【0018】
(第1の実施形態)
図1(a)、図1(b)はそれぞれ、本発明の第1の実施形態に係る半導体素子の要部構造を示す断面図で、図1(b)は図1(a)中の一点鎖線枠1b内を拡大したものである。
【0019】
本実施形態は、高抵抗n型ベース層1の一方の面に、高濃度n型ドレイン層2が形成されている。n型ベース層1の他方の面にはp型ベース層3が選択的に形成され、p型ベース層3内にはn型ソース層4が形成されている。また、p型ベース層3上にはn型ソース層7に隣接してゲート電極5が設けられている。さらにn型ドレイン層2にはドレイン電極6が設けられ、n型ソース層4にはソース電極7が設けられている。
【0020】
次に、このような半導体素子の動作を図2のタイムチャートを用いて説明する。図2中の各線は、上から順に、ゲート端子のゲート電圧VG、ゲート端子のゲート電流IG、ドレイン電圧VD、ドレイン電流IDを示している。ターンオン時(時刻t=t1)には、ゲート端子にソースに対して正の電圧を印加する。これにより、図3に示すように、p型ベース層3からn型ベース層1に正孔(+)が注入され、同時にn型ソース層4から同じくn型ベース層1に電子(−)が注入されて、素子がターンオンする。この結果、n型ベース層1で伝導度変調が起こり、低オン電圧で通電される。
【0021】
図4は、n型ソース層4を切る縦方向断面でのオン状態におけるキャリア分布を示す。n型ベース層1の深い位置まで正孔が注入されて伝導度変調を起こし、オン電圧が低減される。
【0022】
本発明の半導体素子の電圧−電流特性を図5に示す。図27と比較すると、従来の半導体素子は図26のようにダーリントン接続して使用されるため、電圧−電流特性は約0.8Vから立ち上がる。これに対して、本発明の半導体素子では、低オン電圧を得るのに必要なゲート電流が小さく、電流利得(直流電流増幅率:hFS=ID/IG)が大きいので、ダーリントン接続して使用する必要がない。この結果、図5に示すように零電圧から電流が立ち上がるので、低電流領域から高電流領域に亙って低オン電圧を得ることができる。
【0023】
また、図5に示すように、pn接合による電圧降下が現れる絶縁ゲート型バイポーラトランジスタ(IGBT)と比較しても、本発明の半導体素子はオン電圧を著しく低減できる。
【0024】
ここで、本発明の半導体素子で大きな電流利得が得られる理由を説明する。図6は、図1に示す半導体素子における、p型ベース層3の幅に対する電流利得の依存性を示す図である。
【0025】
本願の発明者の研究によれば、電流利得は、単位構造面積(セル面積)に対する不純物層の面積の比率に大きく依存することが判った。本実施形態に当てはめれば、p型ベース層3の占有率(Wp/Wcell)と、n型ソース層4の占有率(Wn+/Wcell)とに大きく依存する。これは、不純物濃度が大きいほど、キャリアライフタイムが小さいことに起因する。すなわち、p型ベース層3の面積やn型ソース層4の面積が大きい場合、ゲート電極5から注入された正孔がこれらの不純物層中で再結合するキャリア量(再結合電流)が増加し、電流利得が低下してしまう。これに対して、本発明の半導体素子では、p型ベース層3が選択的に分割形成されており、p型ベース層3の面積を小さく設定できるので、大きな電流ゲインが実現できる。具体的には例えば、Wcell=20μm、Wp=8μmの寸法で形成することによって、hFS=50以上の電流利得が得られる。
【0026】
一方、第1の実施形態に対応する半導体素子は、ターンオフ時、ゲート端子に負電圧を印加する(時刻t=t3)。これにより、図7に示すように、n型ベース層1中に蓄積されていた正孔(+)が、p型ベース層3を介してゲート電極5から素子外に排出される。正孔(+)の排出に伴い、p型ベース層3の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層4からの電子注入が止まり、素子がターンオフする(時刻t=t3〜t4)。このターンオフ時には、n型ソース層4に隣接して設けられたゲート電極5を介して正孔(+)が排出されるので、高いターンオフ能力をもつ半導体素子を実現することができる。
【0027】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端子5に、ソースに対して負の電圧を印加する(時刻t=t4〜)。これにより、p型ベース層3の電位がゲート電極5を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0028】
上述したように、第1の実施形態によれば、オン状態では、n型ベース層1の深い位置まで電子・正孔の双方のキャリアが蓄積されて伝導度変調が起き、且つ、p型ベース層3とn型ソース層4におけるキャリア再結合が低減されるので、高い電流利得(直流電流増幅率)を実現することができる。
【0029】
また、ターンオフ時には、n型ソース層4に隣接して設けられたゲート電極5を介して正孔が排出されるので、高いターンオフ能力が得られる。
【0030】
さらに、オフ状態では、ゲート電極5に、ソースに対して負の電圧を印加することにより、p型ベース層3の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0031】
(第2の実施形態)
図8は、本発明の第2の実施形態に係る半導体素子の要部構造を示す断面図である。
【0032】
本実施形態では、図1で示した第1の実施形態と異なって、p型ベース層3上に、n型ソース層7に隣接してp+型層8が形成され、そのp+型層8上にゲート電極5が設けられている。これによって、ゲート電極5のコンタクト抵抗が低減されるので、ターンオン時に効率良く正孔が注入されると共に、ターンオフ時にはより早く正孔を排出することができる。
【0033】
以下、第2の実施形態の平面構造のいくつかを、変形例として説明する。
【0034】
(第2の実施形態の変形例1)
図9は本発明の第2の実施形態の第1の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0035】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものであり、n型ソース層4とp+型層8がストライプ形状をもって形成されている。この平面構造により、図1から図8で説明した原理と同様の原理で、高い電流ゲインと高いターンオフ能力が実現できる。
【0036】
(第2の実施形態の変形例2)
図10は本発明の第2の実施形態の第2の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0037】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものであり、複数のn型ソース層4が矩形状をもって形成され、互いに所定距離、離れて平面的に分割配置される。これにより、セル面積に占めるn型ソース層4の面積比率(Sn+/Scell)を小さくできるので、n型ソース層4におけるキャリア再結合が低減されて、図11に示すように電流利得はいっそう増大する。具体的には例えば、n型ソース層4の幅を2μm、奥行き方向の繰り返しピッチを8μmで形成すれば、n型ソース層4とp+型層8の面積比率((Sn+)+(Sp+)/Scell)が0.05となり、hFS=80を越える電流利得が得られる。
【0038】
また、図10に示す実施形態では、n型ソース層4が微小な矩形状に形成されていることから、ターンオフ時にこれら複数の矩形状n型ソース層4の四辺から正孔が引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来の半導体素子において数十μmの大きさを有するn型ソース層4の幅を10μm以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。
【0039】
また、ハードドライブ(即ち1、あるいは1に近い電流利得)でターンオフ駆動させることによって、ターンオフ損失は著しく低減され、且つターンオフ時の破壊を防止できる。
【0040】
(第2の実施形態の変形例3)
図12は本発明の第2の実施形態の第3の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0041】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものである。図10の平面図と異なる点は、n型ソース層4のみでなく、p型ベース層3とp+型層8も矩形状をもって形成され、相互に所定距離、離れて平面的に分割配置されていることである。これにより、セル面積に占めるn型ソース層4とp+型層8の面積比率((Sn+)+(Sp+)/Scell)およびp型ベース層3の面積比率(Spb/Scell)とを共に小さくできるので、いっそう大きな電流ゲインを得ることができる。
【0042】
(第2の実施形態の変形例4)
図13は本発明の第2の実施形態の第4の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0043】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものである。図12の平面図と異なる点は、p型ベース層3がリング形状をもって形成されていることである。そのp型ベース層3内に、図12と同様、n型ソース層4とp+型層8が矩形状をもって形成され、相互に所定距離、離れて平面的に分割配置されている。これによって、n型ソース層4の両側をp+型層8で挟み込むようにできるので、ターンオフ時の正孔排出が早く行われる結果、ターンオフ能力が向上する。
【0044】
(第2の実施形態の変形例5)
図14は本発明の第2の実施形態の第5の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0045】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものであり、p型ベース層3がメッシュ形状をもって形成され、そのp型ベース層3内にn型ソース層4がリング形状をもって、またp+型層8がストライプ形状をもって、それぞれ形成されている。この平面構造により、図1〜図8で説明した原理と同様の原理で、高い電流ゲインと高いターンオフ能力が実現できる。
【0046】
(第2の実施形態の変形例6)
図15は本発明の第2の実施形態の第6の変形構成を示す平面図であり、図中のA−A’断面が図8に示す断面図と対応している。
【0047】
即ち、本実施形態は、図8に示す断面構造の平面構成を規定したものであり、p型ベース層3が格子形状をもって形成されている。この平面構造では、リング状に形成されたn型ソース層4に隣接して、その周辺全域に亙ってp+型層8が形成されるので、いっそう高いターンオフ能力が実現できる。
【0048】
(第3の実施形態)
図16は、本発明の第3の実施形態に係る半導体素子の要部構造を示す断面図である。
【0049】
本実施形態では、図8で示した第2の実施形態と異なって、選択的に分割形成されたp型ベース層3に挟まれたn型ベース層1の表面上に、絶縁膜9aを介してソース電極7が設けられている。これによって、オン状態ではn型ベース層1の絶縁膜9に接する表面に、反転層あるいは蓄積層が形成されて、電子と正孔とが相互に近づけなくなるので、表面再結合が防止され、電流ゲインがいっそう向上する。
【0050】
さらに、ターンオフ時には、隣接するp型ベース層3間に、空乏層が早く形成されるので、高い破壊耐量が得られる。
【0051】
(第4の実施形態)
図17は、本発明の第4の実施形態に係る半導体素子の要部構造を示す断面図である。
【0052】
本実施形態では、図1で示した第1の実施形態と異なって、選択的に分割形成されたp型ベース層3内の、平面的に内側の位置にn型ソース層4が形成され、外側の位置にゲート電極5が設けられている。
【0053】
これによって、n型ソース層4をゲート電極5で挟み込む形になるので、ターンオフ時にn型ソース層4の両端から正孔の排出がなされる結果、いっそう高いターンオフ能力を得ることができる。
【0054】
(第5の実施形態)
図18は、本発明の第5の実施形態に係る半導体素子の要部構造を示す断面図である。
【0055】
本実施形態では、図16に示した第4の実施形態と異なって、選択的に分割形成されたp型ベース層3内の外側にp+型層8が形成され、そのp+型層8上にゲート電極5が設けられている。これによって、n型ソース層4をp+型層8で挟み込む形になるので、n型ソース層4直下のp型ベース層3の濃度を低減しても耐圧を確保することが可能となる。このように、p型ベース層3の濃度が低減できるので、n型ソース層4とp型ベース層3から構成されるエミッタ接合を越えて、n型ベース層1に注入される電子の量が増える結果、いっそう高い電流ゲインを実現できる。
【0056】
(第6の実施形態)
図19は、本発明の第6の実施形態に係る半導体素子の要部構造を示す断面図である。
【0057】
本実施形態では、図8に示した第2の実施形態と異なって、選択的に分割形成されたp型ベース層3同士の間のn型ベース層1表面に、p型ベース層から所定距離、離れてp型層10が形成されている。これによって、p型ベース層3、およびp型層10からそれぞれ空乏層が発生し、且つ互いに接触する。ここで、p型層10は、n型エミッタ層4、p+型層8が内部に設けられるp型ベース層3と比べて、微小に形成できるので、高耐圧を維持しつつ、pベース占有比率(Spb/Scell)を低減でき、いっそう高い電流ゲインを実現できる。
【0058】
(第7の実施形態)
図20は、本発明の第7の実施形態に係る半導体素子の要部構造を示す断面図である。本実施形態では、図19に示した第6の実施形態と異なって、p型層10上に、第2のゲート電極11が設けられ、第1のゲート電極5と第2のゲート電極11とは電気的に接続されている。これによって、p型層10からも正孔の注入と排出が行われるので、ターンオン能力とターンオフ能力をいっそう向上することができる。
【0059】
(第8の実施形態)
図21は、本発明の第8の実施形態に係る半導体素子の要部構造を示す断面図である。
【0060】
本実施形態では、図8で示した第2の実施形態と異なって、選択的に分割形成されたp型ベース層3同士の間のn型ベース層1の表面に、絶縁膜9aを介して絶縁ゲート電極12が設けられている。
【0061】
本実施形態の素子は、次のように駆動される。ターンオン時には、電流ゲート電極5と絶縁ゲート電極12の双方に、ソース電極5に対して正の電圧が印加され、ターンオフ時には、負の電圧が印加される。これによって、ターンオン時及びオン状態では、絶縁ゲート電極12直下のn型ベース層1とp型ベース層3の表面に、電子蓄積層および電子反転層が形成されるので、電子と正孔とが相互に近づくことができず、表面再結合が防止されて、低いオン電圧が得られる。
【0062】
一方、ターンオフ時には、絶縁ゲート電極12直下のn型ベース層1表面に、正孔反転層が形成されるので、ターンオフ能力をいっそう向上することができる。
【0063】
(第9の実施形態)
図22は、本発明の第9の実施形態に係る半導体素子の要部構造を示す断面図である。
【0064】
本実施形態では、図21で示した第8の実施形態として示した構造において、電流ゲート電極5と絶縁ゲート電極12が電気的に接続されている。これによって、1ゲート端子にて、図21に示した第8の実施形態と同様の機能を与えることができる。
【0065】
(第10の実施形態)
図23(a)は本発明の第10の実施形態を示す平面図であり、図23(b)は図23(a)中のA−A’断面を示している。
【0066】
本実施形態が図12、あるいは図8と異なる点は、p型ベース層3が素子の単位構造領域(セル領域)の全面に亙って形成されていることである。これによって、p型ベース層3の濃度を低減しても所望の耐圧を容易に得られ、p型ベース層3の濃度を低減できる分、n型エミッタ層4とp型ベース層3とから構成されるエミッタ接合を超えてn型ベース層1に注入される電子の量が増す結果、高い電流ゲインを得ることができる。なお、本実施形態は、従来構造と比較した場合、図12、図8と同様に、n型エミッタ層4、及びp+型層8が矩形状に形成され、かつ面積比率が小さくなるように構成されている点が、大きく異なる。
【0067】
【発明の効果】
以上詳述したように本発明によれば、オン状態で、n型ベース層1の深い位置まで電子・正孔双方のキャリアが蓄積されて伝導度変調が起き、且つ、p型ベース層3及びn型ソース層4とp+型層8の各不純物層におけるキャリア再結合が低減されるので、高い電流利得(直流電流増幅率)を実現することができる。
【0068】
よって、従来よりも電流利得を増大でき、且つオン電圧を低減し得る半導体素子を提供できる。
【図面の簡単な説明】
【図1】図1(a)および図1(b)はそれぞれ本発明の第1の実施形態に係る半導体素子を示す断面図。
【図2】図2は第1の実施形態に係る半導体素子の動作およびゲート駆動方法を示すタイムチャート。
【図3】図3は第1の実施形態に係る半導体素子のオン状態のキャリアの流れを示す模式図。
【図4】図4は第1の実施形態に係る半導体素子のオン状態のキャリア濃度分布を示す図。
【図5】図5は第1の実施形態に係る半導体素子の電流−電圧特性と従来のIGBTの電流−電圧特性とを比較して示す特性図。
【図6】図6は第1の実施形態に係る半導体素子の電流利得のp型ベース層幅依存性を示す特性図。
【図7】図7は第1の実施形態に係る半導体素子のターンオフ時のキャリアの流れを示す模式図。
【図8】図8は本発明の第2の実施形態に係る半導体素子を示す断面図。
【図9】図9は第2の実施形態の第1の変形構成を示す平面図。
【図10】図10は第2の実施形態の第2の変形構成を示す平面図。
【図11】図11は図10に示す半導体素子の電流利得の高濃度層幅依存性を示す特性図。
【図12】図12は第2の実施形態の第3の変形構成を示す平面図。
【図13】図13は第2の実施形態の第4の変形構成を示す平面図。
【図14】図14は第2の実施形態の第5の変形構成を示す平面図。
【図15】図15は第2の実施形態の第6の変形構成を示す平面図。
【図16】図16は本発明の第3の実施形態に係る半導体素子を示す断面図。
【図17】図17は本発明の第4の実施形態に係る半導体素子を示す断面図。
【図18】図18は本発明の第5の実施形態に係る半導体素子を示す断面図。
【図19】図19は本発明の第6の実施形態に係る半導体素子を示す断面図。
【図20】図20は本発明の第7の実施形態に係る半導体素子を示す断面図。
【図21】図21は本発明の第8の実施形態に係る半導体素子を示す断面図。
【図22】図22は本発明の第9の実施形態に係る半導体素子を示す断面図。
【図23】図23(a)は本発明の第10の実施形態に係る半導体素子を示す平面図、図23(b)は図23(a)中のA−A’線に沿う断面図。
【図24】図24(a)および図24(b)はそれぞれ従来のnpn型パワートランジスタを示す断面図。
【図25】図25は従来のnpn型パワートランジスタのオン状態のキャリアの流れを示す模式図。
【図26】図26は従来のnpn型パワートランジスタが使用される際のダーリントン接続を示す図。
【図27】図27は図26に示す構成の電流−電圧特性を示す特性図。
【符号の説明】
1…高抵抗n型ベース層、
2…n型ドレイン層、
3…p型ベース層、
4…n型ソース層、
5…ゲート電極、
6…ドレイン電極、
7…ソース電極、
8…p+型層(高濃度p型層)、
9、9a…絶縁膜、
10…p型層、
11…第2のゲート電極、
12…絶縁ゲート電極。
Claims (5)
- 高抵抗の第1導電型ベース層と、
前記第1導電型ベース層の一方の表面上に形成された第1導電型ドレイン層と、
前記第1導電型ベース層の他方の表面に選択的に、平面的に分割形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に形成された第1導電型ソース層と、
前記第2導電型ベース層の表面に形成され、且つ前記第1導電型ソース層に隣接して形成されたゲート電極と、
前記第1導電型ドレイン層に形成された第1の主電極と、
前記第1導電型ソース層に形成された第2の主電極と、を具備し、
単位構造幅に占める前記第2導電型ベース層の幅の比が0.4以下であることを特徴とする半導体素子。 - 前記第1導電型ソース層が平面的に分割形成されて複数配置されていることを特徴とする請求項1に記載の半導体素子。
- 高抵抗の第1導電型ベース層と、
前記第1導電型ベース層の一方の表面上に形成された第1導電型ドレイン層と、
前記第1導電型ベース層の他方の表面に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に形成された第1導電型ソース層と、
前記第2導電型ベース層の表面に、前記第1導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第2導電型高濃度層と、
前記第2導電型高濃度層の表面に形成されたゲート電極と、
前記第1導電型ドレイン層に形成された第1の主電極と、
前記第1導電型ソース層に形成された第2の主電極と、を具備し、
単位構造面積に占める前記第1導電型ソース層と前記第2導電型高濃度層の面積の比率が0.1以下であることを特徴とする半導体素子。 - 高抵抗の第1導電型ベース層と、
前記第1導電型ベース層の一方の表面上に形成された第1導電型ドレイン層と、
前記第1導電型ベース層の他方の表面に選択的に、平面的に分割形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に形成された第1導電型ソース層と、
前記第2導電型ベース層の表面に、前記第1導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第2導電型高濃度層と、
前記第2導電型高濃度層の表面に形成されたゲート電極と、
前記第1導電型ドレイン層に形成された第1の主電極と、
前記第1導電型ソース層に形成された第2の主電極と、を具備し、
単位構造幅に占める前記第2導電型ベース層の幅の比が0.4以下であり、前記単位構造面積に占める前記第1導電型ソース層と前記第2導電型高濃度層の面積の比率が0.1以下であることを特徴とする半導体素子。 - 前記第1導電型ベース層の他方の表面に形成され、且つ前記第2導電型ベース層から所定距離離れて形成された第2導電型層と、
前記第2導電型層に形成され、且つ前記ゲート電極と電気的に接続された第2のゲート電極とを、さらに具備することを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体素子。
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