JP3808686B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子に係り、特に電力用スイッチング素子としてのバイポーラ型のパワー半導体素子に関する。
【0002】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧、大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。特に、半導体素子の低損失化を図るためには、オン電圧(定常損失)とターンオフ損失を低減させる必要があり、様々な素子構造が開発、検討されている。その中で、現在、最も多く、広い分野で用いられている代表的な中容量素子としてのパワートランジスタについて説明する。
【0003】
図32は、従来のnpn型パワートランジスタの構成を示す断面図である。このパワートランジスタでは、高抵抗のn型ベース層101の表面に高濃度のn型コレクタ層102が形成されている。n型ベース層101の他方の面にはp型ベース層103が形成され、p型ベース層103表面にはn型エミッタ層104が選択的に形成されている。p型ベース層103表面におけるn型エミッタ層104とは異なる領域上にはベース電極112が設けられている。また、n型コレクタ層102上にはコレクタ電極109が設けられ、n型エミッタ層104上にはエミッタ電極110が設けられている。
【0004】
次に、かかるパワートランジスタの動作について説明する。コレクタ電極109に正電圧が印加され、エミッタ電極110に零電圧が印加されているとする。ターンオンの際には、p型ベース層103とn型エミッタ層104とからなるpn接合のビルトイン電圧よりも大きい値の正電圧がベース電極112に印加される。
【0005】
これにより、図33に示すように、ベース電極112からp型ベース層103を介してn型エミッタ層104に正孔hが注入され、n型エミッタ層104からp型ベース層103に電子eが注入される。一部の電子eは、p型ベース層103中で正孔hと再結合して消滅するが、p型ベース層103の接合深さが比較的浅く形成され、またコレクタ電極102が正電位にバイアスされていることから、電子eはp型ベース層103からn型ベース層101に注入されてn型コレクタ層102を通ってコレクタ電極109に流出する。また、nベース層101中に電子eが注入されると、電荷中性条件をみたすように、正孔hもn型ベース層101中に注入される。この動作により伝導度変調が生じ、パワートランジスタがオン状態(導通状態)になる。
【0006】
一方、ターンオフの際には、p型ベース層103とn型エミッタ層104からなるpn接合の耐圧よりも小さい値の負電圧がベース電極112に印加される。これによりベース・エミッタ間が逆バイアスされ、n型エミッタ層104からの電子注入が停止されると共に、n型ベース層101内に蓄積されていた正孔hがベース電極112から排出され、素子がターンオフする。
【0007】
このパワートランジスタでは、p型ベース層103からn型ベース層101に正孔hが注入されることにより、n型ベース層101で伝導度変調が生じるため、オン電圧が低く、大きな電流を制御できるという特長がある。
【0008】
しかしながら、従来のパワートランジスタでは、オン状態においてベース電極112から注入される正孔電流のうち、かなりの割合がn型ベース層101には注入されずに、p型ベース層103中やp型ベース層103表面で電子eと再結合したり、p型ベース層103を通って直接n型エミッタ層104へ流れ込む。同様に、エミッタ電極110から注入される電子電流のうち、かなりの割合がn型ベース層101には注入されずに、p型ベース層103中やp型ベース層103表面で正孔hと再結合したり、p型ベース層103を通って直接ベース電極112へ流れ込む。このため、大きなベース電流を必要とし、電流利得(直流電流増幅率:hFE=IC/IB)が小さいという問題がある。
【0009】
このように、従来のトランジスタでは電流利得が小さいことから、しばしば図34に示すように2つのトランジスタをダーリントン接続して使用される。これによりベース電流は小さくて済むが、図35のエミッタ・コレクタ間電圧−コレクタ電流特性に見るように、素子のオン電圧を0.8V以下に低減できないという問題がある。
【0010】
また、高抵抗のn型ベース層の表面にp型ベース層と別にp型インジェクション層を設け、このp型インジェクション層から別に正孔を注入することにより低オン電圧化及び電流利得向上を図ろうとする発明もなされている(特開平10−256550号公報)。しかしながら、かかる発明においても正孔と電子との再結合による電流利得低下の問題を解決することは困難であった。
【0011】
【発明が解決しようとする課題】
以上のように、従来の半導体素子では電流利得が小さいという問題、或いはオン電圧が大きいという問題がある。
【0012】
本発明は、かかる実情に鑑みてなされたものであり、従来よりも電流利得を増大でき、かつオン電圧を低減し得る半導体素子を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の半導体素子は、第1導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第1導電型ドレイン層と、前記第1導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に設けられた第1導電型ソース層と、前記高抵抗ベース層の前記第2導電型ベース層と同じ側の表面に設けられ、前記第2導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第2導電型半導体領域と、前記第2導電型ベース層から前記ゲート端子へ第2導電型キャリアを流す方向が順方向になるように当該第2導電型ベース層及びゲート端子の間に設けられ、その第2導電型端子側が、前記第1導電型ソース層と前記高抵抗ベース層との間の前記第2導電型ベース層の表面に、その第1導電型端子側が、前記ゲート端子または前記第2導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備することを特徴とする。
【0019】
上記各本発明において、以下の構成を備えることが好ましい。
【0021】
前記ダイオードには、素子のターンON時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のON状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されること。
【0022】
前記ダイオードは、前記第2導電型ベース層と前記第2導電型半導体領域との間の前記高抵抗ベース層上に絶縁層を介して設けられた半導体層から構成され、当該半導体層は第1導電型半導体層及び第2導電型半導体層からなること。
【0025】
前記第2導電型ベース層及び前記第2導電型半導体領域はそれぞれストライプ状に形成され、ストライプの長手方向に対して垂直な方向に配列されていること。
【0026】
前記第2導電型ベース層及び前記第2導電型半導体領域の少なくとも一方は島状に分割形成されていること。
【0046】
前記高抵抗ベース層上に前記絶縁層を介して設けられた半導体層は多結晶シリコンからなること。
【0050】
(作用)
本発明の半導体素子は、第1導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第1導電型ドレイン層と、前記第1導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に設けられた第1導電型ソース層と、前記高抵抗ベース層の前記第2導電型ベース層と同じ側の表面に設けられ、前記第2導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第2導電型半導体領域と、前記第2導電型ベース層から前記ゲート端子へ第2導電型キャリアを流す方向が順方向になるように当該第2導電型ベース層及びゲート端子の間に設けられ、その第2導電型端子側が、前記第1導電型ソース層と前記高抵抗ベース層との間の前記第2導電型ベース層の表面に、その第1導電型端子側が、前記ゲート端子または前記第2導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備する。
【0051】
この構成において、前記第2導電型がp型である場合には、素子のターンオン時にダイオードの逆方向耐圧を越える正電圧がゲート端子に印加されると、これにより第2導電型ベース層及び第2導電型半導体領域から高抵抗ベース層中に正孔が注入され、同時に第1導電型ソース層から同じく高抵抗ベース層に電子が注入されて、素子がターンオンする。
【0052】
素子がオン状態の時は、ダイオードの逆方向耐圧未満の正電圧がゲート端子に印加される。これにより、第2導電型ベース層からの正孔注入は停止すると同時に、第2導電型半導体領域から高抵抗ベース層中に正孔が注入される。このとき、第2導電型半導体領域から注入される正孔電流は一旦全て高抵抗ベース層に注入されて、この高抵抗ベース層の伝導度変調に寄与するので、ゲート電流が小さくて済み、高い電流利得を実現することができる。
【0053】
特に、オン状態において第2導電型ベース層からは正孔がほとんど注入されないため、この第2導電型ベース層による正孔と第1導電型ソース層から注入される電子とが再結合することを抑制することができ、第2導電型半導体領域の方から高抵抗ベース層の深い位置まで正孔を注入することが可能となる。したがって、高抵抗ベース層の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。
【0054】
一方、素子のターンオフ時には、ゲート端子に負電圧が印加される。これにより第2導電型ベース層及び第2導電型半導体領域の両方から正孔が排出されて、高いターンオフ能力を得ることができる。
【0055】
さらに、第2導電型ベース層と第2導電型半導体領域の両方、或いは何れか一方が平面的に分割形成される場合には、面積占有率が縮小されているので、キャリア再結合が低減され電流利得が一層増大すると同時に、ターンオフ時に少数キャリアが効率よく排出され、より高いターンオフ能力が実現される。
【0062】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の全ての実施の形態では第1導電型としてn型、第2導電型としてp型を用いている。
【0063】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図1(b)はその上面図、図1(a)は図1(b)のA−A´における断面図である。
【0064】
図1に示すように、高抵抗のn型ベース層1の一方の面に高濃度のn型ドレイン層2が形成されている。n型ベース層1の他方の面にはp型ベース層3が選択的に形成され、p型ベース層3内にはn型ソース層4が選択的に形成されている。このトランジスタ構造において、n型ベース層1表面に、p型ベース層3から所定距離離れた位置にp型インジェクション層5が形成されている。なお、この所定距離としては、例えば少数キャリアである正孔の拡散長程度が設定される。
【0065】
また、n型ソース層4と高抵抗n型ベース層1間のp型ベース層3表面には第1のゲート電極12が設けられ、p型インジェクション層5上には第2のゲート電極11が設けられている。さらに、第1のゲート電極12からゲート端子に電流が流れる方向が正方向となるように、第1のゲート電極12とゲート端子との間にダイオード13が挿入されている。図3は、このダイオードの電圧と電流間の特性を示す特性図である。一方、第2のゲート電極11は、ゲート端子に電気的に直接接続されている。n型ドレイン層2にはドレイン電極9が形成され、n型ソース層4にはソース電極10が形成されている。
【0066】
次に、このような半導体素子の動作を図2のタイムチャートを用いて説明する。図2中の各線は、上から順に、ゲート端子のゲート電圧VG、ゲート端子のゲート電流IG、ドレイン電圧VD、ドレイン電流IDを示している。
【0067】
ターンオン時(時刻t=t1)には、ゲート端子にソース電極10に対して正の電圧を印加する。ここで、正電圧はダイオード13の逆方向耐圧(降伏電圧)(図3に示す特性の場合には、−3V。)より大きな値に設定される。これにより、図4に示すようにp型ベース層3及びp型インジェクション層5からn型ベース層1に正孔が注入され、同時にn型ソース層4から同じくn型ベース層1に電子が注入されて、素子がターンオンする。
【0068】
続いて、オン状態(時刻t=t2〜t3)では、図5に示すようにゲート端子にダイオード13の逆方向耐圧より小さい正電圧が印加される。これに伴い、p型ベース層3の電位がpn接合のビルトイン電圧以上まで上昇した状態を維持したまま、p型インジェクション層5からn型ベース層1に正孔が注入され、同時にn型ソース層4からn型ベース層1に電子が直接注入される。この状態ではp型ベース層3からn型ベース層1への正孔の注入はほとんどなくなる。
【0069】
この結果、n型ベース層1で伝導度変調が起こり、低オン電圧で通電される。このとき、第2のゲート電極11から注入された正孔電流は、従来素子と異なり、全てn型ベース層1に注入される。しかも、p型インジェクション層5がp型ベース層3から所定距離離れて形成されているため、図6のキャリア分布図に示すように、n型ベース層1の深い位置まで正孔hが注入されて伝導度変調を起こす。以上の機構により、本発明では従来素子よりオン電圧が低減される。
【0070】
即ち、オン状態においてp型ベース層3からは正孔がほとんど注入されないため、このp型ベース層3による正孔とn型ベース層1から注入される電子とが再結合することを抑制することができ、一方、p型インジェクション層5の方から高抵抗n型ベース層1の深い位置まで正孔を注入することが可能となる。したがって、高抵抗n型ベース層1の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。
【0071】
例えば、図7のドレイン電圧と電流密度間の特性図に示すように、一般的なIGBTのようなpn接合による電圧降下がなく、零電圧から電流が立ち上るので、低いオン電圧を得ることができる。
【0072】
また言い替えると、従来素子と同じオン電圧を得るために必要なゲート電流が低減され、電流利得(直流電流増幅率:hFS=ID/IG)を増大できる。例えば、図8は図1に示す半導体素子における電流利得に関してn型ソース層4の幅に対する依存性を示す図である。図8に示すように、セル幅に対するn型ソース層4幅の比率(Wn+/Wcell)が0.1では、80に近い電流利得が得られる。電流利得のp型インジェクション層5幅による依存性も、図8と同様な特性を有する。本発明者らの研究によれば、電流利得は、セル幅に対するn型ソース層4幅の比率(Wn+/Wcell)と、セル幅に対するp型インジェクション層5幅の比率(Wp+/Wcell)との両方に大きく依存する。これは、n型ソース層4やp型ベース層3、p型インジェクション層5の幅が大きい場合、高濃度層ほどキャリアライフタイムは小さいので、第2のゲート電極11から注入された正孔がこれらの層の中で再結合し、電流利得が低下してしまうためである。
【0073】
これらのn型ソース層4幅とp型インジェクション層5幅に対する電流利得の依存性から、素子の平面構造(2次元構造)において、セル面積に占めるn型ソース層4の面積比(Sn+/Scell)とセル面積に占めるp型インジェクション層5の面積比(Sp+/Scell)を小さく形成することによって、電流利得は著しく増大する。
【0074】
本発明によれば、p型ベース層3とp型インジェクション層5とを互いに離して形成し、n型ソース層4幅とp型インジェクション層5幅とを共に小さく形成できるので、高い電流利得を得ることができる。例えば、Wcell=25μm、Wn+=2.5μm、Wp+=2.5μmの寸法で形成すれば良い。
【0075】
次に、第1の実施の形態における半導体素子のターンオフについて説明する。図9はそのターンオフの状態を説明する素子断面図である。図9に示すように、ターンオフ時(時刻t=t3)にはゲート端子に負電圧を印加する。これにより、図9に示すように、nベース層1中に蓄積されていた正孔hがp型ベース層3とp型インジェクション層5の両方を介してゲート端子から効率よく素子外に排出される。この正孔hの排出に伴って、p型ベース層3の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層4からの電子注入が止まり、素子がターンオフする(時刻t=t3〜t4)。
【0076】
このターンオフ時には、第1のゲート電極12と第2のゲート電極11の両方を介して正孔hが排出されるので、従来素子よりも高いターンオフ能力をもつ半導体素子を実現することができる。
【0077】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端子へソースに対して負の電圧を印加する(t=t4〜)。これにより、p型ベース層3の電位が第1のゲート電極12を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0078】
上述したように、第1の実施形態によれば、オン状態では、n型ベース層1の深い位置まで電子e及び正孔hの双方のキャリアが蓄積されて伝導度変調が起き、かつp型ベース層3、n型ソース層4、p型インジェクション層5の各高濃度層におけるキャリア再結合が低減されるので、高い電流利得(直流電流増幅率)を実現することができる。
【0079】
また、ターンオフ時には、第1のゲート電極12と第2のゲート電極11の両方を介して正孔hが排出されるので、高いターンオフ能力が得られる。
【0080】
さらにまた、オフ状態では、第1及び第2のゲート電極12、11にn型ソース層4に対して負の電圧を印加することにより、p型ベース層3の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0081】
(第2の実施形態)
図10は、本発明の第2の実施形態に係る半導体素子の構造を示す上面図である。この図10のA−A´における断面図は図1(a)と同様である。
【0082】
図10に示すように、本実施形態の半導体素子が第1の実施形態に係るものと異なる点は、高抵抗n型ベース層1表面にp型ベース層3′及びp型インジェクション層5′が島状に形成されている点である。即ち、p型ベース層3′内には選択的にn型ソース層4′が形成されており、このn型ソース層4′にはソース電極10′が設けられている。n型ソース層4′を取り囲むようにp型ベース層3′表面には第1のゲート電極12′が設けられている。また、p型インジェクション層5′には第2のゲート電極11′が設けられている。
【0083】
より具体的に述べると、本実施形態の半導体素子は、図10に示すようにp型ベース層3′及びn型ソース層4′並びにp型インジェクション層5′の各層が矩形状に形成され、相互に所定距離離して分割配置されている。例えば、A−A′断面においてWcell=25μm、Wn+=2.5μm、Wp+=2.5μmの寸法で形成し、さらに、図10に示す奥行き方向において、n型ソース層4′同士、及びp型インジェクション層5′同士の繰り返しピッチを25μm、幅を5μmで形成すれば良い。
【0084】
これによって、p型ベース層3′、n型ソース層4′内、及びp型インジェクション層5′内におけるキャリア再結合が低減されるので、高い電流利得が実現される。本実施形態の例で言えば、n型ソース層4の面積比率(Sn+/Scell)とp型インジェクション層5′の面積比率(Sp+/Scell)とが何れも0.05となり、140を越える電流利得が得られる。図11は、図10に示す半導体素子における電流利得に関してn型ソース層4′幅に対する依存性を示す図である。電流利得のp型インジェクション層5′幅による依存性も、図11と同様な特性を有する。
【0085】
以上のように本実施形態によれば、p型ベース層3′、n型ソース層4′、及びp型インジェクション層5′を、平面的(2次元的)に分割形成して面積比率を低減させることによって、電流利得を著しく増大させることができる。さらに、本実施形態では、n型ソース層4′が微小な矩形状に形成されており、ターンオフ時には、これら複数の矩形状n型ソース層4′の4辺から正孔hが引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来数10μmのオーダーで形成されているn型ソース層4′の幅を20μm以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。また、ハードドライブ(すなわち1あるいは1に近い電流利得)でターンオフ駆動させることによって、ターンオフ時の破壊を防止できる。
【0086】
(第3の実施形態)
図12は、本発明の第3の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図12(b)はその上面図、図12(a)は図12(b)のA−A´における断面図である。
【0087】
図12に示すように、本実施形態では、ダイオード13がp型多結晶シリコン層7及びn型多結晶シリコン層8からなり、高抵抗n型ベース層1上に絶縁膜(シリコン酸化膜等)6を介して形成されている点が特徴である。
【0088】
即ち、高抵抗n型ベース層1上には絶縁膜(シリコン酸化膜等)6が形成され、この絶縁膜6上にはp型ベース層3からp型インジェクション層5にわたって多結晶シリコン層が形成されている。この多結晶シリコン層はp型多結晶シリコン層7及びn型多結晶シリコン層8からなり、それぞれp型ベース層3、p型インジェクション層5に接している。これらはそれぞれアノード、カソードを構成する。n型多結晶シリコン層8は第2のゲート電極11に直接接しているが、必ずしも接している必要はない。
【0089】
図12ではダイオードのpn接合の界面は高抵抗n型ベース層1上に位置しているが、この位置には限られず、pn接合の界面はp型インジェクション層5よりもp型ベース層3により近く位置していてもよい。この場合には、電位の高いn型多結晶シリコン層8がより多く高抵抗n型ベース層1を覆うようになり、後述するように、より多くの電子の蓄積層が形成されるようになる。このため、電子と正孔が高抵抗n型ベース層1の表面で再結合する確率を減少させることが可能となり、より低いオン電圧を得ることが可能となる。特に、pn接合の界面が、高抵抗n型ベース層1とp型ベース層3との界面上か、若しくはそれよりp型ベース層3の内側の上に形成される場合には、上記効果はより顕著になる。
【0090】
本実施形態の半導体素子のターンオン時、オン状態、ターンオンオフ時はいずれも第1の実施形態と同様である。これらの動作はそれぞれ図13、図14、図15に示されている。
【0091】
本実施形態のように多結晶シリコン膜を用いてダイオードを構成すれば、簡単なプロセスで半導体基板上にトランジスタとともにダイオードを構成することができ、素子の実用化に非常な有用な構造を提供することができる。
【0092】
(第4の実施形態)
図16は、本発明の第4の実施形態に係る半導体素子の構造を示す上面図である。この図16のA−A´における断面図は図12(a)と同様である。
【0093】
図16に示すように、本実施形態の半導体素子が第3の実施形態に係るものと異なる点は、高抵抗n型ベース層1表面にp型ベース層3′及びp型インジェクション層5′が島状に形成されている点である。即ち、p型ベース層3′内には選択的にn型ソース層4′が形成されており、このn型ソース層4′にはソース電極10′が設けられている。n型ソース層4′を取り囲むようにp型ベース層3′表面には第1のゲート電極12′が設けられている。また、p型インジェクション層5′には第2のゲート電極11′が設けられている。さらに、p型多結晶シリコン層7′及びn型多結晶シリコン層8′はそれぞれn型ソース層4′及び第2のゲート電極11′を取り囲むように形成されており、これらの多結晶シリコン層7′、8′によって基板全面がほとんど覆われた形となっている。n型多結晶シリコン層8′は第2のゲート電極11′に直接接しているが、必ずしも接している必要はない。
【0094】
本実施形態によれば、第3の実施形態で得られる効果の他に、p型ベース層3′、n型ソース層4′、及びp型インジェクション層5′を、平面的(2次元的)に分割形成して面積比率を低減させることによって、電流利得を著しく増大させることができる。さらに、本実施形態では、n型ソース層4′が微小な矩形状に形成されており、ターンオフ時には、これら複数の矩形状n型ソース層4′の4辺から正孔hが引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来数10μmのオーダーで形成されているn型ソース層4′の幅を20μm以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。また、ハードドライブ(すなわち1あるいは1に近い電流利得)でターンオフ駆動させることによって、ターンオフ時の破壊を防止できる。
【0095】
(第5の実施形態)
図17及び図18は、それぞれ本発明の第5の実施形態に係る半導体素子の構造を示す断面図及び上面図である。図17は図18のA−A´における断面図である。
【0096】
図17及び図18に示すように、本実施形態では、p型インジェクション層5に代わって、p型ベース層3が形成されていない高抵抗n型ベース層1の表面にゲート絶縁膜14を介して絶縁ゲート電極15が形成されている点が特徴である。
【0097】
即ち、本実施形態におけるトランジスタ構造では、図17及び図18に示すようにp型ベース層3に隣接する高抵抗n型ベース層1表面に、ゲート絶縁膜14を介して絶縁ゲート電極15が設けられている。ゲート絶縁膜14及び絶縁ゲート電極15の端部はp型ベース層3端部の上を覆っている。また、この絶縁ゲート電極15は、ゲート端子と電気的に直接接続されている。さらに、p型ベース層3上には第1のゲート電極12が設けられ、この第1のゲート電極12からゲート端子に電流が流れる向きが正方向となるように、第1のゲート電極12とゲート端子の間にダイオード13が挿入されている。また、n型ドレイン層2にはドレイン電極9が形成され、n型ソース層4にはソース電極10が形成されている。
【0098】
次に、このような半導体素子の動作を図19のタイムチャートを用いて説明する。図20中の各線は、上から順に、ゲート端子のゲート電圧VG、ゲート端子のゲート電流IG、ドレイン電圧VD、ドレイン電流IDを示している。
【0099】
ターンオン時(時刻t=t1)には、ゲート端子に、n型ソース層4に対してダイオード13の逆方向耐圧より大きい正の電圧を印加する。これにより、図21に示すように、p型ベース層3からn型ベース層1に正孔が注入されると同時に、n型ソース層4から同じくn型ベース層1に電子が注入されて、素子がターンオンする。この結果、n型ベース層1で伝導度変調が起こり、低オン電圧で通電される。
【0100】
また、絶縁ゲート電極15直下のn型ベース層1表面では、図20のバンドエネルギー図に示すように、蓄積層が形成されてバンド湾曲が生じている。これにより、n型ベース層1の表面近傍で電子と正孔が空間的に分離されるため、表面再結合が防止される結果、電流利得がより増大する。
【0101】
即ち、素子のオン状態において絶縁ゲート電極15が正バイアスされるので、絶縁ゲート電極15に対向する高抵抗n型ベース層1の表面には電子の蓄積層が生成する。一方、p型ベース層3から注入された正孔はn型ベース層1の表面にほとんど存在しない状態となるため、n型ベース層1の表面において電子と正孔とが再結合する確率が減少し、その結果としてn型ベース層1の深い位置まで正孔を注入することが可能となる。したがって、n型ベース層1の深い位置まで伝導度変調の効果を得ることができ、低オン電圧で通電することが可能となる。特に、ダイオード13を設けているので、ダイオード13の第1導電型端子側の電位がp型ベース層3の電位よりもダイオード13の逆方向耐圧分だけ高くなるので、ダイオード13の第1導電型端子側と対向するn型ベース層1の表面に電子の蓄積層をより効率よく形成することができ、低オン電圧化の効果を大きくすることができる。
【0102】
本実施形態では、図18の上面図に示すように、p型ベース層3がセルサイズに比較して小さく形成されているので、図8に示した電流利得のn型ソース層4幅依存性と同様にゲート電流が低減され、いっそう電流利得(直流電流増幅率:hFS=ID/IG)が増大する。
【0103】
一方、本実施形態に対応する半導体素子は、図19のタイムチャートに示すように、ターンオフ時にゲート端子に負電圧を印加する(時刻t=t2)。これにより、図22に示すように、nベース層1中に蓄積されていた正孔hがp型ベース層3を介して第1のゲート電極12から素子外に排出される。この正孔hの排出に伴って、p型ベース層3の電位がpn接合のビルトイン電圧以下まで低下する結果、n型ソース層4からの電子注入が止まり、素子がターンオフする(t=t2〜t3)。ここで、正孔の排出は、n型ソース層4近傍の第1のゲート電極12を介して行われるため、高いターンオフ能力が実現できる。なお、図22に示すように、ゲート絶縁膜14及び絶縁ゲート電極15の端部がp型ベース層3端部の上を覆っている場合には、特に正孔排出の効果が大きい。
【0104】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端にソースに対して負の電圧を印加する(t=t3〜)。これにより、p型ベース層3の電位が第1のゲート電極12を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0105】
このように、本実施形態によれば、オン状態では、n型ベース層1の深い位置まで電子e及び正孔hの双方のキャリアが蓄積されて伝導度変調が起き、かつp型ベース層3、n型ソース層4の各高濃度層におけるキャリア再結合と、n型ベース層1表面での表面再結合が効果的に低減されるので、高い電流利得(直流電流増幅率)を実現することができる。また、ターンオフ時には、n型ソース層4に隣接する第1のゲート電極を介して正孔hが排出されるので、高いターンオフ能力が得られる。さらにまた、オフ状態では、ゲート端子にソースに対して負の電圧を印加することにより、p型ベース層3の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0106】
(第6の実施形態)
図23は、本発明の第6の実施形態に係る半導体素子の構造を示す上面図である。この図23のA−A´における断面図は図17と同様である。
【0107】
図23に示すように、本実施形態の半導体素子が第5の実施形態に係るものと異なる点は、
高抵抗n型ベース層1表面にp型ベース層3′が島状に形成されている点である。
【0108】
即ち、p型ベース層3′内には選択的にn型ソース層4′が形成されており、このn型ソース層4′にはソース電極10′が設けられている。n型ソース層4′を取り囲むようにp型ベース層3′表面には第1のゲート電極12′が設けられている。また、第1のゲート電極12′を取り囲むように、高抵抗n型ベース層1表面にゲート絶縁膜14を介して絶縁ゲート電極15が設けられている。ゲート絶縁膜14及び絶縁ゲート電極15の端部はp型ベース層3端部の上を覆っている。
【0109】
より具体的に述べると、本実施形態の半導体素子は、図23に示すようにp型ベース層3′及びn型ソース層4′の各層が矩形状に形成され、相互に所定距離離して分割配置されている。p型ベース層3及びn型ソース層4を矩形状に形成して平面的に分割配置することによって、セル面積に占めるn型ソース層4の面積比(Sn+/Scell)を縮小すれば、電流利得をいっそう増加させることができる。例えば、A−A′断面においてWcell=25μm、Wn+=2.5μmの寸法で形成し、さらに、図23に示す奥行き方向において、n型ソース層4′同士の繰り返しピッチを25μm、幅を5μmで形成すれば良い。これによって、p型ベース層3の面積比率(Sn+/Scell)が0.05となり、優れた電流利得が得られる。
【0110】
(第7の実施形態)
図24は、本発明の第7の実施形態に係る半導体素子の構造を示す断面図である。図24に示すように、本実施形態の半導体素子が第5の実施形態に係るものと異なる点は、ダイオードが高抵抗n型ベース層1の表面にゲート絶縁膜16を介して設けられている点である。
【0111】
即ち、高抵抗n型ベース層1の表面にはゲート絶縁膜16が形成され、p型ベース層3表面からゲート絶縁膜16上にまたがる形で多結晶シリコン層が形成されている。この多結晶シリコン層はp型多結晶シリコン層17及びn型多結晶シリコン層18から構成され、p型多結晶シリコン層17はp型ベース層3と、n型多結晶シリコン層18はゲート端子とそれぞれ電気的に接続されている。
【0112】
本実施形態のように多結晶シリコン膜を用いてダイオードを構成すれば、第5の実施形態で得られる効果を奏するとともに、簡単なプロセスで半導体基板上にトランジスタ及びダイオードを構成することができる。この場合の多結晶シリコン膜は図17のゲート電極15とダイオード13とを兼ねており、このため素子のコンパクト化が可能であり、素子の実用化に非常な有用な構造を提供することができる。
【0113】
なお、図24ではpn接合の界面はp型ベース層3の内側の上に形成されている。この場合には、電位の高いn型多結晶シリコン層8が高抵抗n型ベース層1を充分覆うようになり、電子の蓄積層が広く形成されるようになる。このため、電子と正孔が高抵抗n型ベース層1の表面で再結合する確率を減少させることが可能となり、より低いオン電圧を得ることが可能となる。なお、この実施態様に限らず、pn接合の界面が、高抵抗n型ベース層1とp型ベース層3との界面上か、若しくはp型ベース層3近傍の高抵抗n型ベース層1上に形成される場合にも、低オン電圧化の効果を奏することができる。
【0114】
(第8の実施形態)
図25は、本発明の第8の実施形態に係る半導体素子の構造を示す断面図である。図25に示すように、本実施形態の半導体素子が第7の実施形態に係るものと異なる点は、p型インジェクション層5が設けられ、このp型インジェクション層5とn型多結晶シリコン層28とがp型多結晶シリコン層27bを介して接続されている点である。
【0115】
即ち、高抵抗n型ベース層1表面にはp型ベース層3と異なる表面にp型インジェクション層5が形成され、このp型インジェクション層5とp型ベース層3との間を含めた高抵抗n型ベース層1表面にゲート絶縁膜26が形成されている。p型ベース層3表面からゲート絶縁膜26上を経てp型インジェクション層5表面に至るまで多結晶シリコン層が形成されている。この多結晶シリコン層はp型多結晶シリコン層27a、27b及びn型多結晶シリコン層28から構成され、p型多結晶シリコン層27a、27bはそれぞれp型ベース層3、p型インジェクション層5と接続され、n型多結晶シリコン層28はゲート端子と電気的に接続されている。
【0116】
ここで、p型多結晶シリコン層27aとn型多結晶シリコン層28とから構成されるダイオードの逆方向耐圧VB1は、p型多結晶シリコン層27bとn型多結晶シリコン層28とから構成されるダイオードの逆方向耐圧VB2よりも大きく設定されている。
【0117】
本実施形態の素子によれば、第7の実施形態で得られる効果を奏するとともに、以下の効果を奏する。
【0118】
即ち、ターンオン時には逆方向耐圧VB1よりも大きな電圧をゲート端子に印加することにより、p型ベース層3及びp型インジェクション層5それぞれからn型ベース層1に正孔が注入され、第1の実施形態と同様に素子がターンオンする。また、オン状態では、逆方向耐圧VB2よりも大きく逆方向耐圧VB1よりも小さな電圧をゲート端子に印加することにより、p型多結晶シリコン層27aとn型多結晶シリコン層28とから構成されるダイオードには電流を流さず、p型多結晶シリコン層27bとn型多結晶シリコン層28とから構成されるダイオードには電流を流すことができる。このため、第1の実施形態と同様に、p型インジェクション層5からn型ベース層1に正孔が注入されつづけ、p型ベース層3からn型ベース層1へは正孔がほとんど注入されなくなる。したがって、n型ベース層1の深い位置まで正孔hが注入されて伝導度変調を起こすので、従来素子よりオン電圧を低減することが可能となる。
【0119】
(第9の実施形態)
図26は、本発明の第9の実施形態に係る半導体素子の構造を示す断面図である。図26に示すように、本実施形態の半導体素子が第5の実施形態に係るものと異なる点は、p型ベース層3表面からゲート絶縁膜34を介して高抵抗のn型ベース層1上にゲート電極35として金属電極が形成されており、ダイオードが用いられない点である。
【0120】
即ち、高抵抗n型ベース層1の表面にはゲート絶縁膜34が形成され、p型ベース層3表面からゲート絶縁膜34上にまたがる形で金属電極が形成されている。この金属電極はゲート電極35としてゲート端子と電気的に接続されている。
【0121】
次に、本実施形態の素子の動作を図27を用いて説明する。図27のタイムチャートに示すように、ターンオン時(時刻t=t1)には、ゲート端子に対して正の電圧を印加する。これにより、p型ベース層3からn型ベース層1に正孔が注入されると同時に、n型ソース層4から同じくn型ベース層1に電子が注入されて、素子がターンオンする。この結果、n型ベース層1で伝導度変調が起こり、低オン電圧で通電される。
【0122】
また、絶縁ゲート電極35直下のn型ベース層1表面では、図20のバンドエネルギー図と同様に、反転層が形成されてバンド湾曲が生じている。これにより、n型ベース層1の表面近傍で電子と正孔が空間的に分離されるため、表面再結合が防止される結果、電流利得がより増大する。
【0123】
ターンオフ時及びオフ状態ではゲート端子に負電圧を印加する(時刻t=t2、t2〜t3)。これにより、第5の実施形態と同様に、nベース層1中に蓄積されていた正孔hがp型ベース層3を介して第1のゲート電極35から素子外に排出されることにより素子がターンオフする。さらに、p型ベース層3の電位がゲート電極35を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【0124】
(第10の実施形態)
図28は、本発明の第10の実施形態に係る半導体素子の構造を示す断面図である。図28に示すように、本実施形態の半導体素子は横型素子であり、この点が第5の実施形態に係るものと異なる点である。
【0125】
即ち、図28に示すように、高抵抗のn型ベース層1の一方の面に高濃度のn型ドレイン層42が形成されている。n型ベース層1のn型ドレイン層42と同じ側の面にはp型ベース層3が選択的に形成され、p型ベース層3内にはn型ソース層4が選択的に形成されている。このトランジスタ構造において、n型ベース層1表面のp型ベース層3に隣接する位置上にゲート絶縁膜44を介してゲート電極45が形成され、このゲート電極45はゲート端子に接続されている。ゲート絶縁膜44及びゲート電極45の端部はp型ベース層3上に位置している。
【0126】
また、n型ソース層4と高抵抗n型ベース層1間のp型ベース層3表面にはゲート電極12が設けられ、ゲート電極12からゲート端子に電流が流れる方向が正方向となるように、ゲート電極12とゲート端子との間にダイオード13が挿入されている。n型ドレイン層42にはドレイン電極46が形成され、n型ソース層4にはソース電極10が形成されている。高抵抗のn型ベース層1の他方の面には高濃度のn型拡散層43が形成されており、この表面に設けられた電極47はソース電極10と電気的に接続されている。
【0127】
本実施形態によれば、第5の実施形態と同様に、オン状態では、n型ベース層1のドレインに近い位置まで電子e及び正孔hの双方のキャリアが蓄積されて伝導度変調が起き、かつp型ベース層3、n型ソース層4の各高濃度層におけるキャリア再結合と、n型ベース層1表面での表面再結合が効果的に低減されるので、高い電流利得を実現することができる。また、ターンオフ時には高いターンオフ能力が得られ、オフ状態ではノイズによる誤点弧を防止することができる。
【0128】
(第11の実施形態)
図29は、本発明の第11の実施形態に係る半導体素子の構造を示す断面図である。図29に示すように、本実施形態の半導体素子が第10の実施形態に係るものと異なる点は、基板としてSOI(Silicon On Insulator)基板を用いた点である。
【0129】
即ち、高抵抗のn型ベース1は、接地された支持基板51上に絶縁膜(シリコン酸化膜等)52を介して設けられている。本実施形態では、高濃度のn型拡散層53が高抵抗のn型ベース1と絶縁膜52との間に設けられているが、このn型拡散層53を設けなくても良く、この場合には支持基板51との間の耐圧は向上する。
【0130】
本実施形態の素子によれば、第10の実施形態の素子と同様の効果が得られる他、SOI基板に高耐圧素子と低耐圧素子とを混載して設けることができるので、素子の集積化に有利である。
【0131】
(第12の実施形態)
図30は、本発明の第12の実施形態に係る半導体素子の構造を示す断面図である。図30に示すように、本実施形態の半導体素子が第11の実施形態に係るものと異なる点は、ソース電極61がゲート電極62と絶縁ゲート電極45との間に設けられている点である。
【0132】
即ち、n型ベース層1に近いp型ベース層3表面上にn型ソース層60が形成され、このn型ソース層60にはソース電極61が形成されてソース端子との接続が行われる。また、p型ベース層3のより内側の表面にはゲート電極62が設けられて、このゲート電極62にダイオード13が接続されている。
【0133】
本実施形態の素子によれば、第11の実施形態の素子と同様の効果が得られる他、n型ベース層1とn型ソース層60間のp型ベース層3に対向して絶縁ゲート電極45が設けられているので、当該p型ベース層3に反転層を形成することができ、当該反転層を介して電子を注入することが可能となり、電子注入による低オン電圧化の効果を得ることが可能となる。
【0134】
(第13の実施形態)
図31は、本発明の第13の実施形態に係る半導体素子の構造を示す断面図である。図31に示すように、本実施形態の半導体素子が第12の実施形態に係るものと異なる点は、高抵抗のn型ベース1表面にゲート絶縁膜44を介してダイオードが設けられている点である。
【0135】
即ち、高抵抗のn型ベース1表面にはゲート絶縁膜44を介して多結晶シリコン層が形成されており、この多結晶シリコン層はp型多結晶シリコン層72bとn型多結晶シリコン層71とからなるダイオードを構成している。p型ベース層3の表面にはp型多結晶シリコン層72aが形成されており、このp型多結晶シリコン層72aはp型多結晶シリコン層72bと電気的に接続されている。また、n型多結晶シリコン層71はゲート端子に接続されている。
【0136】
本実施形態の素子によれば、第12の実施形態の素子と同様の効果が得られる他、多結晶シリコン膜を用いてダイオードを構成しているので、簡単なプロセスで半導体基板上にトランジスタ及びダイオードを構成することができ、多結晶シリコン膜がゲート電極とダイオードとを兼ねるので、素子のコンパクト化が可能であり、素子の実用化に非常な有用な構造を提供することができる。
【0137】
なお、本発明は上記実施形態に限定されることはない。例えば、上記実施形態ではダイオードに対して、素子のターンON時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のON状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されているが、素子のON状態中においても、第2導電型ベース層からのキャリア(正孔)注入が実質的に抑制された状態であれば、当該逆方向耐圧若しくはこれをわずかに越える電圧で動作させることも可能である。
【0138】
また、上記実施形態では第2導電型ベース層と第2導電型半導体領域との間にダイオードを介在させることにより、第2導電型半導体領域の電位を第2導電型ベース層の電位よりも高くして低オン抵抗化を図っているが、第2導電型ベース層及び第2導電型半導体領域の電位を別々に独立して制御して、オン状態において第2導電型半導体領域の電位が第2導電型ベース層の電位よりも高くなるようにすることも可能であり、この場合にも低オン抵抗化を達成することができる。
【0139】
さらにまた、上記実施形態では第1導電型をn型、第2導電型をp型とした素子を中心に述べたが、第1導電型をp型、第2導電型をn型としたものに対しても本発明を適用できることはいうまでもない。この場合には、ゲート端子に印加される電圧は負の電圧となる。
【0140】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【0141】
【発明の効果】
以上述べたように、本発明の半導体素子によれば、電流利得を増大でき、かつオン電圧を低減し得る半導体素子を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る半導体素子の構造を示す断面図及び上面図。
【図2】 図1の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図3】 図1の半導体素子におけるダイオード単体の電圧−電流特性を示す特性図。
【図4】 図1の半導体素子におけるターンオン時のキャリアの流れを示す模式図。
【図5】 図1の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図6】 図1の半導体素子におけるオン状態のキャリア濃度分布を示す特性図。
【図7】 図1の半導体素子の電圧−電流特性と従来のIGBTの電圧−電流特性とを比較して示す特性図。
【図8】 図1の半導体素子における電流利得のn型ソース層幅依存性を示す特性図。
【図9】 図1の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図10】 本発明の第2の実施形態に係る半導体素子の構造を示す上面図。
【図11】 図10の半導体素子における電流利得のn型ソース層幅依存性を示す特性図。
【図12】 本発明の第3の実施形態に係る半導体素子の構造を示す断面図及び上面図。
【図13】 図12の半導体素子におけるターンオン時のキャリアの流れを示す模式図。
【図14】 図12の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図15】 図12の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図16】 本発明の第4の実施形態に係る半導体素子の構造を示す上面図。
【図17】 本発明の第5の実施形態に係る半導体素子の構造を示す断面図。
【図18】 本発明の第5の実施形態に係る半導体素子の構造を示す上面図。
【図19】 図17及び図18の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図20】 図17及び図18の半導体素子における絶縁ゲート電極直下のエネルギーバンドを示す図。
【図21】 図17及び図18の半導体素子におけるオン状態のキャリアの流れを示す模式図。
【図22】 図17及び図18の半導体素子におけるターンオフ時のキャリアの流れを示す模式図。
【図23】 本発明の第6の実施形態に係る半導体素子の構造を示す上面図。
【図24】 本発明の第7の実施形態に係る半導体素子の構造を示す断面図。
【図25】 本発明の第8の実施形態に係る半導体素子の構造を示す断面図。
【図26】 本発明の第9の実施形態に係る半導体素子の構造を示す断面図。
【図27】 図26の半導体素子における動作およびゲート駆動方法を示すタイムチャート。
【図28】 本発明の第10の実施形態に係る半導体素子の構造を示す断面図。
【図29】 本発明の第11の実施形態に係る半導体素子の構造を示す断面図。
【図30】 本発明の第123の実施形態に係る半導体素子の構造を示す断面図。
【図31】 本発明の第13の実施形態に係る半導体素子の構造を示す断面図。
【図32】 従来のnpn型パワートランジスタの構成を示す断面図。
【図33】 従来のnpn型パワートランジスタにおけるオン状態のキャリアの流れを示す模式図。
【図34】 従来のnpn型パワートランジスタが使用される際のダーリントン接続を示す回路図。
【図35】 図32に示す従来のnpn型パワートランジスタのコレクタ電流−コレクタ電圧の特性を示す特性図。
【符号の説明】
1…高抵抗n型ベース層
2…n型ドレイン層
3…p型ベース層
4、60…n型ソース層
5…p型インジェクション層(キャリア注入層)
6、14…ゲート絶縁膜
7、17、27a、27b、72a、72b…p型多結晶シリコン層
8、18、28、71…n型多結晶シリコン層
9、46…ドレイン電極
10、61…ソース電極
11…第2のゲート電極
12、62…第1のゲート電極
13…ダイオード
14、16、26、34、44…ゲート絶縁膜
15、35、45…ゲート電極(絶縁ゲート電極)
51…支持基板
52…絶縁膜
53…n型拡散層
101…高抵抗n型ベース層
102…n型ドレイン層
103…p型ベース層
104…n型ソース層
109…ドレイン電極
110…ソース電極
112…ベース電極
Claims (6)
- 第1導電型の高抵抗ベース層と、この高抵抗ベース層の表面に設けられた第1導電型ドレイン層と、前記第1導電型ドレイン層に対して反対側の前記高抵抗ベース層の表面領域に設けられた第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に設けられた第1導電型ソース層と、前記高抵抗ベース層の前記第2導電型ベース層と同じ側の表面に設けられ、前記第2導電型ベース層との間に前記高抵抗ベース層が介在して設けられ、かつゲート端子に電気的に接続された第2導電型半導体領域と、前記第2導電型ベース層から前記ゲート端子へ第2導電型キャリアを流す方向が順方向になるように当該第2導電型ベース層及びゲート端子の間に設けられ、その第2導電型端子側が、前記第1導電型ソース層と前記高抵抗ベース層との間の前記第2導電型ベース層の表面に、その第1導電型端子側が、前記ゲート端子または前記第2導電型半導体領域にそれぞれ電気的に接続されているダイオードとを具備することを特徴とする半導体素子。
- 前記ダイオードには、素子のターンON時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲート端子側に印加され、素子のON状態中は前記ダイオードの逆方向耐圧未満の電圧が前記ゲート端子側に印加されることを特徴とする請求項1記載の半導体素子。
- 前記ダイオードは、前記第2導電型ベース層と前記第2導電型半導体領域との間の前記高抵抗ベース層上に絶縁層を介して設けられた半導体層から構成され、当該半導体層は第1導電型半導体層及び第2導電型半導体層からなることを特徴とする請求項1又は2記載の半導体素子。
- 前記第2導電型ベース層及び前記第2導電型半導体領域はそれぞれストライプ状に形成され、ストライプの長手方向に対して垂直な方向に配列されていることを特徴とする請求項1乃至3いずれか1項記載の半導体素子。
- 前記第2導電型ベース層及び前記第2導電型半導体領域の少なくとも一方は島状に分割形成されていることを特徴とする請求項1乃至3いずれか1項記載の半導体素子。
- 前記高抵抗ベース層上に前記絶縁層を介して設けられた半導体層は多結晶シリコンからなることを特徴とする請求項3記載の半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000096443A JP3808686B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000096443A JP3808686B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001284573A JP2001284573A (ja) | 2001-10-12 |
JP3808686B2 true JP3808686B2 (ja) | 2006-08-16 |
Family
ID=18611213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000096443A Expired - Fee Related JP3808686B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3808686B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
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JP2001284573A (ja) | 2001-10-12 |
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Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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