JP2001284573A - 半導体素子 - Google Patents

半導体素子

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JP2001284573A JP2000096443A JP2000096443A JP2001284573A JP 2001284573 A JP2001284573 A JP 2001284573A JP 2000096443 A JP2000096443 A JP 2000096443A JP 2000096443 A JP2000096443 A JP 2000096443A JP 2001284573 A JP2001284573 A JP 2001284573A
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Abstract

(57)【要約】 【課題】 高い電流利得と低いオン電圧とを同時に備え
る半導体素子の実現を図ること。 【解決手段】 高抵抗ベース層１と、この高抵抗ベース
層１の表面に設けられた第１導電型ドレイン層２と、高
抵抗ベース層１の前記第１導電型ドレイン層２と異なる
表面領域に選択的に設けられた第２導電型ベース層３
と、第２導電型ベース層３の表面に選択的に設けられた
第１導電型ソース層４と、高抵抗ベース層１の表面に第
２導電型ベース層３と離間して設けられ、かつゲート端
子に電気的に接続された第２導電型半導体領域５と、第
２導電型ベース層３からゲート端子へ第２導電型キャリ
アを流す方向が順方向になるように第２導電型ベース層
３及びゲート端子の間に設けられたダイオード１３とを
具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に電力用スイッチング素子としてのバイポーラ型
のパワー半導体素子に関する。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧、大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。特に、半導体素子の低損失化を図るためには、
オン電圧（定常損失）とターンオフ損失を低減させる必
要があり、様々な素子構造が開発、検討されている。そ
の中で、現在、最も多く、広い分野で用いられている代
表的な中容量素子としてのパワートランジスタについて
説明する。
【０００３】図３２は、従来のｎｐｎ型パワートランジ
スタの構成を示す断面図である。このパワートランジス
タでは、高抵抗のｎ型ベース層１０１の表面に高濃度の
ｎ型コレクタ層１０２が形成されている。ｎ型ベース層
１０１の他方の面にはｐ型ベース層１０３が形成され、
ｐ型ベース層１０３表面にはｎ型エミッタ層１０４が選
択的に形成されている。ｐ型ベース層１０３表面におけ
るｎ型エミッタ層１０４とは異なる領域上にはベース電
極１１２が設けられている。また、ｎ型コレクタ層１０
２上にはコレクタ電極１０９が設けられ、ｎ型エミッタ
層１０４上にはエミッタ電極１１０が設けられている。
【０００４】次に、かかるパワートランジスタの動作に
ついて説明する。コレクタ電極１０９に正電圧が印加さ
れ、エミッタ電極１１０に零電圧が印加されているとす
る。ターンオンの際には、ｐ型ベース層１０３とｎ型エ
ミッタ層１０４とからなるｐｎ接合のビルトイン電圧よ
りも大きい値の正電圧がベース電極１１２に印加され
る。
【０００５】これにより、図３３に示すように、ベース
電極１１２からｐ型ベース層１０３を介してｎ型エミッ
タ層１０４に正孔ｈが注入され、ｎ型エミッタ層１０４
からｐ型ベース層１０３に電子ｅが注入される。一部の
電子ｅは、ｐ型ベース層１０３中で正孔ｈと再結合して
消滅するが、ｐ型ベース層１０３の接合深さが比較的浅
く形成され、またコレクタ電極１０２が正電位にバイア
スされていることから、電子ｅはｐ型ベース層１０３か
らｎ型ベース層１０１に注入されてｎ型コレクタ層１０
２を通ってコレクタ電極１０９に流出する。また、ｎベ
ース層１０１中に電子ｅが注入されると、電荷中性条件
をみたすように、正孔ｈもｎ型ベース層１０１中に注入
される。この動作により伝導度変調が生じ、パワートラ
ンジスタがオン状態（導通状態）になる。
【０００６】一方、ターンオフの際には、ｐ型ベース層
１０３とｎ型エミッタ層１０４からなるｐｎ接合の耐圧
よりも小さい値の負電圧がベース電極１１２に印加され
る。これによりベース・エミッタ間が逆バイアスされ、
ｎ型エミッタ層１０４からの電子注入が停止されると共
に、ｎ型ベース層１０１内に蓄積されていた正孔ｈがベ
ース電極１１２から排出され、素子がターンオフする。
【０００７】このパワートランジスタでは、ｐ型ベース
層１０３からｎ型ベース層１０１に正孔ｈが注入される
ことにより、ｎ型ベース層１０１で伝導度変調が生じる
ため、オン電圧が低く、大きな電流を制御できるという
特長がある。
【０００８】しかしながら、従来のパワートランジスタ
では、オン状態においてベース電極１１２から注入され
る正孔電流のうち、かなりの割合がｎ型ベース層１０１
には注入されずに、ｐ型ベース層１０３中やｐ型ベース
層１０３表面で電子ｅと再結合したり、ｐ型ベース層１
０３を通って直接ｎ型エミッタ層１０４へ流れ込む。同
様に、エミッタ電極１１０から注入される電子電流のう
ち、かなりの割合がｎ型ベース層１０１には注入されず
に、ｐ型ベース層１０３中やｐ型ベース層１０３表面で
正孔ｈと再結合したり、ｐ型ベース層１０３を通って直
接ベース電極１１２へ流れ込む。このため、大きなベー
ス電流を必要とし、電流利得（直流電流増幅率：ｈFE＝
ＩC／ＩB）が小さいという問題がある。
【０００９】このように、従来のトランジスタでは電流
利得が小さいことから、しばしば図３４に示すように２
つのトランジスタをダーリントン接続して使用される。
これによりベース電流は小さくて済むが、図３５のエミ
ッタ・コレクタ間電圧−コレクタ電流特性に見るよう
に、素子のオン電圧を０．８Ｖ以下に低減できないとい
う問題がある。
【００１０】また、高抵抗のｎ型ベース層の表面にｐ型
ベース層と別にｐ型インジェクション層を設け、このｐ
型インジェクション層から別に正孔を注入することによ
り低オン電圧化及び電流利得向上を図ろうとする発明も
なされている（特開平１０−２５６５５０号公報）。し
かしながら、かかる発明においても正孔と電子との再結
合による電流利得低下の問題を解決することは困難であ
った。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
半導体素子では電流利得が小さいという問題、或いはオ
ン電圧が大きいという問題がある。
【００１２】本発明は、かかる実情に鑑みてなされたも
のであり、従来よりも電流利得を増大でき、かつオン電
圧を低減し得る半導体素子を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】（構成）前述した課題を
解決するため、本発明の第１は、高抵抗ベース層と、こ
の高抵抗ベース層の表面に設けられた第１導電型ドレイ
ン層と、前記高抵抗ベース層の前記第１導電型ドレイン
層と異なる表面領域に選択的に設けられた第２導電型ベ
ース層と、前記第２導電型ベース層の表面に選択的に設
けられた第１導電型ソース層と、前記高抵抗ベース層の
前記第２導電型ベース層と同じ側の表面に設けられ、前
記第２導電型ベース層との間に前記高抵抗ベース層が介
在して設けられ、かつゲート端子に電気的に接続された
第２導電型半導体領域と、前記第２導電型ベース層から
前記ゲート端子へ第２導電型キャリアを流す方向が順方
向になるように当該第２導電型ベース層及びゲート端子
の間に設けられたダイオードとを具備することを特徴と
する半導体素子を提供する。
【００１４】また、本発明の第２は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の前記第２導電型ベース層と同じ側の表面に当該第
２導電型ベース層と離間して設けられ、かつゲート端子
に電気的に接続された第２導電型半導体領域と、前記第
２導電型ベース層から前記ゲート端子へ第２導電型キャ
リアを流す方向が順方向になるように当該第２導電型ベ
ース層及びゲート端子の間に設けられたダイオードとを
具備することを特徴とする半導体素子を提供する。
【００１５】また、本発明の第３は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の前記第２導電型ベース層と同じ側の表面に設けら
れた第２導電型半導体領域とを備え、素子のターンＯＮ
時には前記第２導電型ベース層及び前記第２導電型半導
体領域から前記高抵抗ベース層へ第２導電型キャリアが
注入され、素子のＯＮ状態中は前記第２導電型半導体領
域から選択的に前記高抵抗ベース層へ第２導電型キャリ
アが注入されることを特徴とする半導体素子を提供す
る。
【００１６】本発明の第１乃至第３において、前記ダイ
オードには、素子のターンＯＮ時に当該ダイオードの逆
方向耐圧以上の電圧が前記ゲート端子側に印加され、素
子のＯＮ状態中は前記ダイオードの逆方向耐圧未満の電
圧が前記ゲート端子側に印加されることが好ましい。
【００１７】また、本発明の第４は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられ、かつゲ
ート端子に電気的に接続された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に設けられた第
１導電型ソース層と、前記高抵抗ベース層の前記第２導
電型ベース層と同じ側の表面に設けられ、前記第２導電
型ベース層との間に前記高抵抗ベース層が介在して設け
られ、かつ前記ゲート端子に電気的に接続された第２導
電型半導体領域と、前記第２導電型ベース層及び前記第
２導電型半導体領域から前記ゲート端子へそれぞれ第２
導電型キャリアを流す方向が順方向になるように、前記
第２導電型ベース層と前記ゲート端子間、及び前記第２
導電型半導体領域と前記ゲート端子間にそれぞれ設けら
れた第１及び第２のダイオードとを具備することを特徴
とする半導体素子を提供する。
【００１８】また、本発明の第５は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられ、かつゲ
ート端子に電気的に接続された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に設けられた第
１導電型ソース層と、前記高抵抗ベース層の前記第２導
電型ベース層と同じ側の表面に当該第２導電型ベース層
と離間して設けられ、かつ前記ゲート端子に電気的に接
続された第２導電型半導体領域と、前記第２導電型ベー
ス層及び前記第２導電型半導体領域から前記ゲート端子
へそれぞれ第２導電型キャリアを流す方向が順方向にな
るように、前記第２導電型ベース層と前記ゲート端子
間、及び前記第２導電型半導体領域と前記ゲート端子間
にそれぞれ設けられた第１及び第２のダイオードとを具
備することを特徴とする半導体素子を提供する。
【００１９】上記各本発明において、以下の構成を備え
ることが好ましい。
【００２０】（１）前記第１のダイオードの逆方向耐圧
は、前記第２のダイオードの逆方向耐圧以上であるこ
と。
【００２１】（２）前記第１及び第２のダイオードに
は、素子のターンＯＮ時に当該第１及び第２のダイオー
ドの逆方向耐圧以上の電圧が前記ゲート端子側に印加さ
れ、素子のＯＮ状態中は前記第１のダイオードの逆方向
耐圧未満で、かつ前記第２のダイオードの逆方向耐圧以
上の電圧が前記ゲート端子側に印加されること。
【００２２】（３）前記ダイオードは、前記第２導電型
ベース層と前記第２導電型半導体領域との間の前記高抵
抗ベース層上に絶縁層を介して設けられた半導体層から
構成され、当該半導体層は第１導電型半導体層及び第２
導電型半導体層からなること。
【００２３】（４）前記ダイオード又は前記第１のダイ
オードの第２導電型端子側は、前記第１導電型ソース層
と前記高抵抗ベース層との間の前記第２導電型ベース層
の表面に電気的に接続されていること。
【００２４】（５）前記第１導電型ソース層は、前記第
２導電型ベース層と前記第２導電型半導体領域との間の
前記高抵抗ベース層に対して、前記ダイオード又は前記
第１のダイオードの第２導電型端子よりも近く位置して
いること。
【００２５】（６）前記第２導電型ベース層及び前記第
２導電型半導体領域はそれぞれストライプ状に形成さ
れ、ストライプの長手方向に対して垂直な方向に配列さ
れていること。
【００２６】（７）前記第２導電型ベース層及び前記第
２導電型半導体領域の少なくとも一方は島状に分割形成
されていること。
【００２７】また、本発明の第６は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の前記第２導電型ベース層と同じ側の表面に絶縁層
を介して設けられ、かつゲート端子に電気的に接続され
た電極と、前記第２導電型ベース層から前記ゲート端子
へ第２導電型キャリアを流す方向が順方向になるように
当該第２導電型ベース層及びゲート端子の間に設けられ
たダイオードとを具備することを特徴とする半導体素子
を提供する。
【００２８】また、本発明の第７は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の当該第２導電型ベース層に隣接する表面領域に絶
縁層を介して設けられ、かつゲート端子に電気的に接続
された電極と、前記第２導電型ベース層から前記ゲート
端子へ第２導電型キャリアを流す方向が順方向になるよ
うに当該第２導電型ベース層及びゲート端子の間に設け
られたダイオードとを具備することを特徴とする半導体
素子を提供する。
【００２９】また、本発明の第８は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の前記第２導電型ベース層と同じ側の表面に絶縁層
を介して設けられた電極とを備え、素子のＯＮ状態中に
おいて前記第２導電型ベース層から前記高抵抗ベース層
へ第２導電型キャリアが注入されるとともに、前記電極
に対向する前記高抵抗ベース層の表面領域に第１導電型
キャリアが蓄積されることを特徴とする半導体素子を提
供する。
【００３０】本発明の第６及び第８において、以下の構
成を備えることが好ましい。
【００３１】（１）前記ダイオードには、素子のターン
ＯＮ時及びＯＮ状態中に当該ダイオードの逆方向耐圧以
上の電圧が前記ゲート端子側に印加されること。
【００３２】（２）前記ダイオードは、前記第２導電型
ベース層に隣接する前記高抵抗ベース層上に絶縁層を介
して設けられた半導体層から構成され、当該半導体層は
第１導電型半導体層及び第２導電型半導体層からなるこ
と。
【００３３】（３）前記ダイオードの前記第１導電型半
導体層は、前記第２導電型ベース層に隣接する前記高抵
抗ベース層上に設けられていること。
【００３４】（４）前記ダイオードの第２導電型端子側
は、前記第１導電型ソース層と前記高抵抗ベース層との
間の前記第２導電型ベース層の表面に電気的に接続され
ていること。
【００３５】（５）前記第１導電型ソース層は、前記電
極に対して前記ダイオードの第２導電型端子よりも近く
位置し、当該ダイオードの第１導電型端子領域は、前記
第１導電型ソース層と前記高抵抗ベース層間の前記第２
導電型ベース層上に前記絶縁層を介して設けられている
こと。
【００３６】また、本発明の第９は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の前記第２導電型ベース層と同じ側の表面に絶縁層
を介して設けられるとともに、前記第２導電型ベース層
と電気的に接続している電極とを具備することを特徴と
する半導体素子を提供する。
【００３７】また、本発明の第１０は、高抵抗ベース層
と、この高抵抗ベース層の表面に設けられた第１導電型
ドレイン層と、前記高抵抗ベース層の前記第１導電型ド
レイン層と異なる表面領域に選択的に設けられた第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に設けられた第１導電型ソース層と、前記高抵抗ベー
ス層の当該第２導電型ベース層に隣接する表面領域に絶
縁層を介して設けられるとともに、前記第２導電型ベー
ス層と電気的に接続している電極とを具備することを特
徴とする半導体素子を提供する。
【００３８】本発明の第９及び第１０において、以下の
構成を備えることが好ましい。
【００３９】（１）前記電極は、前記第２導電型ベース
層から当該第２導電型ベース層に隣接する前記高抵抗ベ
ース層上にかけて一体化して設けられていること。
【００４０】（２）前記電極は、前記第１導電型ソース
層と前記高抵抗ベース層との間の前記第２導電型ベース
層の表面に電気的に接続されていること。
【００４１】（３）前記第１導電型ソース層は、前記絶
縁層上の前記電極に対して当該電極の前記第２導電型ベ
ース層へのコンタクト領域よりも近く位置しているこ
と。
【００４２】本発明の第６及び第１０において、以下の
構成を備えることが好ましい。
【００４３】（１）前記電極及び前記第２導電型ベース
層はそれぞれストライプ状に形成され、ストライプの長
手方向に対して垂直な方向に配列されていること。
【００４４】（２）前記第２導電型ベース層は島状に分
割形成され、この第２導電型ベース層を囲むように前記
電極がパターン形成されていること。
【００４５】本発明の第１及び第１０において、以下の
構成を備えることが好ましい。
【００４６】（１）前記高抵抗ベース層上に前記絶縁層
を介して設けられた半導体層は多結晶シリコンからなる
こと。
【００４７】（２）前記第２導電型ベース層は、前記第
１導電型ドレイン層に対して反対側の前記高抵抗ベース
層の表面領域に設けられていること。
【００４８】（３）前記第２導電型ベース層は、前記第
１導電型ドレイン層に対して同じ側の前記高抵抗ベース
層の表面領域に設けられていること。
【００４９】（４）前記半導体素子は絶縁領域上の半導
体層に形成されていること。
【００５０】（作用）本発明の第１乃至第５は、第２導
電型ベース層を設けるとともに、第２導電型ベース層と
は別に第２導電型半導体領域を設ける。かかる第２導電
型ベース層及び第２導電型半導体領域からキャリアが注
入されるとともに、これらを介してキャリアの排出も行
われる。さらに、第２導電型ベース層から第２導電型半
導体領域へ第２導電型キャリアを流す方向が順方向にな
るように当該第２導電型ベース層及び第２導電型半導体
領域の間にダイオードが設けられ、かかるダイオードの
第１導電型端子側がゲート端子に電気的に接続されてい
る。
【００５１】この構成において、前記第２導電型がｐ型
である場合には、素子のターンオン時にダイオードの逆
方向耐圧を越える正電圧がゲート端子に印加されると、
これにより第２導電型ベース層及び第２導電型半導体領
域から高抵抗ベース層中に正孔が注入され、同時に第１
導電型ソース層から同じく高抵抗ベース層に電子が注入
されて、素子がターンオンする。
【００５２】素子がオン状態の時は、ダイオードの逆方
向耐圧未満の正電圧がゲート端子に印加される。これに
より、第２導電型ベース層からの正孔注入は停止すると
同時に、第２導電型半導体領域から高抵抗ベース層中に
正孔が注入される。このとき、第２導電型半導体領域か
ら注入される正孔電流は一旦全て高抵抗ベース層に注入
されて、この高抵抗ベース層の伝導度変調に寄与するの
で、ゲート電流が小さくて済み、高い電流利得を実現す
ることができる。
【００５３】特に、オン状態において第２導電型ベース
層からは正孔がほとんど注入されないため、この第２導
電型ベース層による正孔と第１導電型ソース層から注入
される電子とが再結合することを抑制することができ、
第２導電型半導体領域の方から高抵抗ベース層の深い位
置まで正孔を注入することが可能となる。したがって、
高抵抗ベース層の深い位置まで伝導度変調の効果を得る
ことができ、低オン電圧で通電することが可能となる。
【００５４】一方、素子のターンオフ時には、ゲート端
子に負電圧が印加される。これにより第２導電型ベース
層及び第２導電型半導体領域の両方から正孔が排出され
て、高いターンオフ能力を得ることができる。
【００５５】さらに、第２導電型ベース層と第２導電型
半導体領域の両方、或いは何れか一方が平面的に分割形
成される場合には、面積占有率が縮小されているので、
キャリア再結合が低減され電流利得が一層増大すると同
時に、ターンオフ時に少数キャリアが効率よく排出さ
れ、より高いターンオフ能力が実現される。
【００５６】本発明の第６乃至第１０は、第２導電型ベ
ース層を電極と接続し、かかる電極を通じて少数キャリ
アの注入及び排出を行う。特に、少なくとも第２導電型
ベース層の形成されていない高抵抗ベース層表面に絶縁
層を介して電極（絶縁ゲート電極）を設ける。この電極
はゲート端子と電気的に接続されるとともに、ダイオー
ドを介して第２導電型ベース層と接続される。ここで、
当該電極はダイオードを介さずに直接第２導電型ベース
層と接続されていても良い。
【００５７】この構成において、前記第２導電型がｐ型
である場合には、素子のターンオン時およびオン状態で
は、ダイオードの逆方向耐圧以上の正電圧がゲート端子
に印加され、前記電極（絶縁ゲート電極）、さらには第
２導電型ベース層が正バイアスされる。これにより、第
２導電型ベース層から高抵抗ベース層中に正孔が注入さ
れ、同時に第１導電型ソース層から同じく高抵抗ベース
層に電子が注入されて、前記絶縁ゲート電極は伝導度変
調が生じる。
【００５８】特に、素子のオン状態において絶縁ゲート
電極が正バイアスされるので、絶縁ゲート電極に対向す
る高抵抗ベース層の表面には電子の蓄積層が生成する。
一方、第２導電型ベース層から注入された正孔は高抵抗
ベース層の表面にほとんど存在しない状態となるため、
高抵抗ベース層の表面において電子と正孔とが再結合す
る確率が減少し、その結果として高抵抗ベース層の深い
位置まで正孔を注入することが可能となる。したがっ
て、高抵抗ベース層の深い位置まで伝導度変調の効果を
得ることができ、低オン電圧で通電することが可能とな
る。
【００５９】ダイオードを設ける場合は、ダイオードの
第１導電型端子側の電位が第２導電型ベース層の電位よ
りも当該ダイオードの逆方向耐圧分だけ高くなるので、
ダイオードの第１導電型端子側と対向する高抵抗ベース
層の表面に電子の蓄積層をより効率よく形成することが
でき、低オン電圧化の効果を大きくすることができる。
【００６０】また、第２導電型ベース層が平面的に分割
形成される場合には、その面積占有率が縮小されている
ので、キャリア再結合が低減され電流利得が著しく増大
する。さらに、オン状態では、前記電極（絶縁ゲート電
極）直下の高抵抗ベース層表面に第１導電型ＭＯＳチャ
ネルが形成されるので、かかる表面部分に第１導電型キ
ャリアが蓄積され、このため表面再結合が低減されて電
流利得が一層増大する。
【００６１】一方、素子のターンオフ時には、ゲート端
子に負電圧が印加される。これにより、第２導電型ベー
ス層を介して正孔が排出されて、高いターンオフ能力を
得ることができる。
【００６２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の全ての実
施の形態では第１導電型としてｎ型、第２導電型として
ｐ型を用いている。
【００６３】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体素子の構造を示す断面図及び上
面図である。図１（ｂ）はその上面図、図１（ａ）は図
１（ｂ）のＡ−Ａ´における断面図である。
【００６４】図１に示すように、高抵抗のｎ型ベース層
１の一方の面に高濃度のｎ型ドレイン層２が形成されて
いる。ｎ型ベース層１の他方の面にはｐ型ベース層３が
選択的に形成され、ｐ型ベース層３内にはｎ型ソース層
４が選択的に形成されている。このトランジスタ構造に
おいて、ｎ型ベース層１表面に、ｐ型ベース層３から所
定距離離れた位置にｐ型インジェクション層５が形成さ
れている。なお、この所定距離としては、例えば少数キ
ャリアである正孔の拡散長程度が設定される。
【００６５】また、ｎ型ソース層４と高抵抗ｎ型ベース
層１間のｐ型ベース層３表面には第１のゲート電極１２
が設けられ、ｐ型インジェクション層５上には第２のゲ
ート電極１１が設けられている。さらに、第１のゲート
電極１２からゲート端子に電流が流れる方向が正方向と
なるように、第１のゲート電極１２とゲート端子との間
にダイオード１３が挿入されている。図３は、このダイ
オードの電圧と電流間の特性を示す特性図である。一
方、第２のゲート電極１１は、ゲート端子に電気的に直
接接続されている。ｎ型ドレイン層２にはドレイン電極
９が形成され、ｎ型ソース層４にはソース電極１０が形
成されている。
【００６６】次に、このような半導体素子の動作を図２
のタイムチャートを用いて説明する。図２中の各線は、
上から順に、ゲート端子のゲート電圧ＶG、ゲート端子
のゲート電流ＩG、ドレイン電圧ＶD、ドレイン電流ＩD
を示している。
【００６７】ターンオン時（時刻ｔ＝ｔ1）には、ゲー
ト端子にソース電極１０に対して正の電圧を印加する。
ここで、正電圧はダイオード１３の逆方向耐圧（降伏電
圧）（図３に示す特性の場合には、−３Ｖ。）より大き
な値に設定される。これにより、図４に示すようにｐ型
ベース層３及びｐ型インジェクション層５からｎ型ベー
ス層１に正孔が注入され、同時にｎ型ソース層４から同
じくｎ型ベース層１に電子が注入されて、素子がターン
オンする。
【００６８】続いて、オン状態（時刻ｔ＝ｔ2〜ｔ3）で
は、図５に示すようにゲート端子にダイオード１３の逆
方向耐圧より小さい正電圧が印加される。これに伴い、
ｐ型ベース層３の電位がｐｎ接合のビルトイン電圧以上
まで上昇した状態を維持したまま、ｐ型インジェクショ
ン層５からｎ型ベース層１に正孔が注入され、同時にｎ
型ソース層４からｎ型ベース層１に電子が直接注入され
る。この状態ではｐ型ベース層３からｎ型ベース層１へ
の正孔の注入はほとんどなくなる。
【００６９】この結果、ｎ型ベース層１で伝導度変調が
起こり、低オン電圧で通電される。このとき、第２のゲ
ート電極１１から注入された正孔電流は、従来素子と異
なり、全てｎ型ベース層１に注入される。しかも、ｐ型
インジェクション層５がｐ型ベース層３から所定距離離
れて形成されているため、図６のキャリア分布図に示す
ように、ｎ型ベース層１の深い位置まで正孔ｈが注入さ
れて伝導度変調を起こす。以上の機構により、本発明で
は従来素子よりオン電圧が低減される。
【００７０】即ち、オン状態においてｐ型ベース層３か
らは正孔がほとんど注入されないため、このｐ型ベース
層３による正孔とｎ型ベース層１から注入される電子と
が再結合することを抑制することができ、一方、ｐ型イ
ンジェクション層５の方から高抵抗ｎ型ベース層１の深
い位置まで正孔を注入することが可能となる。したがっ
て、高抵抗ｎ型ベース層１の深い位置まで伝導度変調の
効果を得ることができ、低オン電圧で通電することが可
能となる。
【００７１】例えば、図７のドレイン電圧と電流密度間
の特性図に示すように、一般的なＩＧＢＴのようなｐｎ
接合による電圧降下がなく、零電圧から電流が立ち上る
ので、低いオン電圧を得ることができる。
【００７２】また言い替えると、従来素子と同じオン電
圧を得るために必要なゲート電流が低減され、電流利得
（直流電流増幅率：ｈFS＝ＩD／ＩG）を増大できる。例
えば、図８は図１に示す半導体素子における電流利得に
関してｎ型ソース層４の幅に対する依存性を示す図であ
る。図８に示すように、セル幅に対するｎ型ソース層４
幅の比率(Ｗn+/Ｗcell)が０．１では、８０に近い電流
利得が得られる。電流利得のｐ型インジェクション層５
幅による依存性も、図８と同様な特性を有する。本発明
者らの研究によれば、電流利得は、セル幅に対するｎ型
ソース層４幅の比率(Ｗn+/Ｗcell)と、セル幅に対する
ｐ型インジェクション層５幅の比率（Ｗp +／Ｗcell）と
の両方に大きく依存する。これは、ｎ型ソース層４やｐ
型ベース層３、ｐ型インジェクション層５の幅が大きい
場合、高濃度層ほどキャリアライフタイムは小さいの
で、第２のゲート電極１１から注入された正孔がこれら
の層の中で再結合し、電流利得が低下してしまうためで
ある。
【００７３】これらのｎ型ソース層４幅とｐ型インジェ
クション層５幅に対する電流利得の依存性から、素子の
平面構造（２次元構造）において、セル面積に占めるｎ
型ソース層４の面積比（Ｓn+/Ｓcell）とセル面積に占
めるｐ型インジェクション層５の面積比（Ｓp+／
Ｓcell）を小さく形成することによって、電流利得は著
しく増大する。
【００７４】本発明によれば、ｐ型ベース層３とｐ型イ
ンジェクション層５とを互いに離して形成し、ｎ型ソー
ス層４幅とｐ型インジェクション層５幅とを共に小さく
形成できるので、高い電流利得を得ることができる。例
えば、Ｗcell＝２５μｍ、Ｗ n+＝２．５μｍ、Ｗp+＝
２．５μｍの寸法で形成すれば良い。
【００７５】次に、第１の実施の形態における半導体素
子のターンオフについて説明する。図９はそのターンオ
フの状態を説明する素子断面図である。図９に示すよう
に、ターンオフ時（時刻ｔ＝ｔ3）にはゲート端子に負
電圧を印加する。これにより、図９に示すように、ｎベ
ース層１中に蓄積されていた正孔ｈがｐ型ベース層３と
ｐ型インジェクション層５の両方を介してゲート端子か
ら効率よく素子外に排出される。この正孔ｈの排出に伴
って、ｐ型ベース層３の電位がｐｎ接合のビルトイン電
圧以下まで低下する結果、ｎ型ソース層４からの電子注
入が止まり、素子がターンオフする（時刻ｔ＝ｔ3〜
ｔ4）。
【００７６】このターンオフ時には、第１のゲート電極
１２と第２のゲート電極１１の両方を介して正孔ｈが排
出されるので、従来素子よりも高いターンオフ能力をも
つ半導体素子を実現することができる。
【００７７】さらに、オフ状態では、ターンオフ時に引
き続き、ゲート端子へソースに対して負の電圧を印加す
る（ｔ＝ｔ4〜）。これにより、ｐ型ベース層３の電位
が第１のゲート電極１２を介して負の電位に固定される
ので、ノイズによる誤点弧を防止することができる。
【００７８】上述したように、第１の実施形態によれ
ば、オン状態では、ｎ型ベース層１の深い位置まで電子
ｅ及び正孔ｈの双方のキャリアが蓄積されて伝導度変調
が起き、かつｐ型ベース層３、ｎ型ソース層４、ｐ型イ
ンジェクション層５の各高濃度層におけるキャリア再結
合が低減されるので、高い電流利得（直流電流増幅率）
を実現することができる。
【００７９】また、ターンオフ時には、第１のゲート電
極１２と第２のゲート電極１１の両方を介して正孔ｈが
排出されるので、高いターンオフ能力が得られる。
【００８０】さらにまた、オフ状態では、第１及び第２
のゲート電極１２、１１にｎ型ソース層４に対して負の
電圧を印加することにより、ｐ型ベース層３の電位が負
の電位に固定されるので、ノイズによる誤点弧を防止す
ることができる。
【００８１】（第２の実施形態）図１０は、本発明の第
２の実施形態に係る半導体素子の構造を示す上面図であ
る。この図１０のＡ−Ａ´における断面図は図１（ａ）
と同様である。
【００８２】図１０に示すように、本実施形態の半導体
素子が第１の実施形態に係るものと異なる点は、高抵抗
ｎ型ベース層１表面にｐ型ベース層３′及びｐ型インジ
ェクション層５′が島状に形成されている点である。即
ち、ｐ型ベース層３′内には選択的にｎ型ソース層４′
が形成されており、このｎ型ソース層４′にはソース電
極１０′が設けられている。ｎ型ソース層４′を取り囲
むようにｐ型ベース層３′表面には第１のゲート電極１
２′が設けられている。また、ｐ型インジェクション層
５′には第２のゲート電極１１′が設けられている。
【００８３】より具体的に述べると、本実施形態の半導
体素子は、図１０に示すようにｐ型ベース層３′及びｎ
型ソース層４′並びにｐ型インジェクション層５′の各
層が矩形状に形成され、相互に所定距離離して分割配置
されている。例えば、Ａ−Ａ′断面においてＷcell＝２
５μm、Ｗn+＝２．５μｍ、Ｗp+＝２．５μｍの寸法で
形成し、さらに、図１０に示す奥行き方向において、ｎ
型ソース層４′同士、及びｐ型インジェクション層５′
同士の繰り返しピッチを２５μｍ、幅を５μmで形成す
れば良い。
【００８４】これによって、ｐ型ベース層３′、ｎ型ソ
ース層４′内、及びｐ型インジェクション層５′内にお
けるキャリア再結合が低減されるので、高い電流利得が
実現される。本実施形態の例で言えば、ｎ型ソース層４
の面積比率（Ｓn+／Ｓcell）とｐ型インジェクション層
５′の面積比率（Ｓp+／Ｓcell）とが何れも０．０５と
なり、１４０を越える電流利得が得られる。図１１は、
図１０に示す半導体素子における電流利得に関してｎ型
ソース層４′幅に対する依存性を示す図である。電流利
得のｐ型インジェクション層５′幅による依存性も、図
１１と同様な特性を有する。
【００８５】以上のように本実施形態によれば、ｐ型ベ
ース層３′、ｎ型ソース層４′、及びｐ型インジェクシ
ョン層５′を、平面的（２次元的）に分割形成して面積
比率を低減させることによって、電流利得を著しく増大
させることができる。さらに、本実施形態では、ｎ型ソ
ース層４′が微小な矩形状に形成されており、ターンオ
フ時には、これら複数の矩形状ｎ型ソース層４′の４辺
から正孔ｈが引き出されるので、いっそう高いターンオ
フ能力が実現される。特に、従来数１０μｍのオーダー
で形成されているｎ型ソース層４′の幅を２０μｍ以下
に形成すれば、ターンオフ能力向上の効果がいっそう顕
著になる。また、ハードドライブ（すなわち１あるいは
１に近い電流利得）でターンオフ駆動させることによっ
て、ターンオフ時の破壊を防止できる。
【００８６】（第３の実施形態）図１２は、本発明の第
３の実施形態に係る半導体素子の構造を示す断面図及び
上面図である。図１２（ｂ）はその上面図、図１２
（ａ）は図１２（ｂ）のＡ−Ａ´における断面図であ
る。
【００８７】図１２に示すように、本実施形態では、ダ
イオード１３がｐ型多結晶シリコン層７及びｎ型多結晶
シリコン層８からなり、高抵抗ｎ型ベース層１上に絶縁
膜（シリコン酸化膜等）６を介して形成されている点が
特徴である。
【００８８】即ち、高抵抗ｎ型ベース層１上には絶縁膜
（シリコン酸化膜等）６が形成され、この絶縁膜６上に
はｐ型ベース層３からｐ型インジェクション層５にわた
って多結晶シリコン層が形成されている。この多結晶シ
リコン層はｐ型多結晶シリコン層７及びｎ型多結晶シリ
コン層８からなり、それぞれｐ型ベース層３、ｐ型イン
ジェクション層５に接している。これらはそれぞれアノ
ード、カソードを構成する。ｎ型多結晶シリコン層８は
第２のゲート電極１１に直接接しているが、必ずしも接
している必要はない。
【００８９】図１２ではダイオードのｐｎ接合の界面は
高抵抗ｎ型ベース層１上に位置しているが、この位置に
は限られず、ｐｎ接合の界面はｐ型インジェクション層
５よりもｐ型ベース層３により近く位置していてもよ
い。この場合には、電位の高いｎ型多結晶シリコン層８
がより多く高抵抗ｎ型ベース層１を覆うようになり、後
述するように、より多くの電子の蓄積層が形成されるよ
うになる。このため、電子と正孔が高抵抗ｎ型ベース層
１の表面で再結合する確率を減少させることが可能とな
り、より低いオン電圧を得ることが可能となる。特に、
ｐｎ接合の界面が、高抵抗ｎ型ベース層１とｐ型ベース
層３との界面上か、若しくはそれよりｐ型ベース層３の
内側の上に形成される場合には、上記効果はより顕著に
なる。
【００９０】本実施形態の半導体素子のターンオン時、
オン状態、ターンオンオフ時はいずれも第１の実施形態
と同様である。これらの動作はそれぞれ図１３、図１
４、図１５に示されている。
【００９１】本実施形態のように多結晶シリコン膜を用
いてダイオードを構成すれば、簡単なプロセスで半導体
基板上にトランジスタとともにダイオードを構成するこ
とができ、素子の実用化に非常な有用な構造を提供する
ことができる。
【００９２】（第４の実施形態）図１６は、本発明の第
４の実施形態に係る半導体素子の構造を示す上面図であ
る。この図１６のＡ−Ａ´における断面図は図１２
（ａ）と同様である。
【００９３】図１６に示すように、本実施形態の半導体
素子が第３の実施形態に係るものと異なる点は、高抵抗
ｎ型ベース層１表面にｐ型ベース層３′及びｐ型インジ
ェクション層５′が島状に形成されている点である。即
ち、ｐ型ベース層３′内には選択的にｎ型ソース層４′
が形成されており、このｎ型ソース層４′にはソース電
極１０′が設けられている。ｎ型ソース層４′を取り囲
むようにｐ型ベース層３′表面には第１のゲート電極１
２′が設けられている。また、ｐ型インジェクション層
５′には第２のゲート電極１１′が設けられている。さ
らに、ｐ型多結晶シリコン層７′及びｎ型多結晶シリコ
ン層８′はそれぞれｎ型ソース層４′及び第２のゲート
電極１１′を取り囲むように形成されており、これらの
多結晶シリコン層７′、８′によって基板全面がほとん
ど覆われた形となっている。ｎ型多結晶シリコン層８′
は第２のゲート電極１１′に直接接しているが、必ずし
も接している必要はない。
【００９４】本実施形態によれば、第３の実施形態で得
られる効果の他に、ｐ型ベース層３′、ｎ型ソース層
４′、及びｐ型インジェクション層５′を、平面的（２
次元的）に分割形成して面積比率を低減させることによ
って、電流利得を著しく増大させることができる。さら
に、本実施形態では、ｎ型ソース層４′が微小な矩形状
に形成されており、ターンオフ時には、これら複数の矩
形状ｎ型ソース層４′の４辺から正孔ｈが引き出される
ので、いっそう高いターンオフ能力が実現される。特
に、従来数１０μｍのオーダーで形成されているｎ型ソ
ース層４′の幅を２０μｍ以下に形成すれば、ターンオ
フ能力向上の効果がいっそう顕著になる。また、ハード
ドライブ（すなわち１あるいは１に近い電流利得）でタ
ーンオフ駆動させることによって、ターンオフ時の破壊
を防止できる。
【００９５】（第５の実施形態）図１７及び図１８は、
それぞれ本発明の第５の実施形態に係る半導体素子の構
造を示す断面図及び上面図である。図１７は図１８のＡ
−Ａ´における断面図である。
【００９６】図１７及び図１８に示すように、本実施形
態では、ｐ型インジェクション層５に代わって、ｐ型ベ
ース層３が形成されていない高抵抗ｎ型ベース層１の表
面にゲート絶縁膜１４を介して絶縁ゲート電極１５が形
成されている点が特徴である。
【００９７】即ち、本実施形態におけるトランジスタ構
造では、図１７及び図１８に示すようにｐ型ベース層３
に隣接する高抵抗ｎ型ベース層１表面に、ゲート絶縁膜
１４を介して絶縁ゲート電極１５が設けられている。ゲ
ート絶縁膜１４及び絶縁ゲート電極１５の端部はｐ型ベ
ース層３端部の上を覆っている。また、この絶縁ゲート
電極１５は、ゲート端子と電気的に直接接続されてい
る。さらに、ｐ型ベース層３上には第１のゲート電極１
２が設けられ、この第１のゲート電極１２からゲート端
子に電流が流れる向きが正方向となるように、第１のゲ
ート電極１２とゲート端子の間にダイオード１３が挿入
されている。また、ｎ型ドレイン層２にはドレイン電極
９が形成され、ｎ型ソース層４にはソース電極１０が形
成されている。
【００９８】次に、このような半導体素子の動作を図１
９のタイムチャートを用いて説明する。図２０中の各線
は、上から順に、ゲート端子のゲート電圧ＶＧ、ゲート
端子のゲート電流ＩＧ、ドレイン電圧ＶＤ、ドレイン電
流ＩＤを示している。
【００９９】ターンオン時（時刻ｔ＝ｔ1）には、ゲー
ト端子に、ｎ型ソース層４に対してダイオード１３の逆
方向耐圧より大きい正の電圧を印加する。これにより、
図２１に示すように、ｐ型ベース層３からｎ型ベース層
１に正孔が注入されると同時に、ｎ型ソース層４から同
じくｎ型ベース層１に電子が注入されて、素子がターン
オンする。この結果、ｎ型ベース層１で伝導度変調が起
こり、低オン電圧で通電される。
【０１００】また、絶縁ゲート電極１５直下のｎ型ベー
ス層１表面では、図２０のバンドエネルギー図に示すよ
うに、蓄積層が形成されてバンド湾曲が生じている。こ
れにより、ｎ型ベース層１の表面近傍で電子と正孔が空
間的に分離されるため、表面再結合が防止される結果、
電流利得がより増大する。
【０１０１】即ち、素子のオン状態において絶縁ゲート
電極１５が正バイアスされるので、絶縁ゲート電極１５
に対向する高抵抗ｎ型ベース層１の表面には電子の蓄積
層が生成する。一方、ｐ型ベース層３から注入された正
孔はｎ型ベース層１の表面にほとんど存在しない状態と
なるため、ｎ型ベース層１の表面において電子と正孔と
が再結合する確率が減少し、その結果としてｎ型ベース
層１の深い位置まで正孔を注入することが可能となる。
したがって、ｎ型ベース層１の深い位置まで伝導度変調
の効果を得ることができ、低オン電圧で通電することが
可能となる。特に、ダイオード１３を設けているので、
ダイオード１３の第１導電型端子側の電位がｐ型ベース
層３の電位よりもダイオード１３の逆方向耐圧分だけ高
くなるので、ダイオード１３の第１導電型端子側と対向
するｎ型ベース層１の表面に電子の蓄積層をより効率よ
く形成することができ、低オン電圧化の効果を大きくす
ることができる。
【０１０２】本実施形態では、図１８の上面図に示すよ
うに、ｐ型ベース層３がセルサイズに比較して小さく形
成されているので、図８に示した電流利得のｎ型ソース
層４幅依存性と同様にゲート電流が低減され、いっそう
電流利得（直流電流増幅率：ｈFS＝ＩD／ＩG）が増大す
る。
【０１０３】一方、本実施形態に対応する半導体素子
は、図１９のタイムチャートに示すように、ターンオフ
時にゲート端子に負電圧を印加する（時刻ｔ＝ｔ2）。
これにより、図２２に示すように、ｎベース層１中に蓄
積されていた正孔ｈがｐ型ベース層３を介して第１のゲ
ート電極１２から素子外に排出される。この正孔ｈの排
出に伴って、ｐ型ベース層３の電位がｐｎ接合のビルト
イン電圧以下まで低下する結果、ｎ型ソース層４からの
電子注入が止まり、素子がターンオフする（ｔ＝ｔ2〜
ｔ3）。ここで、正孔の排出は、ｎ型ソース層４近傍の
第１のゲート電極１２を介して行われるため、高いター
ンオフ能力が実現できる。なお、図２２に示すように、
ゲート絶縁膜１４及び絶縁ゲート電極１５の端部がｐ型
ベース層３端部の上を覆っている場合には、特に正孔排
出の効果が大きい。
【０１０４】さらに、オフ状態では、ターンオフ時に引
き続き、ゲート端にソースに対して負の電圧を印加する
（ｔ＝ｔ3〜）。これにより、ｐ型ベース層３の電位が
第１のゲート電極１２を介して負の電位に固定されるの
で、ノイズによる誤点弧を防止することができる。
【０１０５】このように、本実施形態によれば、オン状
態では、ｎ型ベース層１の深い位置まで電子ｅ及び正孔
ｈの双方のキャリアが蓄積されて伝導度変調が起き、か
つｐ型ベース層３、ｎ型ソース層４の各高濃度層におけ
るキャリア再結合と、ｎ型ベース層１表面での表面再結
合が効果的に低減されるので、高い電流利得（直流電流
増幅率）を実現することができる。また、ターンオフ時
には、ｎ型ソース層４に隣接する第１のゲート電極を介
して正孔ｈが排出されるので、高いターンオフ能力が得
られる。さらにまた、オフ状態では、ゲート端子にソー
スに対して負の電圧を印加することにより、ｐ型ベース
層３の電位が負の電位に固定されるので、ノイズによる
誤点弧を防止することができる。
【０１０６】（第６の実施形態）図２３は、本発明の第
６の実施形態に係る半導体素子の構造を示す上面図であ
る。この図２３のＡ−Ａ´における断面図は図１７と同
様である。
【０１０７】図２３に示すように、本実施形態の半導体
素子が第５の実施形態に係るものと異なる点は、高抵抗
ｎ型ベース層１表面にｐ型ベース層３′が島状に形成さ
れている点である。
【０１０８】即ち、ｐ型ベース層３′内には選択的にｎ
型ソース層４′が形成されており、このｎ型ソース層
４′にはソース電極１０′が設けられている。ｎ型ソー
ス層４′を取り囲むようにｐ型ベース層３′表面には第
１のゲート電極１２′が設けられている。また、第１の
ゲート電極１２′を取り囲むように、高抵抗ｎ型ベース
層１表面にゲート絶縁膜１４を介して絶縁ゲート電極１
５が設けられている。ゲート絶縁膜１４及び絶縁ゲート
電極１５の端部はｐ型ベース層３端部の上を覆ってい
る。
【０１０９】より具体的に述べると、本実施形態の半導
体素子は、図２３に示すようにｐ型ベース層３′及びｎ
型ソース層４′の各層が矩形状に形成され、相互に所定
距離離して分割配置されている。ｐ型ベース層３及びｎ
型ソース層４を矩形状に形成して平面的に分割配置する
ことによって、セル面積に占めるｎ型ソース層４の面積
比（Ｓn+／Ｓcell）を縮小すれば、電流利得をいっそう
増加させることができる。例えば、Ａ−Ａ′断面におい
てＷcell＝２５μm、Ｗn+＝２．５μｍの寸法で形成
し、さらに、図２３に示す奥行き方向において、ｎ型ソ
ース層４′同士の繰り返しピッチを２５μｍ、幅を５μ
mで形成すれば良い。これによって、ｐ型ベース層３の
面積比率（Ｓn+／Ｓcell）が０．０５となり、優れた電
流利得が得られる。
【０１１０】（第７の実施形態）図２４は、本発明の第
７の実施形態に係る半導体素子の構造を示す断面図であ
る。図２４に示すように、本実施形態の半導体素子が第
５の実施形態に係るものと異なる点は、ダイオードが高
抵抗ｎ型ベース層１の表面にゲート絶縁膜１６を介して
設けられている点である。
【０１１１】即ち、高抵抗ｎ型ベース層１の表面にはゲ
ート絶縁膜１６が形成され、ｐ型ベース層３表面からゲ
ート絶縁膜１６上にまたがる形で多結晶シリコン層が形
成されている。この多結晶シリコン層はｐ型多結晶シリ
コン層１７及びｎ型多結晶シリコン層１８から構成さ
れ、ｐ型多結晶シリコン層１７はｐ型ベース層３と、ｎ
型多結晶シリコン層１８はゲート端子とそれぞれ電気的
に接続されている。
【０１１２】本実施形態のように多結晶シリコン膜を用
いてダイオードを構成すれば、第５の実施形態で得られ
る効果を奏するとともに、簡単なプロセスで半導体基板
上にトランジスタ及びダイオードを構成することができ
る。この場合の多結晶シリコン膜は図１７のゲート電極
１５とダイオード１３とを兼ねており、このため素子の
コンパクト化が可能であり、素子の実用化に非常な有用
な構造を提供することができる。
【０１１３】なお、図２４ではｐｎ接合の界面はｐ型ベ
ース層３の内側の上に形成されている。この場合には、
電位の高いｎ型多結晶シリコン層８が高抵抗ｎ型ベース
層１を充分覆うようになり、電子の蓄積層が広く形成さ
れるようになる。このため、電子と正孔が高抵抗ｎ型ベ
ース層１の表面で再結合する確率を減少させることが可
能となり、より低いオン電圧を得ることが可能となる。
なお、この実施態様に限らず、ｐｎ接合の界面が、高抵
抗ｎ型ベース層１とｐ型ベース層３との界面上か、若し
くはｐ型ベース層３近傍の高抵抗ｎ型ベース層１上に形
成される場合にも、低オン電圧化の効果を奏することが
できる。
【０１１４】（第８の実施形態）図２５は、本発明の第
８の実施形態に係る半導体素子の構造を示す断面図であ
る。図２５に示すように、本実施形態の半導体素子が第
７の実施形態に係るものと異なる点は、ｐ型インジェク
ション層５が設けられ、このｐ型インジェクション層５
とｎ型多結晶シリコン層２８とがｐ型多結晶シリコン層
２７ｂを介して接続されている点である。
【０１１５】即ち、高抵抗ｎ型ベース層１表面にはｐ型
ベース層３と異なる表面にｐ型インジェクション層５が
形成され、このｐ型インジェクション層５とｐ型ベース
層３との間を含めた高抵抗ｎ型ベース層１表面にゲート
絶縁膜２６が形成されている。ｐ型ベース層３表面から
ゲート絶縁膜２６上を経てｐ型インジェクション層５表
面に至るまで多結晶シリコン層が形成されている。この
多結晶シリコン層はｐ型多結晶シリコン層２７ａ、２７
ｂ及びｎ型多結晶シリコン層２８から構成され、ｐ型多
結晶シリコン層２７ａ、２７ｂはそれぞれｐ型ベース層
３、ｐ型インジェクション層５と接続され、ｎ型多結晶
シリコン層２８はゲート端子と電気的に接続されてい
る。
【０１１６】ここで、ｐ型多結晶シリコン層２７ａとｎ
型多結晶シリコン層２８とから構成されるダイオードの
逆方向耐圧ＶB1は、ｐ型多結晶シリコン層２７ｂとｎ型
多結晶シリコン層２８とから構成されるダイオードの逆
方向耐圧ＶB2よりも大きく設定されている。
【０１１７】本実施形態の素子によれば、第７の実施形
態で得られる効果を奏するとともに、以下の効果を奏す
る。
【０１１８】即ち、ターンオン時には逆方向耐圧ＶB1よ
りも大きな電圧をゲート端子に印加することにより、ｐ
型ベース層３及びｐ型インジェクション層５それぞれか
らｎ型ベース層１に正孔が注入され、第１の実施形態と
同様に素子がターンオンする。また、オン状態では、逆
方向耐圧ＶB2よりも大きく逆方向耐圧ＶB1よりも小さな
電圧をゲート端子に印加することにより、ｐ型多結晶シ
リコン層２７ａとｎ型多結晶シリコン層２８とから構成
されるダイオードには電流を流さず、ｐ型多結晶シリコ
ン層２７ｂとｎ型多結晶シリコン層２８とから構成され
るダイオードには電流を流すことができる。このため、
第１の実施形態と同様に、ｐ型インジェクション層５か
らｎ型ベース層１に正孔が注入されつづけ、ｐ型ベース
層３からｎ型ベース層１へは正孔がほとんど注入されな
くなる。したがって、ｎ型ベース層１の深い位置まで正
孔ｈが注入されて伝導度変調を起こすので、従来素子よ
りオン電圧を低減することが可能となる。
【０１１９】（第９の実施形態）図２６は、本発明の第
９の実施形態に係る半導体素子の構造を示す断面図であ
る。図２６に示すように、本実施形態の半導体素子が第
５の実施形態に係るものと異なる点は、ｐ型ベース層３
表面からゲート絶縁膜３４を介して高抵抗のｎ型ベース
層１上にゲート電極３５として金属電極が形成されてお
り、ダイオードが用いられない点である。
【０１２０】即ち、高抵抗ｎ型ベース層１の表面にはゲ
ート絶縁膜３４が形成され、ｐ型ベース層３表面からゲ
ート絶縁膜３４上にまたがる形で金属電極が形成されて
いる。この金属電極はゲート電極３５としてゲート端子
と電気的に接続されている。
【０１２１】次に、本実施形態の素子の動作を図２７を
用いて説明する。図２７のタイムチャートに示すよう
に、ターンオン時（時刻ｔ＝ｔ1）には、ゲート端子に
対して正の電圧を印加する。これにより、ｐ型ベース層
３からｎ型ベース層１に正孔が注入されると同時に、ｎ
型ソース層４から同じくｎ型ベース層１に電子が注入さ
れて、素子がターンオンする。この結果、ｎ型ベース層
１で伝導度変調が起こり、低オン電圧で通電される。
【０１２２】また、絶縁ゲート電極３５直下のｎ型ベー
ス層１表面では、図２０のバンドエネルギー図と同様
に、反転層が形成されてバンド湾曲が生じている。これ
により、ｎ型ベース層１の表面近傍で電子と正孔が空間
的に分離されるため、表面再結合が防止される結果、電
流利得がより増大する。
【０１２３】ターンオフ時及びオフ状態ではゲート端子
に負電圧を印加する（時刻ｔ＝ｔ2、ｔ2〜ｔ3）。これ
により、第５の実施形態と同様に、ｎベース層１中に蓄
積されていた正孔ｈがｐ型ベース層３を介して第１のゲ
ート電極３５から素子外に排出されることにより素子が
ターンオフする。さらに、ｐ型ベース層３の電位がゲー
ト電極３５を介して負の電位に固定されるので、ノイズ
による誤点弧を防止することができる。
【０１２４】（第１０の実施形態）図２８は、本発明の
第１０の実施形態に係る半導体素子の構造を示す断面図
である。図２８に示すように、本実施形態の半導体素子
は横型素子であり、この点が第５の実施形態に係るもの
と異なる点である。
【０１２５】即ち、図２８に示すように、高抵抗のｎ型
ベース層１の一方の面に高濃度のｎ型ドレイン層４２が
形成されている。ｎ型ベース層１のｎ型ドレイン層４２
と同じ側の面にはｐ型ベース層３が選択的に形成され、
ｐ型ベース層３内にはｎ型ソース層４が選択的に形成さ
れている。このトランジスタ構造において、ｎ型ベース
層１表面のｐ型ベース層３に隣接する位置上にゲート絶
縁膜４４を介してゲート電極４５が形成され、このゲー
ト電極４５はゲート端子に接続されている。ゲート絶縁
膜４４及びゲート電極４５の端部はｐ型ベース層３上に
位置している。
【０１２６】また、ｎ型ソース層４と高抵抗ｎ型ベース
層１間のｐ型ベース層３表面にはゲート電極１２が設け
られ、ゲート電極１２からゲート端子に電流が流れる方
向が正方向となるように、ゲート電極１２とゲート端子
との間にダイオード１３が挿入されている。ｎ型ドレイ
ン層４２にはドレイン電極４６が形成され、ｎ型ソース
層４にはソース電極１０が形成されている。高抵抗のｎ
型ベース層１の他方の面には高濃度のｎ型拡散層４３が
形成されており、この表面に設けられた電極４７はソー
ス電極１０と電気的に接続されている。
【０１２７】本実施形態によれば、第５の実施形態と同
様に、オン状態では、ｎ型ベース層１のドレインに近い
位置まで電子ｅ及び正孔ｈの双方のキャリアが蓄積され
て伝導度変調が起き、かつｐ型ベース層３、ｎ型ソース
層４の各高濃度層におけるキャリア再結合と、ｎ型ベー
ス層１表面での表面再結合が効果的に低減されるので、
高い電流利得を実現することができる。また、ターンオ
フ時には高いターンオフ能力が得られ、オフ状態ではノ
イズによる誤点弧を防止することができる。
【０１２８】（第１１の実施形態）図２９は、本発明の
第１１の実施形態に係る半導体素子の構造を示す断面図
である。図２９に示すように、本実施形態の半導体素子
が第１０の実施形態に係るものと異なる点は、基板とし
てＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いた点である。
【０１２９】即ち、高抵抗のｎ型ベース１は、接地され
た支持基板５１上に絶縁膜（シリコン酸化膜等）５２を
介して設けられている。本実施形態では、高濃度のｎ型
拡散層５３が高抵抗のｎ型ベース１と絶縁膜５２との間
に設けられているが、このｎ型拡散層５３を設けなくて
も良く、この場合には支持基板５１との間の耐圧は向上
する。
【０１３０】本実施形態の素子によれば、第１０の実施
形態の素子と同様の効果が得られる他、ＳＯＩ基板に高
耐圧素子と低耐圧素子とを混載して設けることができる
ので、素子の集積化に有利である。
【０１３１】（第１２の実施形態）図３０は、本発明の
第１２の実施形態に係る半導体素子の構造を示す断面図
である。図３０に示すように、本実施形態の半導体素子
が第１１の実施形態に係るものと異なる点は、ソース電
極６１がゲート電極６２と絶縁ゲート電極４５との間に
設けられている点である。
【０１３２】即ち、ｎ型ベース層１に近いｐ型ベース層
３表面上にｎ型ソース層６０が形成され、このｎ型ソー
ス層６０にはソース電極６１が形成されてソース端子と
の接続が行われる。また、ｐ型ベース層３のより内側の
表面にはゲート電極６２が設けられて、このゲート電極
６２にダイオード１３が接続されている。
【０１３３】本実施形態の素子によれば、第１１の実施
形態の素子と同様の効果が得られる他、ｎ型ベース層１
とｎ型ソース層６０間のｐ型ベース層３に対向して絶縁
ゲート電極４５が設けられているので、当該ｐ型ベース
層３に反転層を形成することができ、当該反転層を介し
て電子を注入することが可能となり、電子注入による低
オン電圧化の効果を得ることが可能となる。
【０１３４】（第１３の実施形態）図３１は、本発明の
第１３の実施形態に係る半導体素子の構造を示す断面図
である。図３１に示すように、本実施形態の半導体素子
が第１２の実施形態に係るものと異なる点は、高抵抗の
ｎ型ベース１表面にゲート絶縁膜４４を介してダイオー
ドが設けられている点である。
【０１３５】即ち、高抵抗のｎ型ベース１表面にはゲー
ト絶縁膜４４を介して多結晶シリコン層が形成されてお
り、この多結晶シリコン層はｐ型多結晶シリコン層７２
ｂとｎ型多結晶シリコン層７１とからなるダイオードを
構成している。ｐ型ベース層３の表面にはｐ型多結晶シ
リコン層７２ａが形成されており、このｐ型多結晶シリ
コン層７２ａはｐ型多結晶シリコン層７２ｂと電気的に
接続されている。また、ｎ型多結晶シリコン層７１はゲ
ート端子に接続されている。
【０１３６】本実施形態の素子によれば、第１２の実施
形態の素子と同様の効果が得られる他、多結晶シリコン
膜を用いてダイオードを構成しているので、簡単なプロ
セスで半導体基板上にトランジスタ及びダイオードを構
成することができ、多結晶シリコン膜がゲート電極とダ
イオードとを兼ねるので、素子のコンパクト化が可能で
あり、素子の実用化に非常な有用な構造を提供すること
ができる。
【０１３７】なお、本発明は上記実施形態に限定される
ことはない。例えば、上記実施形態ではダイオードに対
して、素子のターンＯＮ時に当該ダイオードの逆方向耐
圧以上の電圧が前記ゲート端子側に印加され、素子のＯ
Ｎ状態中は前記ダイオードの逆方向耐圧未満の電圧が前
記ゲート端子側に印加されているが、素子のＯＮ状態中
においても、第２導電型ベース層からのキャリア（正
孔）注入が実質的に抑制された状態であれば、当該逆方
向耐圧若しくはこれをわずかに越える電圧で動作させる
ことも可能である。
【０１３８】また、上記実施形態では第２導電型ベース
層と第２導電型半導体領域との間にダイオードを介在さ
せることにより、第２導電型半導体領域の電位を第２導
電型ベース層の電位よりも高くして低オン抵抗化を図っ
ているが、第２導電型ベース層及び第２導電型半導体領
域の電位を別々に独立して制御して、オン状態において
第２導電型半導体領域の電位が第２導電型ベース層の電
位よりも高くなるようにすることも可能であり、この場
合にも低オン抵抗化を達成することができる。
【０１３９】さらにまた、上記実施形態では第１導電型
をｎ型、第２導電型をｐ型とした素子を中心に述べた
が、第１導電型をｐ型、第２導電型をｎ型としたものに
対しても本発明を適用できることはいうまでもない。こ
の場合には、ゲート端子に印加される電圧は負の電圧と
なる。
【０１４０】その他、本発明の趣旨を逸脱しない範囲で
種々変形して実施することが可能である。
【０１４１】
【発明の効果】以上述べたように、本発明の半導体素子
によれば、電流利得を増大でき、かつオン電圧を低減し
得る半導体素子を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体素子の
構造を示す断面図及び上面図。
【図２】 図１の半導体素子における動作およびゲート
駆動方法を示すタイムチャート。
【図３】 図１の半導体素子におけるダイオード単体の
電圧−電流特性を示す特性図。
【図４】 図１の半導体素子におけるターンオン時のキ
ャリアの流れを示す模式図。
【図５】 図１の半導体素子におけるオン状態のキャリ
アの流れを示す模式図。
【図６】 図１の半導体素子におけるオン状態のキャリ
ア濃度分布を示す特性図。
【図７】 図１の半導体素子の電圧−電流特性と従来の
ＩＧＢＴの電圧−電流特性とを比較して示す特性図。
【図８】 図１の半導体素子における電流利得のｎ型ソ
ース層幅依存性を示す特性図。
【図９】 図１の半導体素子におけるターンオフ時のキ
ャリアの流れを示す模式図。
【図１０】 本発明の第２の実施形態に係る半導体素子
の構造を示す上面図。
【図１１】 図１０の半導体素子における電流利得のｎ
型ソース層幅依存性を示す特性図。
【図１２】 本発明の第３の実施形態に係る半導体素子
の構造を示す断面図及び上面図。
【図１３】 図１２の半導体素子におけるターンオン時
のキャリアの流れを示す模式図。
【図１４】 図１２の半導体素子におけるオン状態のキ
ャリアの流れを示す模式図。
【図１５】 図１２の半導体素子におけるターンオフ時
のキャリアの流れを示す模式図。
【図１６】 本発明の第４の実施形態に係る半導体素子
の構造を示す上面図。
【図１７】 本発明の第５の実施形態に係る半導体素子
の構造を示す断面図。
【図１８】 本発明の第５の実施形態に係る半導体素子
の構造を示す上面図。
【図１９】 図１７及び図１８の半導体素子における動
作およびゲート駆動方法を示すタイムチャート。
【図２０】 図１７及び図１８の半導体素子における絶
縁ゲート電極直下のエネルギーバンドを示す図。
【図２１】 図１７及び図１８の半導体素子におけるオ
ン状態のキャリアの流れを示す模式図。
【図２２】 図１７及び図１８の半導体素子におけるタ
ーンオフ時のキャリアの流れを示す模式図。
【図２３】 本発明の第６の実施形態に係る半導体素子
の構造を示す上面図。
【図２４】 本発明の第７の実施形態に係る半導体素子
の構造を示す断面図。
【図２５】 本発明の第８の実施形態に係る半導体素子
の構造を示す断面図。
【図２６】 本発明の第９の実施形態に係る半導体素子
の構造を示す断面図。
【図２７】 図２６の半導体素子における動作およびゲ
ート駆動方法を示すタイムチャート。
【図２８】 本発明の第１０の実施形態に係る半導体素
子の構造を示す断面図。
【図２９】 本発明の第１１の実施形態に係る半導体素
子の構造を示す断面図。
【図３０】 本発明の第１２３の実施形態に係る半導体
素子の構造を示す断面図。
【図３１】 本発明の第１３の実施形態に係る半導体素
子の構造を示す断面図。
【図３２】 従来のｎｐｎ型パワートランジスタの構成
を示す断面図。
【図３３】 従来のｎｐｎ型パワートランジスタにおけ
るオン状態のキャリアの流れを示す模式図。
【図３４】 従来のｎｐｎ型パワートランジスタが使用
される際のダーリントン接続を示す回路図。
【図３５】 図３２に示す従来のｎｐｎ型パワートラン
ジスタのコレクタ電流−コレクタ電圧の特性を示す特性
図。
【符号の説明】
１…高抵抗ｎ型ベース層 ２…ｎ型ドレイン層 ３…ｐ型ベース層 ４、６０…ｎ型ソース層 ５…ｐ型インジェクション層（キャリア注入層） ６、１４…ゲート絶縁膜 ７、１７、２７ａ、２７ｂ、７２ａ、７２ｂ…ｐ型多結
晶シリコン層 ８、１８、２８、７１…ｎ型多結晶シリコン層 ９、４６…ドレイン電極 １０、６１…ソース電極 １１…第２のゲート電極 １２、６２…第１のゲート電極 １３…ダイオード １４、１６、２６、３４、４４…ゲート絶縁膜 １５、３５、４５…ゲート電極（絶縁ゲート電極） ５１…支持基板 ５２…絶縁膜 ５３…ｎ型拡散層 １０１…高抵抗ｎ型ベース層 １０２…ｎ型ドレイン層 １０３…ｐ型ベース層 １０４…ｎ型ソース層 １０９…ドレイン電極 １１０…ソース電極 １１２…ベース電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/808 Ｆターム(参考） 5F003 AP00 AZ03 BA06 BA92 BB02 BB08 BB09 BB90 BC02 BC08 BE90 BF03 BG03 BH01 BH06 BH12 BH99 BJ12 BJ15 BJ16 BJ96 BM01 BN00 BN03 BZ01 5F082 AA14 AA16 BA26 BA47 BA48 BC01 BC08 BC09 BC11 5F102 FB10 GA12 GA14 GB02 GC01 GD04 GJ03 GK02 GL03 GR07 GR13

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 高抵抗ベース層と、この高抵抗ベース層
    の表面に設けられた第１導電型ドレイン層と、前記高抵
    抗ベース層の前記第１導電型ドレイン層と異なる表面領
    域に選択的に設けられた第２導電型ベース層と、前記第
    ２導電型ベース層の表面に選択的に設けられた第１導電
    型ソース層と、前記高抵抗ベース層の前記第２導電型ベ
    ース層と同じ側の表面に設けられ、前記第２導電型ベー
    ス層との間に前記高抵抗ベース層が介在して設けられ、
    かつゲート端子に電気的に接続された第２導電型半導体
    領域と、前記第２導電型ベース層から前記ゲート端子へ
    第２導電型キャリアを流す方向が順方向になるように当
    該第２導電型ベース層及びゲート端子の間に設けられた
    ダイオードとを具備することを特徴とする半導体素子。
  2. 【請求項２】 高抵抗ベース層と、この高抵抗ベース層
    の表面に設けられた第１導電型ドレイン層と、前記高抵
    抗ベース層の前記第１導電型ドレイン層と異なる表面領
    域に選択的に設けられた第２導電型ベース層と、前記第
    ２導電型ベース層の表面に選択的に設けられた第１導電
    型ソース層と、前記高抵抗ベース層の前記第２導電型ベ
    ース層と同じ側の表面に当該第２導電型ベース層と離間
    して設けられ、かつゲート端子に電気的に接続された第
    ２導電型半導体領域と、前記第２導電型ベース層から前
    記ゲート端子へ第２導電型キャリアを流す方向が順方向
    になるように当該第２導電型ベース層及びゲート端子の
    間に設けられたダイオードとを具備することを特徴とす
    る半導体素子。
  3. 【請求項３】 高抵抗ベース層と、この高抵抗ベース層
    の表面に設けられた第１導電型ドレイン層と、前記高抵
    抗ベース層の前記第１導電型ドレイン層と異なる表面領
    域に選択的に設けられた第２導電型ベース層と、前記第
    ２導電型ベース層の表面に選択的に設けられた第１導電
    型ソース層と、前記高抵抗ベース層の前記第２導電型ベ
    ース層と同じ側の表面に設けられた第２導電型半導体領
    域とを備え、素子のターンＯＮ時には前記第２導電型ベ
    ース層及び前記第２導電型半導体領域から前記高抵抗ベ
    ース層へ第２導電型キャリアが注入され、素子のＯＮ状
    態中は前記第２導電型半導体領域から選択的に前記高抵
    抗ベース層へ第２導電型キャリアが注入されることを特
    徴とする半導体素子。
  4. 【請求項４】 前記ダイオードには、素子のターンＯＮ
    時に当該ダイオードの逆方向耐圧以上の電圧が前記ゲー
    ト端子側に印加され、素子のＯＮ状態中は前記ダイオー
    ドの逆方向耐圧未満の電圧が前記ゲート端子側に印加さ
    れることを特徴とする請求項１又は２記載の半導体素
    子。
  5. 【請求項５】 高抵抗ベース層と、この高抵抗ベース層
    の表面に設けられた第１導電型ドレイン層と、前記高抵
    抗ベース層の前記第１導電型ドレイン層と異なる表面領
    域に選択的に設けられ、かつゲート端子に電気的に接続
    された第２導電型ベース層と、前記第２導電型ベース層
    の表面に選択的に設けられた第１導電型ソース層と、前
    記高抵抗ベース層の前記第２導電型ベース層と同じ側の
    表面に設けられ、前記第２導電型ベース層との間に前記
    高抵抗ベース層が介在して設けられ、かつ前記ゲート端
    子に電気的に接続された第２導電型半導体領域と、前記
    第２導電型ベース層及び前記第２導電型半導体領域から
    前記ゲート端子へそれぞれ第２導電型キャリアを流す方
    向が順方向になるように、前記第２導電型ベース層と前
    記ゲート端子間、及び前記第２導電型半導体領域と前記
    ゲート端子間にそれぞれ設けられた第１及び第２のダイ
    オードとを具備することを特徴とする半導体素子。
  6. 【請求項６】 高抵抗ベース層と、この高抵抗ベース層
    の表面に設けられた第１導電型ドレイン層と、前記高抵
    抗ベース層の前記第１導電型ドレイン層と異なる表面領
    域に選択的に設けられ、かつゲート端子に電気的に接続
    された第２導電型ベース層と、前記第２導電型ベース層
    の表面に選択的に設けられた第１導電型ソース層と、前
    記高抵抗ベース層の前記第２導電型ベース層と同じ側の
    表面に当該第２導電型ベース層と離間して設けられ、か
    つ前記ゲート端子に電気的に接続された第２導電型半導
    体領域と、前記第２導電型ベース層及び前記第２導電型
    半導体領域から前記ゲート端子へそれぞれ第２導電型キ
    ャリアを流す方向が順方向になるように、前記第２導電
    型ベース層と前記ゲート端子間、及び前記第２導電型半
    導体領域と前記ゲート端子間にそれぞれ設けられた第１
    及び第２のダイオードとを具備することを特徴とする半
    導体素子。
  7. 【請求項７】 前記第１のダイオードの逆方向耐圧は、
    前記第２のダイオードの逆方向耐圧以上であることを特
    徴とする請求項５又は６記載の半導体素子。
  8. 【請求項８】 前記第１及び第２のダイオードには、素
    子のターンＯＮ時に当該第１及び第２のダイオードの逆
    方向耐圧以上の電圧が前記ゲート端子側に印加され、素
    子のＯＮ状態中は前記第１のダイオードの逆方向耐圧未
    満で、かつ前記第２のダイオードの逆方向耐圧以上の電
    圧が前記ゲート端子側に印加されることを特徴とする請
    求項７記載の半導体素子。
  9. 【請求項９】 前記ダイオードは、前記第２導電型ベー
    ス層と前記第２導電型半導体領域との間の前記高抵抗ベ
    ース層上に絶縁層を介して設けられた半導体層から構成
    され、当該半導体層は第１導電型半導体層及び第２導電
    型半導体層からなることを特徴とする請求項１、２、４
    乃至８記載の半導体素子。
  10. 【請求項１０】 前記ダイオード又は前記第１のダイオ
    ードの第２導電型端子側は、前記第１導電型ソース層と
    前記高抵抗ベース層との間の前記第２導電型ベース層の
    表面に電気的に接続されていることを特徴とする請求項
    １、２、４乃至９記載の半導体素子。
  11. 【請求項１１】 前記第１導電型ソース層は、前記第２
    導電型ベース層と前記第２導電型半導体領域との間の前
    記高抵抗ベース層に対して、前記ダイオード又は前記第
    １のダイオードの第２導電型端子よりも近く位置してい
    ることを特徴とする請求項１、２、４乃至９記載の半導
    体素子。
  12. 【請求項１２】 前記第２導電型ベース層及び前記第２
    導電型半導体領域はそれぞれストライプ状に形成され、
    ストライプの長手方向に対して垂直な方向に配列されて
    いることを特徴とする請求項１乃至１１記載の半導体素
    子。
  13. 【請求項１３】 前記第２導電型ベース層及び前記第２
    導電型半導体領域の少なくとも一方は島状に分割形成さ
    れていることを特徴とする請求項１乃至１１記載の半導
    体素子。
  14. 【請求項１４】 高抵抗ベース層と、この高抵抗ベース
    層の表面に設けられた第１導電型ドレイン層と、前記高
    抵抗ベース層の前記第１導電型ドレイン層と異なる表面
    領域に選択的に設けられた第２導電型ベース層と、前記
    第２導電型ベース層の表面に選択的に設けられた第１導
    電型ソース層と、前記高抵抗ベース層の前記第２導電型
    ベース層と同じ側の表面に絶縁層を介して設けられ、か
    つゲート端子に電気的に接続された電極と、前記第２導
    電型ベース層から前記ゲート端子へ第２導電型キャリア
    を流す方向が順方向になるように当該第２導電型ベース
    層及びゲート端子の間に設けられたダイオードとを具備
    することを特徴とする半導体素子。
  15. 【請求項１５】 高抵抗ベース層と、この高抵抗ベース
    層の表面に設けられた第１導電型ドレイン層と、前記高
    抵抗ベース層の前記第１導電型ドレイン層と異なる表面
    領域に選択的に設けられた第２導電型ベース層と、前記
    第２導電型ベース層の表面に選択的に設けられた第１導
    電型ソース層と、前記高抵抗ベース層の当該第２導電型
    ベース層に隣接する表面領域に絶縁層を介して設けら
    れ、かつゲート端子に電気的に接続された電極と、前記
    第２導電型ベース層から前記ゲート端子へ第２導電型キ
    ャリアを流す方向が順方向になるように当該第２導電型
    ベース層及びゲート端子の間に設けられたダイオードと
    を具備することを特徴とする半導体素子。
  16. 【請求項１６】 高抵抗ベース層と、この高抵抗ベース
    層の表面に設けられた第１導電型ドレイン層と、前記高
    抵抗ベース層の前記第１導電型ドレイン層と異なる表面
    領域に選択的に設けられた第２導電型ベース層と、前記
    第２導電型ベース層の表面に選択的に設けられた第１導
    電型ソース層と、前記高抵抗ベース層の前記第２導電型
    ベース層と同じ側の表面に絶縁層を介して設けられた電
    極とを備え、素子のＯＮ状態中において前記第２導電型
    ベース層から前記高抵抗ベース層へ第２導電型キャリア
    が注入されるとともに、前記電極に対向する前記高抵抗
    ベース層の表面領域に第１導電型キャリアが蓄積される
    ことを特徴とする半導体素子。
  17. 【請求項１７】 前記ダイオードには、素子のターンＯ
    Ｎ時及びＯＮ状態中に当該ダイオードの逆方向耐圧以上
    の電圧が前記ゲート端子側に印加されることを特徴とす
    る請求項１４又は１５記載の半導体素子。
  18. 【請求項１８】 前記ダイオードは、前記第２導電型ベ
    ース層に隣接する前記高抵抗ベース層上に絶縁層を介し
    て設けられた半導体層から構成され、当該半導体層は第
    １導電型半導体層及び第２導電型半導体層からなること
    を特徴とする請求項１４、１５、又は１７記載の半導体
    素子。
  19. 【請求項１９】 前記ダイオードの前記第１導電型半導
    体層は、前記第２導電型ベース層に隣接する前記高抵抗
    ベース層上に設けられていることを特徴とする請求項１
    ８記載の半導体素子。
  20. 【請求項２０】 前記ダイオードの第２導電型端子側
    は、前記第１導電型ソース層と前記高抵抗ベース層との
    間の前記第２導電型ベース層の表面に電気的に接続され
    ていることを特徴とする請求項１４、１５、１７乃至１
    ９記載の半導体素子。
  21. 【請求項２１】 前記第１導電型ソース層は、前記電極
    に対して前記ダイオードの第２導電型端子よりも近く位
    置していることを特徴とする請求項１４、１５、１７乃
    至１９記載の半導体素子。
  22. 【請求項２２】 高抵抗ベース層と、この高抵抗ベース
    層の表面に設けられた第１導電型ドレイン層と、前記高
    抵抗ベース層の前記第１導電型ドレイン層と異なる表面
    領域に選択的に設けられた第２導電型ベース層と、前記
    第２導電型ベース層の表面に選択的に設けられた第１導
    電型ソース層と、前記高抵抗ベース層の前記第２導電型
    ベース層と同じ側の表面に絶縁層を介して設けられると
    ともに、前記第２導電型ベース層と電気的に接続してい
    る電極とを具備することを特徴とする半導体素子。
  23. 【請求項２３】 高抵抗ベース層と、この高抵抗ベース
    層の表面に設けられた第１導電型ドレイン層と、前記高
    抵抗ベース層の前記第１導電型ドレイン層と異なる表面
    領域に選択的に設けられた第２導電型ベース層と、前記
    第２導電型ベース層の表面に選択的に設けられた第１導
    電型ソース層と、前記高抵抗ベース層の当該第２導電型
    ベース層に隣接する表面領域に絶縁層を介して設けられ
    るとともに、前記第２導電型ベース層と電気的に接続し
    ている電極とを具備することを特徴とする半導体素子。
  24. 【請求項２４】 前記電極は、前記第２導電型ベース層
    から当該第２導電型ベース層に隣接する前記高抵抗ベー
    ス層上にかけて一体化して設けられていることを特徴と
    する請求項２２又は２３記載の半導体素子。
  25. 【請求項２５】 前記電極は、前記第１導電型ソース層
    と前記高抵抗ベース層との間の前記第２導電型ベース層
    の表面に電気的に接続されていることを特徴とする請求
    項２２乃至２４記載の半導体素子。
  26. 【請求項２６】 前記第１導電型ソース層は、前記絶縁
    層上の前記電極に対して当該電極の前記第２導電型ベー
    ス層へのコンタクト領域よりも近く位置していることを
    特徴とする請求項２２乃至２４記載の半導体素子。
  27. 【請求項２７】 前記電極及び前記第２導電型ベース層
    はそれぞれストライプ状に形成され、ストライプの長手
    方向に対して垂直な方向に配列されていることを特徴と
    する請求項１４乃至２６記載の半導体素子。
  28. 【請求項２８】 前記第２導電型ベース層は島状に分割
    形成され、この第２導電型ベース層を囲むように前記電
    極がパターン形成されていることを特徴とする請求項１
    ４乃至２６記載の半導体素子。
  29. 【請求項２９】 前記高抵抗ベース層上に前記絶縁層を
    介して設けられた半導体層は多結晶シリコンからなるこ
    とを特徴とする請求項９又は１８記載の半導体素子。
  30. 【請求項３０】 前記第２導電型ベース層は、前記第１
    導電型ドレイン層に対して反対側の前記高抵抗ベース層
    の表面領域に設けられていることを特徴とする請求項１
    乃至２９記載の半導体素子。
  31. 【請求項３１】 前記第２導電型ベース層は、前記第１
    導電型ドレイン層に対して同じ側の前記高抵抗ベース層
    の表面領域に設けられていることを特徴とする請求項１
    乃至２９記載の半導体素子。
  32. 【請求項３２】 前記半導体素子は絶縁領域上の半導体
    層に形成されていることを特徴とする請求項３１記載の
    半導体素子。
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