JP2579378B2 - 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 - Google Patents

半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インバータ装置等のように高電圧・高速
度スイッチングが要求される装置に用いるためのスイッ
チング用の半導体装置およびその製造方法、ならびに該
装置を用いたフラッシュ制御装置に関する。
〔従来の技術〕
従来、数百KVAまでのインバータ装置はバイポーラト
ランジスタを用いて製造されていたが、装置の小型化，
高性能化のため、スイッチング周波数が高くできる、ス
イッチング速度の速いパワーデバイスが求められてい
る。このような用途に対しては、絶縁ゲート型バイポー
ラトランジスタ（IGBT）が提案されており、IGBTはその
低ゲート駆動損失特性のため、数十KHz程度までの高電
圧・高速度スイッチング制御を容易に実現できる。
第12図は従来のIGBTを示す断面構造図であり、第13図
はその等価回路を示す回路図である。第12図を参照し
て、p+型半導体基板101上にはn+型半導体層102が形成さ
れ、その上にn-型ドリフト層103が形成される。n-型ド
リフト層103の表面にはｎ型ウェル領域104が選択拡散に
より形成され、ｎ型ウェル領域104の表面にはn+型エミ
ッタ領域105が選択拡散により形成される。n-型ドリフ
ト層103とn+型エミッタ領域105とではさまれたｐ型ウェ
ル領域104の表面部分がチャネル領域106となる。チャネ
ル長は数ミクロン程度に設定される。チャネル領域106
上にはゲート酸化膜107を介してゲート電極108が形成さ
れ、ｐ型ウェル領域104およびn+型エミッタ領域105上に
はエミッタ電極109が形成される。電極108,109間は絶縁
膜110により絶縁される。p+型半導体基板101の裏面には
コレクタ電極111が形成される。
第13図の等価回路において、ｎチャネルMOSFET201は
第12図のn-型ドリフト層103から上の部分の縦型MOS構造
より成るMOSFETを代表しており、pnpトランジスタ202は
第12図のp+型半導体基板101,n+型半導体層102,n-型ドリ
フト層103およびｐ型ウェル領域104より成るp+n+n-p構
造のバイポーラトランジスタを代表している。また抵抗
203は、第12図のn-型ドリフト層103の抵抗成分を代表し
ている。
ゲート，エミッタ端子G,E間の電圧が充分低く、MOSFE
T201がオフしている時は、コレクタ，エミッタ端子C,E
間に正バイアス電圧を印加すると、n-型ドリフト層103
と、ｐ型ウェル領域104とのn-pダイオードが逆バイアス
され、空乏層は主にn-型ドリフト層103側に広がって空
間電荷を形成し、高いコレクタ電圧に耐えることができ
る。またn-型ドリフト層103の表面部もMOS構造によるフ
ィールドプレート効果で高耐圧にできる。従って、高耐
圧なデバイスを得るためには、n-型ドリフト層103は、
低ドナー密度（高比抵抗）で、しかも厚く設計する必要
がある。しかしながらこれによって、抵抗203の抵抗値
が高くなりやすく、通電能力低下の一因となる。
ゲート，エミッタ端子G,E間に充分な電圧を印加してM
OSFET201をオンさせた状態で、コレクタ，エミッタ端子
C,E間の電圧を増加すると、MOSFET201のチャネルを通し
て電子がエミッタ電極109からコレクタ電極111に流れ
る。これによって、pnpトランジスタ202のベース，エミ
ッタ間が順バイアスされ、このトランジスタ202が活性
になってIGBTのコレクタ，エミッタ端子C,E間が導通す
る。この時pnpトランジスタ202はMOSFET201のドレイン
電流を増幅して流す形になる。従って、IGBTの通電能力
は、pnpトランジスタ202の増幅率が高い程、またMOSFET
201のドレイン電流が大きい程高くなり、オン電圧も低
下する。しかしながら、pnpトランジスタ202の増幅率を
高くすると、ターンオフ特性が悪くなる。高周波インバ
ータへの応用においては１μｓ以下のターンオフ時間が
要求されるが、1000V程度の高耐圧のIGBTでこれを実現
するには、pnpトランジスタ202の電流増幅率をかなり低
くする必要がある。このため、電子線やプロトンの照射
あるいは重金属拡散によるライフタイムキラーの導入を
行ったり、トランジスタ202にショートエミッタ抵抗を
付加する等の工夫がなされている。この結果、ターンオ
フ特性が高速化されたIGBTでは、pnpトランジスタ202の
電流増幅率が小さくなり、オン電圧の規格上限を満たす
ためには、電流密度が充分に高くできないという問題が
ある。
このターンオフ特性とオン電圧のトレードオフを改善
する１つの方法として、従来より、第14図に112で示す
ように、n-ドリフト層103の表面近くのドナー密度を高
めて、MOSFET201の直列抵抗203を下げる工夫がなされて
きた。またこの低抵抗層112の働きによりオン状態の時
にｐ型ウェル領域104との接合部から伸びてくる空乏層
の広がりも抑制されるので、高耐圧のデバイスでもファ
インパターン化が可能となる。すなわち、第14図の構造
によれば、MOSFET201の通電能力を上げ、ドレイン電流
を増すことができるので、pnpトランジスタ202の増幅率
が低くても高い電流密度が得られるというのが、これま
での高性能化であった。
ターンオフ特性とオン電圧のトレードオフを改善する
別の方法として、MOSGTOというデバイスが提案されてい
る。第15図はMOSGTOの構造を示す断面図であり、第16図
はその等価回路を示す回路図である。第15図を参照し
て、p+型半導体基板301上にはn+型半導体層302,n-型半
導体層303,p型半導体層304が順に積層される。ｐ型半導
体層304の表面にはｎ型ウェル領域305が選択拡散により
形成され、ｎ型ウェル領域305の表面にはp+型ソース領
域306が選択拡散により形成される。ｐ型半導体層304と
p+型ソース領域306とではさまれたｎ型ウェル領域305の
表面部分がチャネル領域307となる。ｐ型半導体層304上
には第１ゲート電極308が形成され、チャネル領域307上
にはゲート絶縁膜309を介して第２ゲート電極310が形成
される。またｎ型ウェル領域305およびp+型ソース領域3
06上にはカソード電極311が形成される。これらの電極3
08,310,311間は絶縁膜312により絶縁される。p+型半導
体基板301の裏面にはアノード電極312が形成される。
第16図の等価回路において、ｐチャネルMOSFET401は
第15図のｐ型半導体層304から上の部分の縦型MOS構造よ
り成るMOSFETを代表しており、pnpトランジスタ402はp+
型半導体基板301,n+型半導体層302,n-型半導体層303お
よびｐ型半導体層304より成るp+n+n-p構造のバイポーラ
トランジスタを代表している。またnpnトランジスタ403
は、n-型半導体層303,p型半導体層304およびｎ型ウェル
領域305より成るn-pn構造のバイポーラトランジスタを
代表している。
このMOSGTOをターンオフするには、アノード，カソー
ド端子A,K間を正バイアスしておき、第１ゲート端子G1
にトリガ電流を流し込めば、トランジスタ402,403から
成るサイリスタがラッチして、アノード，カソード端子
A,K間が導通する。第２ゲート端子G2に負の電圧を印加
してMOSFET401を導通させ、サイリスタのラッチを外せ
ばMOSGTOはターンオフする。
このデバイスはサイリスタ構造であるので、高耐圧に
なってもオン電圧は低くできる特徴がある。しかしター
ンオフは、ゲート逆バイアスなしのGTOの遮断と等価で
あり、遮断可能なアノード電流が充分に高くできない難
点がある。またゲート電極を２個有し、点弧・遮断に複
雑なゲート制御が必要で使い勝手は良くない。このMOSG
TOの点弧ゲート制御をMOSゲートで行う構造としたもの
が、いわゆるMOSコントロールドサイリスタ（MCT）であ
るが、これもターンオフのメカニズムはMOSGTOと同じ
で、上述のMOSGTOと同様な問題がある。
以上のデバイスの欠点を改良し、高耐圧，低オン抵
抗，高速ターンオフおよび高い遮断可能主電流密度を実
現するデバイスとして、エミッタスイッチドサイリスタ
（EST）が提案されている。第17図は「IEEE Electron D
evice letters,Vol.11,No.2,1990年２月“The MOS−Gat
ed Emitter Switched Thyristor",B.Jayant Baliga」に
開示されたESTの構造を示す断面図であり、第18図はそ
の等価回路を示す回路図である。第17図を参照して、p+
型半導体基板501上にはｎ型バッファ層502,n-型ドリフ
ト層503,p型ベース層504が順に積層される。ｐ型ベース
層504の表面には、n+型フローティング領域505およびn+
型エミッタ領域506が選択的に形成される。n+型フロー
ティング領域505とn+型エミッタ領域506とではさまれた
ｐ型ベース領域504の表面部分がチャネル領域507とな
る。チャネル領域507を除き、n+型エミッタ領域506の周
囲にはベース抵抗低減のためのp+型領域508が設けられ
る。チャネル領域507上にはゲート絶縁膜509を介してゲ
ート電極510が形成され、n+型エミッタ領域506およびp+
型領域508上にはカソード電極511が形成される。p+型半
導体基板501の裏面にはアノード電極512が形成される。
第18図の等価回路において、ｎチャネルMOSFET601は
第17図のｐ型ベース領域504から上のMOS構造より成るMO
SFETに対応しており、pnpトランジスタ602はp+型半導体
基板501,n型バッファ層502,n-型ドリフト層503およびｐ
型ベース領域504より成るp+nn-p構造のバイポーラトラ
ンジスタに対応している。またnpnトランジスタ603は、
n-型ドリフト層503,p型ベース層504,n+型フローティン
グ領域505より成るn-pn+構造のバイポーラトランジスタ
に対応している。抵抗604はｐ型ベース層504の抵抗成分
を表わしている。
このESTをターンオフするには、アノード，カソード
端子A,K間を正バイアスしておき、かつゲート端子Ｇに
正電圧を印加してMOSFET601を導通させた状態で、トラ
ンジスタ602,603より成るサイリスタをトリガしラッチ
させるためにｐ型ベース層504にトリガ電流を供給する
必要がある。このため、上記文献に記述されているよう
に、第15図，第16図の第１ゲート端子G1と類似の、トリ
ガ電流供給用のゲート端子GTを、ｐ型ベース層504に対
して適当に設けなければならない。第18図の等価回路で
は、このゲート端子GTを点線で示す。一方、ゲート端子
Ｇの印加電圧をゼロにしてMOSFET601を非導通にするこ
とにより、サイリスタのラッチが外れESTはターンオフ
する。
ESTは前述のMOSGTOと同様、サイリスタ構造であるの
で、高耐圧になってもオン電圧は低くできる。また、サ
イリスタ部とカスコード接続されたMOSFET601のチャネ
ルでターンオフを制御するので、遮断可能なアノード電
流はMOSGTOよりも高い。さらに、トランジスタ602の増
幅率を低くできるので、高速ターンオフが可能になる。
しかしながら、MOSGTOと同様にゲート電極を２個必要と
するため、ゲート制御が煩雑であるという問題がある。
また余分なゲート電極のためデバイスの実装密度が低下
し、実現できる電流密度が小さくなるという問題もあ
る。
〔発明が解決しようとする課題〕
以上説明したように、従来より提案されあるいは用い
られている半導体装置は、それぞれに問題点を有してい
る。すなわち、IGBTは、耐圧，オン電圧，ターンオフ速
度の間にトレードオフの関係があり、全部を満足させる
ことが難しい。MOSGTOやMCTは、高耐圧，低オン抵抗は
実現できるが、遮断可能主電流密度が低く、またゲート
電極が２個必要であるため、ゲート制御が複雑であると
いう問題がある。またESTは、高耐圧，低オン抵抗，高
速ターンオフ，高い遮断可能主電流密度は実現できる
が、ゲート電極が２個必要であるためのゲート制御が複
雑であるという問題がある。加えて余分なゲート電極の
ためデバイスの実装密度が上がらないという問題もあ
る。
また、詳しくは後述するが、この様な従来の半導体装
置を、写真撮影等の補助光源として用いられるフラッシ
ュの制御装置に適用した場合、フラッシュの発光効率，
装置の小型化，低価格化等に難点があり、十分に満足の
いく性能が実現できないという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、高耐圧，低オン抵抗，高速ターンオフ，高
い遮断可能主電流密度を実現できるとともに、ゲート電
極が単一で済み、その結果としてデバイスの実装密度が
高くなり高電流密度を実現できる半導体装置およびその
製造方法を得ることを目的とする。
また、フラッシュの発光効率が高く、しかも装置の小
型化，低価格化が図れる、高性能なフラッシュ制御装置
を得ることをも目的とする。
〔課題を解決するための手段〕
第１の発明に係る半導体装置は、第1,第２主面を有す
る第１導電型の第１半導体層と、この第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、こ
の第２半導体層の表面に選択的に形成された比較的低い
第１不純物濃度を有する第１導電型の第１半導体領域
と、この第１半導体領域に隣接して第２半導体層の表面
に選択的に形成された比較的高い第２不純物濃度を有す
る第１導電型の第２半導体領域と、第１半導体領域の表
面の少なくとも一部に形成された第２導電型の第３半導
体領域と、第２半導体領域の表面に第１半導体領域から
離れて選択的に形成された第２導電型の第４半導体領域
とを備え、第3,第４半導体領域間の表面部分はチャネル
として規定され、このチャネル上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極
と、第2,第４半導体領域上にまたがって形成された第１
主電極と、第１半導体層の第２主面上に形成された第２
主電極とをさらに備えて構成されており、第１不純物濃
度はオフ時に第1,第２主電極間に実使用電圧が印加され
た状態で第１半導体領域が完全に空乏化する値に設定さ
れ、第２不純物濃度はチャネルの閾値電圧がエンハンス
メントモードの所定値になる値に設定されている。
また、第２の発明に係る半導体装置では、第１の発明
における第１半導体領域は第２半導体領域よりも深さが
深く、第２半導体領域の底面を覆うように形成されてい
る。
また、第３の発明に係る半導体装置の製造方法は、第
1,第２主面を有する第１導電型の第１半導体層を準備す
る工程と、この第１半導体層の第１主面上に第２導電型
の第２半導体層を形成する工程と、この第２半導体層の
表面に比較的低い第１不純物濃度を有する第１導電型の
第１半導体領域を選択的に形成する工程と、この第１半
導体領域に隣接して第２半導体層の表面に比較的高い第
２不純物濃度を有する第１導電型の第２半導体領域を選
択的に形成する工程と、第１半導体領域の表面の少なく
とも一部に第２導電型の第３半導体領域を形成する工程
と、第２半導体領域の表面に第１半導体領域から離れて
第２導電型の第４半導体領域を選択的に形成する工程と
を備え、第3,第４半導体領域間の表面部分はチャネルと
して規定され、このチャネル上にゲート絶縁膜を形成す
る工程と、このゲート絶縁膜上にゲート電極を形成する
工程と、第2,第４半導体領域上にまたがって第１主電極
を形成する工程と、第１半導体層の第２主面上に第２主
電極を形成する工程とをさらに備えて構成されており、
第１不純物濃度はオフ時に第1,第２主電極間に実使用電
圧が印加された状態で第１半導体領域が完全に空乏化す
る値に設定され、第２不純物濃度はチャネルの閾値電圧
がエンハンスメントモードの所定値になる値に設定され
ている。
さらに、第４の発明に係るフラッシュ制御装置は、第
1,第２の高圧電源端子と、この第1,第２の高圧電源端子
間に接続された閃光エネルギ蓄積用コンデンサと、第1,
第２の高圧電源端子間に接続された閃光放電管とスイッ
チ素子との直列接続体と、閃光放電管に接続され、閃光
放電の開始に際し閃光放電管をトリガするトリガ回路と
を備え、スイッチ素子として第１または第２の発明の半
導体装置を用いて構成されている。
〔作用〕
第1,第３の発明においては、第１半導体領域の第１不
純物濃度はオフ時に第1,第２主電極間に実使用電圧が印
加された状態で第１半導体領域が完全に空乏化する値に
設定され、第２半導体領域の第２不純物濃度はチャネル
の閾値電圧がエンハンスメントモードの所定値になる値
に設定されているので、第1,第２主電極間に実使用電圧
が印加されている状態でゲート電極にバイアス電圧を印
加すると、第１主電極→第４半導体領域→チャネル→第
３半導体領域→空乏化した第１半導体領域→第２半導体
層の経路で第２半導体層に電流が供給され、これがサイ
リスタ構造のトリガ電流となり、サイリスタにラッチが
かかり、半導体装置は直ちにターンオフする。ゲート電
極のバイアス電圧を除去すると、サイリスタのラッチが
外れ、半導体装置はオフする。
また、第２の発明においては、第１の発明における第
１半導体領域は第２半導体領域よりも深さが深く、第２
半導体領域の底面を覆うように形成されているので、第
１半導体領域が第２半導体層となす接合が曲率のない平
坦な接合となる。
また、第４の発明におけるスイッチ素子は、第１また
は第２の発明の半導体装置を用いることにより、カスコ
ード接続されたサイリスタ素子とMOSFETとが１チップ上
に形成されて構成されており、特にスイッチ素子のター
ンオフにおいて、サイリスタ素子の一方端子を開放する
構成となっているので、高い電流密度の閃光放電電流を
容易に遮断できるとともに、ゲート電極が１つで済み、
単一の制御入力でフラッシュ制御装置を制御できる。
〔実施例〕
第１図はこの発明による半導体装置の一実施例を示す
断面構造図であり、第２図はその等価回路を示す回路図
である。第１図を参照して、第１半導体層としてのp+型
半導体基板701上には、第２半導体層としてのn+型半導
体層702,n-型ドリフト層703が順に積層される。n-型ド
リフト層703は例えば、1000Vクラスの半導体装置におい
て、不純物濃度が1014cm-3程度、深さが60μｍ程度であ
ってもよい。n-型ドリフト層703の表面には、第１半導
体領域としてのp--型半導体領域704が選択的に形成され
る。p--型半導体領域704は例えば、不純物濃度がかなり
低い1012cm-3〜1015cm-3程度、深さが数μｍ程度であっ
てもよい。p--型半導体領域704の両側に隣接して、n-型
ドリフト層703上に、第２半導体領域としてのｐ型半導
体領域705がウェル状に選択的に形成される。ｐ型半導
体領域705は例えば、不純物濃度がチャネル領域708のn+
型半導体領域707側の端部において1016cm-3程度、深さ
が数μｍ程度であってもよい。
p--型半導体領域704の表面には、第３半導体領域とし
てのn+型半導体領域706が、領域704,705間の界面から離
れて選択的に形成される。n+型半導体領域706は例え
ば、不純物濃度が表面において1019cm-3程度、深さが0.
3μｍ程度であってもよい。ｐ型半導体領域705の表面に
は、第４半導体領域としてのn+型半導体領域707が、領
域704,705間の界面から離れて選択的に形成される。n+
型半導体領域707は例えば、不純物濃度が表面において1
019cm-3程度、深さが0.3μｍ程度であってもよい。n+型
半導体領域706と707とではさまれたp--型半導体領域704
およびｐ型半導体領域705の表面部分がチャネル領域708
となる。
チャネル領域708上には、ゲート酸化膜709を介してゲ
ート電極710が形成される。またｐ型半導体領域705およ
びn+型半導体領域707上には第１主電極としてのアノー
ド電極711が形成される。これらの電極710,711は絶縁膜
712により絶縁される。p+型半導体基板701の裏面には第
２主電極としてのカソード電極713が形成される。
なお、p--型半導体層704は、第１図ではｐ型半導体領
域705よりも深さが浅いものとなっているが、第３図に
示すようにｐ型半導体領域705と深さが略同じ、あるい
は第４図に示すようにｐ型半導体領域705よりも深さが
深いものであってもよい。
第２図の等価回路図において、ｎチャネルMOSFET801
は第１図のp--型半導体領域704から上の部分のMOS構造
より成るMOSFETに対応している。マルチコレクタのpnp
トランジスタ802は、第１図のp+型半導体基板701,n+型
半導体層702,n-型ドリフト層703およびp--型半導体領域
704より成るp+n+n-p--構造のバイポーラトランジスタお
よび、このバイポーラトランジスタのコレクタをp--型
半導体領域704からｐ型半導体領域705にかえたp+n+n-p
構造のバイポーラトランジスタに対応している。またnp
nトランジスタ803は、第１図のn-型ドリフト層703,p--
型半導体領域704およびn+型半導体領域706より成るn-p
--n+構造のバイポーラトランジスタに対応している。抵
抗804はp--型半導体領域704における抵抗成分を表して
いる。
トランジスタ802の一部とトランジスタ803とがサイリ
スタ接続され、サイリスタ部を構成している。そして、
このサイリスタ部に対し、MOSFET801がカスコード接続
されている。このように、この半導体装置では、MOSFET
によるGTOサイリスタのカスコード駆動の形になってい
る。
次に動作を説明する。ゲート端子Ｇに印加されるゲー
ト電圧が低く、MOSFET801がオフしている状態で、アノ
ード端子Ａの印加電圧をカソード端子Ｋに対し上昇する
と、n-型ドリフト層703とp--およびｐ型半導体領域704,
705との間のpn接合が逆バイアスとなり、このpn接合の
両側に空乏層が伸び始める。空乏層はアクセプタ密度の
低いp--型半導体領域704においてよく伸び、数Ｖのアノ
ード電圧によってp--型半導体領域704内は完全に空乏化
される。さらにアノード電圧を若干上げると、アクセプ
タ密度の高いｐ型半導体領域705を若干空乏化した状態
で、空乏層の伸びは止まる。このような低電圧阻止時に
おける空乏層の伸び（空乏層の端部）の状態を第５図に
おいて一点鎖線で示す。なおn+型半導体領域706の周囲
にも空乏層の端部は表われるが、図面では図示を省略し
ている。
n-型ドリフト層703側に伸びた空乏層は、数百Ｖのア
ノード電圧の印加でn-型ドリフト層703内を完全に空乏
化し、さらに定格電圧（例えば1000V）近くまでアノー
ド電圧を上げると、ドナー密度の高いn+型半導体層を若
干空乏化した状態で空乏層の伸びは止まる。このような
高電圧阻止時における空乏層の伸びの状態を第５図にお
いて点線で表す。定格電圧を越えてアノード電圧を上げ
ていくと、やがて半導体装置内部の電界が臨界電界に達
し、降伏が始まる。
第６図は、第４図の構造の半導体装置の電圧阻止状態
における空乏層の伸びを示す図である。第５図と同様
に、一点鎖線は低電圧阻止時の空乏層の伸びを示し、点
線は高電圧阻止時の空乏層の伸びを示す。第４図の構造
の場合、n-型ドリフト層703とp--型半導体領域704との
間のpn接合が曲率の無い平坦な接合となるので、電界集
中が起こりにくく、高耐圧化が容易である。このことは
第３図の構造の半導体装置にもあてはまる。
ゲート端子Ｇに正電圧を印加すると、チャネル領域70
8に反転層が形成されMOSFET801がオンする。チャネル領
域708が導通する閾値電圧はチャネル領域708のn+型半導
体領域707側の端部におけるｐ型半導体領域705の不純物
濃度によって決まるが、この不純物濃度は、上記閾値電
圧がエンハンスメントモードの適当な値になるように設
定される。
MOSFET801がオンすると、n+型半導体領域706はカソー
ド電極711とほぼ同電位になる。この状態で、アノード
端子Ａの印加電圧をカソード端子Ｋに対して上昇する
と、n-型ドリフト層703とp--およびｐ型半導体領域704,
705との間のpn接合が逆バイアスされ、前述と同様にし
てこのpn接合の両側に空乏層が広がり、数Ｖのアノード
電圧によってp--型半導体領域704内は完全に空乏化され
る。これにより、n-型ドリフト層703,p--型半導体領域7
04およびn+型半導体領域706より成るnpnトランジスタ80
3のベース領域内はパンチスルー状態となって、このト
ランジスタ803は低インピーダンスでコレクタ・エミッ
タ間がつながる（すなわち導通する）。これにより、n+
型半導体領域707からチャネル領域708,n+型半導体領域7
06,パンチスルーしたp--型半導体領域704を介してn-型
ドリフト層703（pnpトランジスタ802のベース）に電子
が注入され、これに応答してp+型半導体基板701（pnpト
ランジスタ802のエミッタ）からn+型半導体層702を介し
てn-型ドリフト層703に正孔が注入される。注入された
正孔の一部は、p--型半導体領域704からｐ型半導体領域
705を介してカソード電極711に流れる際に抵抗804で電
圧降下を発生し、npnトランジスタ803のベース電流とし
て供給されることによりトランジスタ802,803がサイリ
スタ動作をしてラッチされる。
このようにしてこの半導体装置はターンオフし、アノ
ード端子Ａからカソード端子Ｋに向けてアノード電流が
流れる。オン状態ではトランジスタ802,803より成るサ
イリスタが働くことにより、MOSFET801による直列抵抗
での電圧降下が大幅に低減される。また、p+型半導体領
域701,n+型半導体層702,n-型ドリフト層703およびｐ型
半導体領域705より成るpnpトランジスタ（トランジスタ
802の一部）も活性になり、アノード電流を流す。
以上のように、この実施例に係る半導体装置のオン状
態では、MOSFET801の通電能力が大幅に改善されるの
で、ライフタイムキラーの導入等によりpnpトランジス
タ802の増幅率が低下しても、それを補ってなお電流密
度の向上（オン電圧の低減）が可能となる。
アノード，カソード端子A,K間にアノード電流が流れ
ているオン状態において、ゲート端子Ｇの正電圧を除去
してチャネル領域708を遮断（MOSFET801をオフ）する
と、npnトランジスタ803のエミッタが開放される。これ
によってトランジスタ802,803より成るサイリスタのラ
ッチは解除される。そして、p--型半導体領域704内の少
数キャリアである電子と、n-型ドリフト層703内の少数
キャリアである正孔とが再結合により消滅することによ
って、この半導体装置のターンオフが完了する。少数キ
ャリアの消滅は後者の正孔の方が時間がかかるので、こ
の半導体装置は基本的にはIGBTと同様な遮断特性を示
す。
MOSGTOやMCTのターンオフでは、GTOサイリスタのゲー
ト・カソード間をMOSチャネルでバイパスしてサイリス
タのラッチを外していたため、遮断可能主電流密度を十
分に高くとることは困難であった。一方、上記実施例の
半導体装置では、GTOサイリスタのカソードをMOSチャネ
ルで投入・開放する構成となっているので、MOSチャネ
ルの通電能力の限界まで主電流を通電・遮断できるとい
う利点がある。また、オン・オフ制御のためのゲート端
子Ｇが単一で済むため、デバイスの実装密度が上がり、
高い電流密度が実現可能となる。さらに、p--型半導体
領域704の存在により、ｐ型半導体領域705の曲率に起因
する電界集中か緩和される（特に第３図，第４図の構造
において）。このため、ｐ型半導体領域705の拡散深さ
が浅くでき、またチャネル領域708のチャネル長も短く
できるので、MOS構造の微細化が可能となり、その結
果、オン抵抗の一層の低減や電流密度の一層の向上が図
れる。
なお、上記実施例に係る半導体装置も、IGBTと同様
に、p+型半導体基板701,n+型半導体層702,n-型ドリフト
層703,p型半導体領域705およびn+型半導体領域707から
成る寄生サイリスタを内蔵している。このため、ｐ型半
導体領域705内の電流密度が高くなるとこの寄生サイリ
スタがラッチアップして、制御不能になる可能性があ
る。従って、ｐ型半導体領域705内の電位上昇を防ぐた
め、例えば第７図に示すようにｐ型半導体領域705内に
高濃度の拡散領域714を設け、ｐ型半導体領域705の抵抗
率を低く保つようにするのが望ましい。
次に、第8A図ないし第8E図を参照しつつ、第１図の半
導体装置の製造方法について説明する。まず、第8A図に
示すように、p+型半導体基板701上にｎ型不純物をイオ
ン注入してn+型半導体層702を形成した後、その上にn-
型半導体層703をエピタキシャル成長させる。次に、第8
B図に示すように、n-型半導体基板703上にｐ型不純物を
イオン注入して、p-型半導体層720を全面に形成する。
そして、第8C図に示すように、表面を酸化してシリコン
酸化膜721を全面に形成し、その上にポリシリコンを堆
積させた後これを選択エッチングでパターニングしてポ
リシリコン膜722を形成する。しかる後、ポリシリコン
膜722をマスクとしてｐ型不純物をイオン注入し、アニ
ールすることにより、ウェル状のｐ型半導体領域705を
形成する。このとき同時に、p-型半導体層720のｐ型不
純物が拡散されることにより、p--型半導体領域704が形
成される。
次に、第8D図に示すように、ポリシリコン膜722およ
び酸化膜721を選択エッチングして、ゲート電極710およ
びゲート酸化膜709を形成するとともに、それらの両側
に窓を設ける。そして、窓を介してｎ型不純物を選択的
に導入することにより、n+型半導体領域706,707を自己
整合的に形成する。しかる後、第8E図に示すように、層
間絶縁膜712でゲート電極710およびn+型半導体領域706
を覆い、メタライズ処理により、その上からアノード電
極711を形成するとともに、裏面にカソード電極713を形
成することにより、第１図の構造の半導体装置を得る。
第９図は、この発明による半導体装置の他の実施例を
示す断面構造図である。この実施例では、n+型半導体領
域706が、p--型半導体領域704の表面の一部でなく全面
に形成されている。また、ゲート電極710が２つに分割
されず、２つのチャネル部分で共通の単一のゲート電極
となっている。その他の構造は第４図の半導体装置と同
様である。このような構造においても、上記実施例と同
様の効果が得られる。
さらに、p--型半導体領域704の下面形状は、必ずしも
平面である必要はなく、例えば第10図に示すように、ｐ
型半導体領域705のウェル形状に沿った形状であっても
よい。
なお、上記実施例ではｎチャネル型の半導体装置につ
いて説明したが、各層や領域の導電型を逆にすることに
より、この発明はｐチャネル型の半導体装置についても
適用できることは勿論である。
以上詳述したこの発明に係る半導体装置は、写真撮影
等の補助光源として用いられるフラッシュの制御装置に
適用した場合、優れた性能を発揮する。以下、この発明
に係る半導体装置を用いたフラッシュ制御装置について
説明するが、その前にまず、従来のIGBTを用いたフラッ
シュ制御装置およびその問題点について説明しておく。
第19図はIGBTを用いた従来のフラッシュ制御装置を示
す回路図である。第19図において、IGBT901と閃光放電
管902との直列接続体が、閃光エネルギ蓄積用コンデン
サ903に並列に接続されて、主回路を構成している。こ
の主回路には、高圧電源VCMが印加される。閃光放電管9
02をトリガするためのトリガ回路は、トリガトランス90
4,抵抗905およびトリガコンデンサ906より成る。IGBT90
1のゲートはゲート抵抗907を介して制御入力VINが印加
される。
動作において、まず、IGBT901のゲートに印加される
制御入力VINを低レベルとし、IGBT901をオフ状態とし
て、高圧電源VCMにより閃光エネルギ蓄積用コンデンサ9
03を図示の極性（通常300V前後）に充電する。これによ
り、同時に、トリガコンデンサ906が抵抗905を通じて充
電される。この状態で、IGBT901のゲートに高レベル
（通常数十Ｖ）の電圧パルスの制御入力VINを印加する
と、IGBT901がターンオフし、トリガコンデンサ906に充
電されていた電荷がトリガトランス904の１次巻線を通
じて放電される。これにより、トリガトランス904の２
次巻線に数KVの高電圧パルスが発生し、閃光放電管902
がトリガされる。これによって閃光放電管902は放電を
開始し、閃光エネルギ蓄積用コンデンサ903に蓄えられ
ていた電荷を消費して閃光を発する。写真撮影に必要な
光量が得られた時点で、IGBT901のゲート電圧を充分に
低いレベルに下げて、IGBT901をターンオフさせると、
閃光放電管902に流れていた電流が遮断され、閃光放電
が停止する。同時に、トリガコンデンサ906は元の極性
に再充電されて、初期状態にもどる。
このように、従来のフラッシュ制御装置では、スイッ
チング素子としてIGBTを用いて、閃光エネルギ蓄積用コ
ンデンサ903に充電されたエネルギを所望時間だけ閃光
放電管902に印加することにより、その閃光量を制御し
ている。IGBTは、MOSFETで駆動されたバイポーラトラン
ジスタを１チップに集積化した半導体装置であり、MOSF
ETと同様に電圧駆動が可能で、かつ、バイポーラトラン
ジスタなみの電流通電能力を持っている。
しかしながら、出力段がバイポーラトランジスタであ
るため、その通電能力が（MOSFETの通電能力）×（トラ
ンジスタのhFE）で制約され、フラッシュ制御装置で要
求される100〜200Aという大電流パルスを通電・遮断す
るためには、５〜7mm□程度の大きなシリコンチップを
必要とする。その結果、従来のIGBTを用いたフラッシュ
制御装置は、比較的価格が高いことから、広く普及する
に至っていないのが現状である。また、高電流密度で使
用するため、IGBTでのオン電圧降下も６〜10V程度と高
く、フラッシュの発光効率を下げることや、IGBTを含む
集積回路パッケージが大型となって、フラッシュ制御装
置の小形化を図れないという問題があった。
このような問題を解決する方策として、本願と同一発
明者は、サイリスタとMOSFETとをカスコード接続して組
合わせることにより安価なフラッシュ制御装置を提供す
るものとして、第20図のような回路を提案している（特
開昭１−24399）。この回路は、MOSFET908がオンしてい
るときのみ、これにカスコード接続されたサイリスタ90
9がオンできるようにしたもので、MOSFET908には低耐圧
なものが使用できるので、高耐圧のサイリスタ909との
組合せで、第電流密度の閃光放電電流のスイッチングが
可能となる。
第20図において、サイリスタ909とMOSFET908はそれぞ
れ個別素子により形成されている。したがってフラッシ
ュ制御装置の小型化という点では難点がある。一方、前
述した第1,3,4,7,9,10図に示す構造を有する本願発明に
係る半導体装置によれば、サイリスタとMOSFETのカスコ
ード接続体を１チップの半導体に集積化している。した
がって、この本願発明に係る半導体装置を用いれば、小
型，高性能なフラッシュ制御装置が簡単に実現できる。
以下には、この本願発明に係る半導体装置をスイッチ素
子として適用したフラッシュ制御装置について説明す
る。
第11図は、この発明によるフラッシュ制御装置の一実
施例を示す回路図である。第19図に示す従来のフラッシ
ュ制御装置と比べて、スイッチ素子としてIGBT901の代
りに、第１図等に示す構造を有する本願発明に係る半導
体装置910を用いた点が異なっている。その他の構成は
第19図のフラッシュ制御装置と同じである。なお、第11
図に図示した半導体装置910の等価回路において、サイ
リスタ805は、第２図の等価回路におけるトランジスタ8
02,803より成るサイリスタに相当している。
本願発明に係る半導体装置910によれば、前述したよ
うに、装置の電流密度を高めることが可能になり、より
小さな面積のシリコンチップで大電流制御が実現でき
る。また、ターンオフ時には、MOSトランジスタ801のチ
ャネルがオフできるように、単にゲート端子Ｇにオフレ
ベル電圧を印加するだけでよい。MOSトランジスタ801の
ターンオフにより、サイリスタ805におけるnpnトランジ
スタ803（第２図）のエミッタ電流を遮断してしまうの
で、トランジスタ803は高速にしかも確実にターンオフ
する。これによりサイリスタ805のラッチがはずれる。
したがって、MCTやMOSGTOのような、MOSゲートでサイリ
スタのゲート，カソード間をシャントしてターンオフさ
せる半導体装置に見られるようなやターンオフ失敗が起
こらない。このため、前述したように、遮断可能主電流
密度を高くとることができる。この利点は、特にフラッ
シュ制御装置のように、1000A/cm2程度以上の大電流を
遮断したい用途では重要である。なお、IGBTでもこの程
度の電流の遮断は可能であるが、前述のようにオン電圧
が高くなり、閃光放電の効率が低下したり、通電による
瞬時的なチップ温度の上昇により、遮断能力が低下した
りするという問題がある。したがって、IGBTでは、実用
的には700A/cm2程度の主電流密度が限界である。
以上のように、本実施例に係るフラッシュ制御装置に
よれば、この発明に係る優れた特性を有する半導体装置
を用いているので、より高い電流密度で高速に閃光放電
管電流を制御することができるという効果がある。さら
に、ゲート端子が１つで済むので、従来のIGBTを用いる
フラッシュ制御装置と高い互換性を保ちつつ、小型かつ
低価格なフラッシュ制御装置を実現できるという効果も
ある。
なお、従来のIGBTを用いるフラッシュ制御装置との互
換性を考えなければ、半導体装置910のゲート端子Ｇが
２つになってもかまわない。したがって、例えば第１図
に示す構造の半導体装置において、p--型半導体領域704
が使用電圧印加状態ではパンチスルーせず、代りに、タ
ーンオンのためp--型半導体領域704内にキャリアを注入
する付加的なゲート電極等の手段を設けたものを、第11
図の半導体装置910として用いてもよい。また、半導体
装置910と同様にサイリスタとMOSFETとのカスコード接
続体が１チップ上に形成された半導体装置である第17図
に示すESTを第11図の半導体装置910の代りに用いること
もできる。
〔発明の効果〕
以上説明したように、請求高1,3記載の発明によれ
ば、等価回路上でサイリスタの一方電極にMOSFETがカス
コード接続された構造にするとともに、第１半導体領域
の第１不純物濃度を、オフ時に第1,第２主電極間に実使
用電圧が印加された状態で第１半導体領域が完全に空乏
化する値に設定し、かつ第２半導体領域の第２不純物濃
度を、上記MOSFETの閾値電圧がエンハンスメントモード
の所定値になる値に設定したので、第1,第２主電極間に
実使用電圧が印加された状態でゲート電極にバイアス電
圧を印加することによりサイリスタが直ちにラッチして
半導体装置をターンオンさせ、バイアス電圧を除去する
ことにより直ちにラッチが外れて半導体装置をターンオ
フさせることが可能となる。その結果、次の様な種々の
優れた効果が得られる。
サイリスタを内蔵しているため、高耐圧と低オン抵
抗とを両立して満足することができる。
カスコード接続されたMOSFETによるオン・オフであ
るため、遮断可能な主電流密度を高くすることが可能で
ある。
電圧阻止状態での電界集中が緩和されるため、高耐
圧化が容易である。
ゲート電極が１つで済み、オン・オフ制御信号はエ
ンハンスメントモードのゲート電圧を１つ与えるだけで
よいので、制御回路が簡単になる。
サイリスタにおけるトランジスタの増幅率を低下さ
せてもよいので、高速のターンオフを実現することがで
きる。
ゲート電極が１つであるので、チップ面積が小さく
て済み、高い電流密度を実現することができる。その結
果、よりコストパフォーマンスの高い製品を提供するこ
とができる。
また、請求項２記載の発明によれば、請求項１におけ
る第１半導体領域は第２半導体領域よりも深さが深く、
第２半導体領域の底面を覆うように形成されているの
で、第１半導体領域が第２半導体層となす接合が曲率の
無い平坦な接合となり、電界集中が起こりにくく、高耐
圧化が容易になるという効果がある。
また、請求項４記載の発明によれば、カスコード接続
されたサイリスタ素子とMOSFETとが１チップ上に形成さ
れて成るスイッチ素子である請求項１または２記載の半
導体装置を用いたので、高い電流密度の閃光放電電流を
容易に遮断でき、かつフラッシュの発光効率も高いもの
が維持できるとともに、ゲート電極が１つで済み、従来
のIGBTを用いたフラッシュ制御装置と高い互換性を保ち
つつ、小型かつ低価格なフラッシュ制御装置を実現でき
るという効果がある。
【図面の簡単な説明】
第１図はこの発明による半導体装置の一実施例を示す断
面構造図、第２図はその等価回路を示す回路図、第３図
および第４図はこの発明による半導体装置の他の実施例
を示す断面構造図、第５図および第６図は空乏層の伸び
方を示す図、第７図はこの発明による半導体装置のさら
に他の実施例を示す断面構造図、第8A図ないし第8E図は
第１図の半導体装置の製造工程を示す断面図、第９図及
び第10図はこの発明による半導体装置のさらに他の実施
例を示す断面構造図、第11図はこの発明によるフラッシ
ュ制御装置の一実施例を示す回路図、第12図は従来のIG
BTを示す断面構造図、第13図はその等価回路を示す回路
図、第14図は従来の他のIGBTを示す断面構造図、第15図
は従来のMOSGTOを示す断面構造図、第16図はその等価回
路を示す回路図、第17図は従来のESTを示す断面構造
図、第18図はその等価回路を示す回路図、第19図および
第20図は従来のフラッシュ制御装置を示す回路図であ
る。 図において、701はp+型半導体基板、702はn+型半導体
層、703はn-型ドリフト層、704はp--型半導体領域、705
はｐ型半導体領域、706,707はn+型半導体領域、708はチ
ャネル領域、709はゲート酸化膜、710はゲート電極、71
1はカソード電極、713はアノード電極、902は閃光放電
管、903は閃光エネルギ蓄積用コンデンサ、904はトリガ
トランス、910は半導体装置、VCMは高圧電源である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−24399（ＪＰ，Ａ) 特開 昭59−132645（ＪＰ，Ａ) 特開 昭60−214566（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第1,第２主面を有する第１導電型の第１半
    導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
    の第２半導体層と、 前記第２半導体層の表面に選択的に形成された比較的低
    い第１不純物濃度を有する第１導電型の第１半導体領域
    と、 前記第１半導体領域に隣接して前記第２半導体層の表面
    に選択的に形成された比較的高い第２不純物濃度を有す
    る第１導電型の第２半導体領域と、 前記第１半導体領域の表面の少なくとも一部に形成され
    た第２導電型の第３半導体領域と、 前記第２半導体領域の表面に前記第１半導体領域から離
    れて選択的に形成された第２導電型の第４半導体領域と
    を備え、 前記第3,第４半導体領域間の表面部分はチャネルとして
    規定され、 前記チャネル上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記第2,第４半導体領域上にまたがって形成された第１
    主電極と、 前記第１半導体層の第２主面上に形成された第２主電極
    とをさらに備え、 前記第１不純物濃度はオフ時に前記第1,第２主電極間に
    実使用電圧が印加された状態で前記第１半導体領域が完
    全に空乏化する値に設定され、 前記第２不純物濃度は前記チャネルの閾値電圧がエンハ
    ンスメントモードの所定値になる値に設定される半導体
    装置。
  2. 【請求項２】前記第１半導体領域は前記第２半導体領域
    よりも深さが深く、前記第２半導体領域の底面を覆うよ
    うに形成される、請求項１記載の半導体装置。
  3. 【請求項３】第1,第２主面を有する第１導電型の第１半
    導体層を準備する工程と、 前記第１半導体層の第１主面上に第２導電型の第２半導
    体層を形成する工程と、 前記第２半導体層の表面に比較的低い第１不純物濃度を
    有する第１導電型の第１半導体領域を選択的に形成する
    工程と、 前記第１半導体領域に隣接して前記第２半導体層の表面
    に比較的高い第２不純物濃度を有する第１導電型の第２
    半導体領域を選択的に形成する工程と、 前記第１半導体領域の表面の少なくとも一部に第２導電
    型の第３半導体領域を形成する工程と、 前記第２半導体領域の表面に前記第１半導体領域から離
    れて第２導電型の第４半導体領域を選択的に形成する工
    程とを備え、 前記第3,第４半導体領域間の表面部分はチャネルとして
    規定され、 前記チャネル上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記第2,第４半導体領域上にまたがって第１主電極を形
    成する工程と、 前記第１半導体層の第２主面上に第２主電極を形成する
    工程とをさらに備え、 前記第１不純物濃度はオフ時に前記第1,第２主電極間に
    実使用電圧が印加された状態で前記第１半導体領域が完
    全に空乏化する値に設定され、 前記第２不純物濃度は前記チャネルの閾値電圧がエンハ
    ンスメントモードの所定値になる値に設定される半導体
    装置の製造方法。
  4. 【請求項４】第1,第２の高圧電源端子と、 前記第1,第２の高圧電源端子間に接続された閃光エネル
    ギ蓄積用コンデンサと、 前記第1,第２の高圧電源端子間に接続された閃光放電管
    とスイッチ素子との直列接続体と、 前記閃光放電管に接続され、閃光放電の開始に際し前記
    閃光放電管をトリガするトリガ回路とを備え、 前記スイッチ素子として請求項１または２記載の半導体
    装置を用いたフラッシュ制御装置。
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