JPS59132645A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、スイッチング素子とフライホイール素子と
を同一チップに集積し、かつ全体のチップ１ノ−イズを
小型化した半導体装置に関する。

近年、省エネルギーの観点から電子機器の高効率運転が
検問されているが、イの１つにモータやソレノイドのチ
ョッパ制御がある。

ところで、一般にモータやソレノイドをチョッパ制御す
る場合、モータやソレノイドに対してフライホイール素
子を逆並列接続し、スイッチング素子のオフ期間中に自
己ｆｊｌｌ！で流れるフライホイール電流を、フライホ
イールｆｊｆを経由する閉回路を循環さけることにより
、誘導負荷（モータ。

■レノイド等）に蓄えられた磁気１ネルギーの損失を減
らすにうにしている。

しかしながら、このような従来のスイッチング回路にあ
っては、フライホイール素子どしてダイオードが使用さ
れていたため、Ａ゛ン電流ほぼ等しい値のフライホイー
ル電流を効率的に流すためには相当人寄ｈ１で大型のダ
イＡ−ドを用いねばならず、このためスイッチング素子
とフライホイール素子とを同一チップ内に集積しようと
１ノだ場合、全体のチップサイズが大ぎくなって、コス
トアップに繋がるという問題があった。

この弁明は、このような従来の問題点に着目してなされ
たもので、その目的とするところはスイッチング素子と
フライホイール素子どを同一チップに集積さ１！た半導
体装置の小型化を達成することにある。

この発明は上記の［目的を達成するために、スイッチン
グ素子どしてチップ占有面積が小ざく、かつ大容量化が
可能な縦型Ｍ　ＯＳ　ｌ−ランジスタを使用するととも
に、フライホイール素子として同様にチップ占有面積が
小さく大容量化が可能なサイリスタを使用したことにあ
る。

以下に、この発明の好適な実施例を添付図面に従って詳
細に説明覆る。

第１図はこの発明に係わる半導体装置の一例を示す等価
回路図である。同図に示す如く、この半導体装置１は、
ｎチャンネル縦型パワーＭＯＳトランジスタ（以下、単
に１ヘランジスタという）２とフライホイールリーイリ
スタ（以下、単にリーイリスタという）３とを同一半導
体チップ内に集積化するとともに、トランジスタ２のド
レインＤとサイリスタ３のアノード八とを共通接続し、
史にサイリスタ３の］ン１〜ロールゲートＣＧと？ノー
ドＡとを同様に共通接続してなるしのである。

また、サイリスタ３のカソードに、　１〜ランジスタ２
のドレインＤ、ゲートＧ、ソースＳはそれぞれ、外部端
子であるところのカソード端子４．ドレイン端子５．グ
ー１一端子６およびソース端子７へと導出されており、
従−）でソース端子７を図に示す如くアースに接続する
とともに、カソード端子４とドレイン端子５との間に誘
導性角筒８を接続し、更にカソード端子４を電源十Ｖｏ
ｏに接続】れば、ゲート端′？！−６に与えられるスイ
ッチング信号に応じて負荷８をチョッパ制御す−ること
ができるようになっている。

すなわち、トランジスタ２のオンＩＩ間においては、サ
イリスタ３は逆バイアスされて非導通状態となり、この
ため電源十＼／　ｏ　ｏ　＋　角筒８およびトランジス
タ２を経由してオン電流１１が流れる。

これに対して、トランジスタ２がＡノされると、負荷８
の自己誘導によってドレイン電位が急上昇し、これによ
りサイリスタ３が導通して、負荷８およびサイリスタ３
を経由するフライホイール電流Ｉ２が流れる。

次に、第２図は第１図の等価回路に示される半導体装置
を実現するための半導体構造の一例（以下、これを第１
実施例という）を示すチップの断５− 同図である。

同図において、中央に引かれた仮想線９を挾んで左側の
部分が、ｎチャンネル縦型パワーＭＯ８１−ランジスタ
２の部分であり、また右側の部分がフライホイールリ゛
イリスタ３の部分である。

まず、１〜ランジスタ２の部分から説明する。１０は実
質的にトランジスタのドレインとして機能する中１１１
１ｆＮ型半導体よりなるシリコンウェーハ（以下、これ
を半導体基体という）であり、この半導体基体の抵抗率
は５０ｃｍ、また厚さは４００１１ＩｌｌＰｉ！僚に設
定されている。

この半導体基体１０の一生面側（図では上面側）には、
チャンネル形成領域として機能するＰ型半導体Ｊ：りな
るつ■小領域１１が形成されており、このつ［小領域１
１の表面８１度はｌＸ１０’　？／Ｃ１１１３およびつ
■ル深さは５μｍ程度に設定されている。

また、ウェル領域１１の中には、ソースとして機能する
Ｎ生型半導体よりなるウェル領＋ｊｌｉ１２が形成され
るとともに、更にその中央部には前記１）−〇− ウェル領域１１を前記基体１０のに面側へ導出するため
のコンタク１へ領域として機能する（〕十梨型半導より
なる小ウェル領域１３が形成されている。

イ（）て、ソースとＩノで機能するＮ＋つＩ小領域１２
の表面′ｍ度は”　’　０２０ｙ’　（、ｍ３．ウェル
深さは１μｍ程度に設定され（−いる。

更に、基体１０の表面には、コンタクトホール部１４を
残して、１０００大稈度の厚さのゲート酸化膜１５が被
覆形成され、このゲート酸化膜１５を介して更にその」
一部にはポリシリコン等が１うなるゲート電極層１６が
設けられている。

そして、このゲート電極Ｈ１６は、少なくともＰウェル
領域１１の上面間１］部と対向する位置に設けられ、こ
れにより後述する動作時にゲート電極層１６の下面と対
向するＰつ■小領域１１上に、チャンネル１１ａが形成
されることになる。

ゲート電極層１６の更に上面は、酸化膜１７により覆わ
れて絶縁がなされ、ぞの１−には配線として機能するア
ルミ層１８が被覆され、このアルミ層１８がソース端子
Ｓへと導通するようになされている。

なお、半導ｔ４Ｖ基体１０の下面側に、つ■小領域１１
．１２．１３をそれぞれ形成する方法としては、ゲート
電極層１６をマスクとした公知の二重拡散法によって実
現することができる。

他ｈ、半導体ＬＬ体１０の伯の主面側（図では下面側）
には、コンタクト領域として機能するＮ÷型型半体体層
１９介して、配線として機能するアルミ層２０が被着さ
れており、このアルミ層２０がドレイン端子りへ導通す
るようになされている。

なお、半導体基体１０の下面側にＮ生型半導体層１９を
形成りる方法と１ノでは、公知の選択拡散法により実現
することができる。

次に、サイリスタ３の部分の構造についてＵ２明する。

１ノーイリスタ３の部分においては、半導体基体１０は
、サイリスタを構成するＰＮＰＮ接合構造の中でＮ型ベ
ース領域として機能する。

そ１ノで、この半導体基体１０の一生面側（図では下面
側）には、同様にｆ）　Ｎ　ｌ）　Ｎ接合構造の中でＰ
をベース領域として機能するＰウェル領域２１が形成さ
れており、このＰつ〕小領域２１の表面ｍ麿はｌＸ１０
’　メ／ｃｍ３．ウェル深さＧｅｔ　５ｔｔ　ｍ程度に
設定されている。

また、ＰつＳ小領域２１の内部には、サイリスタのカソ
ードとして機能するＮ＋型半導体よりなるウェル領域２
２が形成されており、このウコル領１ｆｔ２２の表面温
度はｌＸ１０２０／ｃ１．ウェル深さは１μｍ程度に設
定されている。

また、ＰつＩル領１ｉｆｉ２１の外周部上面には、コン
タクト領域として機能するＰ十型２ｒ専体よりなる小つ
Ｔ小領域２３が形成されるとともに、これと隣接する半
導体基体１０の１面側には、同じくコンタクト領域とな
るＮ十型半導体よりなる小ウェル領域２４が形成されて
いる。従って、アルミ層２９を介して、トランジスタ２
のドレインとサイリスタ３のコントロールゲー１へとは
導通するようになされている。

そして、カソードとして機能りるＮ＋ウェル領１ｊｌｉ
２２の」二面およびコンタクト領域として機能する小ウ
ェル領域２３．２４の上面はそれぞれ］ン９− タクトホール２５，２６として間口されており、イの他
の部分は酸化膜２７によって覆われでいる。

更に、その下面側には配線どして機能゛りるアルミ層２
８．２９が被着されており、Ｎ＋つＩル領１戊２３に導
通ずるアルミｌｌ’Ｊ２８はカソード端子ｌくへと導通
ずるととｂに、コンタクト領域とｌ、て機能りる小つ■
小領域２３．２４に導通するアルミ層２９は前述の如く
、１ヘランジスタ２のドレイン１）どサイリスタ３の］
ン１−ロールゲートＣＧとを接続する役目を果たしてい
る。

なお、各ウェル領域２１，２２，２３．２４を半導体基
体１０の上面側に形成する方法としでは、公知の二重拡
散法あるいは選択拡散法によって容易に実現することが
できる。

他方、半導体基体１０の下面側には、サイリスタのアノ
ードとして機能する１〕十生型半導よりなるつ王ル領域
３０が形成されており、この１〕÷つＩ小領域３０の表
面８１醍は１ｘ１０２０／ａｍ３゜つ■ル深さは１０／
ｌＩｌ程度に設定されている。

そｌノて、このウェル領域３０の更に下面側は前１０− 述１ノだアルミ層２０　ｃｉわれており、このアルミ層
２０の淳さは２μ■程庭に設定されｌおり、がく（）（
アノード領１或としＣ機（４Ｆ３する１〕＋ｒン」ニル
領域３０とドレイン領域とし゛Ｃ機能するＮ＋ウェル領
域１９とはアルミ層２０を介して短絡されでいる。

次に、この実施例装置の動作を説明する。まず、第２図
に示す構造の半導体装置の各外部端子を、第１図に示す
如（、負荷８おにび電源等に外部接続を行なう。

次いで、ゲート端子（３に“’　ｌ−１”レベルの電圧
が与えられると、トランジスタ２はオンして、ｆ−＊−
ンネル領１ｉ！　１１　ａを通ってドレインからソース
へ向けて図中矢印に示す如くオン電流［１がほぼ縦方向
へ流れる。

この構造のＭＯＳ　ｌ−ランジスタは同一表面にソース
およびドレイン電極を有するいわゆる横型ＭＯ８Ｉ〜ラ
ンジスタに比べ同一チップ面積で３〜４倍の電流を流す
ことができるという電力用と（〕ての優れた特徴を持っ
ている。

次に、１ヘランジスタ２のゲート電圧が゛冒−°ルベル
に変４つると、チャンネル領域１１ａが非導通となって
、オン電流１１がカッ）へされるとともに、誘導負荷８
の自己誘導＋１＋！豪によって、１−ランジスタ２のト
レイン電圧が急十昇し、これが電源電圧］−Ｖ　ｏ　ｏ
を越えると、］）型ベース領域どして機能するＰＬ′７
Ｉル領域２１とカソードどして機能するＮ十型ウェル領
域２２とのｌ）　Ｎ接合が順バイアスとなり、半導体基
体１０がらＰウェル領域２１へと１−リガ電流が流れ込
む。

このため、Ｐウェル領ｌ１１ｉ３０　、半導体基体１０
゜Ｐウェル領域２１．Ｎ＋ウェル領域２２からなる１−
’　Ｎ　Ｐ　Ｎ構造の正帰還にＪ：す、１ノイリスタ３
が急激にオンし、フライホイール電流【２ｈ（図中矢印
に示す如く、アノード領域であるＰつ、［小領域３０か
らカソードであるＮ十領域２２へど縦方向に流れる。

ここで、ＰＮＰＮ構造のオン電流密度は、アノード領域
として機能する１〕＋つ１ル領域３ｏがらの１孔注入吊
と、カソードとして機能するＮ＋つ■小領域２２からの
電子注入量の相乗効宋により極めて大きな値となる。す
なわち、ダイオードの場合は通常どちらか片方のキャリ
アが支配的であるためサイリスタに比べ電流密度は非常
に低く、サイリスタと同様な電流密ＩＩＩを？Ｕようと
すれば、１」−イリスタの場合に比べ遺かに大きな占有
面積を必要とする。

しかも、この第１実施例装向においては、サイリスタ３
の構造として縦型のＰＮＰＮ構造を採用したため、一層
重さな面積で大きな電流を流すことが可能となっている
。

次いで、フライホイール電流Ｉ２は、誘導負荷８の内部
時定数（インダクタンス／低抗）によって減少してやが
て零となり、これに応じて４ノ−イリスタ３も自動的に
オフ状態どなる。あるいは、フライホイール電流Ｉ２が
流れていても、再びトランジスタ２をオンさぼれば、ト
ランジスタ２のドレイン電圧が減少づるためサイリスタ
３のアノード・カソード間が逆バイアスされ自動的にオ
フ状態となる。

１３− この、にうに、本発明半導体装置では、−７ライホイー
ルサイリスタ３をオン、オフ駆動１−るための特別の回
路を設けずとも、リーイリスタ３は自動的にオン、オフ
されるという優れた特徴もある。

次に、第３図は本発明半導体袋間の半導体構造の他の一
例（以下、これを第２実施例という）を示ずチップ断面
図ぐある。なお、第３図において前記第２図に示す第１
実施例と同一構成部分については同符号を付して説明は
省略する。

この第２実施例装置の特徴は、半導体基体１０の下面側
に、ドレインとして機能するＮ十型半導体層（例えば、
０．０１Ωｃｍ、　４００１１ｍ厚さ）３１を一様に設
け、このＮ十型半導体層３１の下面側に、４ノ−イリス
タのアノードとして機能するＰ＋型半導体よりなるつｌ
ニル領域（例えば、表面温ｌ１ｆ１Ｘ１０２０／ｃｍ３
．　深さ５１１ｍ）３２を設けたものである。

なお、半導体基体１０の下面側に、一様に、Ｎ＋型型半
体体層３１形成する方法としては、公知の１ビタキシヤ
ル成長によって実現すればよく、１４− またＰ＋つ■小領域３２の形成方法についても、公知の
選択拡散手法により容易に実現することができる。

この第２実施例ａ置にＪ：れば、半導体基体１０として
低比抵抗のＮ　！ｌ！！　基板を用いるとともに、１ニ
レイン領域３１を公知のエピタキシＶル成長によって形
成ずれば、第３図の有効ドレイン幅ｄ１曳５Ｎベース幅
ｄ２を薄＜シたいにうな場合に極めて有効である。すな
わち、トランジスタ２の耐圧がさほど必要ない場合、有
効ドレイン幅ｄ１を空乏層の広がり以」−に厚く設定す
るとオン抵抗が高くなってしまうという問題があるが、
この実施例装置によればそのような問題はない。

次に第１図はこの発明に係わる半導体装置の半導体構造
の他の一例（以下、これを第３実施例という）の構造を
示すチップ断面図である。なお、第４図において前記第
２図おＪ：び第３図ど同一４１４成部分については同符
号を付して説明は省略する。

この第３実施例装置の特徴は、フライホイールザイリス
タ３として横型１４造のものを採用したことにある。

そこで、フライホイール１ノイリスタ３の部分だけを説
明すると、半導体基体１０の１面側には、アノードとし
て機能するＰ型半導体よりイするウェル領域３３ど、ｌ
”　’ｌ’１ベース領域として機能する１〕型型半体よ
りなるウェル領域３４どが形成されている。

また、アノードどして機能するＰ型つ■層領域３３の内
部中央には、コンタク１へ領域どして機能するＰ中小ウ
ェル領域３５が形成され、他方Ｐ型ベース領域として機
能する［〕型つ］ニル領域３４の内部にも、カソードと
して機能するＮ＋型半導体よりなる小ウェル領域３６が
形成されている。

更に、Ｐ型ベース領域であるＰつ■層領域３４の外周部
には、コンタクト領域どして機能する［〕＋型小ウェル
領域３７が形成されるとともに、この小ウェル領域３７
に隣接する半導体基体１０の上面部分には、同様にコン
タクト領域として機能するＮ十型小つェル領１＃ｉ３８
が形成されている。

そして、前記１）÷小つェル領域３４．Ｎ÷小つＪ層領
域３５およびＰ＋、Ｎ＋各小つ、「層領域３７．３８の
１−而はコンタクトホールとして穴明けが施されており
、これらの］ンタク１〜ホール３９゜４０．４１には、
配線どしで機能するアルミ層４２．４３．４４が被着さ
れている。

そして、特にアルミ層４３によって、半導体Ｕ体１０と
Ｐ型ベース領域３４との導通がなされている。

更に、アノード端子へとドレイン端子］）との間には例
えばリード線によって短絡が施されており、この短絡ラ
インを介してフライホイール電流が流れるようになって
いる。

以上の構成において、ＭＯＳトランジスタ２がオフされ
た場合、誘導負荷の自己誘導現象によってドレイン電位
が息下がし、前述と同様にしてコンタクト領域３８．ア
ルミ配線４３．コンタクト領域３７を経由して、半導体
基体１０からＰ型ベース領域３４へどトリガ電流が流れ
、このトリガ電流は更につＪル領ｈｌｉ３４とウェル領
域３６とからなるＰ　Ｎ接合を経由してカソードへと〒
す、こ１７− れに応じて前ｉ／ｌ”ｒの経過ど同様にしてアノードＡ
からカソードにへと導通が行なわれ、フライホイール電
流ｒ２が矢印の如く流れる１゜ かくして、この第３実施例にＪ：れば、横方向にＰ　Ｎ
　））　Ｎ構造を形成しているため多少面積利用率が低
下するが、チップの背面に選択拡散をする必要がないた
め製３１Ｊ−稈」−作り易さが向上するという効果があ
る。

なお、この第３実施例の場合、等価回路は第１図のもの
と若干異なり、コンｌ−［：’ｌ−ルゲートＣＧは専用
の外部端子として外部へ導出され、半導体装置１の外部
においてドレイン端子どの結線が行なわれる。

また、前記各実施例では、縦型ＭＯ８ｌ〜ランジスタの
極性をｎヂ１１ンネル型としたが、これは１）チャンネ
ル型でもよく、この場合には１ノイリスタの構造らＮＰ
ＮＰ構造とすればＪ、いことは勿論である。

以−１−の各実施例の説明でも明らかイＴように、この
発明に係わる半導体装置ににれば、スイツヂン１８− グ素子とフライホイール素子とを同一チップ内に高密度
に集積化Ｊることができ、この種？１′シリ体装置の小
型化および一］ストダウンを可能どするものである。

【図面の簡単な説明】

第１図は本発明装置の等価回路を示す図、第２図は本発
明装置の第１実施例を示】チップ断面図、第３図は同第
２実施例を示Ｊデツプ断面図、第４図は同第３実施例を
示すチップ断面図である。 １・・・半導体装置 ２・・・０ヂヤンネル縦型 パワーＭＯ８Ｉ−ランジスタ ３・・・フライホイールサイリスタ ８・・・誘導性負たｊｌ １０・・・Ｎ型半導体基体 １１・・・チャンネル形成用Ｐつ■小領域１２・・・ソ
ースとして機能するＮ＋つ［小領域１５・・・ゲート酸
化膜 １６・・・ゲート電極層 １９・・・ドレインとして機能す゛るＮ÷型ウェル領域
２０・・・ドレイン端子へ導通覆るアル−、層２１・・
・１）型ベースとして機能するＰつ」小領域２２・・・
カッ〜ドとして仔（能するｒｒ＋ｑｒつ１ニル領域３０
・・・アノードと１）で機能するＰ中型つＩ小領域３１
・・・ド１ツインとしで機能するＮ生型層３２・・・７
７ノートとして奢幾能づるＰ中型−りｘ）し領１或３３
・・・アノードとして−）幾能する１〕ウエル領域３４
・・・Ｐ型ベースとして機能リ−る１〕つ■小領域３６
・・・カソードとして機能するＮ生型つ］゛小領域特許
出願人 日産自動車株式会ン１

Claims (1)

【特許請求の範囲】
1. （１）以下に記′！ｌ（イ）〜（ニ）の半導体構造を有
   する縦型ＭＯ８トランジスタと； （イ）実質的なドレイン領域となる第１導電型の半導体
   基体 （ロ）前記半導体基体の一十面側に形成された第２導電
   型のつＩル領域 （ハ）前記ウェル領域中に形成された第１導電型のソー
   ス領域 （ニ）前記主面側において、少なくとも前記ウェル領域
   の表面を、絶縁膜を介して覆うゲートｆｆｉ極 以下に記？ｌ（イ）〜（ハ）の半導体構造を有する１ノ
   ーイリスタと； （イ）前記ドレイン領域またはこれに接して設けられた
   第１導電型の高濃度トレイン領域に接して設ｃノられ、
   かつ前記ドレイン領域と電気的に導通するｊ、うに設４
   −Ｊられた第２導ｔｔ型のアノ−１：領域 （ロ）前記ドレイン領域に接し、かつ前記アノード領域
   とは前記トレイン領域を介して適宜隔てて設けられ、か
   つ前記ドレイン領域と電気的に導通づる第２導電型のベ
   ース領域 （ハ）前記ベース領域中に形成された第１導電型のカソ
   ード領域 を具備してなることを特徴と１６半導体装回。