JPS6231167A

JPS6231167A - バイポ−ラのオン状態を有する双方向性電力ｆｅｔ

Info

Publication number: JPS6231167A
Application number: JP16845585A
Authority: JP
Inventors: ジエームス　アントニイ　ベンジヤミン; ロバート　ワルター　レイド; ハーマン　ピーター　シユツテン
Original assignee: Eaton Corp
Current assignee: Eaton Corp
Priority date: 1985-07-30
Filing date: 1985-07-30
Publication date: 1987-02-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電力スイッチング半導体、とくに電力ＭＯ８Ｆ
ＥＴ（金属酸化物半導体電界効果トランジスタ）等に関
するものである。

（従来の技術）１９８２年６月２１日と同９月２３日に提出された係属
中の第３９０，５６２号および第３９（Ｌ４７９号、な
らびに第４２１，９３１号に見られるこれら上記の出願
は、交流への用途をも含め、双方向性電力スイッチング
用の横形ＦＥＴ構造を開示するものである。横方向に間
隔をおいて配置されたソース領域とチャネル領域には、
その間に共通のドリフト領域がある。ソース領域に接続
された主端子間にいずれかの極性の電圧を印加した際、
いずれの方向の′ｗｔ流もチャネル近傍にある分離ゲー
ト電極手段上の電位により制御される。

（発明が解決しようとする問題点）上記従来の構成では、ソース領域に接続された主端子間
にいずれかの槽性の電圧が印加されて、このいずれかの
方向の電流制御を行うにはその切換えるためのターン・
オフの速度は十分ではない。

そこで本発明は、電界効果の動作とバイポーラの動作と
の交流電力ＦＥＴ構造の双方を備え、改良されたゲート
技術による素速いターン・オフが可能なバイキーラのオ
ン状態を有する双方向性電力ＦＥＴを提供することを目
的とする。

（問題点を解決するための手段）上記目的を達成するために本発明は、間隔をおいて配置
された一対の第１および第２チャネル包含領域間と第１
および第２ソース領域間とに共通のドリフト領域を有す
る分離ゲート型双方向性電力ＰＥＴの電界効果特性とバ
イポーラ特性の双方を備えた改良されたゲート技術であ
って、第１および第２チャネルのゲート・オンの時には
該第１および第２−チャネルの導電性タイプを反転して
、前記ソース領域間から前記ドリフト領域を導電させ、
また一方の前記チャネルのゲート・オフの時には、代っ
て電流が前記ドリフト領域と前記各チャネル包含領域間
の接合部を介して導入され、前記ドリフト領域を介して
前記チャネル包含領域間をバイポーラによって導電させ
るとともに、前記バイポーラ動作によりオン状態での抵
抗が低下し、さらに一方の前記チャネルが再びケート・
オンの時では、前記ソース領域間に電界効果の導電を生
じて、電界効果の動作による素速いターン・オフが可能
な構成としたものである。

（作用）本発明は、電界効果の動作とバイポーラの動作の双方を
実行するためのゲート技術を備えて、それぞれの動作に
ついて所望の特性を備えるものである。交流電力ＦＥＴ
は、まず電界効果モードでゲート・オンし、つづいてバ
イポーラモードによりオン状態での抵抗が低下し、さら
に電界効果モードに戻るため、素速いターン・オフが可
能となる。双方の分離ゲートは、まず、電界効果のター
ン・オフがなされるためにターン・オンする。ついで、
一方の分離ゲートがターン・オフして各チャネル・ドリ
フト領域接合部が非導電となるので、電流が同接合部を
介して導入され、バイポーラによって導電してオン状態
での抵抗が低下する。つぎに、前記ゲートはオンに復帰
し、ソース領域間は再度、電界効果の導電によって、素
速いターン・オフが可能となる。

（実施例）第１図に分離ゲート型双方向性電力ＦＥＴ　２を示し、
これには間隔をおいて配置した一対の第１および第２チ
ャネル包含領域６，８　　間と、同じく一対の第１およ
び第２ソース領域１０．１２間に共通のドリフト領域４
がある。第１および第２チャネル１４．１６はそこで導
電性タイプを反転するためにゲート・オンし、ソース領
域１０゜１２間はドリフト領域４を通って導電を起こさ
せる。電流が左から右に流れている場合には、チャネル
の一方、例えば第１チャネル１４は、つぎにゲート・オ
フするので、電流が代わって１８のような接合部を介し
ドリフト領域４と６のような第１チャネル包含領域間に
導入される。これによって、第１および第２チャネル包
含領域６．８間はドリフト領域４を介してバイポーラの
導電を起こさせる。このバイポーラ動作では、電界効果
動作よりもオン状態での抵抗は低いものとなる。示され
た１４のような第１チャネルはつづいてゲート・オンに
戻り、第１および第２ソース領域１０．１２間は再び電
界効果の導電を起こさせる。電界効果動作ではバイポー
ラ動作より速いターン・オフが可能であるが、これはた
まっている電荷を一掃する必要がないからである。

第１図を見ると、ＦＥＴ２には、導電性タイプの半導体
材料ででき、上面２２をもつ基板２０が含まれている。

基板２０は、ｎ−エピタキシャル層をＰ層２４等の半導
体材料でできたペース層上に成長させて作るのが望まし
い。一対の第１および第２チャネル包含領域のＰタブ領
域６．８は、上面２２上の層２６を絶縁する２酸化シリ
コン中のホールを介して基板２０中に拡散される。第１
および第２ソース領域のＮ＋領域１０．１１および１２
．１３は、既知の２重拡散処理技術に従い、酸化層中の
同一ホールを介して各Ｐ領域６，８中に拡散させる。第
１ソース領域Ｎ＋領域１０．１１は、分離マヌキング手
法ないし既知のＳＩＰＭＯ８処理技術により、第１チャ
ネル包含領域のＰ領域６の中央部２８に形成されないよ
うにする。第２チャネル包含領域のＰタブ８の中央部３
０についても同様である。Ｐとｎ＋双方の拡散は同一の
ホールを介して行われ、３２のような酸化物縁部は整っ
たものとなる。

拡散パラメータによってＰ縁部１８およびｎ＋縁部３４
の横方向の浸透を制御し、またこの両級部間の第１チャ
ネル１４の横方向の長さを制御する。第２チャネル１６
についても同様である。横方向に間隔をおいて配置した
分離ゲート電極５４．５８は妥当なマスクＫによって蒸
着したものである。この後、上部の２酸化シリコンによ
り層５９を絶縁する。分離ゲート電極３６．３８は上部
に絶縁され、各第１および第２チャネル１４．１６間に
延びている。主電極４０．４２は各ソース領域１０．１
１および１２．１３と、各第１および第２チャネル包含
領域６，８とを抵抗接触させるために各開口部に蒸着さ
れる。

右方の分離ゲート電極５８に右方の主電極４２に対して
正の電圧を印加すると、第２チャネル包含領域のＰ領域
８中の電子は、上面２２に誘引され、従って第２チャネ
ル１６の導電性タイプはｎ型に反転する。同じく、左方
の分離ゲート電極３６に左方の主電極４０に対して正の
電圧を印加すると、第１チャネル包含領域のＰ領域６中
の電子は上面２２に誘引され、従って第１チャネル１４
の導電性タイプは、ｎ型に反転する。左方の主電極４０
が右方の主室ｇ４２に対して正である場合には、電流は
左方の主電極４０から、左方の第１ソース領域１０、左
方の第１チャネル１４、上面２２の下の導電路４４に沿
ってドリフト領域を通り、つぎに、右方の第２チャネル
１６、右方の第２ソース領域１２を通って、右方の主を
極４２へ流れる。即ち、ユニポーラの電流を構成するの
は、もっばら多数キャリアの流れである。

本構造は双方向性であり、主電極４２が主電極４０に対
して正であったり、ゲートがターン・オン時、即ち、ゲ
ートがいずれかの各主電極４０．４２に対して正となっ
た時には、電流は、右方の主電極４２から左方の主電極
４０へ流れる。

本発明のゲート技術にあっては、初期電界効果動作のタ
ーン・オン後、一方のゲートがバイポーラの導電を得る
ためにターン・オフされる。

例えば１、ＦＥＴ２がターン・オンし電流が左方の主電
極４０から右方の主電極４２へ流れている場合には、左
方の分離ゲート電極５６は、これを左方の主電極４０に
対して負とすることによりター／・オフされる。負の左
方の分離ゲート電極５６は、第１チャネル１４をＰｉに
戻菅すため、また、第１チャネル１４を非導電とするた
めに第１チャネル包含領域のＰ領域６中のホールを誘引
する。ホールの少数キャリアの注入によって、電流は代
わって、接合部１８を介し第１チャネル包含領域のＰ領
域６からドリフト領域４に流れる。このバイポーラ導電
により、オン状態での抵抗は好ましく低下させる。さら
に、順方向バイアスをかけたＰＮ接合部１８を介して注
入することにより、左方の第１チャネル１４よりも電流
源の面積が大きくなるので、上面２２の下方の狭い導電
路４４だけでなく基板４のさらに大きな部分が使用され
ることになる。順方向バイアスをかけた接合部１８を介
して注入することにより、基板４の導電性を加減するこ
とが可能となり、逆バイアス接合部４６でのバイポーラ
の動作が可能となる。

オフ状態では、左方の主電極４０から右方の主電極４２
への電流は逆バイアス接合接合部４６によって遮断され
ている。右方ゲート電極３８は、ターン・オフするので
結果として第２チャネル１６はＰ型である。右方の主電
極４２から左方の主電極４０への反対方向の電流は、接
合・部１８によって遮断されるとともに、第１チャネル
１４はＰ型となるように左方の分離ゲート電極３６がタ
ーン・オフする。出願係属中の記録番号、Ｆ９７６８−
９で開示したオフ状態でのゲート技術によると、オフ状
態時では、順方向バイアス接合部に対応するゲート電極
はターン・オンして、同接合部を短絡する。例えば、オ
フ状態時、左方の主電極４０が右方の主電極４２に対し
て正であると、左方の分離ゲート電極５６は、左方の主
電極４０に対して正とすることによりターン・オンされ
る。正の分離ゲート電極３６は第１チャネル包含領域の
Ｐ領域６の電子を上面２２の方へ誘引し、第１チャネル
１４をｎ型へ反転するので、多数キャリアの流れは同チ
ャネルを通って第１ソース領域１０とドリフト領域４間
を流れて、接合部１Ｂを短絡し、同接合部を介して少数
キャリアが注入されるのを防止する。順方向バイアスの
接合部１８を介した少数キャリアの注入はオフ状態で行
うのが望ましくない。その理由は、領域６．４．８間に
轟然のことなからバイポーラのＰＮＰ動作が生じるから
である。このバイポーラの動作は、オフ状態での電圧遮
断機能を低下させる。接合部１８を短絡して、ここでの
少数キャリアの注入を防止することにより、オフ状態で
の電圧は声道バイアス単一のＰＮ接合部４６を介して低
下する。

この逆バイアス接合は接合部１８からキャリアを注入し
たりバイポーラ動作を起すことなくして、オフ状態での
高い電圧が維持できる。

双方向性ＦＥＴ２を用いて交流電力を制御することがで
きる。第１図には、主電極４０．４２を介して接続され
た負荷４８と交流電源５０が概略表示されている。交流
電源５０が最初の半サイクルにあるときには、左方の主
電極４．０が゛　右方の主電極４２に対して正であると
、スイッチＧ２は、その左方位置にあり、ゲート電位源
５２は右方の分離ゲート電極５８を基準右方の主電極４
２に比べて正にバイアスする。従って、第２チャネル１
６はｎ型に反転する。ターン・オンを素速くするため、
スイッチＧ１は左方位置にあるので、左方のゲート電極
は、ゲート電位源５４により、左方の主電極に対して正
にバイアスされる。従って、第１チャネル１４はｎ型に
反転し、上述のとおり導電する。これとは逆に、左方の
分離ゲート電極３６が左方の主電極４０に対して正にバ
イアスされていないと、電流はまず、順方向バイアスＰ
Ｎ接合部１８を介して流れる。電流がＦＥＴを流れ始め
て間もなく、主電極間の電圧は低下し、ついでチャネル
１４の下方の第２チャネルのＰ領域部１６０箇所を含ん
でＦＥＴ各領域の電位は低下する。

この低下電位は左方の分離ゲート電極３６に比べて負に
なることがあるため、同ゲート電極は電子を上面２２の
方へ誘引し、第１チャネル１４をｎ型に反転し、従って
第１チャネル１４が導電する。電界効果の導電によって
、初期のターン・オンを素速くすることが望ましい。

なお、最初の半サイクル中では、初めのターン・オン後
スイッチＧ１はその右方位置に切換えられるので、左方
の分離ゲート電極３６は左方の主電極４０に対して負と
なる。これにより、第１チャネル１４はＰＭに戻り、電
流は順方向バイアスのＰＮ接合部１８を介して流れるか
ら、上記の少数キャリアの注入が行われ、バイポーラに
よる導電をする。

最初の半サイクルが終了しないうちに、スイッチＧ１は
左方位置に復帰するので、左方の分離ゲート電極３６は
左方の主電極４０に対して正とな沙、再び第１チャネル
１４はｎ型に反転し、従って接合部１８が短絡して、電
界効果の導電をする。本電界効果の導電により、最初の
半サイクル終了時のターン・オフは素速いものとなる。

第２の半サイクル時の動作も、電流が右方の主電極４２
から左方の主電極４０へと左方へ流れる限り１．上述し
たところと同じである。

本発明のゲート技術は、共通の基板上に集積化した複数
の双方向性電力ＦＥＴを組込んだ多数セル・マトリック
ス・プレイで使用する仁とができる。例えば、領域１１
は左方にある次のＦＥＴセルの一部であり、また領域１
３は右方にある次のＦＥＴセルの一部である。多数セル
・ゲーティングを各種の構造とともに第２図に示す。

第２図は、双方向性電力ＦＥＴ構造６０を示すものであ
るが、これにはｎ型のような一方の導電性タイプの基板
６２が含まれているほか、下部層６４はＰ型のような他
方の導電性タイプのものである。上部２層６６を上面６
Ｂから基板内に拡散ないし成長させ、この後、ｎ＋の上
部層７０をイオン注入および／ないし拡散させる。

複数のノツチ７２，７４．７６等を、上面６８からｎ＋
層７０およびＰ上部層６６を通って基板領域６２内に形
成する。これらのノツチは異方性状のエツチングとして
Ｃ−Ｈｕ「電力ＭＯ８ＦＥＴの特性研究」、ＩＥＥＥ電
子素子会議、論文（ｊ（１４６１−５／７９．　ｏｏｏ
ｏ−ｏ３ａｓ；ＩＥＨＥ）ランザクジョン電子素子、Ｅ
Ｄ−２５巻、Ｎ１１Ｌ１０゜１９７８年１０月；　Ａｍ
ｍａｒおよびＲｏｇｅｒｓ、　「シリコンＵＭＯ８）ラ
ンジスタ」、トランザクションＩＥＥＥ、　ＥＤ−２７
，ページ９０７〜９１４．１９８０年５月等の技術で知
られているが同時に、該ノツチは凝縮フッ化水素の存在
下で局所領域に一定の電流を流す既知の陽極酸化技術に
従い、多孔性シリコン領域によって形成し、基板と単結
晶を保ちながらなお多孔性となるシリコン内の構造変化
を産み出すことができる。異方性エツチングの場合には
、ノツチ下部に絶縁材料を埋める。陽極酸化の場合には
、基板を酸化雰囲気にあてるので、酸素が多孔性ノツチ
化領域内の孔に入り、７８，８０．８２等で示す領域を
急速に酸化するが、この領域は基板６２と単一の結晶体
でありながら、実質的に非導電性である。陽極酸化の前
か後に、ノツチをレベル８４．８６゜８８等に向かって
下方にエツチングする。

ノツチ７２では、２酸化シリコン絶縁層９０゜９２をこ
のノツチ７２の内部の向き合う表面に沿って成長させる
。ついで、第１および第２分離ゲート電極９４．９６を
このノツチ７２の左右垂、右側面に沿って形成させるが
、これはアルミニウム等の導電材料をある角度からシャ
ドー沈積（Ｓｈａｄｏｗ　ｅｖａｐｏｒａｔｉｏｎ）さ
せるか、多シリ−ｙ７の低圧化学蒸着（ＬＰＣＶＤ）等
による。また、別の絶縁酸化層９８を化学蒸着等によっ
て、ノツチ中間のゲート電極間に設ける。ノツチ７４゜
７６の絶縁ゲート構造は上記と同様である。

ノツチ７２は上面６Ｂから上部層７０．６６を通って基
板領域内６２へと下方に延びる。ノツチ７２は上部層７
０を第１および第２の左右ソース領域１０２，１０４へ
分離して、この間に延びている。ノツチ７２は上部層６
６を、左右のチャネル１１０，１１２を包含した第１お
よび第２領域１０６．．１０８に分離して、この間に延
びている。

ノツチ周辺の基板６２は、基板のドレイ／領域ないしド
リフト領域１１４を形成する。主電極金属部１１６は、
上面６８上のエツチングされた溝に蒸着し、ソース領域
１０２とチャネル包含領域１０６とに抵抗接触させる。

別の主電極金属部１１８は上面６８上のエツチングされ
た溝内に蒸着し、ソース領域１０４とチャネル包含領域
１０８とに、抵抗接触させる。また、これに代わって、
主電極金属部用のエツチングされた溝を基板６２内へ下
方に延ばし、この後に溝の内部表面に沿って、Ｐ薄膜層
を蒸着してから、主電極金属部を蒸着することができる
。

左方ゲート電極９４に左方主電極１１６に対して正の電
圧を印加すると、Ｐ領域１０６の電子はチャネル１１０
へと誘引され、その導電性タイプをｎ型に反転する。こ
れにより、電子流はｎ＋ソース領域１０２からチャネル
１１０を通り、基板６２のドリフト領域１１４へと流れ
る。右方主電極１１８が左方主電極１１６に対して正で
あると、電流は、Ｐ領域１０８から順方向にバイアスさ
れたＰＮ接合部１２０を通って流れる。また、チャネル
１１２は右方ゲート電極９６が右方主電極１１８に対す
る正電圧によって、ｎ型に反転されると、電流はソース
１０４からチャネル１１２を通って流れる。上述のごと
くターン・オンを素速いものとするには、後の方が望ま
しい。

ターン・オン時におけるＦＥＴ６０の主電流通路は、右
方主電極１１８から右方ソース領域１０４を通り、ノツ
チ７２の右側面に沿って右方垂直チャネル１１２を下方
へ延び、ついでノツチ７２の右側面に沿ってドリフト領
域１１４内に下がり、つぎにノツチ７２の下部周辺を通
り、さらに基板６２のドリフト領域１１４内をノツチ７
２の左側面に沿って上方へ行き、またノツチ７２の左側
面に沿って左方垂直チャネル１１０を上方に延び、つい
で左方ソース領域１０２を通って、左方主電極１１６に
至るものとなる。

初めの速いターン・オン時では、電界効果の動作により
電流はユニポーラとなる。多数キャリアは電子であり、
電流キャリアだけが流れる。

電子は、ｎ領域１０２から、誘起されるｎ領域１１０、
ｎ領域６２、誘起されるｎ領域１１２、ｎ領域１０４を
通って流れる。

初期の電界効果のターン・オン後、素子はバイポーラモ
ードに切換わる。バイポーラの動作は、右方ゲート電極
９６を右方主電極１１８に対して負にすることによって
行われる。相対的に負である右方ゲート電極９６は、Ｐ
領域１０８内のホールをノツチ７２の右側面方向へ誘引
し、チャネル１１２をＰ型に戻すので、電流は接合部１
２０を通過する。少数キャリアを注入することで電流は
接合部１２０を通過し、従ってパイボ−ラによって導電
することとなる。電流は多数キャリアの流れと少数キャ
リアの流れの双方によって流れる。

ター／・オフに先立って、ゲート９６はオンに復帰し、
即ち右方主電極１１８に対して正となって、チャネル１
１２はｎ型に反転する。これにより、再び電界効果の導
電を起こさせることになって、素速いターン・オフが可
能となる。

本構造は双方向性であるため、電流はまた、左方主電極
１１６から右方主電極１１８へも流れ得るが、これは上
述したところと同様である。

ＦＥＴｌ５Ｏのオフ状態は上述したところと同じであっ
て、接合部１２２は右方主電極１１８から左方主電極１
１６への電流を遮断し、また接合部１２０は逆方向の電
流を遮断する。

電力ＦＥＴ２と同じく、ＦＥＴ　６０によっても交流電
力を制御することができる。第２図には、主電極１１６
，１１８を介して接続した負荷１２４と交流電源１２６
が示されている。ゲート電位源１２８，１３０は電圧源
５２．５４とそれぞれ同じように動作する。

第２図に示されているとおり、複数のＦＥＴが構造内に
集積化されている。さらに、上部層６６．７０は、ノツ
チ７４．７６によって左右のソース領域と左右のチャネ
ル領域に区分されている。

主電極金属部は上記と同様になっていて、交流負荷ライ
ンと直列、または第２図に示すように並列に接続されて
いるう左方ゲート電極１５２゜１３４は左方ゲート電極
９４と並列に接続され、左方ゲート端子１３６へと接続
されている。右方ゲート電極１３８．１４０は右方ゲー
ト電極９６と並列に接続され右方ゲート端子１４２へと
接続されている。

交流電流１２６が一方の半サイクルにあると、主電極１
１８はノツチ７２の左方周辺のＦＥＴのソース電極とな
り、またノツチ７４の右方周辺のＦＥＴのソース電極と
なる。主電極１４４はノツチ７４周辺のＦＥＴのドレイ
ン電極となり、またノツチ７６周辺のＦＥＴのドレイン
電極となる。交流電源１２６が他方の半サイクルにある
と、電極１１８，１４４の役割は逆転する。即ち、電極
１１８は各ノッチ７２，７４周辺の左右ＦＥＴのドレイ
ンとなり、また電極１４４はノツチ７４，７６周辺の左
右ＦＥＴのソースとなる。従って、一つおきにある主電
極１１６，１４４等は交流電源の一側に接続され、また
その他の一つおきにある主電極１１８，１４６等は交流
電源の他方側に接続される。

（発明の効果）以上述べたことから、交流電力ＦＥＴは、まず電界効果
モードでゲート・オンし、次にバイポーラモードにより
オン状態での抵抗が低下し、さらに電界効果モードに戻
るために、素速いターン・オフが可能となって、品質の
よい双方向性電力ＦＥＴが実現できる。

【図面の簡単な説明】

第１図は概略断面図であって、本発明のグー２：分離ゲ
ート型双方向性電力ＦＥＴ４−ニドリフト領域６：第１チャネル包含領域８：第２チャネル包含領域１０：第１ソース領域１２：第２ソース領域１４：第１チャネル１６：第２チャネル ’１Ｆ出ＪＩＩ入　　　イートン　コーポレーション、
と、＼１１）。代理人　弁理士　　萼　　　優　美　　　　′（ほか１
名）

Claims

【特許請求の範囲】

（１）間隔をおいて配置された一対の第１および第２チ
ャネル包含領域間と第１および第２ソース領域間とに共
通のドリフト領域を有する分離ゲート型双方向性電力Ｆ
ＥＴの、電界効果特性とバイポーラ特性の双方を備えた
ゲート技術であつて、第１および第２チャネルのゲート
・オンの時には該第１および第２チャネルの導電性タイ
プを反転して、前記ソース領域間から前記ドリフト領域
を導電させ、また一方の前記チャネルのゲート・オフの
時には、代つて電流が前記ドリフト領域と前記各チャネ
ル包含領域間の接合部を介して導入され、前記ドリフト
領域を介して前記チャネル包含領域間をバイポーラによ
つて導電させるとともに、前記バイポーラ動作によりオ
ン状態での抵抗が低下し、さらに一方の前記チャネルが
再びゲート・オンの時では、前記ソース領域間に電界効
果の導電を生じて、電界効果の動作による素速いターン
・オフが可能なことを特徴とするバイポーラのオン状態
を有する双方向性電力ＦＥＴ。
（２）前記第１ソース領域が半導体材料であり、前記第
１チャネル包含領域が前記半導体材料とは他方の導電性
タイプの半導体材料であつて、前記第１ソース領域と接
合部を形成し、前記ドリフト領域が前記導電性タイプの
半導体材料であつて、前記第１チャネル包含領域と別の
接合部を形成し、前記第２チャネル包含領域が前記他方の導電性タイプの
半導体材料であつて、前記ドリフト領域と接合部を形成
し、前記第２ソース領域が前記導電性タイプの半導体材料で
あつて、前記第２チャネル包含領域と接合部を形成し、また、第１チャネル近傍に配置した第１ゲート電極と前
記第２チャネル近傍に配置した第２ゲート電極を含み、
十分な強度の電界を作るために電位を印加し前記第１お
よび第２チャネルの導電性タイプを反転するのに適した
分離ゲート電極手段を備え、前記ゲート電極手段の前記
電位を制御しつついずれかの極性の電圧を前記第１およ
び第２ソース領域に印加して、このソース領域間に各方
向の電流を流し得る、ことを特徴とする、特許請求の範
囲第１項に記載のバイポーラのオン状態を有する双方向
性電力ＦＥＴ。
（３）各ソース領域およびチャネル包含領域に接続され
た第１および第２主電極を備えた前記ＦＥＴが前記ゲー
ト電位の非印加時にオフ状態となり、このとき前記ドリ
フト領域と前記第１チャネル包含領域間の接合部は前記
第２主電極から前記第１主電極へ向う電流を遮断するほ
か、前記ドリフト領域と前記第２チャネル包含領域間の
接合部は前記第１主電極から前記第２主電極へ向う電流
を遮断することを特徴とする、特許請求の範囲第２項に
記載のバイポーラのオン状態を有する双方向性電力ＦＥ
Ｔ。
（４）前記主電極が交流負荷ラインに接続でき、前記ゲ
ート電極が各ゲート電位源手段に接続でき、前記交流ラインが最初の半サイクルにあるときには、前
記第１主電極は前記第２主電極に対して正となり、前記
各ゲート電極は各主電極に対して正となつて、与えられ
た極性のキャリアを前記各チャネルに誘引して前記チャ
ネルを導電させることにより、ユニポーラによる電流が
前記第１主電極から、前記第１ソース領域、前記第１チ
ャネル、前記ドリフト領域、前記第２チャネル、前記第
２ソース領域を通つて前記第２主電極へと流れて、電界
効果の動作のために導電し、また前記第１ゲート電極が
前記第１主電極に対して負となるからして、前記第１チ
ャネルが他方の導電性に復帰して、前記第１チャネル包
含領域と前記ドリフト領域間の接合部を介し、代って電
流が導入され、該導入電流により前記ソース領域間と前
記主電極間のドリフト領域がバイポーラによる導電をし
、つぎに前記第１ゲート電極か前記第１主電極に対して
再び正となつて、前記第１チャネルを導電させ、前記最
初の半サイクルの終わりに再び電界効果によつてユニポ
ーラによる導電を生じさせ、前記交流ラインが第２の半サイクルにあるときには、前
記第２主電極は前記第１主電極に対して正となり、前記
各ゲート電極は、各主電極に対して正となつて、与えら
れた極性のキャリアを前記各チャネルに誘引して、前記
チャネルを前記導電性タイプに反転させ、ユニポーラに
よる電流が前記第２主電極から、前記第２ソース領域、
前記第２チャネル、前記ドリフト領域、前記第１チャネ
ル、前記第１ソース領域を通つて前記第１主電極へと流
れて、電界効果の動作のために導電し、前記第２ゲート
電極が前記第２主電極に対して負となるからして、前記
第２チャネルが他方向の導電性に復帰して、前記第２チ
ャネル包含領域と前記ドリフト領域間の接合部を介し、
代って電流が導入され、前記導入電流により前記ソース
領域間と前記主電極間の前記ドリフト領域がバイポーラ
による導電を生じ、前記第２ゲート電極が前記第２主電
極に対して再び正となつて、前記第２チャネルを前記導
電性タイプに戻して反転させ、前記第２の半サイクルの
終わりに再び電界効果によつてユニポーラによる導電を
生じることを特徴とする、特許請求の範囲第３項に記載
のバイポーラのオン状態を有する双方向性電力ＦＥＴ。
（５）前記チャネルが上面に沿つて前記各ソース領域と
前記ドリフト領域間を水平に延び、前記第１および第２
ゲート電極が前記上面に沿つて前記各チャネルの上方を
水平に延びていることを特徴とする、特許請求の範囲第
２項に記載のバイポーラのオン状態を有する双方向性電
力ＦＥＴ。
（６）前記チャネル包含領域が前記ドリフト領域によつ
て横方向に間隔をおいて区切られていて、前記チャネル
包含領域間を前記上面まで上方に延びており、前記ソー
ス領域が前記上面に沿つて横方向に間隔をおいて配置さ
れ、前記チャネル包含領域と前記ドリフト領域が前記ソ
ース領域間に配置されていることを特徴とする、特許請
求の範囲第５項に記載のバイポーラのオン状態を有する
双方向性電力ＦＥＴ。
（７）前記第１および第２ソース領域間と前記第１およ
び第２チャネル包含領域間に分離して延び、かつ前記ド
リフト領域内に延びているノッチ手段からなる特許請求
の範囲第２項に記載のバイポーラのオン状態を有する双
方向性電力ＦＥＴ。
（８）前記チャネル包含手段が前記ノッチ手段によつて
横方向に間隔をおいて区切られ、前記ノッチ手段が前記
ＦＥＴの上面から下方に延びており、前記チャネルは前
記ノッチ手段の各側面に沿つておおむね垂直に延びて、前記ドリフト領域が前記チャネル下方にあることを特徴
とする、特許請求の範囲第７項に記載のバイポーラのオ
ン状態を有する双方向性電力ＦＥＴ。
（９）前記ソース領域が前記上面に沿い前記ノッチ手段
により横方向に間隔をおいて区切られていて、前記ソー
ス領域が前記各チャネルの上方にあることを特徴とする
、特許請求の範囲第８項に記載のバイポーラのオン状態
を有する双方向性電力ＦＥＴ。
（１０）前記主電極間のドリフト領域電流通路が前記ソ
ース領域から前記チャネルを通つて下方に延び、前記ノ
ッチ手段の下部周辺にあることを特徴とする、特許請求
の範囲第９項に記載のバイポーラのオン状態を有する双
方向性電力ＦＥＴ。