JPH09508492A - 整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス - Google Patents

整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス

Info

Publication number
JPH09508492A
JPH09508492A JP7518113A JP51811395A JPH09508492A JP H09508492 A JPH09508492 A JP H09508492A JP 7518113 A JP7518113 A JP 7518113A JP 51811395 A JP51811395 A JP 51811395A JP H09508492 A JPH09508492 A JP H09508492A
Authority
JP
Japan
Prior art keywords
region
gate
source
silicon carbide
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP7518113A
Other languages
English (en)
Inventor
バリガ，バントヴァル，ジャヤント．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
North Carolina State University
Original Assignee
North Carolina State University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by North Carolina State University filed Critical North Carolina State University
Publication of JPH09508492A publication Critical patent/JPH09508492A/ja
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8122—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 炭化珪素スイッチング・デバイスは珪素および炭化珪素の複合基板内に三端子の相互接続した珪素ＭＯＳＦＥＴおよび炭化珪素ＭＥＳＦＥＴ（またはＪＦＥＴ）を具えている。三端子作動のためには、炭化珪素ＭＥＳＦＥＴのゲート電極を珪素ＭＯＳＦＥＴのソース領域に電気的に短絡させ、かつ炭化珪素ＭＥＳＦＥＴのソース領域を複合基板内にて珪素ＭＯＳＦＥＴのドレインに電気的に接続する。従って、三端子制御は、ＭＯＳＦＥＴのソースおよびゲート電極と、炭化珪素ＭＥＳＦＥＴ（またはＪＦＥＴ）のドレインとによって行われる。スイッチング・デバイスは常時オフに設計されているので、このデバイスは、ＭＯＳゲート電極がソース電極に短絡されるときに、正のドレイン・バイアスを阻止する。低いドレインバイアスでは、非導電性の珪素活性領域を有しているＭＯＳＦＥＴによってドレイン・バイアスが阻止される。高いドレインバイアスは炭化珪素ＭＥＳＦＥＴ（またはＪＦＥＴ）内に空乏領域を形成することにより維持される。デバイスをターン・オンさせるには、ゲート電極を正にバイアスし、珪素活性領域内に比較的低い抵抗値の反転層チャネルを形成する。このチャネルは炭化珪素ＭＥＳＦＥＴ（またはＪＦＥＴ）のソースを珪素ＭＯＳＦＥＴのソースに電気的に接続し、これにより正のドレイン・バイアスが印加される場合にデバイスをターン・オンさせる。

Description

【発明の詳細な説明】 整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス 発明の分野 本発明は半導体スイッチング・デバイス、特に炭化珪素スイッチング・デバイ スに関するものである。 発明の背景 珪素バイポーラ・トランジスタは、モータ駆動回路、家電制御装置、ロボット および照明装置安定器用のデバイスとして選択されている。これは、バイポーラ ・トランジスタは４０〜５０Ａ／ｃｍ2の範囲内の比較的大電流密度を扱い、か つ５００〜１００Ｖの範囲内の比較的高い阻止電圧を支えるべく設計することが できるからである。 バイポーラ・トランジスタが魅力的な定格電力を達成するには拘らず、これら をあらゆる高電力用途に適用するには幾つかの基本的な欠点がある。先ず、バイ ポーラ・トランジスタは、このトランジスタを動作モードに維持するのに、例え ばコレクタ電流の１／５〜１／１０のような比較的大きなベース電流を必要とす る電流制御デバイスである。ターン・オフも高速にする必要がある用途にとって は、それ相当にベース電流を大きくしなければならない。ベースに大電流を必要 とするため、ターン・オンおよびターン・オフを制御するためのベース駆動回路 が比較的複雑で、しかも高価となる。また、誘導性の電力回路用途に通常必要と されるように、高電流および高電圧をデバイスに同時に供給する場合に、バイポ ーラ・トランジスタは早目にブレークダウンしやすい。さらに、バイポーラ・ト ランジスタは、一般に高温にて単一トランジスタへの電流迂回が生じるため、エ ミッタ安定化策を講じる必要があるから、並列に作動させるのが比較的困難であ る。 かかるベース駆動問題に対処するために珪素パワーＭＯＳＦＥＴが開発された 。パワーＭＯＳＦＥＴにおいては、ゲートに適当なゲート信号バイアスをかけて 、ターン・オンおよびターン・オフの制御を行う。例えば、Ｎ形のエンハンスメ ントＭＯＳＦＥＴでのターン・オンは、正のゲートバイアスをかけることに応答 してＰ形チャネル領域内にＮ導電形の反転層が形成される際に生じる。この反転 層はＮ形のソースおよびドレイン領域を電気的に接続すると共に、これらの間に 多数電荷キャリヤを伝導させる。パワーＭＯＳＦＥＴのゲート電極は、介在する 絶縁層、例えば二酸化珪素によりチャネル領域から離間させる。ゲートをチャネ ル領域から絶縁するため、ＭＯＳＦＥＴを導通状態に維持したり、またはＭＯＳ ＦＥＴをオン状態からオフ状態に、あるいはその逆に切換えるのに必要とされる ゲート電流はごく僅かである。スイッチング期間中のゲート電流は、ゲートがＭ ＯＳＦＥＴのチャネル領域と共にキャパシタを形成するから、小さな値に保たれ る。従って、スイッチング期間中にはごく僅かな充電および放電電流（“変位電 流”）が必要とされるだけである。絶縁ゲート電極に関連する入力インピーダン スは高いため、ゲートに必要な電流はごく僅かでよく、ゲート駆動回路を簡単に 作製することができる。 さらに、ＭＯＳＦＥＴにおける電流の伝導は多数キャリヤの輸送のみによって 起るため、過剰少数キャリヤの再結合に関連する遅延は存在しない。従って、パ ワーＭＯＳＦＥＴのスイッチング速度はバイポーラ・トランジスタのスイッチン グ速度よりも数桁速くすることができる。バイポーラ・トランジスタとは異なり 、パワーＭＯＳＦＥＴは“第２降服（ブレークダウン）”として既知の破壊的故 障メカニズムに遭遇することなく、高い電流密度および比較的長期間にわたる高 電圧の印加に耐えるべく設計することができる。パワーＭＯＳＦＥＴは容易に並 列作動させることもでき、これはパワーＭＯＳＦＥＴの順方向電圧降下が温度の 上昇に伴なって増加することにより、並列接続したデバイス内における電流分布 が均一となるからである。 上述したような所望な諸特性の観点からして、高電力用途用の多種多様なパワ ーＭＯＳＦＥＴが設計されている。その内で最もポピュラーな２つのタイプのも のとして二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）デバイスおよびトレンチゲート ＭＯＳＦＥＴ（ＵＭＯＳ）がある。これら双方のデバイスは縦形のデバイスであ り、半導体基板の一方の面上に位置するソース領域と、反対側の面上に位置する ドレイン領域とを有している。 ＤＭＯＳ構造およびその作動ならびに製造法については、本発明者のB．J．Ba ligaによる“Modern Power Devices”なる名称の教本に説明されている。この教 本を参照することでその開示を本明細書の一部をなすものとする。この教本の第 ６章の第２６３頁〜第３４３頁にパワーＭＯＳＦＥＴが説明されている。本出願 における図１は上記引用した教本からの図６．１（ａ）を再現したものであり、 これは基本ＤＭＯＳ構造の断面図を示す。図示のようなＤＭＯＳ構造の断面図を 示す。図示のようなＤＭＯＳ構造はプレーナ拡散技法を用いて製造され、これは 多結晶珪素（ポリシリコン）の如き耐火性のゲートを有する。Ｐ−ベース領域お よびＮ＋ソース領域は一般に、ポリシリコンゲートの縁部によって画成した共通 の窓から拡散される。Ｐ−ベース領域は一般にＮ＋ソース領域よりも深い所で駆 動される。Ｐ−ベース領域とＮ＋ソース領域との間の横方向拡散の差がチャネル の長さを規定する。このチャネルの長さは設計上の重要なパラメータであり、そ の理由はチャネル長がＤＭＯＳＦＥＴのオン抵抗および相互コンダクタンスに重 大な影響を及ぼすからである。 パワーＤＭＯＳのターン・オンは絶縁ゲート電極によって制御される。図１を 参照するに、高い導電性の反転層チャネルは正のゲート・バイアスをかけた際に Ｐ−ベース領域内に生成することができる。この反転層チャネルはソース領域を ドリフト領域に電気的に接続し、これにより適当なドレイン・バイアスの印加時 にソースとドレインとの間を導通させる。パワーＤＭＯＳをオフ状態に切換える には、ゲート電極をソース電極に外部的に短絡させることによりゲート・バイア ス電圧をゼロにまで低下させる。パワーＤＭＯＳの動作中、Ｎ＋ソースと、Ｐ− ベースと、Ｎ−ドリフト領域とによって形成される寄生のバイポーラ・トランジ スタを不作動に保つためには、図１に示すようにＰ−ベース領域をＮ＋ソース領 域に短絡させる。 “トレンチＤＭＯＳ”デバイスとも称されるＵＭＯＳデバイスについては、“ IEEE Transactions on Electron Devices”（Vol.ED34，No.4，１９８７年 ４月、第９２６頁〜第９３０頁）にUeda外により発表された論文“An Ultra-Low On-Resistance Power MOSFET Fabricated by Using a Fully Self-Aligned Pro cess”；“Solid State Electronics”（Vol.32，No.3，第２４７頁〜第２５１ 頁，１９８９年）にChang により発表された論文“Numerical and Experimented Comparison of 60V Vertical Double-Diffused MOSFET and MOSFETS with a Tr ench-Gate Structure”；“Solid State Electronics”（Vol.34，No.5，第４９ ３頁〜第５０７頁，１９９１年）にBuluce外により発表された論文“Trench DMO S Transistor Technology for High-Current（100A Range）Switching”；“Ele ctronics Letters”（Vol.28，No.9，第８６５頁〜第８６７頁，１９９２年）に Syau外により発表された論文“Extended Trench-Gate Power UNOSFET Structure with Ultralow Specific On-Resistance”；および“IEEE Transactions on El ectron Devices”（Vol.39，No.6，第１４３５頁〜第１４４３頁，１９９２年６ 月）にShenaiにより発表された論文“Optimized Trench MOSFET Technologies f or Power Devices”に説明されている。Uedaによる前述した論文に記載されてい るように、ＵＭＯＳは長方形のトレンチを有しており、このトレンチは各ユニッ トセルを相対的に小さくし、しかも集積化レベルを高くする。本出願における図 ２は前記Uedaの論文における図１の一部を再現したものである。このデバイスは Ｎ＋Ｋ基板のＮ−エピタキシャルドリフト領域内にＰ−ベースおよびＮ＋ソース 領域を拡散することにより形成される。次いで反応性のイオンエッチングを用い て基板内に長方形の条溝、すなわちトレンチを形成してから酸化工程を行って、 ゲート絶縁層を形成する。第１ポリシリコン層も成長させ、これを少し酸化して から条溝を埋めるために第２ポリシリコン層を堆積する。ゲートを形成するため には、第１ポリシリコン層をエッチング除去してからデバイスを金属化する。 しかしながら、高電力用途にとっては縦形のＤＭＯＳおよびＵＭＯＳ構造のも のは共にソースとドレインとの間にあるＰ−Ｎ接合によって性能が制限され、こ のＰ−Ｎ接合は高い順方向電流のオン状態からオフ状態へと切換え時に応答時間 を遅らせる。Ｐ−Ｎ接合の存在による影響を受けない珪素パワーＭＯＳＦＥＴを 図３に示してある。図３はNgo 外による“Low Noise，High Frequency Synchronous Rectifier”なる名称の米国特許第４，９０３，１８９号の図４を 再現したものである。この特許番号を参照することでその開示を本明細書の一部 をなすものとする。このＭＯＳＦＥＴ１７０は表面にトレンチ１７８を含み、こ れは通常蓄積モードのＦＥＴ（“ＡＣＣＵ−ＦＥＴ”）と称されている。その理 由は、ターン・オンをＦＥＴのソース１８６とドレイン領域１８２との間に導電 性の蓄積層を形成することにより行うからである。 上述した珪素を基材としたパワー・トランジスタに加えて、炭化珪素を基材と したパワー・トランジスタの開発も試みられている。その理由は炭化珪素は珪素 に比べて、バンドギャップが広く、融点が高く、誘電率が低く、降服（ブレーク ダウン）電界強度が高く、熱伝導率が高く、しかも飽和電子のドリフト速度が速 いからである。こうした諸特性により、炭化珪素パワー・デバイスは通常の珪素 を基材としたパワー・デバイスよりも高い温度で、高い電力レベルで、しかも特 に低いオン抵抗値にて作動することができる。炭化珪素の有利な諸特性を利用す る１つの試みが、本発明者B．J．Baligaによる“Silicon Canbide Power MOSFET with Floating Field Ring and Floating Field Plate”なる名称の同一人に譲 渡された米国特許第５，２３３，２１５号に開示されている。図４はBaligaのか かる米国特許からその図４を再現したものである。不都合なことに、このデバイ スを作動させるには領域１８内にＮ形の炭化珪素反転層チャネルを形成する必要 があり、これはチャネル抵抗を比較的高くすると共にオン抵抗値を高くする。ま た、通常の酸化技法を用いてＰ形の炭化珪素の上に良質の酸化物を形成するのも 困難である。 高電力用途用の炭化珪素デバイスを開発するための他の試みは“IEEE Electro n Device Letters”（Vol.EDL-8，No.9，第４２８頁〜第４３０頁，１９８７年 ９月）にKelner外１名による“β−SiC MESFET's and Buried-Gate JFET's”な る論文に開示されている。このKelner外による論文はＰ形層の頂部におけるＮ形 の能動領域およびショットキー障壁ゲートを有している横形の炭化珪素ＭＥＳＦ ＥＴを開示している。また、この論文はＰ形層で形成される埋め込みゲート電極 を有するＪＦＥＴも開示している。不都合なことに、Kelner外のＦＥＴはＰ形層 内の漏れ電流によって生ずる不必要に高い出力伝導度の影響を受 ける。さらにソース領域とドレイン領域との間のチャネルを完全にピンチ−オフ させることができない。 従って、高速のターン・オンおよび低いゲート駆動電流を必要とする用途にパ ワーＦＥＴを使用することの利点が認められているにも拘らず、比較的低いオン 状態の抵抗をもち、高温にて高い電流を保有できるパワー・デバイスに対するニ ーズが続いている。また、ソース電圧に対して比較的大きなドレイン電圧を阻止 することができて、大きな漏れ電流による影響を受けないパワー・デバイスに対 するニーズも依然としてある。 発明の概要 従って、本発明の目的はオン状態の電流密度を高く維持し得る高出力用途用の 半導体スイッチング・デバイスを提供することにある。 本発明の他の目的は、阻止電圧能力が高く、しかもオン状態の抵抗が低い半導 体スイッチング・デバイスを提供することにある。 これらの目的を達成するために、本発明によれば２個の相互接続した電界効果 トランジスタによって三端子ゲート制御スイッチング・デバイスを形成する。相 互接続するトランジスタは半導体基板内における絶縁ゲート電界効果トランジス タおよび整流ゲート電界効果トランジスタである。整流ゲート電界効果トランジ スタのゲートおよびソースを絶縁ゲート電界効果トランジスタのソースおよびド レインにそれぞれ電気的に接続する。さらに、絶縁ゲート電界効果トランジスタ のソースおよびゲートと、整流ゲート電界効果トランジスタのドレインは三端子 スイッチデバイスのソース、ゲートおよびドレインを形成する。整流ゲート電界 効果トランジスタは炭化珪素ＪＦＥＴまたは炭化珪素ＭＥＳＦＥＴのいずれを有 することもでき、絶縁ゲート電界効果トランジスタはＮチャネル・エンハンスメ ント・モードの珪素ＭＯＳＦＥＴを構成するのが好適である。従って、本発明の 好適例では半導体基板内において相互接続された珪素および炭化珪素の電界効果 トランジスタを有し、これらのトランジスタが高電力用途に好適な三端子スイッ チング・デバイスを形成するようにする。 特に、本発明のスイッチング・デバイスは第１および第２の対向する面と、こ れらの面上にソースおよびドレイン接点をそれぞれ有している半導体基板で構成 するのが好適である。炭化珪素電界効果トランジスタは基板内に形成し、これは 第１面にてソース接点に電気的に接続されるゲートおよび第２面にてドレイン接 点に電気的に接続されるドレイン領域を具えている。珪素絶縁ゲート電界効果ト ランジスタも基板内に形成し、これは炭化珪素電界効果トランジスタのソース領 域とソース接点との間に延在する能動領域を有している。珪素絶縁ゲート電界効 果トランジスタのソース領域は第１面上のソース接点にオーム接触するが、その ドレイン領域は炭化珪素電界効果トランジスタのソース領域に電気的に接続する 。 従って、絶縁ゲート電界効果トランジスタのゲート電極にターン・オン・バイ アス信号を印加することにより、炭化珪素電界効果トランジスタのソース領域と 第１面上のソース接点との間が電気的に接続される。ターン・オン・バイアス信 号の印加により、ドレイン接点がソース接点に対して第１極性にバイアスされる と、ソース接点からドレイン接点へと多数キャリヤが伝導するようになる。さら に、炭化珪素電界効果トランジスタのゲートをソース接点に電気的に接続するた め、ソース接点がドレイン接点に対して第１極性にバイアスされる際に導通する フライバック・ダイオードが形成される。炭化珪素電界効果トランジスタをＭＥ ＳＦＥＴとする場合には、フライバック・ダイオードはドレイン接点からソース 接点へと多数キャリヤを伝導させるショットキー障壁整流器を構成する。 本発明のスイッチング・デバイスは、半導体基板、該基板内部の第１導電形（ 例えば、Ｎ形）のドリフト領域とで構成することもできる。半導体基板内には、 その表面まで延在する第１導電形のソース領域も形成する。この例のデバイスは 基板内に第２導電形（例えば、Ｐ形）の能動領域を有する絶縁ゲートトランジス タ手段も具えている。この絶縁ゲートトランジスタ手段は、ターン・オン・バイ アス信号に応答して第１面におけるソース領域をドリフト領域に電気的に接続す る。基板内にはソース領域とドリフト領域との間への電位バイアスの印加に応答 してドリフト領域の導電率を制御するための整流ゲート・トランジスタ手段 も形成する。三端子デバイスを作動させる場合には、整流ゲート・トランジスタ 手段のゲート電極を第１面におけるソース領域に電気的に接続する。 絶縁ゲート・トランジスタ手段を配置し易くするために、基板の表面にはトレ ンチも設ける。トレンチは基板表面におけるソース領域とドリフト領域との間に 延在する側壁も有して、ソース領域とドリフト領域との間に延在する能動領域に 隣接するトレンチの側壁上に絶縁ゲート・トランジスタ手段のゲート電極を形成 し得るようにするのが好適である。整流ゲート・トランジスタ手段のゲート電極 も側壁上に形成することができ、しかもトレンチの底部に沿って延在させること もできる。これにより、整流ゲートは隣接するドリフト領域と共にフライバック ・ダイオードを形成する。 上述したように珪素絶縁ゲート電界効果トランジスタを炭化珪素整流ゲート電 界効果トランジスタ（ＭＥＳＦＥＴまたはＪＦＥＴ）と相互接続することにより 、双方の材料によってもたらされる性能の有利性を単一の三端子デバイスにて同 時に達成することができる。特に、オン状態の抵抗が低い低降服電圧の珪素パワ ーＭＯＳＦＥＴを高降服電圧の炭化珪素整流ゲート電界効果トランジスタと組合 せて、オン状態の抵抗値が低くて、しかもゼロゲート・バイアスでの阻止電圧能 力が高い復号デバイスを形成することができる。従って、前述した従来の炭化珪 素デバイスとは異なり、本発明の三端子スイッチング・デバイスは炭化珪素内に 反転層を形成する必要がなく、ゼロゲート・バイアスで珪素のソース領域と炭化 珪素のドレイン領域との間を完全にピンチ−オフさせることができる。さらに、 本発明は達成するのが困難である炭化珪素上への酸化物の形成が不要である。 図面の簡単な説明 図１は従来の珪素パワーＤＭＯＳＦＥＴの断面図である。 図２は従来の珪素パワーＵＭＯＳＦＥＴの断面図である。 図３は従来の珪素ＡＣＣＵＦＥＴの断面図である。 図４は従来の炭化珪素電界効果デバイスの断面図である。 図５Ａは本発明の好適実施例による整流ゲートを有している炭化珪素スイッチ ング・デバイスの模式図である。 図５Ｂは本発明の第２実施例による整流ゲートを有している炭化珪素スイッチ ング・デバイスの模式図である。 図６は図５Ａの好適実施例による半導体基板内における炭化珪素スイッチング ・デバイスの断面図である。 図７は図５Ｂの第２実施例による半導体基板内における炭化珪素スイッチング ・デバイスの断面図である。 図８は本発明の第３実施例による半導体基板内における炭化珪素スイッチング ・デバイスの断面図である。 図９は本発明の第４実施例による半導体基板内における炭化珪素スイッチング ・デバイスの断面図である。 図１０は本発明の第５実施例による半導体基板内における炭化珪素スイッチン グ・デバイスの断面図である。 図１１は本発明の第６実施例による半導体基板内における炭化珪素スイッチン グ・デバイスの断面図である。 好適実施例の説明 以下、本発明の好適実施例を示す添付図面を参照して本発明を一層詳細に説明 する。しかし、本発明は多くの種々の形態にて実現することができ、ここで述べ る実施例に限定されるものではない。むしろ、これらの実施例は、本発明の開示 が十分であり、かつ当業者に本発明の範囲を十分に伝えられるようにしたもので ある。図面では、層および領域の厚さを明瞭化のために誇張してある。全体を通 して、同じような要素には同様な番号を付して示してある。 先ず、図５Ａを参照して、本発明の好適実施例による整流ゲートを有する三端 子炭化珪素スイッチング・デバイス１０を示している電気的回路につき説明する 。特に、この三端子スイッチング・デバイス１０は、第１ソース領域１４、第１ ドレイン領域１６および絶縁ゲート電極を有する絶縁ゲート電界効果トランジ スタ１２（Ｓｉ ＭＯＳＦＥＴとして図示）を具えている。当業者には明らかな ように、絶縁ゲート電界効果トランジスタ１２は、ゼロ電位のゲート・バイアス （点線にて図示）で非導通となるエンハンスメント−モードのデバイスとするの が好適である。従って、トランジスタ１２の導通には一般に、このトランジスタ の能動領域内に反転層のチャネルを形成する必要がある。あるいはまた、図８お よび図９につき後に説明するように、トランジスタ１２は、ゼロ電位のゲート・ バイアスで非導通となるべく設計するのが好適なＡＣＣＵ−ＦＥＴとすることも できる。 第２ソース領域２４、第２ドレイン領域２６および整流ゲート電極２８を有し 、図示のように絶縁ゲート電界効果トランジスタ１２に接続された整流ゲート電 界効果トランジスタ２２（ＳｉＣ ＭＥＳＦＥＴとして図示）も具えている。ソ ース接点ないしコンタクト２０およびドレイン接点ないしコンタクト３０もまた 設けられている。従って、三端子デバイスへの電気的な接続は絶縁ゲート電極１ ８、ソース接点２０およびドレイン接点３０により行われる。 次に図５Ｂを参照して、本発明の第２実施例による整流ゲートを有する三端子 炭化珪素スイッチング・デバイス１０′を示している電気回路につき説明する。 特に、この三端子スイッチング装置１０′は、第２ソース領域２４′、第２ドレ イン領域２６′および整流ゲート電極２８′を有し、図示のように絶縁ゲート電 界効果トランジスタ１２に接続される整流ゲート電界効果トランジスタ２２′（ ＳｉＣ ＪＦＥＴとして図示）を具えている。 図５Ａの好適なスイッチング・デバイス１０を形成し易くするために、ＳｉＣ とＳｉの双方の領域を有する複合基板４８を用いることができる。特に、図６は 基板上に面４９を有する複合基板４８内における図５Ａのスイッチング・デバイ スの実施例の断面図である。このスイッチング・デバイス４０は、各々が絶縁ゲ ート・トランジスタ手段４４および整流ゲート・トランジスタ手段４６を含む複 数個並列に接続したスイッチング・セル４２によって形成する。このデバイス４ ０は、絶縁ゲート電極５０、第１面４９上のソース電極５２および反対側の第２ 面上のドレイン電極兼接点５４を含む三端子により制御される。 スイッチング・セル４２は、半導体基板４８内にて対向する面に第１導電形の 炭化珪素ドリフト領域５６および第１導電形の珪素ソース領域５８も具えている 。絶縁ゲート・トランジスタ手段４４は、ソース領域５８の下側に第２導電形の 珪素活性領域６０およびこの活性領域（active region）６０の下側に第１導電 形の珪素ドレイン領域５７を有するのが好適である。絶縁ゲート電極５０への適 当なターン・オン・バイアス信号に応答して、珪素ソース領域５８と炭化珪素ド リフト領域５６とが電気的に接続されることになる。当業者により理解されるよ うに、絶縁ゲート電極５０に正のゲート・バイアス信号をかけることは、Ｎ+ソ ース領域５８とＮ+ドレイン領域５７との間の活性領域（Ｐ形として図示）内に 導電性の反転層チャネル６１（Ｎ形）を形成することになる。ドレイン領域５７ は炭化珪素ドリフト領域５６にオーム接触している。図６および図７には図示し てないが、活性領域６０は適当な接続線により珪素ソース領域５８の電位に保持 する。 整流ゲート・トランジスタ手段４６はドリフト領域５６に隣接する整流ゲート ６２を具えている。この整流ゲート６２は、ソース電極５２と、第１面４９にて ソース領域５８にオーム接触するソース接点５３とに電気的に接続する。整流ゲ ート６２は隣接するドリフト領域５６とショットキー障壁整流器を形成するよう にするのが好適である。 複合基板４８内には幅が“Ｗt”の複数個のトレンチ６４も形成して、絶縁ゲ ート・トランジスタ手段４４を整流ゲート・トランジスタ手段４６と相互接続し 易くする。これらの各トレンチは好ましくは、ソース領域５８とドリフト領域５ ６との間に延在する側壁６５およびドリフト領域５６に隣接するトレンチ底部を 具えている。従って、絶縁ゲート・トランジスタ手段４４には側壁６５に隣接し て延在する絶縁ゲート電極５０を含めることができ、整流ゲート・トランジスタ 手段４６には側壁６５に隣接して絶縁ゲート電極５０とトレンチ底部との間に延 在する整流ゲート６２を含めることができる。トレンチ６４は基板４８内に複数 の平行なストライプとして形成するのが好ましいが、他の構成のものを用いるこ ともできる。隣接するトレンチの各対はメサ６６を規定し、そこに絶縁ゲート・ トランジスタ手段４４を形成する。 図示のように、絶縁ゲート・トランジスタ手段４４は、それぞれＮ+のソース 領域５８およびドレイン領域５７と、これらの領域間におけるＰ形の活性領域６ ０とを有しているＮチャネル・エンハンスメント・モードの珪素ＭＯＳＦＥＴを 有するのが好適である。整流ゲート・トランジスタ手段４６も、ドリフト領域５ ６と、第２面におけるドレイン領域５９と、珪素ドレイン領域５７に隣接するソ ース領域５６′（点線にて図示）とを有している炭化珪素ＭＥＳＦＥＴを有する 。ソース領域５６′は（図示のように）ドリフト領域５６の延長部とするか、ま たは第１導電形の高濃度にドープした領域とすることができる。 当業者には明らかなように、複合スイッチング・デバイス４０はノーマリ−オ フ特性を有し、阻止電圧能力が高く、しかもオン状態での抵抗値が低い。例えば 、絶縁ゲート電極５０をソース電極５２に短絡させることにより、このゲート電 極をゼロ電位バイアスに保持する場合に、スイッチング・デバイス４０は、ドレ イン電極５４をソース電極５２に対して正にバイアスしても、電流の流れを阻止 する。特に、比較的小さな正のドレイン・バイアスにて、電圧はノーマリ−オフ の珪素ＭＯＳＦＥＴによって維持される。しかし、大きな正のドレイン・バイア スでは、炭化珪素ＭＥＳＦＥＴ（これは領域６２と５６によって形成される逆バ イアスショットキー障壁整流器を含む）が隣接する整流ゲート間に延在するドリ フト領域５６の部分（すなわち、チャネル）をピンチ−オフ（すなわち、完全に 空乏化）することになる。最後に、ドレイン・バイアスは、空乏領域をドレイン 領域５９の方へと拡張することによってさらに増加する。従って、珪素ＭＯＳＦ ＥＴは、それ自体が大きな電流を阻止するように設計される必要はない。その代 わり、約３０ボルト以下のピンチオフ電圧を得るべく炭化珪素ドリフト領域５６ のドーピング濃度およびメサ６６の幅（“Ｗm”）を選定すれば、（i）抵抗値の 低い反転層チャネル６１を有する降伏電圧の低い（例えば、５０ボルト）珪素パ ワーＭＯＳＦＥＴおよび（ii）降伏電圧の高い（例えば、１０００ボルト）炭化 珪素ＭＥＳＦＥＴを有する高電圧複合構体を得ることができる。 複合スイッチング・デバイス４０のターン・オフは、絶縁ゲート電極５０に正 のゲート・バイアスをかけてチャネル６１を形成すると共にドレイン・ゲート電 極５４に正バイアスをかけることにより達成することができる。５０ボルトの珪 素ＭＯＳＦＥＴの場合、そのオン状態における活性領域６０間の電圧降下は約 ０．１ボルトとなり、これにより炭化珪素ソース領域５６′をソース電極５２の 電位とほぼ等しい電位に維持する。従って、炭化珪素ＭＳＥＦＥＴがチャネルを あやうくピンチ−オフすることはない。その理由は、ショットキー整流器（領域 ５６／６２）間の逆バイアスが小さいからである。 図６のスイッチング・デバイス４０の二次元シミュレーションで、表１に示し たパラメータを有している５０ボルトの珪素パワーＭＯＳＦＥＴと、１０００ボ ルトの炭化珪素ＭＳＥＦＥＴとを有する複合デバイスの場合にオン状態の電圧降 下が０．２ボルトとなることが判明した。 上述した諸特性以外に、複合スイッチング・デバイス４０は高電圧にて電流飽 和モードで作動させることもできる。特に、絶縁ゲート電極５０に印加する正バ イアスを下げて、ＭＯＳＦＥＴの活性領域５０内を電流飽和状態にすると、珪素 ドレイン領域５７および炭化珪素ソース領域５６′の電位が増加する。この電位 の増加は、ショットキー整流器をさらに逆バイアスすると共に隣接する整流ゲー ト６２間のチャネルをピンチ−オフする効果を有する。従って、複合スイッチン グ・デバイス４０は飽和電流で高いドレイン電圧を維持することができる。さら に、珪素ＭＯＳＦＥＴおよび炭化珪素ＭＥＳＦＥＴでの電流輸送は多数キャリヤ により起るため、ターン・オンおよびターン・オフ時間が１００ナノ秒以下であ ることが期待されている。 複合スイッチング・デバイス４０は、整流ゲート電極６２とドリフト領域５６ とによって形成されるフライバック（逆導通）ダイオードも具えている。ドリフ ト領域の抵抗値は比較的小さいため、フライバック・ダイオードのオン状態の電 圧降下は表１のパラメータに基づいて１ボルトよりも僅かに大きい低い値となる 。 次に図７を参照して、図５Ｂのスイッチング・デバイス１０′の一実施例の断 面図を説明する。特に、図７のスイッチング・デバイス４０′は図６のスイッチ ング・デバイス４０に似ているが、領域６２／５６によって形成されるショット キー障壁整流器を、第２導通形の炭化珪素ゲート領域７１にオーム接触するゲー ト接点７０を具えている電界効果トランジスタと置き換えてある。好ましくは、 ゲート領域７１をアルミニウムの如き第２導電形のドーパントで１×１０19ｃｍ-3 の濃度にドープする。従って、ユニットセル４２′によって示すように、整流 ゲート・トランジスタ手段４６′は炭化珪素の接合形電界効果トランジスタ（Ｊ ＦＥＴ）を具えている。当業者には明らかなように、図５Ａのスイッチング・デ バイスの方が図５Ｂのスイッチング・デバイス１０′よりも幾分好ましく、その 理由は図６のショットキー障壁整流器間の順方向電圧降下（約１ボルト）は概し て領域７１と５６とによって形成される図７の炭化珪素によるＰＮ接合間の順方 向電圧降下（約２．５ボルト）よりもかなり低いからである。さらに、図６のシ ョットキーフライバック・ダイオードは概して図７のＰＮ接合ダイオードに比べ て優れたターン・オンおよびターン・オフ特性を有する。これはショットキー整 流器では少数キャリヤの注入が起らないからである。 次いで、図８および図９を参照して本発明の追加の実施例を説明する。特に、 図８および図９の第３および第４実施例は、Ｐ形活性領域６０をＮ形活性領域 １６０と置き換えて、この領域１６０が正のゲート・バイアスに応答して蓄積層 チャネル１６１を維持し得るようにした点を除けば、図６および図７の実施例に それぞれ似たものである。従って、スイッチング・デバイス１４０および１４０ ′の双方のユニットセル１４２および１４２′は蓄積モードのＦＥＴ（“ＡＣＣ Ｕ−ＦＥＴ）を構成する絶縁ゲート・トランジスタ手段１４４をそれぞれ有して いる。当業者に明らかなように、これらのＡＣＣＵ−ＦＥＴは、メサ１６６の幅 Ｗmを適当に設計して、ゲート電極５０にゼロ電位のバイアスをかけても、対向 するゲート電極５０（ψgate）と活性領域１６０（ψactive）との間の仕事関数 のポテンシャルの差によってメサ１６６を完全に空乏化させるようにすることに よりノーマリ−オフのデバイスとすることができる。従って、ソース領域５８と ドレイン領域５７との間の導通を阻止するのに、ゲート電極に負バイアスをかけ る必要がない。ゲート電極５０と隣接する活性領域１６０との間の仕事関数のポ テンシャルの差（すなわち、ψga）は次式を用いて計算することができる。すな わち、 ここで、χは電子親和力であり、Ｅgはバンドギャップであり、ψBは活性領域 １６０における珪素に対するフェルミ準位と真性フェルミ準位との間の電位差で ある。ψBは活性領域１６０におけるＮ形のドーピング濃度の関数である。 当業者に明らかなように、メサ１６６の幅が大きくなるにつれて、仕事関数の 差を大きくして、このメサ領域１６６を完全に空乏化すると共にゼロのゲート・ バイアスで伝導を阻止する必要がある。さらに、負のゲート・バイアスをかける ことは、空乏領域を炭化珪素のドリフト領域５６内へと広げることによりデバイ スの阻止電圧能力を改善することになる。仕事関数の差を調整して、ゼロゲート ・バイアスでノーマリ−オフ特性を達成するこの方法については、１９９３年９ 月２７日に出願した共に出願係属中で、かつ同一人に譲渡された発明者B．J．Ba ligaによる“炭化珪素電界効果デバイス”なる名称の米国特許出願 第０８／１２７，３０９号に十分説明されている。 次に、図１０および図１１を参照して本発明のそれぞれ第５および第６実施例 によるスイッチング・デバイス２４０および２４０′の断面図を説明する。特に 、図１０および図１１の実施例は図６および図７の実施例にそれぞれ似ているが 、絶縁ゲート・トランジスタ手段４４はない。その代わり、炭化珪素ソース領域 ２５６′を第１面２４９にてソース接点２５３にオーム接続する。双方の実施例 には最適にドープしたドリフト領域２５６を有するトレンチゲート領域がある。 順方向の阻止電圧能力はソース領域２５６′とドレイン領域２５９との間に電位 障壁を形成することにより達成される。これらの実施例により大きなドレイン電 圧を維持することができ、これはトレンチ２６４の下側のドリフト領域２５６に おける移動電荷キャリヤが空乏化され、このドリフト領域がドレイン・バイアス のほとんどを維持するからである。 特に図１０を参照するに、スイッチング・デバイス２４０は第１および第２の 対向面２４９および２５１をそれぞれ有している炭化珪素基板２４８を具えてい る。図示のように、複数個の隣接ユニットセル２４２は第１導電形の基板２４８ 内に形成する。これらのユニットセルの各々は第１面２４９まで延在する第１導 電形のソース領域２５６′を具えている。第２面２５１まで延在する第１導電形 のドレイン領域２５９も設ける。第１導電形のドリフト領域２５６も基板２４８ 内にてソース領域２５６′とドレイン領域２５９との間に設ける。図示のように 、ドリフト領域２５６におけるドーピング濃度はソース領域２５６′およびドレ イン領域２５９のそれ以下とする。ドレイン領域２５９は基板２４８の第２面に てドレイン接点２５４にオーム接続する。 隣接するトレンチ２６４も第１面２４９に形成して、これによりドリフト領域 ２５６とソース領域２５６′との間に延在する側壁２６５を有する複数のメサ２ ６６を規定する。ドリフト領域２５６に隣接する金属領域２６２によって形成さ れるショットキー障壁整流器も基板２４８内に形成する。 当業者には明らかなように、スイッチング・デバイス２４０も、メサ２６６の 幅Ｗmを適当に設計して、金属領域２６２をソース電極２５２およびソース接点 ２５３に電気的に短絡させても、対向する金属領域２６２（ψmetal）とドリフ ト領域２５６（ψdrift）との間の仕事関数のポテンシャルの差によってメサ２ ６６を完全に空乏化させるようにすることによって、常時オフにすることができ る。デバイスのターン・オンは、金属領域２６２に正のゲートデバイスをかける ことにより隣接メサ（すなわち、チャネル）２６６内の空乏領域を除去して、適 当なドレイン・バイアスをかけた際にドレイン領域２５９とソース領域２５６′ との間に多数キャリヤを伝導させることにより行うことができる。 次いで図１１を参照するに、これは図１０のショットキー障壁整流器を、図示 のように領域２７１および２５６をそれぞれ具えているＰＮ接合と置き換えたも のである。金属接点２７０はＰ＋領域２７１にオーム接触させて設ける。図１０ につき述べたように、ユニットセル２４２′を有しているデバイス２４０′もノ ーマリ−オフに形成することによりメサ２６６内での多数キャリヤの伝導を阻止 することができる。ノーマリ−オフ特性は、メサ２６６におけるＰ＋領域２７１ のドーピング濃度およびメサの幅Ｗmを調整することにより得ることができる。 このデバイス２４０′のターン・オンも、接点２７０に正のゲート・バイアスを かけて、これによりメサ２６６における空乏領域を除去し、かつ適当なドレイン ・バイアスをかけた際にドレイン領域２５９とソース領域２５６′との間に伝導 チャネルを形成することにより行うことができる。 トレンチ２６４は、先ずこれらを形成すべき炭化珪素基板２４８の部分をアモ ルファス化し、次いでアモルファス化した部分を除去して、トレンチ２６４を露 出させることにより炭化珪素基板２４８内に形成することができる。炭化珪素を アモルファス化する工程には、単結晶炭化珪素基板２４８の面２４９上にマスク を形成し、かつトレンチを形成すべき基板部分に対応する面の上の個所を露出さ せる工程を含めるのが好適である。その後、イオンを面２４９の方へと向けて、 イオンを前記マスクの露出個所を経て基板内へ注入し、基板の露出個所をアモル ファス炭化珪素領域に変換する。次いでアモルファス炭化珪素領域を、ＨＦ2ま たはＨＦ＋ＨＮＯ3のようなエッチング剤を用いて基板をエッチングすることに より除去することができる。単結晶炭化珪素中にトレンチを形成する上述した工 程については、１９９３年１月２５日に出願した共に出願係属中で、かつ同一人 に譲渡された“単結晶炭化珪素にトレンチを形成する方法”なる名称の米国特許 出願第０８／００８，７１９号に開示されている。 図面および明細書では、本発明の代表的な好適実施例を説明し、そして、特定 の用語を用いているが、それらは一般的かつ記述的な観点でのみ用いられている のであって、本発明を限定するものではなく、本発明の範囲は以下の請求の範囲 に示される通りである。
【手続補正書】特許法第１８４条の８ 【提出日】１９９５年８月２１日 【補正内容】 本出願における図２は前記Uedaの論文における図１の一部を再現したものである 。このデバイスはＮ＋Ｋ基板のＮ−エピタキシャルドリフト領域内にＰ−ベース およびＮ＋ソース領域を拡散することにより形成される。次いで反応性のイオン エッチングを用いて基板内に長方形の条溝、すなわちトレンチを形成してから酸 化工程を行って、ゲート絶縁層を形成する。第１ポリシリコン層も成長させ、こ れを少し酸化してから条溝を埋めるために第２ポリシリコン層を堆積する。ゲー トを形成するためには、第１ポリシリコン層をエッチング除去してからデバイス を金属化する。 しかしながら、高電力用途にとっては縦形のＤＭＯＳおよびＵＭＯＳ構造のも のは共にソースとドレインとの間にあるＰ−Ｎ接合によって性能が制限され、こ のＰ−Ｎ接合は高い順方向電流のオン状態からオフ状態へと切換え時に応答時間 を遅らせる。Ｐ−Ｎ接合の存在による影響を受けない珪素パワーＭＯＳＦＥＴを 図３に示してある。図３はNgo 外による“Low Noise，High Frequency Synchron ous Rectifier”なる名称の米国特許第４，９０３，１８９号の図４を再現した ものである。この特許番号を参照することでその開示を本明細書の一部をなすも のとする。このＭＯＳＦＥＴ１７０は表面にトレンチ１７８を含み、これは通常 蓄積モードのＦＥＴ（“ＡＣＣＵ−ＦＥＴ”）と称されている。その理由は、タ ーン・オンをＦＥＴのソース１８６とドレイン領域１８２との間に導電性の蓄積 層を形成することにより行うからである。 Ｐ形のドレイン領域２８、Ｎ形の導電率変調領域２７、Ｐ形のチャネル領域お よびＮ形のソース領域２９を有している絶縁ゲート電界効果トランジスタは日本 国の特許公報ＪＰ−Ａ−６２−１９８１６０号にも開示されている。ドレイン領 域２８、導電率変調領域２７およびチャネル領域２６は相俟ってＰＮＰバイポー ラ接合形トランジスタを形成する。絶縁ゲートトランジスタは円柱状の突出部も 具えており、この突出部はＰ形のチャネル領域２６と、Ｎ形のソース領域２９お よびこの突出部を囲む絶縁した電極３１を有する。円柱状突出部の基部のまわり にはＰ形のグリッド領域３２を設けており、これは過剰な少数キャリヤを抽出し て、領域２８，２７，２６および２９によって形成されるサイリスタのラッチ− アップを阻止する機能を果す。 上述した珪素を基材としたパワー・トランジスタに加えて、炭化珪素を基材と したパワー・トランジスタの開発も試みられている。その理由は炭化珪素は珪素 に比べて、バンドギャップが広く、融点が高く、誘電率が低く、降服（ブレーク ダウン）電界強度が高く、熱伝導率が高く、しかも飽和電子のドリフト速度が速 いからである。こうした諸特性により、炭化珪素パワー・デバイスは通常の珪素 を基材としたパワー・デバイスよりも高い温度で、高い電力レベルで、しかも特 に低いオン抵抗値にて作動することができる。炭化珪素の有利な諸特性を利用す る１つの試みが、本発明者B．J．Baligaによる“Silicon Canbide Power MOSFET with Floating Field Ring and Floating Field Plate”なる名称の同一人に譲 渡された米国特許第５，２３３，２１５号に開示されている。図４はBaligaのか かる米国特許からその図４を再現したものである。不都合なことに、このデバイ スを作動させるには領域１８内にＮ形の炭化珪素反転層チャネルを形成する必要 があり、これはチャネル抵抗を比較的高くすると共にオン抵抗値を高くする。ま た、通常の酸化技法を用いてＰ形の炭化珪素の上に良質の酸化物を形成するのも 困難である。 本発明のスイッチング・デバイスは、半導体基板と、該基板内部の第１導電形 （例えば、Ｎ形）のドリフト領域とで構成することもできる。半導体基板内には 、その表面まで延在する第１導電形のソース領域も形成する。この例のデバイス は基板内に第２導電形（例えば、Ｐ形）の能動領域を有する絶縁ゲートトランジ スタ手段も具えている。この絶縁ゲートトランジスタ手段は、ターン・オン・バ イアス信号に応答して第１面におけるソース領域をドリフト領域に電気的に接続 する。基板内にはソース領域とドリフト領域との間への電位バイアスの印加に応 答してドリフト領域の導電率を制御するための整流ゲート・トランジスタ手段も 形成する。三端子デバイスを作動させる場合には、整流ゲート・トランジスタ手 段のゲート電極を第１面におけるソース領域に電気的に接続する。 絶縁ゲート・トランジスタ手段を配置し易くするために、基板の表面にはトレ ンチも設ける。トレンチは基板表面におけるソース領域とドリフト領域との間に 延在する側壁も有して、ソース領域とドリフト領域との間に延在する能動領域に 隣接するトレンチの側壁上に絶縁ゲート・トランジスタ手段のゲート電極を形成 し得るようにするのが好適である。整流ゲート・トランジスタ手段のゲート電極 も側壁上に形成することができ、しかもトレンチの底部に沿って延在させること もできる。これにより、整流ゲートは隣接するドリフト領域と共にフライバック ・ダイオードを形成する。 上述したように珪素絶縁ゲート電界効果トランジスタを炭化珪素整流ゲート電 界効果トランジスタ（ＭＥＳＦＥＴまたはＪＦＥＴ）と相互接続することにより 、双方の材料によってもたらされる性能の有利性を単一の三端子デバイスにて同 時に達成することができる。 単結晶炭化珪素中にトレンチを形成する上述した工程については、“単結晶炭 化珪素にトレンチを形成する方法”なる名称の米国特許第５，４３６，１７４号 に開示されている。 図面および明細書では、本発明の代表的な好適実施例を説明し、そして、特定 の用語を用いているが、それらは一般的かつ記述的な観点でのみ用いられている のであって、本発明を限定するものではなく、本発明の範囲は以下の請求の範囲 に示される通りである。 請求の範囲 １．第１面および第２面を有する半導体基板（４８）と、第１面におけるソース 接点（５３）と、第２面におけるドレイン接点（５４）とを具えた三端子半導体 スイッチング・デバイスであって、 前記半導体基板（４８）内に設けられ、炭化珪素ＪＦＥＴおよび炭化珪素ＭＥ ＳＦＥＴから成る群から選択され、およびソース領域（５６′）、ドレイン領域 （５９）および整流ゲート（６２，７０／７１）を有する炭化珪素電界効果トラ ンジスタ（４６，４６′）と、 前記半導体基板（４８）内に設けられ、ソース領域（５８）、ドレイン領域（ ５７）および絶縁ゲート（５０）を有する珪素絶縁ゲート電界効果トランジスタ （４４，１４４）とを具え、 前記ドレイン接点（５４）が前記炭化珪素電界効果トランジスタ（４６，４６ ′）の前記ドレイン領域（５９）にオーミック接触し、 前記ソース接点（５３）が前記珪素絶縁ゲート電界効果トランジスタ（４４， １４４）の前記ソース領域（５８）にオーミック接触し、および 前記整流ゲート（６２，７０／７１）が前記ソース接点（５３）に電気的に接 続される ことを特徴とする三端子半導体スイッチング・デバイス。 ２．前記珪素絶縁ゲート電界効果トランジスタ（４４，１４４）は、エンハンス メント・モードのＭＯＳＦＥＴおよび蓄積モードのＭＯＳＦＥＴから成る群から 選択したＭＯＳＦＥＴを具えていることを特徴とする請求項１に記載の三端子半 導体スイッチング・デバイス。 ３．前記炭化珪素電界効果トランジスタ（４６，４６′）の前記ソース領域（５ ６′）および前記ドレイン領域（５９）が第１導電形の炭化珪素から成り、およ び前記珪素絶縁ゲート電界効果トランジスタ（４４，１４４）が第２導電形の珪 素活性領域（６０）を含むことを特徴とする請求項１に記載の三端子半導体 スイッチング・デバイス。 ４．前記炭化珪素電界効果トランジスタ（４６，４６′）の前記ソース領域（５ ６′）および前記ドレイン領域（５９）が第１導電形の炭化珪素から成り、およ び前記珪素絶縁ゲート電界効果トランジスタ（４４，１４４）が第１導電形の珪 素活性領域（１６０）を含むことを特徴とする請求項１に記載の三端子半導体ス イッチング・デバイス。 ５．前記第１面において前記半導体基板（４８）内に設けたトレンチ（６４）を さらに具え、該トレンチ（６４）が前記炭化珪素電界効果トランジスタ（４６， ４６′）の前記ソース領域（５６′）と、前記絶縁ゲート電界効果トランジスタ （４４，１４４）の前記ドレイン領域（５７）および前記ソース領域（５８）と に隣接して延在する側壁を有することを特徴とする請求項１に記載の三端子半導 体スイッチング・デバイス。 ６．前記炭化珪素電界効果トランジスタ（４６，４６′）の前記ソース領域（５ ６′）が第１導電形で、および第１導電形のドーパント濃度を有し、前記絶縁ゲ ート電界効果トランジスタ（４４，１４４）の前記ドレイン領域（５７）が第１ 導電形で、および第１導電形のドーパント濃度を有し、および前記絶縁ゲート電 界効果トランジスタ（４４，１４４）の前記ドレイン領域（５７）の第１導電形 ドーパント濃度が前記炭化珪素電界効果トランジスタ（４６，４６′）の前記ソ ース領域（５６′）の第１導電形ドーパント濃度よりも大きくなるようにしたこ とを特徴とする請求項１に記載の三端子半導体スイッチング・デバイス。 ７．前記第１面および第２面を対向面となし、および前記半導体基板（４８）が 前記第２面に隣接する炭化珪素層および該炭化珪素層と前記第１面との間に設け た珪素層を具えたことを特徴とする請求項１に記載の三端子半導体スイッチング ・デバイス。 ８．前記第１面において前記半導体基板（４８）内に設けた一対のトレンチ（６ ４）を具え、および前記整流ゲート（６２，７０／７２）が前記トレンチの底部 に隣接して延在することを特徴とする請求項７に記載の三端子半導体スイッチン グ・デバイス。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ， ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ， ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，Ｎ Ｌ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ 【要約の続き】 値の反転層チャネルを形成する。このチャネルは炭化珪 素ＭＥＳＦＥＴ（またはＪＦＥＴ）のソースを珪素ＭＯ ＳＦＥＴのソースに電気的に接続し、これにより正のド レイン・バイアスが印加される場合にデバイスをターン ・オンさせる。

Claims (1)

  1. 【特許請求の範囲】 １．第１および第２の対向する面を有する半導体基板と、 絶縁ゲート電極、前記第１面における第１ソース領域および前記半導体基板内 における第１ドレイン領域を有する絶縁ゲート電界効果トランジスタと、 ゲート電極、前記半導体基板内における第２ソース領域および前記第２面にお ける第２ドレイン領域を有し、前記ゲート電極および前記第２ソース領域を前記 第１ソース領域および前記第１ドレイン領域にそれぞれ電気的に接続した整流ゲ ート電界効果トランジスタと、 前記第２面において前記第２ドレイン領域に電気的に接続したドレイン接点と 、 前記第１面において前記第１ソース領域に電気的に接続したソース接点と を具えたことを特徴とする三端子ゲート制御半導体スイッチング・デバイス。 ２．前記第１ソース領域および前記第１ドレイン領域が珪素から成り、かつ前記 第２ソース領域および前記第２ドレイン領域が炭化珪素から成ることを特徴とす る請求項１に記載の三端子ゲート制御スイッチング・デバイス。 ３．前記絶縁ゲート電界効果トランジスタによりＭＯＳＦＥＴを構成し、かつ前 記整流ゲート電界効果トランジスタによりＪＦＥＴを構成したことを特徴とする 請求項２に記載の三端子ゲート制御スイッチング・デバイス。 ４．前記絶縁ゲート電界トランジスタによりＭＯＳＦＥＴを構成し、かつ前記整 流ゲート電界効果トランジスタによりＭＥＳＦＥＴを構成したことを特徴とする 請求項２に記載の三端子ゲート制御スイッチング・デバイス。 ５．半導体基板と、 前記半導体基板内における第１導電形のドリフト領域と、 前記半導体基板内にあって、該基板の表面まで延在する前記第１導電形のソー ス領域と、 前記ソース領域と前記ドリフト領域との間において、前記基板内に活性領域を 有し、ターン・オン・バイアス信号に応答して前記ソース領域を前記ドリフト領 域に電気的に接続する絶縁ゲート・トランジスタ手段と、 前記基板内において、前記ドリフト領域に隣接する整流ゲートを含み、前記ド リフト領域の導電形を制御し、前記整流ゲートを前記ソース領域に電気的に接続 する整流ゲート・トランジスタ手段と、 前記半導体基板内にあって、前記表面において、前記ソース領域と前記ドリフ ト領域との間に延在する側壁および前記ドリフト領域に隣接する底部を有するト レンチと を具え、 前記絶縁ゲート・トランジスタ手段が、前記側壁に隣接して延在する絶縁ゲー ト電極を有し、かつ前記整流ゲートが前記側壁に隣接して、前記絶縁ゲート電極 と前記トレンチの底部との間に延在するようにしたことを特徴とする半導体スイ ッチング・デバイス。 ６．前記活性領域を第２導電形とし、かつ前記絶縁ゲート・トランジスタ手段に より、前記ターン・オン・バイアス信号に応答して前記活性領域内に第１導電形 のチャネル領域を形成するようにしたことを特徴とする請求項５に記載のスイッ チング・デバイス。 ７．前記絶縁ゲート・トランジスタ手段は、前記半導体基板内において、前記活 性領域と前記ドリフト領域との間に第１導電形の中間ドレイン領域をさらに具え 、該中間ドレイン領域が前記ドリフト領域の第１導電形のドーパント濃度よりも 大きい第１導電形のドーパント濃度を有することを特徴とする請求項６に記載の スイッチング・デバイス。 ８．前記絶縁ゲート・トランジスタ手段によりＮチャネル・エンハンスメント・ モードのＭＯＳＦＥＴを構成し、かつ前記整流ゲートにより前記ドリフト領域と 共にショットキー障壁整流接合を形成することを特徴とする請求項６に記載のス イッチング・デバイス。 ９．前記絶縁ゲート・トランジスタ手段によりＮチャネル・エンハンスメント・ モードのＭＯＳＦＥＴを構成し、かつ前記整流ゲート・トランジスタは、前記ド リフト領域内において前記トレンチの側壁に隣接する第２導電形のゲート領域お よび前記ゲート領域にオーミック接触する導電性のゲート電極を具えたことを特 徴とする請求項６に記載のスイッチング・デバイス。 １０．前記ドリフト領域が炭化珪素から成り、かつ前記活性領域が単結晶シリコ ンから成ることを特徴とする請求項６に記載のスイッチング・デバイス。 １１．前記整流ゲートが前記トレンチ底部に隣接して延在し、かつ前記ドリフト 領域と共に前記トレンチ底部に隣接してショットキー障壁整流接合を形成するこ とを特徴とする請求項６に記載のスイッチング・デバイス。 １２．前記整流ゲートが、前記側壁に隣接し、および前記中間ドレイン領域と前 記トレンチの底部との間で延在することを特徴とする請求項７に記載のスイッチ ング・デバイス。 １３．第１および第２の対向する面を有する炭化珪素基板と、 前記基板内において、前記第１面まで延在する第１導電形のソース領域と、 前記基板内において、前記第２面まで延在する第１導電形のドレイン領域と、 前記基板内において、前記ソース領域と前記ドレイン領域との間に延在し、前 記ソース領域および前記ドレイン領域のドーピング濃度以下の第１導電形のドー ピング濃度を有する第１導電形のドリフト領域と、 前記基板内において前記第１面まで延在する第１および第２の隣接トレンチで あって、前記トレンチ間に前記ソース領域を含むメサを規定し、該メサが前記ド リフト領域と前記ソース領域との間に延在する第１および第２側壁を有し、かつ 前記第１トレンチが底部を有するようにした第１および第２トレンチと、 前記底部に設けられて前記ソース領域に電気的に接続した導電層と を具えたことを特徴とする炭化珪素スイッチング・デバイス。 １４．前記導電層が前記ドリフト領域と共にショットキー障壁整流接合を形成す ることを特徴とする請求項１３に記載の炭化珪素スイッチング・デバイス。 １５．前記メサ内に第２導電形の領域も具え、かつ前記導電層が前記第２導電形 の前記領域にオーミック接触することを特徴とする請求項１３に記載の炭化珪素 スイッチング・デバイス。 １６．半導体基板と、 前記基板内において、炭化珪素ＪＦＥＴおよび炭化珪素ＭＥＳＦＥＴから成る 群から選択された炭化珪素電界効果トランジスタであって、第１ドレイン領域、 第１ソース領域および第１ゲートを有する炭化珪素電界効果トランジスタと、 前記基板内において、前記第１ソース領域に電気的に接続された第２ドレイン 領域、第２ソースおよび第２ゲートを有する珪素絶縁ゲート電界効果トランジス タと、 前記第１ドレインに電気的に接続されたドレイン接点と、 前記第１ゲートおよび前記第２ソースに電気的に接続されたソース接点と を具えており、 前記第１ドレインが前記第２ソースに対して第１極性にバイアスされていると きに、前記第２ゲートへターン・オン・バイアス信号を印加することによって前 記ソース接点を前記ドレイン接点に電気的に接続するようにしたことを特徴とす る三端子半導体スイッチング・デバイス。 １７．前記珪素絶縁ゲート電界効果トランジスタによりエンハンスメント・モー ドのＭＯＳＦＥＴを構成することを特徴とする請求項１６に記載の三端子半導体 スイッチング・デバイス。 １８．前記珪素絶縁ゲート電界効果トランジスタにより蓄積モードのＭＯＳＦＥ Ｔを構成することを特徴とする請求項１６に記載の三端子半導体スイッチング・ デバイス。 １９．前記基板内において該基板の表面にまで延在する複数のトレンチをさらに 具え、かつ前記第２ゲートが前記トレンチのそれぞれに隣接して延在することを 特徴とする請求項１７に記載の三端子半導体スイッチング・デバイス。
JP7518113A 1993-12-28 1994-12-19 整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス Ceased JPH09508492A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US174,690 1993-12-28
US08/174,690 US5396085A (en) 1993-12-28 1993-12-28 Silicon carbide switching device with rectifying-gate
PCT/US1994/014621 WO1995018465A1 (en) 1993-12-28 1994-12-19 Three-terminal gate-controlled semiconductor switching device with rectifying-gate

Publications (1)

Publication Number Publication Date
JPH09508492A true JPH09508492A (ja) 1997-08-26

Family

ID=22637136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7518113A Ceased JPH09508492A (ja) 1993-12-28 1994-12-19 整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス

Country Status (7)

Country Link
US (1) US5396085A (ja)
EP (1) EP0737365B1 (ja)
JP (1) JPH09508492A (ja)
AT (1) ATE169773T1 (ja)
AU (1) AU1439495A (ja)
DE (1) DE69412515T2 (ja)
WO (1) WO1995018465A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307313B2 (en) 2004-09-24 2007-12-11 Hitachi, Ltd. Semiconductor device including a vertical field effect transistor, having trenches, and a diode
JP2008501238A (ja) * 2004-05-28 2008-01-17 フリースケール セミコンダクター インコーポレイテッド ショットキーデバイス
US7663181B2 (en) 2004-10-01 2010-02-16 Hitachi, Ltd. Semiconductor device
JP2011139111A (ja) * 2011-04-15 2011-07-14 Sumitomo Electric Ind Ltd 接合型電界効果トランジスタ
JP2011522402A (ja) * 2008-05-12 2011-07-28 ビシェイ−シリコニクス パワー電界効果トランジスタ
WO2012131768A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP5585646B2 (ja) * 2010-03-04 2014-09-10 独立行政法人産業技術総合研究所 ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法

Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344663B1 (en) 1992-06-05 2002-02-05 Cree, Inc. Silicon carbide CMOS devices
DE4423068C1 (de) * 1994-07-01 1995-08-17 Daimler Benz Ag Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung
US5543637A (en) * 1994-11-14 1996-08-06 North Carolina State University Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5661312A (en) * 1995-03-30 1997-08-26 Motorola Silicon carbide MOSFET
US5962893A (en) * 1995-04-20 1999-10-05 Kabushiki Kaisha Toshiba Schottky tunneling device
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP3458531B2 (ja) * 1995-06-02 2003-10-20 株式会社デンソー 交流発電機
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
JP3575110B2 (ja) * 1995-06-06 2004-10-13 株式会社デンソー 車両用交流発電機
US6573534B1 (en) 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5877515A (en) * 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
DE19610135C1 (de) * 1996-03-14 1997-06-19 Siemens Ag Elektronische Einrichtung, insbesondere zum Schalten elektrischer Ströme, für hohe Sperrspannungen und mit geringen Durchlaßverlusten
SE9601179D0 (sv) * 1996-03-27 1996-03-27 Abb Research Ltd A field controlled semiconductor device of SiC and a method for production thereof
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US5753938A (en) * 1996-08-08 1998-05-19 North Carolina State University Static-induction transistors having heterojunction gates and methods of forming same
SE9602993D0 (sv) * 1996-08-16 1996-08-16 Abb Research Ltd A bipolar semiconductor device having semiconductor layers of SiC and a method for producing a semiconductor device of SiC
US6310385B1 (en) 1997-01-16 2001-10-30 International Rectifier Corp. High band gap layer to isolate wells in high voltage power integrated circuits
US6180958B1 (en) * 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US5969378A (en) * 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
US5831289A (en) * 1997-10-06 1998-11-03 Northrop Grumman Corporation Silicon carbide gate turn-off thyristor arrangement
US6281521B1 (en) 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
DE19943785A1 (de) 1998-09-25 2000-03-30 Siemens Ag Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6251716B1 (en) * 1999-01-06 2001-06-26 Lovoltech, Inc. JFET structure and manufacture method for low on-resistance and low voltage application
DE19902520B4 (de) * 1999-01-22 2005-10-06 Siemens Ag Hybrid-Leistungs-MOSFET
DE19905078C1 (de) * 1999-02-08 2000-10-12 Siemens Ag Verfahren und Vorrichtung zur Symmetrierung der Verlustleistung mehrerer parallel geschalteter Kaskodenschaltungen
US6498367B1 (en) 1999-04-01 2002-12-24 Apd Semiconductor, Inc. Discrete integrated circuit rectifier device
US6331455B1 (en) 1999-04-01 2001-12-18 Advanced Power Devices, Inc. Power rectifier device and method of fabricating power rectifier devices
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
WO2000077933A1 (de) * 1999-06-11 2000-12-21 Siemens Aktiengesellschaft Schaltungsanordnung mit einem abschaltbaren leistungs-halbleiterschalter
US6614289B1 (en) 2000-11-07 2003-09-02 Lovoltech Inc. Starter device for normally off FETs
US6355513B1 (en) * 1999-10-29 2002-03-12 Lovoltech, Inc. Asymmetric depletion region for normally off JFET
US6566936B1 (en) * 1999-10-29 2003-05-20 Lovoltech Inc. Two terminal rectifier normally OFF JFET
CA2395608C (en) * 1999-12-24 2010-06-22 Sumitomo Electric Industries, Ltd. Junction field effect transistor and method of manufacturing the same
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US7126169B2 (en) 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
US6653691B2 (en) * 2000-11-16 2003-11-25 Silicon Semiconductor Corporation Radio frequency (RF) power devices having faraday shield layers therein
US6537860B2 (en) 2000-12-18 2003-03-25 Apd Semiconductor, Inc. Method of fabricating power VLSI diode devices
US6503782B2 (en) * 2001-03-02 2003-01-07 Mississippi State University Research And Technology Corporation (Rtc) Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors
JP4830213B2 (ja) 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
AT411945B (de) * 2001-07-16 2004-07-26 Siemens Ag Oesterreich Schalteinrichtung
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6855981B2 (en) * 2001-08-29 2005-02-15 Denso Corporation Silicon carbide power device having protective diode
US6906350B2 (en) 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
US6900506B1 (en) 2002-04-04 2005-05-31 Lovoltech, Inc. Method and structure for a high voltage junction field effect transistor
US7262461B1 (en) 2002-05-20 2007-08-28 Qspeed Semiconductor Inc. JFET and MESFET structures for low voltage, high current and high frequency applications
US6921932B1 (en) 2002-05-20 2005-07-26 Lovoltech, Inc. JFET and MESFET structures for low voltage, high current and high frequency applications
US7268378B1 (en) 2002-05-29 2007-09-11 Qspeed Semiconductor Inc. Structure for reduced gate capacitance in a JFET
US20030227320A1 (en) * 2002-06-05 2003-12-11 Intel Corporation Buffer, buffer operation and method of manufacture
US6777722B1 (en) 2002-07-02 2004-08-17 Lovoltech, Inc. Method and structure for double dose gate in a JFET
JP2004134547A (ja) * 2002-10-10 2004-04-30 Hitachi Ltd 半導体装置
US6696706B1 (en) * 2002-10-22 2004-02-24 Lovoltech, Inc. Structure and method for a junction field effect transistor with reduced gate capacitance
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US7075132B1 (en) 2002-12-30 2006-07-11 Lovoltech, Inc. Programmable junction field effect transistor and method for programming the same
JP4265234B2 (ja) * 2003-02-13 2009-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7038260B1 (en) 2003-03-04 2006-05-02 Lovoltech, Incorporated Dual gate structure for a FET and method for fabricating same
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP4039376B2 (ja) * 2004-03-09 2008-01-30 日産自動車株式会社 半導体装置
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
TWI256536B (en) * 2004-06-25 2006-06-11 Richtek Techohnology Corp Single-chip co-drain junction FET device, step-down converter, step-up converter, inversed converter, switching device, and DC-to-DC converter applying the same
US7820511B2 (en) * 2004-07-08 2010-10-26 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
JP4777630B2 (ja) 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
US7238224B2 (en) * 2004-10-29 2007-07-03 Hewlett-Packard Development Company, L.P. Fluid-gas separator
US20060091606A1 (en) * 2004-10-28 2006-05-04 Gary Paugh Magnetic building game
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
JP4777676B2 (ja) * 2005-03-23 2011-09-21 本田技研工業株式会社 接合型半導体装置および接合型半導体装置の製造方法
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US20060261346A1 (en) * 2005-05-18 2006-11-23 Sei-Hyung Ryu High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same
US7391057B2 (en) * 2005-05-18 2008-06-24 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7615801B2 (en) * 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US20060260956A1 (en) * 2005-05-23 2006-11-23 Bausch & Lomb Incorporated Methods for preventing or reducing interaction between packaging materials and polymeric articles contained therein
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US8203185B2 (en) * 2005-06-21 2012-06-19 Cree, Inc. Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
EP2052414B1 (en) 2006-08-17 2016-03-30 Cree, Inc. High power insulated gate bipolar transistors
US7646043B2 (en) * 2006-09-28 2010-01-12 Cree, Inc. Transistors having buried p-type layers coupled to the gate
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
EP2232559B1 (en) 2007-09-26 2019-05-15 STMicroelectronics N.V. Adjustable field effect rectifier
US8148748B2 (en) 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
US8643055B2 (en) * 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
SE533026C2 (sv) 2008-04-04 2010-06-08 Klas-Haakan Eklund Fälteffekttransistor med isolerad gate seriekopplad med en JFET
US7688117B1 (en) 2008-04-21 2010-03-30 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration N channel JFET based digital logic gate structure
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
EP2384518B1 (en) * 2009-01-06 2019-09-04 STMicroelectronics N.V. Self-bootstrapping field effect diode structures and methods
US8288220B2 (en) 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
JP5539355B2 (ja) * 2009-07-15 2014-07-02 三菱電機株式会社 電力用半導体装置およびその製造方法
DE112009005538B3 (de) * 2009-07-15 2020-02-13 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US20110049580A1 (en) * 2009-08-28 2011-03-03 Sik Lui Hybrid Packaged Gate Controlled Semiconductor Switching Device Using GaN MESFET
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8896131B2 (en) 2011-02-03 2014-11-25 Alpha And Omega Semiconductor Incorporated Cascode scheme for improved device switching behavior
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
EP2754177A1 (en) 2011-09-11 2014-07-16 Cree, Inc. High current density power module comprising transistors with improved layout
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8587033B1 (en) 2012-06-04 2013-11-19 Infineon Technologies Austria Ag Monolithically integrated HEMT and current protection device
US9660038B2 (en) 2012-09-16 2017-05-23 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US9391189B2 (en) 2012-09-16 2016-07-12 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US9166048B2 (en) * 2012-09-16 2015-10-20 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US9455697B2 (en) 2012-09-28 2016-09-27 Infineon Technologies Austria Ag Switch circuit with a first transistor device and a second transistor device connected in series
US9202811B2 (en) * 2012-12-18 2015-12-01 Infineon Technologies Americas Corp. Cascode circuit integration of group III-N and group IV devices
EP2787641B1 (en) * 2013-04-05 2018-08-29 Nexperia B.V. Cascoded semiconductor devices
US9007117B2 (en) * 2013-08-02 2015-04-14 Infineon Technologies Dresden Gmbh Solid-state switching device having a high-voltage switching transistor and a low-voltage driver transistor
US9331068B2 (en) 2013-10-30 2016-05-03 United Silicon Carbide, Inc. Hybrid wide-bandgap semiconductor bipolar switches
US9148139B2 (en) 2014-01-13 2015-09-29 United Silicon Carbide, Inc. Monolithically integrated cascode switches
FR3016751B1 (fr) * 2014-01-21 2017-10-06 Mersen France Sb Sas Dispositif de protection d'un circuit contre des surtensions et organe d'alimentation electrique comprenant un tel dispositif
JP6058170B2 (ja) * 2014-01-28 2017-01-11 三菱電機株式会社 炭化珪素半導体装置
US9787212B2 (en) * 2014-05-05 2017-10-10 Rockwell Automation Technologies, Inc. Motor drive with silicon carbide MOSFET switches
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
US11018253B2 (en) 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
US10903371B2 (en) * 2016-01-07 2021-01-26 Lawrence Livermore National Security, Llc Three dimensional vertically structured MISFET/MESFET
US9871510B1 (en) 2016-08-24 2018-01-16 Power Integrations, Inc. Clamp for a hybrid switch
JP6640691B2 (ja) 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法
IT201700119626A1 (it) * 2017-10-23 2019-04-23 Valentina Daddi Transistor ibrido a gate isolato multi-struttura e multi-materiale
CN114373748A (zh) * 2020-10-15 2022-04-19 上海瀚薪科技有限公司 碳化硅半导体组件以及整合二极管及场效晶体管的组件
CN115207130B (zh) * 2022-09-09 2023-01-13 深圳芯能半导体技术有限公司 一种侧壁栅双沟槽碳化硅mosfet及其制备方法
CN115207128B (zh) * 2022-09-09 2023-01-13 深圳芯能半导体技术有限公司 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587712A (en) * 1981-11-23 1986-05-13 General Electric Company Method for making vertical channel field controlled device employing a recessed gate structure
US4571815A (en) * 1981-11-23 1986-02-25 General Electric Company Method of making vertical channel field controlled device employing a recessed gate structure
JPS61285770A (ja) * 1985-06-12 1986-12-16 Toshiba Corp 拡散型半導体素子
JPS62198160A (ja) * 1986-02-25 1987-09-01 Fuji Electric Co Ltd 絶縁ゲ−ト電界効果トランジスタ
JPS6347983A (ja) * 1986-08-18 1988-02-29 Sharp Corp 炭化珪素電界効果トランジスタ
JPH0673381B2 (ja) * 1986-08-26 1994-09-14 松下電工株式会社 電界効果半導体装置
JP2570742B2 (ja) * 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
US4791462A (en) * 1987-09-10 1988-12-13 Siliconix Incorporated Dense vertical j-MOS transistor
US4835586A (en) * 1987-09-21 1989-05-30 Siliconix Incorporated Dual-gate high density fet
US4827321A (en) * 1987-10-29 1989-05-02 General Electric Company Metal oxide semiconductor gated turn off thyristor including a schottky contact
US4903189A (en) * 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
US4961100A (en) * 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
CA2008176A1 (en) * 1989-01-25 1990-07-25 John W. Palmour Silicon carbide schottky diode and method of making same
US4982260A (en) * 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
US5132238A (en) * 1989-12-28 1992-07-21 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device utilizing an accumulation layer
US5202750A (en) * 1990-04-09 1993-04-13 U.S. Philips Corp. MOS-gated thyristor
CA2064146C (en) * 1991-03-28 1997-08-12 Hisashi Ariyoshi Schottky barrier diode and a method of manufacturing thereof
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5313082A (en) * 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008501238A (ja) * 2004-05-28 2008-01-17 フリースケール セミコンダクター インコーポレイテッド ショットキーデバイス
US7307313B2 (en) 2004-09-24 2007-12-11 Hitachi, Ltd. Semiconductor device including a vertical field effect transistor, having trenches, and a diode
US7663181B2 (en) 2004-10-01 2010-02-16 Hitachi, Ltd. Semiconductor device
DE102005039131B4 (de) * 2004-10-01 2015-01-22 Hitachi , Ltd. Halbleiterbauteil und Siliciumcarbid-Halbleiterbauteil
JP2011522402A (ja) * 2008-05-12 2011-07-28 ビシェイ−シリコニクス パワー電界効果トランジスタ
JP5585646B2 (ja) * 2010-03-04 2014-09-10 独立行政法人産業技術総合研究所 ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法
WO2012131768A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP2011139111A (ja) * 2011-04-15 2011-07-14 Sumitomo Electric Ind Ltd 接合型電界効果トランジスタ

Also Published As

Publication number Publication date
US5396085A (en) 1995-03-07
AU1439495A (en) 1995-07-17
ATE169773T1 (de) 1998-08-15
WO1995018465A1 (en) 1995-07-06
DE69412515T2 (de) 1999-05-06
EP0737365A1 (en) 1996-10-16
EP0737365B1 (en) 1998-08-12
DE69412515D1 (de) 1998-09-17

Similar Documents

Publication Publication Date Title
JPH09508492A (ja) 整流ゲートを有する三端子ゲート制御半導体スイッチング・デバイス
JP3837178B2 (ja) ハイパワーｍｏｓ型電界効果トレンチトランジスタデバイス
US5323040A (en) Silicon carbide field effect device
US6303410B1 (en) Methods of forming power semiconductor devices having T-shaped gate electrodes
US5969378A (en) Latch-up free power UMOS-bipolar transistor
US5742076A (en) Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
US6917054B2 (en) Semiconductor device
US6121633A (en) Latch-up free power MOS-bipolar transistor
US5710455A (en) Lateral MOSFET with modified field plates and damage areas
US6157049A (en) Electronic device, in particular for switching electric currents, for high reverse voltages and with low on-state losses
US7719080B2 (en) Semiconductor device with a conduction enhancement layer
US6091086A (en) Reverse blocking IGBT
US4912541A (en) Monolithically integrated bidirectional lateral semiconductor device with insulated gate control in both directions and method of fabrication
KR20030036239A (ko) 전력 ｍｏｓｆｅｔ, 그 제조방법 및 작동방법
US5879967A (en) Methods forming power semiconductor devices having latch-up inhibiting regions
US5917204A (en) Insulated gate bipolar transistor with reduced electric fields
JPH06196705A (ja) 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
JPH0457110B2 (ja)
JPH09186323A (ja) 電力用絶縁ゲートバイポーラトランジスタ
CN117497601B (zh) 平面型碳化硅晶体管的结构、制造方法及电子设备
CN117476774B (zh) 垂直型碳化硅晶体管的结构、制造方法及电子设备
JPH098304A (ja) 良好な導通特性を備えたｍｏｓ半導体素子
JPH10294461A (ja) 絶縁ゲート形半導体素子
US5912497A (en) Semiconductor switching devices having buried gate electrodes and methods of forming same
JPH11195784A (ja) 絶縁ゲート形半導体素子

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060221

A313 Final decision of rejection without a dissenting response from the applicant

Free format text: JAPANESE INTERMEDIATE CODE: A313

Effective date: 20060710

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060815