KR20030036239A - 전력 ｍｏｓｆｅｔ, 그 제조방법 및 작동방법 - Google Patents

전력 ｍｏｓｆｅｔ, 그 제조방법 및 작동방법 Download PDF

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Abstract

상당히 선형적인 전달 특성을 제공하여 선형 전력 증폭기에 효과적으로 사용될 수 있는 본 발명의 전력 MOSFET 실시예들에서, 비교적 높은 농도로 도핑된 전이 영역(117)이 채널 영역(116)과 드리프트 영역(112) 사이에 바람직하게 제공된다. 공핍되면, 이 전이 영역은 별개의 선형 모드와 전류 포화 모드를 동시에 지지하는 포텐셜 장벽을 제공한다.

Description

전력 ＭＯＳＦＥＴ, 그 제조방법 및 작동방법{Power MOSFET and methods of forming and operating the same}
일반적으로 전력 MOSFET(모스펫)은 전력 스위칭과 전력 증폭이 요구되는 응용을 위해 개발되어 왔다. 전력 스위칭 응용을 위해서 상업적으로 입수할 수 있는 소자는 전형적으로 DMOSFET(디모스펫)과 UMOSFET(유모스펫)이다. 이러한 소자들에서 하나의 주된 목적은, 전력 손실을 줄이기 위해 낮은 고유 온-저항(specific on-resistance)을 얻는 것이다. 전력 MOSFET에서, 게이트 전극은 적절한 게이트 바이어스의 인가에 따라 턴-온(turn-on)과 턴-오프(turn-off) 제어를 제공한다. 예를 들어, N-형 인핸스먼트(enhancement) MOSFET에서의 턴-온은 양의 게이트 바이어스 인가에 응답하여 P-형 베이스 영역에서 전도성 N-형 반전층 채널("채널 영역"이라고도 함)이 형성될 때 일어난다. 반전층 채널은 N-형 소오스와 드레인 영역을 전기적으로 연결하여 소오스와 드레인간의 다수 캐리어 전도를 허용한다.
전력 MOSFET의 게이트 전극은 중간에 개재된 절연막, 전형적으로 실리콘 산화막에 의하여 베이스 영역과 분리되어 있다. 게이트가 베이스 영역과 절연되어있기 때문에, MOSFET을 전도성 상태로 유지하거나 온-상태에서 오프-상태로, 또는 그 반대로 스위치하기 위한 게이트 전류가 거의 필요하지 않다. 게이트가 MOSFET의 베이스 영역과 커패시터를 형성하기 때문에 스위칭 동안에 게이트 전류가 작게 유지된다. 따라서, 스위칭 동안에는 충전 및 방전 전류 ("디스플레이스먼트(displacement) 전류")만이 필요하다. 절연 게이트 전극에 관련된 높은 입력 임피던스(impedance) 때문에, 게이트 전극에 대하여 최소한의 전류가 요구되어지고 게이트 구동 회로가 쉽게 실현될 수 있다. 더구나, MOSFET에서의 전류 전도는 반전층 채널을 지나는 다수 캐리어의 전달에 의해서만 일어나므로, 잉여 소수 캐리어의 저장(storage)과 재결합(recombination)에 관련된 지연은 나타나지 않는다. 따라서, 전력 MOSFET의 스위칭 속도는 바이폴라 트랜지스터의 스위칭 속도보다 10배 이상 빠르게 만들 수 있다. 바이폴라 트랜지스터와는 다르게, 전력 MOSFET은 "2차 항복(second breakdown)"이라고 알려진 유해한 파괴 메커니즘 없이, 비교적 긴 시간동안 높은 전류 밀도와 높은 전압의 인가를 동시에 견딜 수 있게 디자인될 수 있다. 전력 MOSFET은 또한 쉽게 병렬 연결될 수도 있는데, 이것은 온도가 증가함에 따라 전력 MOSFET의 순방향 전압 강하가 증가하기 때문이며, 이로써 병렬 연결된 소자간에 균일한 전류 분포를 증진시킨다.
DMOSFET과 UMOSFET은 B.J.Baliga의 "Power Semiconductor Devices"[PWS Publishing Co.(ISBN-0-534-94098-6)(1995)]라는 교과서에 보다 충실하게 기재되어 있으며, 여기에 참조로써 결합된다. 이 교과서의 7장은 335-425 쪽에서 전력 MOSFET을 기술하고 있다. 또한 축적, 반전, 및 N+ 드레인 영역으로 확장된 트렌치게이트를 구비하는 확장된 트렌치 FET를 포함하는 실리콘 전력 MOSFET의 예들은 T.Syau, P.Venkatraman과 B.J.Baliga의 논문 "Comparison of Ultralow Specific On-Resistance UMOSFET Structures : The ACCUFET, EXTFET, INVFET, and Convention UMOSFETs"[IEEE Transactions on Electron Devices, Vol.41, No.5, May(1994)]에 기술되어 있다. Syau 등에 의해 기술된 것처럼, 최대 25V를 버틸 수 있는 소자에 관하여 100-250μΩ㎝2범위의 고유 온-저항이 실험적으로 검증되었다. 그러나, 이러한 소자들의 성능은 순방향 블록킹 전압이 트렌치 바닥에서의 게이트 산화막을 가로질러 지탱되어야 한다는 사실에 의해 제한된다.
도 1은 앞에 언급한 Syau 등의 논문에서 도 1(d)를 재생한 것으로, 전형적인 UMOSFET 구조를 개시한다. 블록킹 동작 모드에서, 이 UMOSFET은 N-형 드리프트층을 가로질러 순방향 블록킹 전압의 대부분을 지탱한다. 높은 최대 블록킹 전압 능력을 얻으려면 N-형 드리프트층이 비교적 낮은 레벨로 도핑되어야 하지만, 일반적으로 낮은 도핑 레벨은 온-상태 직렬 저항을 증가시킨다. 이렇게 높은 블록킹 전압과 낮은 온-상태 저항이라는 경쟁하는 두 가지 디자인 요구에 근거하여, 전력 소자의 근본적인 피겨 오브 메리트(figure of merit)가 도출되며, 이것은 고유 온-저항(Ron,sp)과 최대 블록킹 전압(BV)을 관련시킨다. 전술한 B.J.Baliga의 교과서 373 쪽에 설명되어 있듯이, N-형 실리콘 드리프트층의 이상적인 고유 온-저항은 다음의 식으로 주어진다.
Ron,sp= 5.93×10-9(BV)2.5(1)
이처럼, 60V 블록킹 능력을 갖는 소자의 경우, 이상적인 고유 온-저항은 170μΩ㎝2이다. 그러나, 채널로부터의 추가적인 저항 기여분이 있으므로, UMOSFET에서 보고되는 고유 온-저항은 보통 훨씬 높다. 예를 들어, 730μΩ㎝2의 고유 온-저항을 갖는 UMOSFET이 H.Chang의 논문 "Numerical and Experimental Comparison of 60V Vertical Double-Diffused MOSFETs and MOSFETs With A Trench-Gate Structure"[Solid-State Electronics, Vol.32, No.3, pp.247-251,(1989)]에 개시되어 있다. 그러나 이 소자에서, 높은 순방향 전압을 블록킹할 때에 트렌치의 바닥 모퉁이 근처에서 전계 선의 높은 농도를 보상할 수 있도록, 드리프트 영역의 이상치보다 낮은 균일한 도핑 농도가 요구된다. 여기에 참조로써 결합되는 미국등록특허 제5,637,989호, 제5,742,076호와 1997년 8월 6일에 출원된 미국특허출원 제08/906,916호도 수직 전류 운반 능력이 있는 대중적인 전력 반도체 소자를 개시한다.
특히, Baliga의 미국등록특허 제5,637,898호는 경사 도핑된(graded-doped : GD) UMOSFET이라고 흔히 부르는 바람직한 실리콘 전계 효과 트랜지스터를 개시하고 있다. '898호 특허의 도 3을 재생한 도 2에 도시된 것과 같이, 집적 전력 반도체 소자 전계 효과 트랜지스터의 단위 셀(100)은 1㎛의 너비 "Wc"를 가질 수 있고, 고농도 도핑된 제1 도전형(예를 들어 N+) 기판 드레인층(114), 선형 경사 도핑 농도를 가지는 제1 도전형의 드리프트층(112), 제2 도전형(다시 말해, P-형)의 비교적 얇은 베이스층(116)과, 고농도 도핑된 제1 도전형(즉, N+)의 소오스층(118)을 구비한다. 드리프트층(112)은 100㎛ 두께와 1×1018㎝-3보다 높은 도핑 농도(예를 들어, 1×1019㎝-3)를 가지는 N-형 드레인층(114) 위에 4㎛ 두께를 가지는 N-형 인-시튜 도프트 단결정 실리콘층을 에피택셜 성장시킴으로써 형성할 수 있다. 드리프트층(112)은 또한 선형 경사 도핑 농도를 가지는데, 최대 농도는 드레인층(114)과의 N+/N 접합에서의 3×1017㎝-3이고, 최소 농도는 N+/N 접합으로부터 3㎛(즉, 깊이 1㎛)에서부터 시작되어 상면까지 균일하게 이어지는 1×1016㎝-3이다. 베이스층(116)은 보론(B)과 같은 P-형 도펀트를 드리프트층(112) 안으로 100kEV의 에너지와 1×1014㎝-2의 도즈 레벨로 주입시켜 형성할 수 있다. 그런 다음 P-형 도펀트는 드리프트층(112) 안으로 0.5㎛ 깊이까지 확산될 수 있다. 비소(As)와 같은 N-형 도펀트 또한 50kEV의 에너지와 1×1015㎝-2의 도즈 레벨로 주입될 수 있다. N-형과 P-형 도펀트들은 동시에 각자 0.5㎛, 1.0㎛ 깊이까지 확산되어 드레인, 드리프트, 베이스 및 소오스층을 포함하는 복합 반도체 기판을 형성할 수 있다.
다음에, 제3 방향(미도시)으로 신장된 한 쌍의 마주보는 측벽(120a)과 바닥(120b)을 가지는 띠-모양 트렌치가 기판 안에 형성된다. 1㎛의 너비 Wc를 가지는 단위 셀(100)에서, 트렌치는 공정 종료시 0.5㎛의 너비 "Wt"를 가지도록 형성되는 것이 바람직하다. 게이트 절연 영역(124)과 전기 전도성 게이트(126)(예를 들어, 폴리실리콘)로 이루어진 절연된 게이트 전극을 트렌치 안에 형성한다. 게이트 절연 영역(124) 중에서 트렌치 바닥(120b)과 드리프트층(112) 가까이로 신장된 부분은 트렌치 바닥에서의 높은 전기장 발생을 억제하고 트렌치 측벽(120a)을 따라 균일한 포텐셜 경사를 제공하도록 약 2000Å의 두께 "T1"을 가질 수 있다. 게이트 절연 영역(124) 중에서 베이스층(116)과 소오스층(118) 반대편으로 신장된 부분은 소자의 문턱전압을 약 2-3V로 유지할 수 있게 약 500Å의 두께 "T2"를 가질 수 있다. 게이트 바이어스 15V에서 단위 셀(100)을 시뮬레이션하면, 최대 블록킹 전압 능력이 60V이고 고유 온-저항(Ron,sp)이 40μΩ㎝2인 종형 실리콘 전계 효과 트랜지스터가 얻어짐을 확인할 수 있다. 이것은 60V 전력 UMOSFET에서의 170μΩ㎝2이라는 이상적인 고유 온-저항보다 4배 작다. 이러한 뛰어난 특성에도 불구하고, 도 2의 트랜지스터는 전체 게이트-드레인간 커패시턴스(CGD)가 너무 큰 경우 비교적 낮은 고주파 피겨 오브 메리트(figure of merit : HFOM)를 겪을 수 있다. MOSFET의 부적절한 에지 터미네이션(edge termination)도 최대 블록킹 전압을 얻지 못하게 할 수 있다. 경사진 드리프트 영역과 트렌치에 기초한 소오스 전극을 가지는 다른 UMOSFET이 Baliga의 미국등록특허 제5,998,833호에도 개시되어 있으며, 여기에 참조로써 결합된다.
전력 MOSFET은 전력 증폭 응용(예를 들어, 오디오나 rf)에도 사용될 수 있다. 이러한 응용에서 전달 특성(예를 들어, Id- Vg)의 선형성은 신호 왜곡을 최소화하기 위해 매우 중요해진다. 이러한 전력 증폭 응용에 사용되며 상업적으로 입수할 수 있는 소자는 일반적으로 LDMOS(엘디모스)와 갈륨 아세나이드 MESFET(메스펫)이다. 그러나 다음에 설명되는 것과 같이, LDMOS 트랜지스터를 포함하는 전력 MOSFET은 신호 왜곡에 이를 수 있는 비선형 특성을 가질 수 있다. 전력 MOSFET에서의 전류 포화에 관한 물리는 S.M.Sze의 교과서 "Physics of Semiconductor Devices"[section 8.2.2, pages 438-451 (1981)]에 설명되어 있다. 이 교과서에 설명되어 있듯이, MOSFET은 전형적으로 두 모드 중 하나로 동작한다. (게이트 전압과 비교하였을 때) 낮은 드레인 전압에서, MOSFET은 Id와 Vg가 거의 선형관계에 있는 선형 모드에서 동작한다. 이 때, 트랜스컨덕턴스(transconductance)(gm)는 Vg에도 무관하다.
gm=(Z/L)uneCoxVd(2)
여기서 Z와 L은 채널의 폭과 길이이며, une는 채널 이동도, Cox는 게이트 산화막의 고유 커패시턴스, Vd는 드레인 전압이다. 그러나, 드레인 전압이 증가되어 게이트 전압(Vg)과 비슷해지면, MOSFET은 채널 핀치-오프의 결과로 포화 모드에서 동작한다. 이것이 발생되면 트랜스컨덕턴스에 대한 표현은 다음과 같아질 수 있다.
gm=(Z/L)uneCox(Vg-Vth)(3)
여기서, Vg는 게이트 전압이고, Vth은 MOSFET의 문턱전압이다. 따라서, 수식(3)으로 설명되듯이, 포화 동작동안에 게이트 바이어스가 증가하면 트랜스컨덕턴스도 증가한다. 이것은 드레인 전류(출력측)와 게이트 전압(입력측)의 관계를 비선형으로 만든다. 드레인 전류가 게이트 전압의 자승에 비례해 증가하기 때문이다. 이러한 비선형성은 전력 증폭기에서의 신호 왜곡에 이르게 할 수 있다. 게다가, 채널을 따른 전압 강하가 게이트 전압 이하로 유지되지만 1×104V/㎝보다 큰 종방향 전기장을 생산하기에 충분할 정도로 커지면, 채널 안의 전자는 캐리어 속도 포화 때문에 감소된 차등(differential) 이동도를 가지고 움직이게 된다.
따라서, 전력 스위칭 및 전력 증폭 응용을 위해 전력 MOSFET을 개발하려는 시도에도 불구하고, 높은 전압을 버티고, 높은 전압을 버틸 때 상당히 선형적인 전달 특성을 포함하는 개선된 전기적 특성을 가지는 전력 MOSFET의 개발 필요성이 지속되고 있다.
본 발명은 반도체 스위칭 소자에 관한 것으로서, 보다 상세하게는 전력 스위칭 및 전력 증폭 응용을 위한 스위칭 소자에 관한 것이다.
도 1은 종래 UMOSFET의 단면도이다.
도 2는 다른 종래 UMOSFET의 단면도와 그 내부의 도핑 프로파일이다.
도 3은 본 발명의 실시예에 따른 GD-UMOSFET의 단면도와 그 내부의 도핑 프로파일이다.
도 4는 본 발명의 실시예에 따라 횡형 MOSFET을 포함하는 종형 소자의 단면도와 그 내부의 도핑 프로파일이다.
도 5a 내지 도 5g는 본 발명의 실시예에 따라 소자를 제조하는 바람직한 실시예를 설명하기 위한 중간 구조물들의 단면도이다.
도 6은 본 발명의 실시예에 따른 횡형 MOSFET의 단면도이다.
도 7a는 전달 곡선 그래프로서, 도 6의 소자가 전이 영역과 P+ 층을 가진 경우(곡선 A), 전이 영역과 매립층이 없는 경우(곡선 B)를 나타낸다.
도 7b는 도 7a의 전달 곡선에 해당하는 게이트 전압 대 트랜스컨덕턴스의 그래프이다.
도 8은 본 발명의 실시예에 따른 횡형 MOSFET 소자의 단면도이다.
도 9는 본 발명의 실시예에 따른 횡형 MOSFET 소자의 단면도이다.
도 10은 본 발명의 실시예에 따른 종형 MOSFET 소자의 단면도이다.
도 11은 본 발명의 실시예에 따라 횡형 MOSFET을 포함하는 종형 소자의 단면도이다.
본 발명의 MOSFET 실시예들은 상당히 선형적인 전달 특성(예를 들어, Id- Vg)을 제공하여 예컨대 선형 전력 증폭기에 효과적으로 사용될 수 있다. 선형 전력 증폭기의 전형적인 응용은 rf와 오디오 응용을 포함한다. 이러한 바람직한 선형 전달 특성은, 소자 안의 다른 영역은 전류 포화 모드로 동작하는 동안, 자기는 선형 모드로 동작하는 반전층 채널을 가지도록 MOSFET을 제조함으로써 달성된다. 특히, 상기 MOSFET 소자는 반전층 채널이 (채널 핀치-오프나 채널에서의 속도 포화없이) 선형 모드에서 동작하는 동안 상기 MOSFET의 드리프트 영역이 속도 포화 모드에서 동작하도록 구성된다. 제1 도전형 전이 영역 또한 상기 채널과 드리프트 영역 사이에 제공됨이 바람직하다. 이 전이 영역은 바람직하게 상기 드리프트 영역의 적어도 일부에 비해 비교적 높게 도핑된다. 상기 전이 영역의 도핑 농도는 낮은 드레인 전압에서 상기 채널을 통한 순방향 온-상태 전도(forward on-state conduction)를 가능케 하고 드레인 전압이 증가하여 상기 MOSFET의 게이트 전극에 인가되는 전압 크기를 초과함에 따라 상기 채널을 선형 동작 모드로 유지하기에 충분한 레벨로 정해짐이 바람직하다. 이러한 선형 동작 모드는 종종 트라이오드(triod) 동작 모드라고 일컬어진다. 게이트 전압의 상당한 범위에 걸쳐 선형 모드에서 동작할 때 트랜스컨덕턴스값(δid/δvgs)은 큰 동적 범위(dynamic range)에 걸쳐 얻을 수 있다.
상기 MOSFET은 채널(전이 영역에 인접한 끝부분)에서의 전압이 게이트 전압과 같아지기 전에 상기 전이 영역이 완전히 공핍(fully depleted)되도록 디자인하는 것이 바람직하다. 여기에 사용되었듯이, 전이 영역이 "완전히 공핍"된다는 것은 적어도 전이 영역을 가로지르게 신장된 순방향 전류 경로의 JFET 방식 핀치-오프를 제공할 수 있을 정도로 전이 영역이 충분히 공핍되어 한다는 것으로 해석되어야 한다. 충분한 공핍을 얻으려면, 비교적 높게 도핑된 제2 도전형(예를 들면 P+)의 영역이 상기 전이 영역 가까이에 제공되고 상기 MOSFET의 소오스 영역과 전기적으로 연결된다. 따라서, 상기 채널에서의 전압이 증가함에 따라 상기 전이 영역은 점점 더 공핍되어 그 안에서 JFET 방식 핀치-오프가 일어난다. 전이 영역 안에서의 이 JFET 방식 핀치-오프는 상기 채널의 드레인측 전압(Vcd)이 게이트 전압과 같아지기 전에 (예를 들어 Vcd≤Vgs) 발생하도록 디자인될 수 있다. 예를 들어, 상기 MOSFET은 0.1≤Vcd≤0.5V와 Vgs= 4.0V일 때 상기 전이 영역이 완전히 공핍되도록 디자인될 수 있다.
본 발명의 제1 실시예에 따르면, 반전층 채널을 내부에 가진 절연 게이트 전계 효과 트랜지스터를 포함하는 집적 전력 소자가 제시된다. 상기 트랜지스터의 드레인 영역이 동작의 속도 포화 모드에서 동작하는 것과 동시에, 상기 반전층 채널은 순방향 온-상태 전도동안 선형 동작 모드에서 동작한다. 바람직하게, 상기 트랜지스터는 제1 도전형의 소오스 영역과 드레인 콘택 영역을 가진 반도체 기판을 포함한다. 제2 도전형의 베이스 영역도 제공되며 이 베이스 영역은 상기 반도체 기판의 표면 가까이에 신장되어 있다. 상기 베이스 영역의 표면으로 신장되어 상기 베이스 영역과 정류(rectifying) 접합을 형성하는 제1 도전형의 전이 영역이 형성된다. 그리고, 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 반전층 채널이 형성되도록 하는 절연 게이트 전극이 상기 소오스, 베이스 및 전이 영역 반대편 면으로 신장되어 있다. 상기 전이 영역과 상기 드레인 콘택 영역 사이에서 신장하는 제1 도전형 드리프트 영역이 제공된다. 이 드리프트 영역은 상기 전이 영역과 제1 비정류(non-rectifying) 접합을 형성하며, 상기 제1 비정류 접합의 상기 드레인 영역측에서의 제1 도전형 도핑 농도가 상기 제1 비정류 접합의 상기 전이 영역측에서의 제1 도전형 도핑 농도보다 작다.
이러한 트랜지스터들은 바람직하게 상기 전이 영역 가까이, 상기 반전층 채널이 상기 선형 모드로 동작하는 동안 상기 전이 영역을 완전히 공핍시키는 수단을 더 포함한다. 상기 전이 영역을 완전히 공핍시키는 수단은 상기 전이 영역 가까이 배치된 제2 도전형의 매립 영역을 포함할 수 있다. 이 매립 영역은 상기 베이스 영역과 비정류 접합을 형성하며, 상기 베이스 영역에 의해 소오스 콘택에 전기적으로 연결된다. 상기 전이 영역을 완전히 공핍시키는 수단은 상기 베이스 영역과 접촉하는 제2 도전형의 영역을 포함할 수도 있다. 상기 반도체 기판 안에 신장되어 상기 전이 영역과 계면을 정의하는 측벽을 가진 트렌치도 형성될 수 있다. 그리고, 절연 소오스 전극이 상기 트렌치 안에 형성되고 상기 소오스 콘택에 의해 상기 소오스 영역과 전기적으로 연결된다.
본 발명의 제2 실시예에 따르면, 제1 도전형의 소오스 영역과 드레인 콘택 영역을 가진 반도체 기판과 상기 기판 안의 트렌치를 포함하는 UMOSFET이 제공될 수 있다. 상기 트렌치 안에 절연 게이트 전극도 형성될 수 있다. 상기 트렌치는 또한 상기 절연 게이트 전극과 상기 트렌치 바닥 사이에서 신장하는 매립 소오스 전극을 포함하는 것이 바람직하다. 상기 매립 소오스 전극과 소오스 영역은 전기적으로 서로 연결된다. 제2 도전형 베이스 영역이 상기 반도체 기판 내부에 제공된다. 이 베이스 영역은 상기 트렌치의 측벽까지 신장되어서, 상기 절연 게이트전극에 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 반전층 채널 형성을 유도하도록 되어 있다. 제1 도전형 드리프트 영역이 형성되어 상기 매립된 소오스 전극의 반대편에서 상기 트렌치의 측벽까지 신장되어 있다. 작동하는 동안, 이 드리프트 영역은 속도 포화 모드에서 동작한다. 상기 채널과 드리프트 영역에서 각기 선형과 속도 포화 동작 모드를 가능케 함으로써 성능을 향상시키고 소자분리를 제공하기 위하여, 상기 드리프트 영역과 베이스 영역 사이에 신장된 전이 영역이 제공된다. 이 전이 영역은 상기 드리프트 영역 및 베이스 영역과 각기 비정류 접합과 정류 접합을 형성한다. 이 전이 영역은 또한 상기 비정류 접합 가까이 신장된 상기 드리프트 영역 부분에서의 제1 도전형 도핑 농도에 비하여 높은 제1 도전형 도핑 농도를 가진다. 상기 MOSFET은 상기 드리프트 영역을 도핑하여 그것이 상기 비정류 접합으로부터 상기 드레인 영역까지의 방향으로 증가하는 경사진 도핑 프로파일을 가지게 함으로써 GD-MOSFET을 구성할 수 있다. 상기 베이스 영역의 도핑 프로파일과 형상은 조절되어서 상기 채널에서의 전압이 게이트 전압에 가까워짐에 따라 상기 전이 영역이 완전히 공핍되게 할 수 있다.
본 발명의 제3 실시예에 따르면, 반도체 기판과 상기 기판 안의 트렌치를 포함하는 종형 MOSFET이 제공될 수 있다. 상기 트렌치 안에 소오스 전극도 제공된다. 상기 소오스 전극은 전기적 절연막으로 상기 트렌치의 측벽 및 바닥과 격리되어 있다. 절연 게이트 전극이 상기 반도체 기판의 일 면에 제공되고 제2 도전형의 베이스 영역이 상기 반도체 기판 안에 제공된다. 상기 베이스 영역은 상기 절연 게이트 전극 반대편으로 신장한다. 바람직한 종형 MOSFET은 또한 상기 베이스 영역으로 신장하여 그것과 P-N 정류 접합을 형성하는 제1 도전형 소오스 영역도 포함한다. 소자 특성을 개선하기 위하여, 상기 소오스 영역은 상기 절연 소오스 전극에 전기적으로 연결된다. 제1 도전형 전이 영역도 상기 MOSFET의 채널과 드리프트 영역간의 격리를 위해 활용된다. 이 전이 영역은 상기 트렌치의 측벽에서 상기 베이스 영역으로 신장되어 그것과 P-N 접합을 형성해서, 상기 절연 게이트 전극에 충분한 크기의 게이트 바이어스를 인가하면 상기 소오스 영역에서부터 상기 전이 영역까지 신장된 반전층 채널 형성을 유도하도록 한다. 상기 반도체 기판 안에 드리프트 영역도 제공되며, 이 드리프트 영역은 상기 트렌치의 측벽 가까이 신장되어 있다. 이 드리프트 영역은 상기 드리프트 영역에서의 제1 도전형 도핑 농도가 상기 전이 영역에서의 제1 도전형 도핑 농도보다 작은 위치에서 상기 전이 영역과 비정류 접합을 형성한다. 특히, 상기 비정류 접합 위치에서 상기 전이 영역에서의 최대 제1 도전형 도핑 농도는 상기 드리프트 영역에서의 최소 제1 도전형 도핑 농도의 약 10배보다 크다.
본 발명의 제4 실시예에 따르면, 면까지 신장된 제1 도전형의 에피택셜 영역을 내부에 가진 반도체 기판과 상기 에피택셜 영역 안에 형성된 제2 도전형의 베이스 영역을 가진 횡형 MOSFET이 제공될 수 있다. 제1 도전형 소오스 영역도 상기 베이스 영역 안에 신장되어 그것과 P-N 접합을 형성한다. 반대로, 드레인 콘택 영역이 상기 에피택셜 영역 안에 제공되나, 상기 베이스 영역과는 이격되어 있다. 절연 게이트 전극도 상기 기판 면 위에 제공된다. 이 게이트 전극은 상기 베이스 영역 반대편으로 신장되어 있다. 상기 반도체 기판 안에 신장되어 있으며 상기 베이스 영역과 P-N 접합을 형성하는 전이 영역도 제공됨이 바람직하다. 상기 전이 영역의 위치는 상기 절연 게이트 전극에 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 상기 소오스 영역에서부터 상기 전이 영역까지 신장된 반전층 채널 형성을 유도하게 하는 것이다. 온-상태 전도동안에 속도 포화 모드에서 동작하는 제1 도전형 드리프트 영역도 제공된다. 이 드리프트 영역은 상기 전이 영역과 드레인 콘택 영역 사이에서 신장하여 각각과 제1 및 제2 비정류 접합을 형성한다. 상기 드리프트 영역에서의 최소 제1 도전형 도핑 농도가 상기 전이 영역에서의 최대 제1 도전형 도핑 농도보다 작은 것이 바람직하다. 제2 도전형의 매립층도 제공된다. 이 매립층은 상기 전이 영역의 적어도 일 부분 반대편에 정반대로 신장되어 있으며 상기 베이스 영역과 비정류 접합을 형성하고, 상기 베이스 영역에 비해 높은 제2 도전형 도핑 농도를 가진다.
본 발명의 또 다른 실시예는, 제1 도전형의 드리프트 영역을 가진 반도체 기판과, 상기 드리프트 영역과 기판의 면 사이에 신장된 제1 도전형 전이 영역을 형성함으로써, 횡형 MOSFET을 가진 종형 전력 소자를 제조하는 방법을 포함한다. 상기 전이 영역은 상기 드리프트 영역의 최소 도핑 농도보다 약 10배 큰 최대 도핑 농도를 가지는 것이 바람직하다. 상기 전이 영역을 지나 상기 드리프트 영역으로 신장된 제2 도전형 베이스 영역이 형성된다. 상기 기판 안에 트렌치도 제공됨이 바람직하다. 특히, 상기 트렌치는 상기 전이 영역을 지나 상기 드리프트 영역 안으로 신장하며 상기 베이스 영역으로부터 상기 전이 영역 부분만큼 이격된 측벽을 가지도록 형성된다. 상기 트렌치 안에 절연 전극이 형성되고 상기 기판 면에 게이트 전극이 형성된다. 횡형 MOSFET을 정의하기 위해, 상기 베이스 영역 안에 소오스 영역을 한정하고 상기 베이스 영역에서부터 상기 전이 영역으로 신장된 채널 영역 신장부를 정의하게끔 상기 기판에 대한 선택적 제1 도전형 도펀트 이온주입이 실시된다. 상기 채널 영역 신장부를 형성하면 상기 게이트 전극을 상기 전이 영역 위에까지 횡적으로 신장시킬 필요가 없다. 상기 소오스 영역을 상기 트렌치 안의 상기 절연 전극에 전기적으로 연결하는 소오스 콘택이 형성된다.
이러한 상기 실시예들은 상당히 선형적인 전달 특성(예를 들어, Id- Vg)을 제공하여 선형 전력 증폭기와 전력 스위칭 응용에 효과적으로 사용될 수 있다. 바람직하게 채널 핀치-오프 전에 완전히 공핍되는 전이 영역을 사용함으로써, 상기 채널은 선형 모드로 동작하고, 큰 전압을 지탱하는 상기 드리프트 영역은 속도 포화 모드에서 동작할 수 있다.
이하에서는 본 발명의 바람직한 실시예들을 나타낸 첨부 도면들을 참조하여 본 발명을 보다 충분하게 설명한다. 그러나, 본 발명은 여러 가지 다른 형태로 구현될 수 있으며, 본 발명의 범위가 아래에서 나타낸 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 그 보다, 본 발명의 실시예는 이 공개를 철저하고 완전하게 하고, 당업계에서 숙련된 자에게 본 발명을 충분히 전달하기 위해 제공되어지는 것이다. 동일한 참조번호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 층과 영역은 개략적으로 그려진 것이다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 어떤 층이 반도체 기판 또는 다른 층의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 반도체 기판 또는 다른 층에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다. 나아가, "제1 도전형"과 "제2 도전형"이라는 용어는 N 또는 P-형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에서 동일한 참조부호는 동일한 요소를 의미한다.
이제 도 3을 참조하여, 본 발명의 제1 실시예에 따른 UMOSFET이 설명될 것이다. 특히, 집적 UMOSFET의 단위 셀(200)은 소정의 너비 "Wc"(예를 들어 1㎛)를 가지고, 고농도 도핑된 제1 도전형(예를 들어 N+) 드레인 콘택층(114), 선형으로 경사진 도핑 농도를 가지는 제1 도전형의 드리프트층(112)과, 약 1×1017㎝-3으로 비교적 높은 N-형 농도를 가질 수 있는 제1 도전형의 전이 영역(117)을 구비한다. 도시된 바와 같이, 전이 영역(117)은 드리프트층(112)과 비정류 접합을 형성하고, 전이 영역(117)에서의 N-형 도핑 농도가, 전이 영역(117)과의 비정류 접합으로 신장된 N-형 드리프트층(112)의 부분에서의 N-형 도핑 농도에 비하여 높다.
비교적 얇은 제2 도전형(예를 들어 P-형) 베이스 영역(116)이 전이 영역(117) 위에 제공되어 그것과 P-N 정류 접합을 형성한다. 이 베이스 영역(116)은 약 0.2㎛ 두께를 가질 수 있다. 도시된 바와 같이, 고농도 도핑된 제1 도전형(다시 말해, N+) 소오스층(118)도 베이스 영역(116) 위에 형성된다. 소오스 전극(128b)과 드레인 전극(130)도 제1 면과 제2 면에 제공될 수 있으며, 소오스층(118) 및 드레인 콘택층(114)과 각자 오믹 접촉을 이룬다. 바람직하게 소오스 전극(128b)은 또한 전이 영역(117)을 지나 신장된 P+ 베이스 영역 신장부(119)와 오믹 접촉을 형성한다. 베이스 영역(116) 안에 형성되는 반전층 채널이 (채널 핀치-오프나 속도 포화없이) 선형 모드로 동작하고, 이와 동시에 드리프트 영역이 속도 포화 영역에서 동작할 수 있게 하는 것으로 성능을 향상시키기 위하여, 베이스층(116)과 드리프트층(112) 사이에 비교적 고농도 도핑된 전이 영역(117)이 제공된다.
전이 영역(117)에서의 도핑 농도는 낮은 드레인 전압에서 채널을 통한 순방향 온-상태 전도를 가능케 하고 드레인 전압이 증가하여 게이트 전극(127)에 인가되는 전압 크기를 초과함에 따라 채널을 선형 동작 모드로 유지하기에 충분한 레벨로 정해짐이 바람직하다. 선형 동작 모드는 종종 트라이오드(triod) 동작 모드라고 일컬어진다. UMOSFET은 Vgs가 게이트-소오스간 전압을 나타날 때 채널(예를 들어, 전이 영역(117)에 인접한 끝부분)의 드레인측 전압 Vcd가 0≤Vcd≤Vgs일 때 전이 영역(117)이 완전히 공핍되도록 디자인될 수 있다. 예를 들어, 0.2≤Vcd≤0.5V이고 Vgs=4.0V일 때 전이 영역(117)이 완전히 공핍되도록 UMOSFET이 디자인될 수 있다. 충분한 공핍을 얻으려면, P+ 베이스 영역 신장부(119)가 전이 영역(117) 가까이에(예를 들면 복수개의 나란한 트렌치들을 갖는 멀티-셀 소자에서 각각의 메사 중심에) 제공된다. 따라서, 채널에서의 전압이 증가함에 따라 전이 영역(117)은 점점 더 공핍되어 전이 영역(117) 안에서 전형적인 JFET 동작과 같은 방식으로 핀치-오프가 일어난다.
드리프트층(112)과 전이 영역(117)은 100㎛ 두께와 약 1×1018㎝-3보다 높은 제1 도전형 도핑 농도(예를 들어, 1×1019㎝-3)를 가지는 N-형 드레인 콘택층(114)(예를 들어 N+ 기판) 위에 약 4㎛ 두께를 가지는 N-형 인-시튜 도프트 단결정 실리콘층을 에피택셜 성장시킴으로써 형성할 수 있다. 도시된 것과 같이, 드리프트층(112)은 선형으로 경사진 도핑 농도를 가질 수 있는데, 최대 농도는 드레인 콘택층(114)과의 N+/N 비정류 접합에서 약 5×1016㎝-3보다 크고(예를 들어, 3×1017㎝-3), 최소 농도는 전이 영역(117)과의 접합에서 약 1×1016㎝-3이다. 베이스층(116)은 보론과 같은 P-형 도펀트를 드리프트층(112) 안으로 예컨대 100kEV의 에너지와 1×1014㎝-2의 도즈 레벨로 주입시켜 형성할 수 있다. 그런 다음 P-형 도펀트는 드리프트층(112) 안으로 0.8㎛ 깊이까지 확산될 수 있다. 비소와 같은 N-형 도펀트 또한 50kEV의 에너지와 1×1015㎝-2의 도즈 레벨로 주입될 수 있다. N-형과 P-형 도펀트들은 동시에 각자 0.5㎛, 1.0㎛ 깊이까지 확산된다. 베이스층(116)에서의 제2 도전형(예를 들어 P-형) 도핑 농도는 소오스층(118)과의 P-N 접합(예를 들어, 제1 P-N 접합)에서 약 5×1016㎝-3보다 큰 것이 바람직하다. P+ 베이스 영역 신장부(119)를 정의하기 위해 비교적 높은 도즈와 높은 에너지 레벨로 선택적 이온주입 단계가 수행될 수 있다.
제3 방향(미도시)으로 신장된 한 쌍의 마주보는 측벽(120a)과 바닥(120b)을가지는 띠-모양 트렌치가 기판 안에 형성된다. 1㎛의 너비 Wc를 가지는 단위 셀(100)에서, 트렌치는 공정 종료시 0.5㎛의 너비 "Wt"를 가지도록 형성되는 것이 바람직하다. 게이트 전극/소오스 전극 절연 영역(125), 게이트 전극(127)(예를 들어, 폴리실리콘)과, 트렌치에 기초한 소오스 전극(128a)(예를 들어, 폴리실리콘)이 트렌치 안에 형성된다. 게이트 전극(127)이 비교적 작게 만들어지고 트렌치 전부를 차지하지 않으므로, (다른 변수들과 치수들이 동일하다고 가정할 때) 스위칭 동안 단위 셀(200)을 구동하는 데에 필요한 게이트 전하량은 도 2의 단위 셀(100)을 구동하는 데에 필요한 게이트 전하량보다 훨씬 작다.
트렌치에 기초한 소오스 전극(128a)은 제3 방향(미도시)으로 소오스 전극(128b)에 전기적으로 연결되어 있다. 게이트 전극/소오스 전극 절연 영역(125) 중에서 트렌치 바닥(120b)과 드리프트층(112) 가까이로 신장된 부분은 트렌치 바닥 모퉁이에서의 높은 전기장 밀집 발생을 억제하고 트렌치 측벽(120a)을 따라 균일한 포텐셜 경사를 제공하도록, 예를 들어 약 1500Å에서 5000Å 사이의 두께 "T1"을 가질 수 있다. 그러나, 게이트 전극/소오스 전극 절연 영역(125) 중에서 베이스층(116)과 소오스층(118) 반대편으로 신장된 부분은 소자의 문턱전압을 약 2-3V로 유지할 수 있게, 약 750Å보다 작은, 더 바람직하게는 약 250Å인 두께 "T2"를 가질 수 있다.
도 3의 소자에 대하여, 하프-셀 피치가 1㎛이고 하프-메사 너비가 0.5㎛인단위 셀인 경우에 대해 시뮬레이션을 수행하였다. 두께 T2는 250Å으로 설정하였고 베이스층(116)의 두께는 0.2㎛, 피크 도핑 농도는 2×1017㎝-3으로 설정하였다. 게이트 전극(127)은 0.6㎛ 깊이까지 신장되어 있고 트렌치 깊이는 4.7㎛인 것으로 설정하였다. 두께 T1은 3000Å으로 설정하였다. 전이 영역(117)과 드리프트층(112)에서의 도핑 농도는 도 3에 도시한 프로파일을 따르도록 하였다. 이러한 특성들에 근거하여, 균일한 간격(spacing)을 가지는 Id- Vd곡선(게이트 바이어스가 2-4V일 때)으로부터 뛰어난 전류 포화 특성을 관찰하였다. 2-4V 범위에서 게이트 바이어스에 대하여 상당히 선형적인 Id- Vg전달 특성도 관찰하였다.
이제 도 4를 참조하여, 본 발명의 제2 실시예에 따라서 횡형 MOSFET 영역을 내부에 가지고 있는 바람직한 종형 소자(300)에 대하여 기술할 것이다. 도시된 바와 같이, 바람직한 소자(300)는 반도체 기판의 일면에 형성된 횡형 MOSFET을 포함한다. 횡형 MOSFET의 소오스, 채널 및 드레인 영역은 N+ 소오스 영역, P-형 베이스 영역 및 N-형 전이 영역에 의하여 형성된다. N-형 전이 영역 및 P-형 베이스 영역은 경사진 도핑 프로파일을 가지고 있는 N-형 드리프트 영역에 제공된다. 소오스, 베이스 및 드리프트 영역의 수직 도핑 프로파일은 도 4의 우측에 도시되어 있다. 도시된 바와 같이, 트렌치가 또한 기판에 제공된다. 이 트렌치는 전기적인 절연막(예컨대, 산화막)이 내벽에 구비되고, 소오스 전극으로 채워지는 것이 바람직하다. 드리프트 영역의 상부 영역과 비교하여 상대적으로 고농도인 1×1017㎝-3으로 도핑된 전이 영역은 트렌치의 측벽으로부터 P-형 베이스 영역까지 신장되어 있다. 전이 영역은 드리프트 영역과 비정류 접합을 형성하며, 베이스 영역과는 P-N 정류 접합을 형성한다. 당업자에게 알려진 바와 같이, 횡형 MOSFET의 게이트 전극에 양의 게이트 바이어스를 충분하게 인가하는 경우에는 베이스 영역의 일부에 게이트 전극의 바로 밑에 신장된 반전층 채널 형성이 유도된다. 이 반전층 채널은, 드레인 콘택이 소오스 콘택에 대하여 양의 전위를 가지도록 바이어스된 경우에, 순방향 온-상태 동작을 하는 동안에 소오스 영역과 전이 영역을 전기적으로 연결시켜 준다. 게이트 전극도 또한 (전이 영역과 베이스 영역 사이의 P-N 접합에 빌트-인(built-in) 공핍 영역에 의한 효과를 반전시킴으로써) 채널과 전이 영역이 전기적으로 충분하게 연결되게끔 트렌치의 측벽과 비교적 가깝게 위치하도록 패터닝될 수 있다.
이 실시예의 바람직한 일 측면에 의하면, 드리프트 영역의 제1 도전형 도핑 농도가 전이 영역의 제1 도전형 도핑 농도보다 낮은 위치에서 드리프트 영역이 전이 영역과 비정류 접합을 형성한다. 특히, 비정류 접합에서 전이 영역에서의 최대 제1 도전형 도핑 농도는 드리프트 영역에서의 제1 도전형 도핑 농도보다 약 10배 보다 큰 것이 바람직하다. 도시된 바와 같이, 이 비정류 접합은 트렌치의 측벽으로부터 P-형 베이스 영역까지 신장되어 있다. 채널(전이 영역 쪽)에서의 전압이 게이트 전압과 같아지기 전에, 보다 바람직하게는 채널에서의 전압이 게이트 전압의 작은 일부분인 경우에 전이 영역이 완전히 공핍되도록 소자(300)가 디자인된다. 완전하게 공핍되도록 하기 위해서는, P-형 베이스 영역을 충분하게 고농도로 도핑시켜서(그리고 충분한 깊이를 가지도록 한다), P-N 접합이 역방향으로 바이어스된 경우에, 전이 영역과 P-형 베이스 영역 사이의 P-N 접합에 형성된 공핍 영역이 주로 전이 영역이 형성된 쪽에 신장되어 있도록 한다. 따라서, 채널에서의 전압이 증가함에 따라서, 전이 영역이 핀치-오프될 때까지 전이 영역은 점점 공핍되게 된다.
채널 길이가 0.2㎛이고 수직 도핑 프로파일이 도 4에 도시된 것과 같은 횡형 MOSFET 소자에 대한 시뮬레이션도 실시되었다. 전이 영역에서의 N-형 도핑 농도도 또한 1×1017㎝-3으로 설정되었으며, 드리프트 영역에서의 도핑 농도는 전이 영역과의 비정류 접합에서 1×1016㎝-3으로 설정되었다. 이들 특성에 기초하여, Id- Vd곡선(게이트 바이어스는 2-3V) 사이에 균일한 간격을 가진 우수한 전류 포화 특성이 관찰되었다. 게이트 바이어스가 2-3V인 경우에 아주 우수한 선형 Id- Vg전달 특성이 관찰되었다.
이제 도 5a 내지 도 5g를 참조하여, 횡형 MOSFET을 포함하고 있는 바람직한 종형 소자를 제조하는 바람직한 방법에 대하여 기술한다. 특히, 도 5a에는 고농도로 도핑된 반도체 기판층(400)(예컨대, 드레인 콘택층) 상에 인-시튜 도프트 에피택셜층(402)을 성장시키는 단계가 도시되어 있다. 도 5a의 우측에 도시된 바와 같이, 에피택셜층(402)은 경사진 도핑 프로파일을 가지고 있는 드리프트 영역(405) 및 드리프트 영역(405) 상에 형성된 N-형 전이 영역(403)을 포함한다. 도시된 바와 같이, N-형 전이 영역(403)은 에피택셜층(402)의 상부 표면까지 신장되어 있으며, 약 1×1017㎝-3의 농도로 도핑될 수 있다. 드리프트 영역(405)에서의 최소 도핑 농도는 또한 약 1×1016㎝-3으로 설정될 수 있다. 계속해서 도 5b를 참조하면, P-형 베이스 영역 도펀트를 에피택셜층(402)에 선택적으로 주입시키는 단계에서 제1 마스크(미도시)가 사용될 수 있다. 계속해서 주입된 P-형 베이스 영역의 도펀트를 부분적으로 밀어 넣고(drive in) 베이스 영역(404)을 한정하도록 어닐링 단계가 수행될 수 있다. 도시된 바와 같이, P-형 베이스 영역(404)은 전이 영역(403)에 비하여 상당히 높게 도핑될 수 있으며, 전이 영역(403)에 비하여 에피택셜층(402) 안으로 더 깊게 신장되어 있을 수 있다. 베이스 영역(404)은 또한 에피택셜층(402)의 표면으로부터 떨어진 곳에서 상대적으로 높은 피크 도핑 농도를 가질 수 있다. 특히, 베이스 영역(404)의 표면에서의 도핑 농도는 바람직한 문턱전압을 설정하기 위하여 상기 피크보다 낮을 수 있으며 상기 피크 농도는 온-상태 동작을 하는 동안에 전이 영역(403)에 충분한 공핍을 제공할 수 있도록 설정될 수 있다.
도 5c에 도시된 바와 같이, 그 다음으로 종래의 포토리소그라피적으로 한정된 에칭 단계를 사용하여 에피택셜층(402)에 트렌치를 형성한다. 트렌치의 측벽 및 바닥에 전기적인 절연막(406)을 형성한다. 전이 영역(403)에서의 상대적으로 높은 농도에도 불구하고, 전이 영역(403)과 베이스 영역(404) 사이의 P-N 접합을 가로질러 충분한 역방향 바이어스가 가해진 경우에 전이 영역(403)이 완전히 공핍될 수 있도록, 트렌치의 측벽 및 베이스 영역(404) 사이의 간격이 설정된다. 예를들어, 에피택셜층(402)의 표면 및 트렌치에 절연 산화막을 한정할 수 있도록 정합적으로(conformal) 산화막을 증착하는 단계가 실시될 수 있다. 계속해서, 트렌치는 예를 들어, 도핑된 폴리실리콘 영역(408)으로 다시 매립된다. 도핑된 폴리실리콘 영역(408) 및 전기적인 절연막(406)을 평탄화하기 위하여 통상적인 평탄화 공정이 실시되며, 그 결과 에피택셜층(402)의 표면이 노출된다. 계속해서, 도 5d를 참조하면, 표면 및 폴리실리콘 영역(408) 상에 게이트 산화막(410)을 성장시키거나 또는 증착시키는 통상적인 공정이 수행된다. 그 다음, 도핑된 폴리실리콘막이 게이트 산화막(410) 상에 증착된다. 다음으로, 통상적인 기술을 사용하여 이 막은 패터닝되어 베이스 영역(404)의 반대쪽으로 신장되어 있는 게이트 전극(412)을 정의한다.
계속해서 도 5e를 참조하면, 게이트 전극(412) 및 패터닝된 다른 포토레지스트막(미도시)을 이온 주입 마스크로 사용하여 에피택셜층(402)에 고농도로 N-형 도펀트를 주입함으로써 소오스 영역(414) 및 채널 영역 신장부(416)를 형성한다. 순방향 온-상태 동작을 하는 동안에 베이스 영역(404)의 반전층 채널과의 전기적인 연결을 개선하고, 게이트 전극을 N-형 전이 영역(404) 위로 횡방향으로 신장되어 있도록 하는 것과 관련된 부가적인 게이트 커패시턴스를 제거할 수 있도록, 채널 영역 신장부(416)가 형성되는 것이 바람직하다. 그 다음, 주입된 N-형 도펀트를 밀어 넣고, 베이스 영역(404)에 P-형 도펀트를 더 밀어 넣기 위하여 어닐링 공정이 수행된다. 도 5f에 도시된 바와 같이, 상대적으로 두께가 두꺼운 패시베이션 산화막(418)으로 된 블랭킷막이 증착된 다음, 콘택 윈도우(contact window)를 한정하도록 패터닝된다. 그 다음, 도 5g에 도시된 바와 같이, 금속층이 증착되고 계속해서 소오스 전극(420)을 한정하도록 패터닝된다. 마찬가지로, 드레인 전극(422)으로 사용될 금속층이 기판의 뒷면에 증착된다.
계속해서 도 6을 참조하여, N-형 에피택셜층에 형성된 P-형 베이스 영역을 포함하는 바람직한 횡형 MOSFET(예컨대, LDMOS)에 대하여 살펴보기로 한다. 도시된 바와 같이, N-형 에피택셜층이 통상적인 방법을 사용하여 P-형 기판 상에 형성되어 있다. 게이트 절연 산화막 및 게이트 전극이 또한 N-형 에피택셜층의 표면에 제공되는 것이 바람직하다. 도시된 바와 같이, 게이트 전극은 P-형 베이스 영역의 반대편으로 신장되어 있다. 게이트 전극을 이온 주입 마스크로 사용하여, 베이스 영역에 N+ 소오스 영역을 한정하고, N+ 드레인 콘택 영역을 한정하도록 선택적으로 이온을 주입하는 공정이 실시된다. 또한, 도시된 바와 같이, P-형 베이스 영역 및 N-형 에피택셜층에 신장되어 있는 N-형 전이 영역을 한정하도록 선택적으로 이온을 주입하는 공정이 다시 한번 실시된다. 이와 같은 이온 주입 공정은 도핑 농도가 약 1×1017㎝-3가 되는 전이 영역을 제공하기에 충분한 도즈에서 수행된다. 전이 영역을 한정할 때 사용한 것과 동일한 이온 주입 마스크가 베이스 영역 및 에피택셜층에 P-형 도펀트를 주입하는 공정이 진행되는 동안에도 이온 주입 마스크로서 사용된다. 후자의 경우와 같은 선택적인 이온 주입 공정은, 전이 영역과 나란하게 정렬된 P+ 매립층을 한정하기에 충분한 각각의 도즈 레벨 및 에너지 레벨에서 수행된다. 도시된 바와 같이, 이 P+ 매립층은 P-베이스 영역과 비정류 접합을 형성하며, P- 베이스 영역에 의하여 소오스 전극에 전기적으로 연결된다. 특히, 전이 영역에서 N-형 도핑 농도가 드리프트 영역에서의 N-형 도핑 농도보다 약 10배보다 큰 지점에서, N-형 드리프트 영역은 전이 영역과 비정류 접합을 형성하는 것이 바람직하다. 전이 영역에서 드레인 영역의 방향으로 증가하는 횡형 도핑 프로파일을 가지고 있는 드리프트 영역을 한정하기 위하여 통상적인 기법이 또한 실시될 수 있다. 소오스 콘택 및 드리프트 영역 사이에 커플링이 형성되도록 하기 위하여, 도시된 바와 같이, 소오스 콘택이 드리프트 영역 위로 신장되어가도록 패터닝될 수 있다.
도 7a와 도 7b에는 전달 곡선 및 트랜스컨덕턴스의 그래프가 게이트 전압의 함수로서 도시되어 있다. 특히, 도 7a에는 전이 영역 및 P+ 매립층을 가지고 있는 도 6의 소자(곡선 A) 및 전이 영역 및 P+ 매립층을 가지고 있지 않은 도 6의 소자(곡선 B)와 관련된 전달 곡선이 예시적으로 도시되어 있다. 도 7a에서 곡선 B와 비교해서 곡선 A를 살펴보면, 예컨대 Vcd= 0.2V인 경우에 전이 영역을 완전히 공핍시키도록 디자인될 수 있는 전이 영역 및 P+ 매립층의 조합을 사용할 경우에 보다 선형적인 전달 특성을 얻을 수 있다. 도 7a의 곡선 A가 곡선 B에 비하여 보다 선형적인 전달 특성을 보여준다는 것은 도 7b의 트랜스컨덕턴스 곡선에 가장 잘 도시되어 있다. 특히, 도 7b의 곡선 A는 약 4V에서 평탄한 트랜스컨덕턴스(gm = 4×10-5mhos/㎛)를 보여주고 있다. 트랜스컨덕턴스가 평탄한 곳에서 게이트 전압의스윙(swing)이 0.5V이면, gm에서 약 1%의 변이가 얻어진다. 반면, gm= 4×10-5mhos/㎛ 이고 약 7V의 전압에서, 전이 영역 및 P+ 매립층이 사용되지 않는 경우에, gm에서 곡선 B는 약 7.5%의 변이를 보여주고 있다. 따라서, 도 6의 소자는 훨씬 큰 동적 범위를 가질 것을 예상할 수가 있다.
도 8을 참조하여, 다른 바람직한 횡형 MOSFET 소자(600)의 실시예에 대하여 기술한다. 이 소자(600)는 제2 도전형(예컨대, P-형)의 반도체 기판(604) 상에 형성된 제1 도전형(예컨대, N-형)의 에피택셜층(606)을 포함한다. 복합 반도체 기판의 제2 면 상에 기판 콘택(602)이 또한 제공된다. 도시된 바와 같이, 에피택셜층(606)에 제2 전도성의 베이스 영역(618)이 또한 제공된다. 제1 도전형의 복합 드레인 영역이 에피택셜층(606) 안에 형성된다. 복합 드레인 영역은 전이 영역(610, N-형으로 도시되어 있음), 드리프트 영역(608, N-형 LDD 영역으로 도시되어 있음) 및 드레인 콘택 영역(N+ 영역으로 도시되어 있음)을 포함한다. 도시된 바와 같이, 드레인 영역 상에 드레인 콘택(DRAIN)이 또한 제공된다. 드리프트 영역(608)은 전이 영역(610)에서의 제1 도전형 도펀트의 도핑 농도보다 낮은 농도로 균일한 제1 도전형 도펀트 농도를 가진다. 이와는 달리, 드리프트 영역(608)은 전이 영역(610)에서 드레인 콘택 영역(612) 방향으로 증가하는 횡형의 경사진 도핑 프로파일을 가질 수 있다. 전이 영역(610)은 약 2×1017㎝-3의 농도로 도핑되며, 전이 영역(610)과 가까이 인접하게 신장되어 있는 드리프트 영역(608)의 일부는 약 1×1016㎝-3의 농도로 도핑된다. 횡형 MOSFET 소자(600)는 또한 베이스 영역(618)의 안에 신장되어 있는 소오스 영역(620)을 포함하는 것이 바람직하다. 당업자에게 충분하게 이해될 수 있는 것과 같이, 게이트 전극(GATE)에 충분한 크기의 게이트 바이어스를 인가하면 베이스 영역(618)에 반전층 채널이 형성되게끔 할 수 있다. 이 반전층 채널은 소오스 영역(620)이 전이 영역(610)과 전기적으로 연결되도록 할 것이다. 본 발명에 따른 이번 실시예의 바람직한 일 측면에 의하면, 온-상태 동작을 하는 동안, 게이트 바이어스의 크기보다 실질적으로 낮은 수준으로 유지되고 있는 채널에서, 채널은 최대의 전압으로 선형 동작 모드에서 유지될 수 있다. 게다가, 드레인-소오스 사이의 전압이 증가함에 따라서, 제2 도전형(P+로 도시됨)의 제1 및 제2 제어 영역(614 및 616)은 전이 영역(610)을 공핍시키는 수단으로 사용될 수 있다. 도시된 바와 같이, 제1 및 제2 제어 영역(614 및 616) 모두 소오스 콘택(SOURCE)에 전기적으로 연결된다. 제2 제어 영역(616)은 복합 반도체 기판의 제1 면에서 소오스 콘택과 전기적으로 연결되며, 제1 제어 영역(614)은 베이스 영역(618)에 의하여 소오스 콘택에 전기적으로 연결된다. 제1 및 제2 제어 영역(614 및 616)의 서로 마주보는 면 사이의 간격은, 서로 마주보는 면 사이에 신장되어 있는 전이 영역(610)의 일부를 완전히 핀치-오프시킬 수 있는 양의 드레인-소오스 사이의 전압의 크기에 영향을 미친다. 제1 제어 영역(614)에 제2 제어 영역(616)을 추가하여 사용하는 것(이것은 도 6의 P+ 매립층과 유사하다)은 보다 높은 농도로 도핑된 전이 영역(610)을 사용하는 것을 가능케 한다. 예를 들면, 도 6의 소자에포함된 전이 영역과 비교하여, 동일한 드레인-소오스 사이의 전압에서 완전히 공핍되기 전에, 도 8의 소자에 포함된 전이 영역(610)은 2배의 전하를 가질 수 있다. 높은 전이 영역 전하를 제공할 수 있는 능력은 동적 범위(Vgate스윙)를 트랜스컨덕턴스가 일정한 것(예컨대, 도 7b의 곡선 참조) 이상으로 증가시킨다.
계속해서 도 9를 참조하여, 횡형 MOSFET 소자(700)의 다른 바람직한 실시예에 대하여 기술할 것이다. 이 소자(700)는 제2 도전형(예컨대, P-형)의 반도체 기판(704) 상에 형성된 제1 도전형(예컨대, N-형)의 에피택셜층(706)을 포함한다. 복합 반도체 기판의 제2 면 상에 기판 콘택(702)이 또한 제공된다. 도시된 바와 같이, 에피택셜층(706)에 제2 도전형의 베이스 영역(718)이 또한 제공된다. 제1 도전형의 복합 드레인 영역이 에피택셜층(706) 안에 형성된다. 복합 드레인 영역은 전이 영역(710, N-형으로 도시되어 있음), 드리프트 영역(708, N-형 LDD 영역으로 도시되어 있음) 및 드레인 콘택 영역(N+ 영역으로 도시되어 있음)을 포함한다. 도시된 바와 같이, 드레인 영역 상에 드레인 콘택(DRAIN)이 또한 제공된다. 드리프트 영역(708)은 전이 영역(710)에서의 제1 도전형 도펀트의 도핑 농도보다 낮은 농도로 제1 도전형 도펀트의 균일한 도핑 농도를 가진다. 이와는 달리, 드리프트 영역(708)은 전이 영역(710)에서 드레인 콘택 영역(712) 방향으로 증가하는 횡형의 경사진 도핑 프로파일을 가질 수 있다. 전이 영역(710)은 약 2×1017㎝-3의 농도로 도핑되며, 전이 영역(710)과 가까이 인접하게 신장되어 있는 드리프트 영역(708)의 일부는 약 1×1016㎝-3의 농도로 도핑된다. 횡형 MOSFET 소자(700)는 또한 베이스영역(718)의 내에서 신장되어 있는 소오스 영역(620)을 포함하는 것이 바람직하다. 당업자에게는 충분하게 이해될 수 있는 것과 같이, 게이트 전극(GATE)에 충분한 크기의 게이트 바이어스를 인가하게 되면 베이스 영역(718)에 반전층 채널이 형성되게끔 할 수 있다. 이 반전층 채널은 소오스 영역(720)이 전이 영역(710)과 전기적으로 연결되도록 할 것이다. 채널이 선형 모드에서 동작하고 있는 동안에 전이 영역(710)을 공핍시키기 위하여 P+ 매립 영역(714)이 또한 제공된다. 주어진 드레인-소오스 사이의 바이어스에 대하여 공핍이 되는 정도를 증가시키기 위하여, 소오스 콘택(SOURCE)이 전이 영역(710)의 반대편으로 신장되어 있고 비교적 두께가 얇은 절연막(예컨대, 산화막)에 의하여 절연되고 전이 영역과 이격되어 위치하게 된다. 온-상태 동작을 하는 동안에, 신장되어 있는 소오스 콘택과 전이 영역(710) 사이에 위치한 금속-절연체-반도체(MIS) 접합을 가로질러 가해진 역바이어스는 전이 영역(710)을 공핍시키고 이를 더욱 심화시킬 것이다.
계속해서 도 10을 참조하여, UMOSFET 소자(800)의 다른 바람직한 실시예에 대하여 기술한다. 이 소자(800)는 도 3에 도시된 소자와 유사하나, 매립 소오스 전극과 전이 영역(810) 사이의 커플링 정도를 증가시키기 위하여 트렌치에 있는 매립 소오스 전극과 전이 영역(810) 사이에 신장되어 있는 트렌치 산화막의 일부가 더 얇으며, 그 결과 온-상태 동작을 하는 동안에 드레인-소오스 사이의 전압이 증가함에 따라서 전이 영역(810)이 공핍되어 가는 비율이 증가한다. 도 10에 도시된 바와 같이, UMOSFET 소자(800)는 N+ 기판층(804)(예컨대, 드레인 콘택층), 드레인 전극(802) 및 경사진 도핑 프로파일을 가지고 있을 수 있는 드리프트 영역(806)을포함한다. 전이 영역(810)과 소오스 영역(820) 사이에 P-형 베이스 영역(818)이 또한 제공된다. 도시된 바와 같이, 고농도로 도핑된 베이스 영역 신장부(814)가 또한 제공된다. 이 베이스 영역 신장부(814)는 트렌치 내에 형성된 매립 소오스 전극과 조화를 이루며 동작하여, 베이스 영역(818)에 있는 반전층 채널이 핀치-오프되기 이전에(예컨대, 그것이 선형 모드에 존재하기 이전에) 전이 영역(810)을 완전히 공핍시킬 수 있도록 한다.
계속해서 도 11을 참조하여, 횡형 MOSFET을 내부에 포함하고 있는 종형 소자의 바람직한 실시예에 대하여 기술한다. 이 소자(900)는 도 5g에 도시되어 있는 소자와 유사하지만, 그러나, 매립 소오스 전극(924)과 전이 영역(910) 사이의 커플링의 정도를 증가시키기 위하여 트렌치 내에 있는 소오스 전극(924)과 전이 영역(910) 사이에 신장되어 있는 트렌치 산화막의 일부의 두께가 얇다. 도 11에 도시된 바와 같이, 소자(900)는 N+ 기판층(904, 예컨대, 드레인 콘택층), 드레인 전극(902) 및 경사진 도핑 프로파일을 가지고 있을 수 있는 드리프트 영역(906)을 포함한다. 도시된 바와 같이, P-형 베이스 영역(918)이 또한 제공된다. 소오스 영역(920) 및 채널 영역 신장부(922, N+로 도시되어 있음)도 또한 제공된다. 소오스 영역 및 채널 영역 신장부(922)는 종래의 CMOS 제조 기술을 사용하여 게이트 전극(GATE)에 자기정렬된다.
도면 및 실시예에서는, 본 발명의 바람직한 실시예에 대한 전형적인 예가 개시되어 있으며, 그리고 비록 특정한 용어가 사용되었지만, 이 용어는 일반적인 의미를 가지며, 그리고 단지 묘사적인 의미로 사용된 것이며, 후술되어 있는 특허 청구 범위에 개시되어 있는 본 발명의 기술적 사상 및 본 발명의 목적을 한정하기 위한 목적으로 사용한 것은 아니다.
본 발명의 MOSFET 실시예들은 상당히 선형적인 전달 특성(예를 들어, Id- Vg)을 제공하여 예컨대 선형 전력 증폭기에 효과적으로 사용될 수 있다. 선형 전력 증폭기의 전형적인 응용은 rf와 오디오 응용을 포함한다.

Claims (46)

  1. 반전층 채널을 내부에 가진 절연 게이트 전계 효과 트랜지스터를 포함하고, 상기 트랜지스터의 드레인 영역이 속도 포화 동작 모드에서 동작하는 것과 동시에 상기 반전층 채널이 순방향 온-상태 전도동안 선형 동작 모드에서 동작하는 것을 특징으로 하는 집적 전력 소자.
  2. 제1항에 있어서, 상기 트랜지스터는,
    제1 도전형의 소오스 영역과 드레인 콘택 영역을 가진 반도체 기판;
    상기 반도체 기판의 표면 가까이 신장된 제2 도전형의 베이스 영역;
    상기 베이스 영역의 표면으로 신장되어 상기 베이스 영역과 정류 접합을 형성하는 제1 도전형의 전이 영역;
    상기 소오스, 베이스 및 전이 영역 반대편으로 상기 기판 위에 신장되어 있으며, 충분한 크기의 게이트 바이어스를 인가하면 상기 소오스 영역과 전이 영역 사이에 상기 반전층 채널이 형성되도록 하는 절연 게이트 전극; 및
    상기 전이 영역과 드레인 콘택 영역 사이에서 신장되어 상기 전이 영역과 제1 비정류 접합을 형성하며, 상기 제1 비정류 접합의 상기 드레인 영역측에서의 제1 도전형 도핑 농도가 상기 제1 비정류 접합의 상기 전이 영역측에서의 제1 도전형 도핑 농도보다 작은 제1 도전형 드리프트 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  3. 제2항에 있어서, 상기 전이 영역 가까이, 상기 반전층 채널이 상기 선형 모드로 동작하는 동안 상기 전이 영역을 완전히 공핍시키는 수단을 더 포함하는 것을 특징으로 하는 집적 전력 소자.
  4. 제3항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 상기 전이 영역 가까이 배치된 제2 도전형의 매립 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  5. 제4항에 있어서, 상기 매립 영역은 상기 베이스 영역과 비정류 접합을 형성하는 것을 특징으로 하는 집적 전력 소자.
  6. 제3항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 상기 베이스 영역과 접촉하는 제2 도전형의 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  7. 제3항에 있어서,
    상기 반도체 기판 안으로 신장되어 있고 상기 전이 영역과의 계면을 정의하는 측벽을 가진 트렌치; 및
    상기 트렌치 안에서 신장되어 있고 상기 소오스 영역과 전기적으로 연결된절연 소오스 전극을 더 포함하는 것을 특징으로 하는 집적 전력 소자.
  8. 제7항에 있어서, 상기 소자는 종형 소자이고, 상기 트랜지스터는 횡형 트랜지스터이며, 상기 반도체 기판은 마주보는 제1 면과 제2 면을 가지고, 상기 절연 게이트 전극과 소오스 영역은 상기 제1 면에 가까이 형성되어 있고, 상기 드레인 콘택 영역은 상기 제2 면에 가까이 형성되어 있는 것을 특징으로 하는 집적 전력 소자.
  9. 제8항에 있어서, 상기 표면과 제1 면은 나란하게 신장된 것을 특징으로 하는 집적 전력 소자.
  10. 제9항에 있어서, 상기 드리프트 영역은 상기 트렌치의 측벽을 따라 신장된 것을 특징으로 하는 집적 전력 소자.
  11. 제3항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은
    상기 전이 영역과는 정류 접합을 형성하고 상기 베이스 영역과는 비정류 접합을 형성하는 제2 도전형 제1 제어 영역; 및
    상기 전이 영역 안에서 신장되어 있고 상기 전이 영역과 정류 접합을 형성하는 제2 도전형 제2 제어 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  12. 제11항에 있어서, 상기 소오스 영역 상에서 신장되어 있고 상기 제2 제어 영역에 전기적으로 연결된 소오스 콘택을 더 포함하는 것을 특징으로 하는 집적 전력 소자.
  13. 제12항에 있어서, 상기 소오스 콘택은 상기 베이스 영역 상에서 신장되어 있고 상기 제1 제어 영역은 상기 베이스 영역에 의해 상기 소오스 콘택과 전기적으로 연결된 것을 특징으로 하는 집적 전력 소자.
  14. 제5항에 있어서, 상기 소오스 영역 상에서 신장된 소오스 콘택을 더 포함하고, 상기 소오스 콘택은 상기 전이 영역의 반대로 신장하여 상기 전이 영역과 MIS 접합을 형성하는 것을 특징으로 하는 집적 전력 소자.
  15. 제1 도전형의 소오스 영역과 드레인 콘택 영역을 가진 반도체 기판;
    상기 기판 안의 트렌치;
    상기 트렌치 안의 절연 게이트 전극;
    상기 절연 게이트 전극에 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 반전층 채널 형성을 유도하도록, 상기 트렌치의 측벽까지 신장하여 형성된 상기 반도체 기판 안의 제2 도전형 베이스 영역;
    상기 트렌치의 측벽까지 신장하며, 상기 드레인 콘택 영역 상의 제1 도전형 드리프트 영역; 및
    상기 드리프트 영역과 상기 베이스 영역 사이에 신장하여 그 각각과 비정류 접합과 정류 접합을 형성하며, 상기 비정류 접합 가까이 신장된 상기 드리프트 영역 부분에서의 제1 도전형 도핑 농도에 비하여 높은 제1 도전형 도핑 농도를 가진 전이 영역을 포함하는 것을 특징으로 하는 UMOSFET.
  16. 제15항에 있어서, 상기 드리프트 영역은 상기 비정류 접합으로부터 상기 드레인 콘택 영역까지의 방향으로 증가하는 경사진 도핑 프로파일을 가진 것을 특징으로 하는 UMOSFET.
  17. 제15항에 있어서, 상기 절연 게이트 전극과 상기 트렌치 바닥 사이에서 신장하며 상기 소오스 영역에 전기적으로 연결된 매립 소오스 전극을 상기 트렌치 안에 더 포함하는 것을 특징으로 하는 UMOSFET.
  18. 제15항에 있어서, 상기 전이 영역 가까이, 상기 반전층 채널이 선형 모드로 동작하는 동안 상기 전이 영역을 완전히 공핍시키는 수단을 더 포함하는 것을 특징으로 하는 UMOSFET.
  19. 제18항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 베이스 영역 신장부를 포함하고, 상기 전이 영역은 상기 베이스 영역 신장부와 상기 트렌치의 측벽 사이에서 신장된 것을 특징으로 하는 UMOSFET.
  20. 제1 도전형이고 내부에 제2 도전형의 베이스 영역을 가진 반도체 기판;
    상기 베이스 영역 안에 형성되고 상기 베이스 영역과 P-N 접합을 형성하는 제1 도전형 소오스 영역;
    상기 반도체 기판 안에 형성되고 상기 베이스 영역으로 신장하여 상기 베이스 영역과 P-N 접합을 형성하는 제1 도전형의 전이 영역을 포함하는 제1 도전형의 드레인 영역;
    상기 베이스 영역의 반대편으로 신장하며, 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 상기 소오스 영역에서부터 상기 전이 영역까지 신장되고 동작의 순방향 온-상태 모드동안 상기 소오스 영역 및 상기 전이 영역과 각각 비정류 접합을 형성하는 반전층 채널 형성을 유도하도록 하는 절연 게이트 전극; 및
    상기 베이스 영역에 전기적으로 연결되고, 상기 온-상태 모드동안에 그리고 상기 반전층 채널이 핀치오프되기 전에 상기 전이 영역을 완전히 공핍시키는 수단을 포함하는 것을 특징으로 하는 MOSFET.
  21. 제20항에 있어서, 상기 드레인 영역은
    상기 전이 영역과 비정류 접합을 형성하는 제1 도전형 드리프트 영역; 및
    상기 드리프트 영역과 비정류 접합을 형성하는 제1 도전형 드레인 콘택 영역을 더 포함하는 것을 특징으로 하는 MOSFET.
  22. 제21항에 있어서, 상기 드레인 콘택 영역은 상기 드리프트 영역보다 더 도핑되고 상기 전이 영역에서의 최대 제1 도전형 도핑 농도가 상기 드리프트 영역에서의 최소 제1 도전형 도핑 농도의 약 10배보다 큰 것을 특징으로 하는 MOSFET.
  23. 제20항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은
    상기 전이 영역과는 정류 접합을 형성하고 상기 베이스 영역과는 비정류 접합을 형성하는 제2 도전형 제1 제어 영역; 및
    상기 전이 영역 안에서 신장하고 상기 전이 영역과 정류 접합을 형성하는 제2 도전형 제2 제어 영역을 포함하는 것을 특징으로 하는 MOSFET.
  24. 제23항에 있어서, 상기 소오스 영역 상에서 신장하고 상기 제2 제어 영역에 전기적으로 연결된 소오스 콘택을 더 포함하는 것을 특징으로 하는 MOSFET.
  25. 제24항에 있어서, 상기 소오스 콘택은 상기 베이스 영역 상에서 신장하고 상기 제1 제어 영역은 상기 베이스 영역에 의해 상기 소오스 콘택과 전기적으로 연결된 것을 특징으로 하는 MOSFET.
  26. 제23항에 있어서, 상기 소오스 영역 상에서 신장된 소오스 콘택을 더 포함하고, 상기 소오스 콘택은 상기 전이 영역의 반대로 신장하여 상기 전이 영역과 MIS접합을 형성하는 것을 특징으로 하는 MOSFET.
  27. 반전층 채널을 내부에 가진 횡형 MOSFET을 포함하고, 상기 트랜지스터의 드레인 영역 중 제1 부분이 동작의 속도 포화 모드에서 동작하는 것과 동시에 상기 반전층 채널이 순방향 온-상태 전도동안 선형 동작 모드에서 동작하며, 상기 드레인 영역은 순방향 온-상태 전도동안에 상기 반전층 채널과 비정류 접합을 형성하고 상기 드레인 영역의 상기 제1 부분보다 더 도핑된 전이 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  28. 제27항에 있어서, 상기 횡형 MOSFET은 상기 전이 영역 가까이, 상기 반전층 채널이 상기 선형 모드로 동작하는 동안 상기 전이 영역을 완전히 공핍시키는 수단을 포함하는 것을 특징으로 하는 집적 전력 소자.
  29. 제28항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 순방향 온-상태 전도동안 내부에 반전층 채널이 형성되는 상기 횡형 MOSFET의 베이스 영역에 전기적으로 연결되고 제2 도전형인 매립 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  30. 제28항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 순방향 온-상태 전도동안 내부에 상기 반전층 채널이 형성되는 상기 횡형 MOSFET의 베이스 영역과 접촉하는 제2 도전형의 영역을 포함하는 것을 특징으로 하는 집적 전력 소자.
  31. 면까지 신장된 제1 도전형의 제1 영역을 내부에 가진 반도체 기판;
    상기 제1 영역 안에 형성되고 상기 제1 영역과 P-N 접합을 형성하는 제2 도전형 베이스 영역;
    상기 베이스 영역 안의 제1 도전형 소오스 영역;
    상기 제1 영역 안의 제1 도전형 드레인 콘택 영역;
    상기 면 위에서 상기 베이스 영역 반대편으로 신장하는 절연 게이트 전극;
    상기 반도체 기판 안에서 신장하며, 상기 절연 게이트 전극에 충분한 크기의 게이트 바이어스를 인가하면 상기 베이스 영역 안에 상기 소오스 영역에서부터 상기 전이 영역까지 신장하는 반전층 채널의 형성을 유도하도록 상기 베이스 영역과 P-N 접합을 형성하는 제1 도전형의 전이 영역; 및
    상기 전이 영역과 드레인 콘택 영역 사이에서 신장하여 상기 전이 영역과 제1 비정류 접합을 형성하는 제1 도전형 드리프트 영역으로서, 상기 제1 비정류 접합의 상기 드레인 영역측에서의 제1 도전형 도핑 농도가 상기 제1 비정류 접합의 상기 전이 영역측에서의 제1 도전형 도핑 농도보다 작은 드리프트 영역을 포함하는 것을 특징으로 하는 횡형 MOSFET.
  32. 제31항에 있어서, 상기 베이스 영역 안의 상기 반전층 채널이 온-상태 모드동안에 핀치-오프되기 전에 상기 전이 영역을 완전히 공핍시키는 수단을 상기 전이영역 가까이 더 포함하는 것을 특징으로 하는 횡형 MOSFET.
  33. 제32항에 있어서, 상기 전이 영역은 상기 소오스 영역보다 적게 도핑되고 상기 드리프트 영역에서의 최소 도핑 농도보다 적어도 10배 더 높게 도핑된 것을 특징으로 하는 횡형 MOSFET.
  34. 제32항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은 적어도 상기 전이 영역의 부분 반대편에 정반대로 신장하고 상기 베이스 영역과 비정류 접합을 형성하며, 상기 베이스 영역에 비해 높은 제2 도전형 도핑 농도를 가진 제2 도전형 매립층을 포함하는 것을 특징으로 하는 횡형 MOSFET.
  35. 제34항에 있어서, 상기 매립층은 상기 전이 영역에 자기정렬된 것을 특징으로 하는 횡형 MOSFET.
  36. 제35항에 있어서, 상기 제1 영역은 N-형 에피택셜층을 포함하는 것을 특징으로 하는 횡형 MOSFET.
  37. 제32항에 있어서, 상기 전이 영역을 완전히 공핍시키는 수단은
    상기 전이 영역과는 정류 접합을 형성하고 상기 베이스 영역과는 비정류 접합을 형성하는 제2 도전형 제1 제어 영역; 및
    상기 전이 영역 안에서 신장하고 상기 전이 영역과 정류 접합을 형성하는 제2 도전형 제2 제어 영역을 포함하는 것을 특징으로 하는 횡형 MOSFET.
  38. 제37항에 있어서, 상기 소오스 영역 상에서 신장하고 상기 제2 제어 영역과 전기적으로 연결된 소오스 콘택을 더 포함하는 것을 특징으로 하는 횡형 MOSFET.
  39. 제38항에 있어서, 상기 소오스 콘택은 상기 베이스 영역 상에서 신장하고, 상기 제1 제어 영역은 상기 베이스 영역에 의해 상기 소오스 콘택과 전기적으로 연결된 것을 특징으로 하는 횡형 MOSFET.
  40. 제37항에 있어서, 상기 소오스 영역 상에서 연장하고 상기 소오스 콘택은 상기 전이 영역 반대로 연장하여 상기 전이 영역과 MIS 접합을 형성하는 소오스 콘택을 더 포함하는 것을 특징으로 하는 횡형 MOSFET.
  41. 절연 게이트 전계 효과 트랜지스터 작동방법으로서,
    상기 트랜지스터의 게이트 전극에 양의 전압을 인가하는 단계; 및
    상기 트랜지스터의 드레인 영역 일부를 온-상태 전도동안 채널/드레인 접합에서 완전히 공핍시키며, 이와 동시에 상기 게이트 전극에 인가된 양의 전압보다 작은 크기의 양의 전압을 상기 드레인 영역에 인가하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터 작동방법.
  42. 절연 게이트 전계 효과 트랜지스터 작동방법으로서,
    상기 트랜지스터의 게이트 전극에 양의 전압을 인가하는 단계; 및
    상기 트랜지스터의 드레인 영역 일부를 온-상태 전도동안 채널/드레인 접합에서 완전히 공핍시키며, 이와 동시에 상기 게이트 전극에 인가된 양의 전압보다 작은 크기로 상기 채널/드레인 접합에 양의 전압을 유도하는 양의 전압을 상기 드레인 영역에 인가하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터 작동방법.
  43. 제1 도전형의 소오스 영역과 드레인 콘택 영역을 가진 반도체 기판을 형성하는 단계;
    상기 반도체 기판의 표면 가까이 신장된 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역의 표면으로 신장하여 상기 베이스 영역과 정류 접합을 형성하는 제1 도전형의 전이 영역을 형성하는 단계;
    상기 소오스, 베이스 및 전이 영역 반대편 면으로 신장하여 충분한 크기의 게이트 바이어스를 인가하면 상기 소오스 영역과 상기 전이 영역 사이에 상기 반전층 채널이 형성되도록 하는 절연 게이트 전극을 형성하는 단계; 및
    상기 전이 영역과 상기 드레인 콘택 영역 사이에서 연장하여 상기 전이 영역과 제1 비정류 접합을 형성하는 제1 도전형 드리프트 영역으로서, 상기 제1 비정류접합의 상기 드레인 영역측에서의 제1 도전형 도핑 농도가 상기 제1 비정류 접합의 상기 전이 영역측에서의 제1 도전형 도핑 농도보다 작은 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  44. 제1 도전형의 드리프트 영역을 가진 반도체 기판과, 상기 드리프트 영역과 상기 기판의 면 사이에 신장하며 상기 드리프트 영역의 최소 도핑 농도보다 큰 최대 도핑 농도를 가진 전이 영역을 형성하는 단계;
    상기 전이 영역을 지나 상기 드리프트 영역으로 신장된 제2 도전형 베이스 영역을 형성하는 단계;
    상기 전이 영역을 지나 상기 드리프트 영역 안으로 신장하며 상기 베이스 영역으로부터 상기 전이 영역 부분만큼 이격된 측벽을 가진 트렌치를 형성하는 단계;
    상기 트렌치 안에 절연 전극을 형성하는 단계;
    상기 반도체 기판 면에 게이트 전극을 형성하는 단계;
    상기 베이스 영역 안에 소오스 영역을 한정하고 상기 베이스 영역에서부터 상기 전이 영역으로 신장된 채널 영역 신장부를 정의하기 위해 제1 도전형 도펀트를 상기 기판에 주입하는 단계; 및
    상기 소오스 영역을 상기 트렌치 안의 상기 절연 전극에 전기적으로 연결하는 소오스 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 횡형 MOSFET을 내부에 가진 종형 전력 소자 제조방법.
  45. 제44항에 있어서, 상기 드리프트 영역은 경사진 도핑 프로파일을 가지고, 상기 전이 영역은 상기 드리프트 영역의 최소 도핑 농도의 약 10배보다 큰 레벨로 도핑하는 것을 특징으로 하는 종형 전력 소자 제조방법.
  46. 제45항에 있어서, 상기 드리프트 영역은 경사진 도핑 프로파일을 가지고, 상기 전이 영역은 상기 드리프트 영역의 최소 도핑 농도의 약 10배보다 큰 레벨로 도핑하는 것을 특징으로 하는 종형 전력 소자 제조방법.
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