CN113410309A - 一种低比导通电阻的分立栅mosfet器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种低比导通电阻的分立栅MOSFET器件及制造方法，包括重掺杂的第一种掺杂类型的半导体衬底、分别位于半导体衬底上表面的耐压层、氧化层和N+多晶硅分立栅、位于N+多晶硅分立栅上方或氧化层上方的N+多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、分别覆盖于源极欧姆接触区、栅氧化层和N+多晶硅分立栅上方的钝化层、设置在沟道体区内的重掺杂的第二种掺杂类型的体接触区、分别设置在源极欧姆接触区、体接触区和钝化层上的源极金属；其通过线性变掺杂区域和分立栅形成的纵向场板实现电荷补偿，提高器件击穿电压，降低器件比导通电阻，提高系统效率。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种低比导通电阻的分立栅MOSFET器件及其制造方法。
背景技术
分立栅功率MOSFET由于其优越的开关性能、低比导通电阻等优势被广泛应用于中低压领域。传统结构虽然可以获得较低的比导通电阻，但是其耐压区多为均匀掺杂，击穿时的电场分布为梯形，难以在最短的耐压区厚度内获得最高的击穿电压，从而低比导通电阻无法进一步降低。
发明内容
为了解决上述技术问题，本发明提供了一种低比导通电阻的分立栅MOSFET器件及其制造方法。
本发明解决上述技术问题的技术方案如下：一种低比导通电阻的分立栅MOSFET器件，包括重掺杂的第一种掺杂类型的半导体衬底、分别位于半导体衬底上表面的耐压层、氧化层和N+多晶硅分立栅、位于N+多晶硅分立栅上方或者氧化层上方的N+多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、分别覆盖于源极欧姆接触区、栅氧化层和N+多晶硅栅上方的钝化层、设置在沟道体区内的重掺杂的第二种掺杂类型的体接触区以及分别设置在源极欧姆接触区、体接触区和所述钝化层上的源极金属，所述体接触区和所述源极欧姆接触区接触，半导体衬底的下表面设置有背面金属，N+多晶硅栅的周围设有栅氧化层，且栅氧化层分别与氧化层、沟道体区、源极欧姆接触区或者N+多晶硅分立栅相接触。
进一步，耐压层沿其纵向为线性变掺杂，且其掺杂由靠近该器件的表面到衬底线性增大。
进一步，耐压层沿其纵向为近似线性变掺杂，且其掺杂由靠近该器件的表面到衬底近似线性增大。
进一步，N+多晶硅分立栅与所述源极金属在芯片层面通过芯片版图设计实现电气连接。
进一步，N+多晶硅分立栅通过单个元胞层面与源极金属连接，且钝化层分别与栅氧化层、N+多晶硅栅、源极金属、源极欧姆接触区、氧化层和N+多晶硅分立栅相接触。
本发明还提供了一种低比导通电阻的分立栅MOSFET器件的制造方法，包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅栅，并刻蚀N+多晶硅栅直至牺牲氧化层和氧化层裸露出来；
S7：刻蚀牺牲氧化层，然后热氧形成栅氧化层；淀积N+多晶硅，刻蚀N+多晶硅直至体区表面的栅氧化层裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区；
S8：淀积钝化层并光刻曝光，分别通过干法刻蚀钝化层、刻蚀氧化层及刻蚀硅，刻蚀硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
S9：淀积源极金属，并和源极欧姆接触区以及体接触区接触，退火形成合金，形成背面金属。
一种低比导通电阻的分立栅MOSFET器件的制造方法，其特征在于，包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅分立栅，并刻蚀N+多晶分立硅栅直至牺牲氧化层和氧化层裸露出来；
S7：刻蚀牺牲氧化层，然后热氧形成栅氧化层；淀积N+多晶硅栅，刻蚀N+多晶硅栅直至体区表面的栅氧化层裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区；
S8：淀积钝化层并光刻曝光，分别通过干法刻蚀钝化层、刻蚀氧化层及刻蚀硅，刻蚀深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
S9：淀积源极金属，并源极欧姆接触区以及体接触区接触，退火形成合金，形成背面金属。
一种低比导通电阻的分立栅MOSFET器件的制造方法，包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
S6：通过热氧形成30-100nm的栅氧化层，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅，形成N+多晶硅分立栅和N+多晶硅栅；
S8：淀积钝化层并光刻曝光，通过干法分别刻蚀钝化层、刻蚀栅氧化层、刻蚀硅和N+多晶硅分立栅，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
S9：淀积源极金属，分别和多晶硅分立栅4，源极欧姆接触区6以及体接触区7接触，退火形成合金，形成背面金属。
一种低比导通电阻的分立栅MOSFET器件的制造方法，包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层；
S6：通过热氧形成30-100nm的栅氧化层，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅，形成N+多晶硅和N+多晶硅栅；
S8：淀积钝化层并光刻曝光，通过干法分别刻蚀钝化层、刻蚀栅氧化层、刻蚀硅和N+多晶硅分立栅，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区；
S9：淀积源极金属，分别和多晶硅分立栅，源极欧姆接触区以及体接触区接触，退火形成合金，形成背面金属。
本发明具有以下有益效果：本发明所提供的一种低比导通电阻的分立栅MOSFET器件及其制造方法，其结构可靠，制造方便，通过线性变掺杂区域和分立栅形成的纵向场板实现电荷补偿，从而使击穿时电场分布为矩形，提高器件击穿电压，在相同击穿电压下可以获得更低的降低比导通电阻。可以极大地降低功率器件应用时的导通损耗，提高系统效率等。并且，提供多种不同的实现纵向线性变掺杂的制作方案，大大增加了对具有不同性能要求的器件的制作的灵活度。
附图说明
图1为本发明中MOSFET器件实施例一结构示意图；
图2为本发明中MOSFET器件实施例二结构示意图；
图3为本发明中制作实施例一的MOSFET器件的制作方法流程图；
图4为本发明中制作实施例一的MOSFET器件的制作方法流程图；
图5为本发明中制作实施例二的MOSFET器件的制作方法流程图；
图6为本发明中制作实施例二的MOSFET器件的制作方法流程图。
图7为本发明实施例二的MOSFET的理论比导通电阻和硅极限对比图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例一：如图1所示，一种低比导通电阻的分立栅MOSFET器件，包括重掺杂的第一种掺杂类型的半导体衬底1、分别位于半导体衬底1上表面的耐压层2、氧化层3和N+多晶硅分立栅4、位于N+多晶硅分立栅4上方的N+多晶硅栅10、位于耐压层2上方的第二种掺杂类型的沟道体区5、位于第二种掺杂类型的沟道体区5上方且重掺杂的第一种掺杂类型的源极欧姆接触区6、分别覆盖于源极欧姆接触区6、栅氧化层11和N+多晶硅栅10上方的钝化层9、设置在沟道体区5内的重掺杂的第二种掺杂类型的体接触区7，体接触区7和源极欧姆接触区6接触，分别设置在源极欧姆接触区6、体接触区7和钝化层9上的源极金属8，半导体衬底1的下表面设置有背面金属12，N+多晶硅栅10的周围设有栅氧化层11，且栅氧化层11的分别与氧化层3、N+多晶硅分立栅4、沟道体区5及源极欧姆接触区6相接。
耐压层2在纵向上为线性或者近似线性变掺杂，并且其掺杂从靠近器件表面到半导体衬底1线性或近似线性增大。N+多晶硅分立栅4在芯片层面通过电气连接到与源极金属8。
实施例二：如图2所示，该实施例中与实施例一结构一致，但是其中N+多晶硅栅位于氧化层3上，且N+多晶硅分立栅4通过单个元胞层面连接到源极金属8，且所述钝化层9分别与栅氧化层11、N+多晶硅栅10、源极金属8、源极欧姆接触区6、部分氧化层3和N+多晶硅分立栅4相接触。通过该种方式形成如图2所示的结构。
实施例三：如图3所示，该实施例提供了一种低比导通电阻的分立栅MOSFET器件的制造方法，采用通过多步外延和多次离子注入方式制作实施例一中的器件结构，包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底1上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层3，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子注入形成沟道体区5，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层2；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅分立栅4，并刻蚀N+多晶硅分立栅4直至牺牲氧化层和氧化层3裸露出来；
S7：刻蚀牺牲氧化层，然后热氧形成栅氧化层11；淀积N+多晶硅栅10，刻蚀N+多晶硅栅10直至体区5表面的栅氧化层11裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区6；
S8：淀积钝化层9并光刻曝光，分别通过干法刻蚀钝化层9、刻蚀氧化层11及刻蚀硅，刻蚀硅深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区7；
S9：淀积源极金属8，并和源极欧姆接触区6以及体接触区7接触，退火形成合金，形成背面金属12。
实施例四：如图4所示，该实施例采用多次不同能量和剂量的离子注入形成实施例一中的器件结构。具体包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底1上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层3，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区5，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层2；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅分立栅4，并刻蚀N+多晶硅分立栅4直至牺牲氧化层和氧化层3裸露出来；；
S7：刻蚀牺牲氧化层，然后热氧形成栅氧化层11；淀积N+多晶硅分立栅10，刻蚀N+多晶硅分立栅10直至体区5表面的栅氧化层11裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区6；
S8：淀积钝化层9并光刻曝光，分别通过干法刻蚀钝化层9、刻蚀氧化层11及刻蚀硅，刻蚀硅深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区7；
S9：淀积源极金属8，并源极欧姆接触区6以及体接触区7接触，退火形成合金，形成背面金属12。
实施例五：如图5所示，该实施例采用多次外延和多次离子注入形成实施例二中的器件结构，具体包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底1上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层3，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区5，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层2；
S6：通过热氧形成30-100nm的栅氧化层11，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层11裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅，形成N+多晶硅分立栅4和N+多晶硅栅10；
S8：淀积钝化层9并光刻曝光，通过干法分别刻蚀钝化层9、刻蚀栅氧化层11、刻蚀硅和N+多晶硅分立栅4，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区7；
S9：淀积源极金属8分别和多晶硅分立栅4，源极欧姆接触区6以及体接触区7接触，退火形成合金，形成背面金属12。
实施例六：如图6所示，该实施例采用多次不同能量和剂量的离子注入形成实施例二中的器件结构，具体包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底1上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层3，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区5，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层2；
S6：通过热氧形成30-100nm的栅氧化层11，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层11裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅形成N+多晶硅分立栅4和N+多晶硅栅10；
S8：淀积钝化层9并光刻曝光，通过干法分别刻蚀钝化层9、刻蚀栅氧化层11、刻蚀硅和N+多晶硅分立栅4，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区7；
S9：淀积源极金属8分别和多晶硅分立栅4，源极欧姆接触区6以及体接触区7接触，退火形成合金，形成背面金属12。
图7为实施例2在不同氧化层3宽度Tox下，通过改变耐压区2的宽度得到的本发明理论比导通电阻Ron,sp和击穿电压BV的关系曲线与硅极限对比图。其中，假设多晶硅分立栅4宽度为0.5μm。从图可知，本发明的LDMOS的比导通电阻比硅极限显著降低，例如300V时，Ron,sp从17.1mΩcm2降低到0.66mΩcm2，降低了约96％。
此外，说明书附图中的图3至图6中所对应的(A)-(I)即为本文中的S1-S9。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种低比导通电阻的分立栅MOSFET器件，其特征在于，包括重掺杂的第一种掺杂类型的半导体衬底(1)、分别位于所述半导体衬底(1)上表面的耐压层(2)、氧化层(3)和N+多晶硅分立栅(4)、位于所述N+多晶硅分立栅(4)或者所述氧化层(3)上方的N+多晶硅栅(10)、位于所述耐压层(2)上方的第二种掺杂类型的沟道体区(5)、位于所述第二种掺杂类型的沟道体区(5)上方且重掺杂的第一种掺杂类型的源极欧姆接触区(6)、分别覆盖于源极欧姆接触区(6)、栅氧化层(11)和N+多晶硅栅(10)上方的钝化层(9)、设置在所述沟道体区(5)内的重掺杂的第二种掺杂类型的体接触区(7)以及分别设置在所述源极欧姆接触区(6)、体接触区(7)和所述钝化层(9)上的源极金属(8)，所述体接触区(7)和所述源极欧姆接触区(6)接触，所述半导体衬底(1)的下表面设置有背面金属(12)，所述栅氧化层(11)设置在所述N+多晶硅栅(10)的周围，且所述栅氧化层(11)分别与所述氧化层(3)、沟道体区(5)、源极欧姆接触区(6)或者N+多晶硅分立栅(4)相接触。
2.根据权利要求1所述的低比导通电阻的分立栅MOSFET器件，其特征在于，所述耐压层(2)沿其纵向为线性变掺杂，且其掺杂由靠近该器件的表面到衬底线性增大。
3.根据权利要求1所述的低比导通电阻的分立栅MOSFET器件，其特征在于，所述耐压层(2)沿其纵向为近似线性变掺杂，且其掺杂由靠近该器件的表面到衬底近似线性增大。
4.根据权利要求1所述的低比导通电阻的分立栅MOSFET器件，其特征在于，所述N+多晶硅分立栅(4)与所述源极金属(8)电气连接。
5.根据权利要求1所述的低比导通电阻的分立栅MOSFET器件，其特征在于，所述N+多晶硅分立栅(4)通过单个元胞层面与所述源极金属(8)连接，且所述钝化层(9)分别与所述栅氧化层(11)、N+多晶硅栅(10)、源极金属(8)、源极欧姆接触区(6)、氧化层(3)和N+多晶硅分立栅(4)相接触。
6.根据权利要求4所述的低比导通电阻的分立栅MOSFET器件的制造方法，其特征在于，包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底(1)上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层(3)，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子注入形成沟道体区(5)，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层(2)；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅分立栅(4)，并刻蚀N+多晶硅分立栅(4)直至牺牲氧化层和氧化层3裸露出来；
S7:刻蚀牺牲氧化层，然后热氧形成栅氧化层11；淀积N+多晶硅10，刻蚀N+多晶硅10直至体区5表面的栅氧化层11裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区(6)；
S8：淀积钝化层(9)并光刻曝光，分别通过干法刻蚀钝化层(9)、刻蚀氧化层(11)及刻蚀硅，刻蚀硅深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区(7)；
S9：淀积源极金属(8)，并和源极欧姆接触区(6)以及体接触区(7)接触，退火形成合金，形成背面金属(12)。
7.根据权利要求4所述的低比导通电阻的分立栅MOSFET器件的制造方法，其特征在于，包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底(1)上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层(3)，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区(5)，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层(2)；
S6：通过热氧化形成30nm-100nm的牺牲氧化层，然后淀积N+多晶硅分立栅(4)，并刻蚀N+多晶硅分立栅(4)直至牺牲氧化层和氧化层(3)裸露出来；
S7:刻蚀牺牲氧化层，然后热氧形成栅氧化层(11)；淀积N+多晶硅分立栅(10)，刻蚀N+多晶硅分立栅(10)直至体区(5)表面的栅氧化层(11)裸露出来；随后重掺杂的第一种导电类型的离子注入形成源极欧姆接触区(6)；
S8：淀积钝化层(9)并光刻曝光，分别通过干法刻蚀钝化层(9)、刻蚀氧化层(11)及刻蚀硅，刻蚀硅深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区(7)；
S9：淀积源极金属(8)，并源极欧姆接触区(6)以及体接触区(7)接触，退火形成合金，形成背面金属(12)。
8.根据权利要求5所述的低比导通电阻的分立栅MOSFET器件的制造方法，其特征在于，包括以下步骤：
S1：首先在重掺杂第一种导电类型的半导体衬底(1)上进行一次外延，然后进行第一次第一种导电类型的离子注入；
S2：重复S1中外延和第一种导电类型的离子注入直至第N次外延和第N次第一种导电类型的离子注入完成，且N不小于2；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，并保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层(3)，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区(5)，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层(2)；
S6：通过热氧形成30-100nm的栅氧化层(11)，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层(11)裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅形成N+多晶硅分立栅(4)和N+多晶硅栅(10)；
S8：淀积钝化层(9)并光刻曝光，通过干法分别刻蚀钝化层(9)、刻蚀栅氧化层(11)、刻蚀硅和N+多晶硅分立栅(4)，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区(7)；
S9：淀积源极金属(8)分别和多晶硅分立栅(4)，源极欧姆接触区(6)以及体接触区(7)接触，退火形成合金，形成背面金属(12)。
9.根据权利要求5所述的低比导通电阻的分立栅MOSFET器件的制造方法，其特征在于，包括以下步骤：
S1：在重掺杂第一种导电类型的半导体衬底(1)上进行一次外延；
S2：进行N次不同注入能量和剂量的第一种导电类型的离子注入；且第一次注入的能量和剂量到第N次注入的能量和剂量逐渐降低；
S3：光刻曝光刻槽区域，采用干法刻蚀一部分硅，刻蚀深度在1-2um之间；随后淀积一层薄SiN，并对该SiN进行干法刻蚀，其刻蚀厚度不小于淀积的SiN的厚度，但保留槽侧壁的SiN不被刻蚀；
S4：继续干法刻蚀硅直至刻蚀深度达到衬底，去除光刻胶；
S5：通过热氧化形成氧化层(3)，去除掩膜层以及去除侧壁SiN；再进行第二种导电类型的离子逐注入形成沟道体区(5)，同时，在热氧化过程中，S2中通过多次离子注入的杂质扩散形成掺杂由表面向下线性或近似线性增加的耐压层(2)；
S6：通过热氧形成30-100nm的栅氧化层(11)，然后淀积重掺杂N+多晶硅，随后通过湿法刻蚀或湿法结合干法刻N+多晶硅直至栅氧化层(11)裸露出来；
S7：通过光刻曝光，刻蚀掉部分的N+多晶硅形成N+多晶硅分立栅(4)和N+多晶硅栅(10)；
S8：淀积钝化层(9)并光刻曝光，通过干法分别刻蚀钝化层(9)、刻蚀栅氧化层(11)、刻蚀硅和N+多晶硅分立栅(4)，刻蚀硅和多晶硅的深度0.3-1um，然后重掺杂的第二种导电类型的离子注入形成体接触区(7)；
S9：淀积源极金属(8)分别和多晶硅分立栅(4)，源极欧姆接触区(6)以及体接触区(7)接触，退火形成合金，形成背面金属(12)。
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