CN112701151B - SiC MOSFET器件的制造方法及SiC MOSFET器件 - Google Patents
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Abstract
本公开提供一种SiC MOSFET器件的制造方法及SiC MOSFET器件。该方法包括：提供SiC外延片，在所述SiC外延片表面沉积生长掩膜层；刻蚀所述掩膜层，在所述掩膜层上形成第一刻蚀槽；再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽；通过第一刻蚀槽和第二刻蚀槽构成的离子注入窗口，注入第一高能离子，形成阶梯状形貌的阱区；注入第二高能离子，形成源区。本公开通过阶梯状形貌的离子注入窗口，来实现自对准工艺，可以非常精确的实现对沟道长度和位置的控制，工艺简单稳定。同时，形成阶梯状形貌的P阱区，扩展了两个P阱区之间的JFET区，增大了JFET区电流横向输出路径，进一步提升器件大电流密度输出能力。
Description
技术领域
本公开涉及半导体器件技术领域，具体涉及一种SiC MOSFET器件的制造方法及SiC MOSFET器件。
背景技术
SiC金属氧化物半导体场效应管(SiC Metal-Oxide-Semiconductor Field-Effect Transistor，SiC MOSFET)具有低导通电阻、开关速度快、耐高温等特点，在高压变频、新能源汽车、轨道交通等领域具有巨大的应用优势。由于SiC材料是宽禁带半导体材料中唯一可以直接通过热氧化形成生成SiO2的材料，这一优点简化了SiC MOSFET的制造工艺，使得SiC MOSFET受到极大关注。
目前为了提高SiC MOSFET的性能，普遍采用缩短沟道长度，减小SiC MOSFET器件中单个元胞的面积的方法，从而达到增加单位面积中的元胞数量，提高电流密度的目的。一般情况下，通过掩膜刻蚀和离子注入形式形成器件的导电沟道。当器件的沟道长度缩短时，光刻对准工艺需具备极高的精度要求，对工艺制造带来的极大的挑战。
为了减小光刻工艺过程中设备误差以及环境、人员的影响，长度为0.5um以下的沟道均采用自对准工艺。现有的自对准工艺多采用多晶硅氧化，利用氧化后的侧墙作为注入阻挡层，形成沟道自对准目的。采用氧化侧墙的自对准方案多晶硅氧化工艺要求严格，很难精确控制沟道尺寸。工艺难度大，对沟道长度的缩短有一定局限性，从而使提升的电流密度有一定的局限。
发明内容
针对上述问题，本申请提供了一种SiC MOSFET器件的制造方法及SiC MOSFET器件。
第一方面，本公开提供一种SiC MOSFET器件的的制造方法，包括：
提供SiC外延片，在所述SiC外延片表面沉积生长掩膜层；
刻蚀所述掩膜层，在所述掩膜层形成第一刻蚀槽，所述第一刻蚀槽的槽深小于所述掩膜层的厚度；
再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽，所述第二刻蚀槽的槽底为所述SiC外延片，且所述第二刻蚀槽的槽宽小于所述第一刻蚀槽的槽宽，以使所述第一刻蚀槽和所述第二刻蚀槽共同构成离子注入窗口；
通过所述离子注入窗口，注入第一高能离子到所述SiC外延片，在所述SiC外延片内形成阶梯状形貌的阱区；
通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区。
根据本公开的实施例，优选地，所述刻蚀所述掩膜层，在所述掩膜层形成第一刻蚀槽的步骤，包括：
在所述掩膜层涂覆光刻胶，利用掩膜版对涂覆光刻胶后的所述掩膜层依次进行曝光和显影，以在所述掩膜层上形成间隔设置的第一光刻胶层；
以所述第一光刻胶层为掩膜对所述掩膜层进行刻蚀，在所述掩膜层形成第一刻蚀槽和被所述第一光刻胶层覆盖的第一凸台。
根据本公开的实施例，优选地，所述再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽的步骤，包括：
再次在所述掩膜层上涂覆光刻胶，用掩膜版对涂覆光刻胶后的所述掩膜层依次进行曝光和显影，形成第二光刻胶层和位于所述第一刻蚀槽槽底的光刻窗口，其中所述光刻窗口的宽度小于所述第一刻蚀槽的槽宽；
以所述第二光刻胶层做掩膜对所述光刻窗口内的掩膜层进行刻蚀，在所述第一刻蚀槽内形成第二刻蚀槽和被所述第二光刻胶层覆盖的第二凸台。
根据本公开的实施例，优选地，所述通过所述离子注入窗口，注入第一高能离子到所述SiC外延片，在所述SiC外延片内形成阶梯状形貌的阱区的步骤，包括：
通过所述离子注入窗口，在所述SiC外延片内注入所述第一高能离子，在所述SiC外延片内形成第一阱区和位于所述第一阱区下方的第二阱区，其中，所述第一阱区的宽度大于所述第二阱区的宽度。
根据本公开的实施例，优选地，所述通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区的步骤，包括：
通过所述离子注入窗口，在所述第一阱区内注入所述第二高能离子，并在所述第一阱区内形成与所述SiC外延片表面相平齐的源区。
根据本公开的实施例，优选地，所述第一阱区的宽度和所述第一刻蚀槽的槽宽相等，所述第二阱区的宽度和所述第二刻蚀槽的槽宽相等，所述源区的宽度和所述第二刻蚀槽的槽宽相等。
根据本公开的实施例，优选地，所述SiC外延片为N型外延片时，注入的所述第一高能离子为P型离子，形成的所述阱区为P阱区，注入的所述第二高能离子为N型离子，形成的所述源区为N++源区。
根据本公开的实施例，优选地，所述P型离子为铝离子，所述N型离子为氮离子或磷离子。
根据本公开的实施例，优选地，在所述SiC外延片为N型外延片且所述掩膜层的材料为SiO2时，所述掩膜层的厚度大于或等于2um，所述第二刻蚀槽的槽深为0.8um至1um，注入的所述第一高能离子铝离子的能量为250KeV至450KeV，注入的所述第二高能离子氮离子或磷离子的能量为50KeV至200KeV。
根据本公开的实施例，优选地，所述SiC外延片为P型外延片时，注入的所述第一高能离子为N型离子，形成的所述阱区为N阱区，注入的所述第二高能离子为P型离子，形成的所述源区为P++源区。
根据本公开的实施例，优选地，所述N型离子为氮离子或磷离子，所述P型离子为铝离子。
根据本公开的实施例，优选地，所述掩膜层的材料为SiO2、SiN、AlN、多晶硅和非晶硅中的一种。
根据本公开的实施例，优选地，所述通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区的步骤之后，还包括：
去除所述SiC外延片表面剩余的掩膜层；
热氧化所述SiC外延片形成栅极绝缘层，沉积多晶硅并图案化，形成多晶硅栅极，沉积层间介质层并图案化，沉积正面金属层和背面金属层。
第二方面，本公开提供一种SiC MOSFET器件，包括：
SiC外延片；
位于所述SiC外延片的阶梯状形貌的阱区和位于所述阱区内的源区；
位于相邻两个所述源区之间的栅极绝缘层和位于每个所述栅极绝缘层上的多晶硅栅极。
根据本公开的实施例，优选地，所述阶梯状形貌的阱区包括与所述SiC外延片表面相平齐的第一阱区和位于所述第一阱区下方的第二阱区，所述第一阱区的宽度大于所述第二阱区的宽度；
其中，所述源区位于所述第一阱区内并与所述SiC外延片表面相平齐。
根据本公开的实施例，优选地，所述源区的宽度和所述第二阱区的宽度相等。
根据本公开的实施例，优选地，所述SiC MOSFET器件还包括：
包覆于所述多晶硅栅极的层间介质层和覆盖于所述SiC外延片和所述层间介质层的正面金属层。
采用上述技术方案，至少能够达到如下技术效果：
本公开通过第一刻蚀槽和第二刻蚀槽形成阶梯状形貌的自对准离子注入窗口来实现自对准工艺，可以非常精确的实现对沟道长度和位置的控制，工艺简单稳定，可与常规的MOSFET工艺相兼容。同时，形成阶梯状形貌的阱区，扩展了两个阱区之间的JFET区，增大了JFET区电流横向输出路径，进一步提升器件大电流密度输出能力。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是本公开一示例性实施例示出的一种SiC MOSFET器件的制造方法流程示意图；
图2-图8是本公开一示例性实施例示出的一种SiC MOSFET器件的制造方法的相关步骤形成的剖面结构示意图；
图9是本公开一示例性实施例示出的一种SiC MOSFET器件的剖面结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。
应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件、部件、区、层和/或部分，但这些元件、部件、区、层和/或部分不应受此等术语限制。此等术语仅用以区分元件、部件、区、层和/或部分与另一元件、部件、区、层和/或部分。因此，下文论述的第一元件、部件、区、层和/或部分可称为第二元件、部件、区、层和/或部分而不偏离本公开概念的启示。
实施例一
图1是本公开实施例示出的一种SiC MOSFET器件的制造方法流程示意图。图2-图8是本公开实施例示出的一种SiC MOSFET器件的制造方法的相关步骤形成的剖面结构示意图。下面，参照图1和图2-图8来描述本公开实施例提出的SiC MOSFET器件的制造方法一个示例性方法的详细步骤。
如图1所示，本实施例的SiC MOSFET制造方法，包括如下步骤：
步骤S101：提供SiC外延片1，在SiC外延片1表面沉积生长掩膜层2。
在具体实施时，上述步骤中形成掩膜层的材料为SiO2、SiN、AlN、多晶硅和非晶硅中的一种。
步骤S102：刻蚀掩膜层2，在掩膜层2上形成第一刻蚀槽211，第一刻蚀槽211的槽深小于掩膜层2的厚度。
在本公开实施例中，具体地，如图2和图3所示，上述步骤S102还包括：在掩膜层2涂覆光刻胶3，利用掩膜版对涂覆光刻胶3后的掩膜层2依次进行曝光和显影，以在掩膜层2上形成间隔设置的第一光刻胶层31；以第一光刻胶层31为掩膜对掩膜层进行刻蚀，在掩膜层2形成第一刻蚀槽211和被第一光刻胶层覆盖的第一凸台22。
优选地，上述步骤中第一刻蚀槽211的刻蚀坡度角为90度。
步骤S103：再次刻蚀掩膜层2，在第一刻蚀槽211内形成第二刻蚀槽212；第二刻蚀槽212的槽底为SiC外延片1，且第二刻蚀槽212的槽宽小于第一刻蚀槽211的槽宽，以使第一刻蚀槽211和第二刻蚀槽212共同构成自对准的离子注入窗口21。
在本公开实施例中，具体地，如图4和图5所示所示，上述步骤S103还包括：去除第一光刻胶31，再次在掩膜层2涂覆光刻胶3，用掩膜版对涂覆光刻胶3后的掩膜层2依次进行曝光和显影，形成第二光刻胶层32和位于第一刻蚀槽211槽底的光刻窗口33，其中光刻窗口33的宽度小于第一刻蚀槽211的槽宽；以第二光刻胶层32做掩膜对光刻窗口33内的掩膜层进行刻蚀，在第一刻蚀槽211内形成第二刻蚀槽212和被第二光刻胶层覆盖的第二凸台23。
优选地，上述步骤中第二刻蚀槽212的刻蚀坡度角为90度。
步骤S104：如图6所示，去除第二光刻胶层32，通过离子注入窗口21，注入第一高能离子到SiC外延片1，在SiC外延片1内形成阶梯状形貌的阱区4。
具体地，通过离子注入窗口21在SiC外延片1内注入第一高能离子，在SiC外延片1内形成第一阱区41和位于第一阱区41下方的第二阱区42，其中，第一阱区41的宽度大于第二阱区42的宽度。
具体地，利用自对准离子注入窗口21旁第一凸台22和第二凸台23的掩膜层厚度对第一高能离子的阻挡效果差异，通过调控离子注入能量、掩膜层3厚度、第一刻蚀槽211槽深和第二刻蚀槽212槽深，可实现第一凸台22对第一高能离子的完全阻当和第二凸台23对第一高能离子的部分阻挡，因此形成了阶梯状的阱区4。
步骤S105：如图7所示，通过离子注入窗口21，注入第二高能离子到SiC外延片1，并在阱区4内形成源区5。
具体地，通过离子注入窗口21，在第一阱区41内注入第二高能离子，并在第一阱区41内形成与SiC外延片1表面相平齐的源区5。
具体地，通过调控离子注入能量、掩膜层3厚度、第一刻蚀槽211槽深和第二刻蚀槽212槽深，可实现自对准离子注入窗口21旁第一凸台22和第二凸台23的对第二高能离子的完全阻挡。源区5的宽度等于第二刻蚀槽212的槽宽。
在本公开实施例中，优选地，第一阱区41的宽度和第一刻蚀槽211的槽宽相等，第二阱区42的宽度和第二刻蚀槽212的槽宽相等，源区5的宽度和第二刻蚀槽212的槽宽相等。
利用阶梯状的自对准离子注入窗口21，形成了阱区4和源区5的自对准结构，沟道自对准工艺得到了实现。
可选地，SiC外延片1为N型的SiC外延片时，注入的第一高能离子为P型离子，形成的阱区4为P阱区，注入的第二高能离子为N型离子，形成的源区5为N++源区。
进一步地，上述P型离子为铝离子，上述N型离子为氮离子或磷离子。
可选地，SiC外延片1为P型的SiC外延片时，注入的第一高能离子为N型离子，形成的4阱区为N阱区，注入的第二高能离子为P型离子，形成的源区5为P++源区。
进一步地，上述N型离子为氮离子或磷离子，上述P型离子为铝离子。
进一步地，执行步骤S105之后，还包括：
步骤S106：去除SiC外延片1表面的剩余掩膜层。
步骤S107：如图8所示，具体包括步骤S107a-S107f:
S107a：在高温退火炉中进行激活退火，使阱区4和源区5中注入的离子进行替位激活；
S107b：SiC外延层1表面热氧化形成栅极绝缘层6；
S107c：沉积多晶硅，进行注入掺杂和激活退火，并用掩膜版刻蚀，刻蚀掉多余的多晶硅和多余的栅极绝缘层，形成多晶硅栅极7；
S107d：采用化学气象沉积的方法沉积层间介质层8并用掩膜版刻蚀开孔，刻蚀掉多余的层间介质层；
S107e：沉积正面金属层9并合金化，与源区5形成欧姆接触。
S107f：沉积背面金属层10并合金化，与SiC外延片1背面形成欧姆接触。在本实施例中，通过第一刻蚀槽和第二刻蚀槽形成阶梯状形貌的自对准离子注入窗口21。阶梯状形貌的自对准离子注入窗口21凸台处的掩膜层具有厚度和横向差异，厚度和横向差异可形成阶梯状形貌的阱区4和矩形形貌的源区5的自对准结构。利用这种自对准工艺方法在形成沟道的同时，形成阶梯状形貌的阱区域4，在不改变JFET区11宽度的条件下，扩展了两个阱区域4之间的JFET区11，增大了JFET区11的电流横向输出路径，进一步提升器件的电流密度输出能力。
实施例二
在实施例一的基础上，本实施例提供一种利用SiO2作为掩膜层材料的N型SiCMOSFET器件的制造方法，如图1所示，包括如下步骤：
步骤S101：提供N型SiC外延片1，在N型SiC外延片1表面沉积生长掩膜层2。
在具体实施时，上述步骤中形成掩膜层的材料为SiO2，掩膜层厚度为2um。
步骤S102：刻蚀掩膜层2，在掩膜层上形成第一刻蚀槽211，第一刻蚀槽211的槽深小于掩膜层2的厚度。
具体的，上述步骤S102中第一刻蚀槽211的刻蚀坡度角为90度，槽深为1.0um至1.2um。
在本公开实施例中，具体地，如图2和图3所示，上述步骤S102还包括：在掩膜层2涂覆光刻胶3，利用掩膜版对涂覆光刻胶3后的掩膜层2依次进行曝光和显影，以在掩膜层2上形成间隔设置的第一光刻胶层31；以第一光刻胶层31为掩膜对掩膜层进行刻蚀，在掩膜层2形成第一刻蚀槽211和被第一光刻胶层覆盖的第一凸台22。
步骤S103：再次刻蚀掩膜层2，在第一刻蚀槽211内形成第二刻蚀槽212；第二刻蚀槽212的槽底为SiC外延片1，且第二刻蚀槽212的槽宽小于第一刻蚀槽211的槽宽，以使第一刻蚀槽211和第二刻蚀槽212共同构成自对准的离子注入窗口21。
具体的，上述步骤S103中第二刻蚀槽212的刻蚀坡度角为90度，槽深为0.8um至1.0um。
在本公开实施例中，具体地，如图4和图5所示所示，上述步骤S103还包括：去除第一光刻胶31，再次在掩膜层2涂覆光刻胶3，用掩膜版对涂覆光刻胶3后的掩膜层2曝光和显影，形成第二光刻胶层32和位于第一刻蚀槽211槽底的光刻窗口33，其中光刻窗口33的宽度小于第一刻蚀槽211的槽宽；以第二光刻胶层32做掩膜对光刻窗口33内的掩膜层进行刻蚀，在第一刻蚀槽内形成第二刻蚀槽212和被第二光刻胶层覆盖的第二凸台23。
步骤S104：如图6所示，去除第二光刻胶层32，通过离子注入窗口21，注入Al离子到SiC外延片1，在SiC外延片1内形成阶梯状形貌的P阱区4。
具体地，通过离子注入窗口21在SiC外延片1内注入Al离子，在SiC外延片1内形成第一阱区41和位于第一阱区41下方的第二阱区42，其中，第一阱区41的宽度大于第二阱区42的宽度。
具体的，上述步骤中Al离子的注入能量为250KeV至450KeV的一系列能量。利用自对准离子注入窗口21旁第一凸台22和第二凸台23的掩膜层厚度差异，第一凸台22处掩膜层厚度为2um，可完全阻当Al离子的注入；第二凸台23处的掩膜层厚度为0.8um至1.0um，对Al离子的阻挡效果较弱，Al离子注入的深度较浅，这样就形成了阶梯状的P阱区4。
步骤S105：如图7所示，通过离子注入窗口21，注入N型离子到SiC外延片1，并在阱区4内形成N++源区5。
具体地，通过离子注入窗口21，在第一阱区41内注入N型离子，并在第一阱区41内形成与SiC外延片1表面相平齐的N++源区5。
具体的，在上述步骤中N型离子为氮离子和磷离子中的一种，注入能量为50KeV至200KeV的一系列能量。自对准离子注入窗口21旁第一凸台22和第二凸台23均能有效阻挡50KeV至200KeV注入能量的N型离子束。
在本公开实施例中，优选地，第一阱区41的宽度和第一刻蚀槽211的槽宽相等，第二阱区42的宽度和第二刻蚀槽212的槽宽相等，N++源区5的宽度和第二刻蚀槽212的槽宽相等。
利用阶梯状的自对准离子注入窗口21，形成了P阱区4和N++源区5的自对准结构，沟道自对准工艺得到了实现。
进一步地，执行步骤S105之后，还包括：
步骤S106：去除SiC外延片1表面的剩余掩膜层。
步骤S107：如图8所示，具体包括步骤S107a-S107f:
S107a：在高温退火炉中进行激活退火，使阱区4和源区5中注入的离子进行替位激活；
S107b：SiC外延层1表面热氧化形成栅极绝缘层6；
S107c：沉积多晶硅，进行注入掺杂和激活退火，并用掩膜版刻蚀，刻蚀掉多余的多晶硅和多余的栅极绝缘层，形成多晶硅栅极7；
S107d：采用化学气象沉积的方法沉积层间介质层8并用掩膜版刻蚀开孔，刻蚀掉多余的层间介质层；
S107e：沉积正面金属层9并合金化，与N++源区5形成欧姆接触。
S107f：沉积背面金属层10并合金化，与SiC外延片1背面形成欧姆接触。
在本实施例中，通过第一刻蚀槽和第二刻蚀槽形成阶梯状形貌的自对准离子注入窗口21。阶梯状形貌的自对准离子注入窗口21凸台处的掩膜层具有厚度和横向差异，厚度和横向差异可形成阶梯状形貌的P阱区4和矩形形貌的N++源区5的自对准结构。利用这种自对准工艺方法在形成沟道的同时，形成阶梯状形貌的P阱区4，在不改变JFET区11宽度的条件下，扩展了两个P阱区4之间的JFET区11，增大了JFET区11的电流横向输出路径，进一步提升器件的电流密度输出能力。
实施例三
图9是本公开实施例示出的一种SiC MOSFET器件的剖面结构示意图。如图9所示，一种SiC MOSFET器件，包括：SiC外延片1、位于SiC外延片1的阶梯状形貌的阱区4和位于阱区4内的源区5。
还包括位于SiC外延片1上方，处于相邻两个源区5之间的栅极绝缘层6、位于栅极绝缘层6上的多晶硅栅极7。
还包括包覆于多晶硅栅极上的层间介质层8、覆盖于SiC外延片1和层间介质层8的正面金属层9以及覆盖于SiC外延片1背面的背面金属层10。
具体地，阶梯状形貌的阱区4包括与SiC外延片1表面相平齐的第一阱区41和位于第一阱区41下方的第二阱区42，第一阱区41的宽度大于第二阱区42的宽度；其中，源区5位于第一阱区41内并与SiC外延片1表面相平齐。
具体的，源区5的宽度和第二阱区42的宽度相等，第一阱区41的长度与源区5的宽度差即为沟道，目前SiC MOSFET的沟道可做到0.3～0.5um。
在本实施例中，优选地，阱区4为阶梯状区域，源区5为矩形区域，以精确控制沟道长度和位置。
在本实施例中，阶梯状形貌的阱区4域扩展了两个阱区4之间的JFET区11，增大了JFET区11电流的流通路径，减小了JFET区11的电阻。传统矩形形貌的阱区使得JFET区11位置受到JFET效应，PN结空间电荷区扩展，导通路径变小。而如果采用增加JFET区11宽度的方法扩展JEFT区11，会提高栅下的电场强度，易发生击穿。而在本实施例中，通过形成阶梯状阱区4，调控第二阱区42宽度，在不改变JFET区11宽度的条件下，实现了JFET区11的扩展，增大了JFET区11电流的流通路径，减小了JFET区11的电阻。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
虽然本公开所公开的实施方式如上，但所述的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (16)
1.一种SiC MOSFET器件的制造方法，其特征在于，包括：
提供SiC外延片，在所述SiC外延片表面沉积生长掩膜层；
刻蚀所述掩膜层，在所述掩膜层形成第一刻蚀槽，所述第一刻蚀槽的槽深小于所述掩膜层的厚度；
再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽，所述第二刻蚀槽的槽底为所述SiC外延片，且所述第二刻蚀槽的槽宽小于所述第一刻蚀槽的槽宽，以使所述第一刻蚀槽和所述第二刻蚀槽共同构成离子注入窗口；
通过所述离子注入窗口，注入第一高能离子到所述SiC外延片，在所述SiC外延片内形成阶梯状形貌的阱区；
通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区。
2.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述刻蚀所述掩膜层，在所述掩膜层形成第一刻蚀槽的步骤，包括：
在所述掩膜层涂覆光刻胶，利用掩膜版对涂覆光刻胶后的所述掩膜层依次进行曝光和显影，以在所述掩膜层上形成间隔设置的第一光刻胶层；
以所述第一光刻胶层为掩膜对所述掩膜层进行刻蚀，在所述掩膜层形成第一刻蚀槽和被所述第一光刻胶层覆盖的第一凸台。
3.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽的步骤，包括：
再次在所述掩膜层上涂覆光刻胶，用掩膜版对涂覆光刻胶后的所述掩膜层依次进行曝光和显影，形成第二光刻胶层和位于所述第一刻蚀槽槽底的光刻窗口，其中所述光刻窗口的宽度小于所述第一刻蚀槽的槽宽；
以所述第二光刻胶层做掩膜对所述光刻窗口内的掩膜层进行刻蚀，在所述第一刻蚀槽内形成第二刻蚀槽和被所述第二光刻胶层覆盖的第二凸台。
4.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述通过所述离子注入窗口，注入第一高能离子到所述SiC外延片，在所述SiC外延片内形成阶梯状形貌的阱区的步骤，包括：
通过所述离子注入窗口，在所述SiC外延片内注入所述第一高能离子，在所述SiC外延片内形成第一阱区和位于所述第一阱区下方的第二阱区，其中，所述第一阱区的宽度大于所述第二阱区的宽度。
5.根据权利要求4所述的SiC MOSFET器件的制造方法，其特征在于，所述通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区的步骤，包括：
通过所述离子注入窗口，在所述第一阱区内注入所述第二高能离子，并在所述第一阱区内形成与所述SiC外延片表面相平齐的源区。
6.根据权利要求4所述的SiC MOSFET器件的制造方法，其特征在于，所述第一阱区的宽度和所述第一刻蚀槽的槽宽相等，所述第二阱区的宽度和所述第二刻蚀槽的槽宽相等，所述源区的宽度和所述第二刻蚀槽的槽宽相等。
7.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述SiC外延片为N型外延片时，注入的所述第一高能离子为P型离子，形成的所述阱区为P阱区，注入的所述第二高能离子为N型离子，形成的所述源区为N++源区。
8.根据权利要求7所述的SiC MOSFET器件的制造方法，其特征在于，所述P型离子为铝离子，所述N型离子为氮离子或磷离子。
9.根据权利要求8所述的SiC MOSFET器件的制造方法，其特征在于，
在所述SiC外延片为N型外延片且所述掩膜层的材料为SiO2时，所述掩膜层的厚度大于或等于2um，所述第二刻蚀槽的槽深为0.8um至1um，注入的所述第一高能离子铝离子的能量为250KeV至450KeV，注入的所述第二高能离子氮离子或磷离子的能量为50 KeV至200KeV。
10.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述SiC外延片为P型外延片时，注入的所述第一高能离子为N型离子，形成的所述阱区为N阱区，注入的所述第二高能离子为P型离子，形成的所述源区为P++源区。
11.根据权利要求10所述的SiC MOSFET器件的制造方法，其特征在于，所述N型离子为氮离子或磷离子，所述P型离子为铝离子。
12.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述掩膜层的材料为SiO2、SiN、AlN、多晶硅和非晶硅中的一种。
13.根据权利要求1所述的SiC MOSFET器件的制造方法，其特征在于，所述通过所述离子注入窗口，注入第二高能离子到所述SiC外延片，并在所述阱区内形成源区的步骤之后，还包括：
去除所述SiC外延片表面剩余的掩膜层；
热氧化所述SiC外延片形成栅极绝缘层，沉积多晶硅并图案化，形成多晶硅栅极，沉积层间介质层并图案化，沉积正面金属层和背面金属层。
14.一种SiC MOSFET器件，其特征在于，包括：
SiC外延片；
位于所述SiC外延片的阶梯状形貌的阱区和位于所述阱区内的源区；其中，所述阶梯状形貌的阱区包括与所述SiC外延片表面相平齐的第一阱区和位于所述第一阱区下方的第二阱区，所述第一阱区的宽度大于所述第二阱区的宽度；所述源区的宽度和所述第二阱区的宽度相等；
位于相邻两个所述源区之间的栅极绝缘层和位于每个所述栅极绝缘层上的多晶硅栅极。
15.根据权利要求14所述的SiC MOSFET器件，其特征在于，所述源区位于所述第一阱区内并与所述SiC外延片表面相平齐。
16.根据权利要求14所述的SiC MOSFET器件，其特征在于，还包括：
包覆于所述多晶硅栅极的层间介质层和覆盖于所述SiC外延片和所述层间介质层的正面金属层。
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|---|---|---|---|---|
| CN115458604B (zh) * | 2022-10-24 | 2023-06-30 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet器件及其制造方法 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066862A (ja) * | 1983-09-22 | 1985-04-17 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JPS63132481A (ja) * | 1986-11-22 | 1988-06-04 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| CN103890922A (zh) * | 2011-11-24 | 2014-06-25 | 住友电气工业株式会社 | 制造半导体器件的方法 |
| CN105226083A (zh) * | 2015-09-21 | 2016-01-06 | 中国电子科技集团公司第五十五研究所 | 一种带角度注入的自对准mos沟道的制备方法 |
| CN105895511A (zh) * | 2016-04-29 | 2016-08-24 | 北京世纪金光半导体有限公司 | 一种基于自对准工艺的SiC MOSFET制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0492991B1 (en) * | 1990-12-21 | 1999-06-23 | SILICONIX Incorporated | Method of fabricating double diffused integrated MOSFET cells |
| US10090409B2 (en) * | 2016-09-28 | 2018-10-02 | Monolithic Power Systems, Inc. | Method for fabricating LDMOS with self-aligned body |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066862A (ja) * | 1983-09-22 | 1985-04-17 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JPS63132481A (ja) * | 1986-11-22 | 1988-06-04 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| CN103890922A (zh) * | 2011-11-24 | 2014-06-25 | 住友电气工业株式会社 | 制造半导体器件的方法 |
| CN105226083A (zh) * | 2015-09-21 | 2016-01-06 | 中国电子科技集团公司第五十五研究所 | 一种带角度注入的自对准mos沟道的制备方法 |
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