CN116387347B - 具有高uis能力的碳化硅mosfet器件及其制造方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，公开了一种具有高UIS能力的碳化硅MOSFET器件及其制造方法，包括：N+衬底；外延生长形成于N+衬底顶层的N型漂移区，N型漂移区的顶层设有对称排列的P型基区，以及位于P型基区之间的N型电流扩展区，P型基区内设有阶梯沟槽，阶梯沟槽上匹配有阶梯功能区；阶梯沟槽包括位于P型基区顶层的宽阶梯沟槽以及位于宽阶梯沟槽底层的窄阶梯沟槽，阶梯功能区包括位于宽阶梯沟槽一侧的第一阶梯P+区、位于窄阶梯沟槽一侧的第二阶梯P+区以及位于窄阶梯沟槽底层的第三阶梯P+区，其中，第三阶梯P+区凸出于P型基区的底层，P型基区内还设有N+源区，第一阶梯P+区位于宽阶梯沟槽与N+源区之间。本申请提高了碳化硅MOSFET器件的UIS能力。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种具有高UIS能力的碳化硅MOSFET器件及其制造方法。
背景技术
在半导体制造工艺中，碳化硅（SiC）材料是第三代宽禁带半导体材料的典型代表，具有临界击穿电场高、载流子饱和漂移速率高、热导率高等特点，这使其在大功率、高频、高温等半导体器件领域具有广阔的应用前景，特别是碳化硅MOSFET器件。
非箝位感性负载下的开关 (Unclamped Inductive Switching，UIS)是功率MOSFET器件在应用中面临的最极端的电应力情况之一，UIS亦可称为单脉冲耐受能力，UIS失效，通常是由于雪崩效应使寄生NPN双极型晶体管的开启导致的，寄生NPN双极晶体管的导通，导致器件内部同时存在高压和大电流，从而使器件迅速升温，损坏器件；而碳化硅MOSFET器件由于禁带宽度大，使得寄生NPN双极晶体管的开启电压更高，同时碳化硅MOSFET器件的耐高温特性更好，也有利于提高UIS能力，但即使是碳化硅MOSFET器件，也不能完全避免UIS过程中寄生NPN晶体管的寄生导通，由此，如何提供一种具有高UIS能力的碳化硅MOSFET器件，成为一亟需解决的技术问题。
发明内容
鉴于此，本申请提供一种具有高UIS能力的碳化硅MOSFET器件及其制造方法，以提高碳化硅MOSFET器件的UIS能力。
为实现以上目的，根据第一方面，采用的技术方案为：
一种具有高UIS能力的碳化硅MOSFET器件，包括：
N+衬底，所述N+衬底上外延生长有N型漂移区，所述N型漂移区上对称排列有栅极件；
所述N型漂移区的顶层设有对称排列的P型基区，以及位于所述P型基区之间的N型电流扩展区，所述P型基区内设有阶梯沟槽，所述阶梯沟槽上匹配有阶梯功能区；
所述阶梯沟槽包括位于所述P型基区顶层的宽阶梯沟槽以及位于所述宽阶梯沟槽底层的窄阶梯沟槽，所述阶梯功能区包括位于所述宽阶梯沟槽一侧的第一阶梯P+区、位于所述窄阶梯沟槽一侧的第二阶梯P+区以及位于所述窄阶梯沟槽底层的第三阶梯P+区，其中，所述第三阶梯P+区凸出于所述P型基区的底层，所述P型基区内还设有N+源区，所述第一阶梯P+区位于所述宽阶梯沟槽与所述N+源区之间。
本申请进一步设置为：所述阶梯功能区包裹所述阶梯沟槽，所述第一阶梯P+区、所述第二阶梯P+区以及所述第三阶梯P+区部分重叠。
本申请进一步设置为：所述N+衬底的底层设有漏极金属层，所述N型漂移区上设有包裹所述栅极件的源极金属层，所述第一阶梯P+区与所述源极金属层相接。
本申请进一步设置为：在所述N型电流扩展区的中心处设有朝向所述N型漂移区的中心沟槽组以及包裹所述中心沟槽组的中心功能区。
本申请进一步设置为：所述中心沟槽组包括位于所述N型漂移区顶层的第一中心沟槽以及位于所述第一中心沟槽底层的第二中心沟槽，所述中心功能区包括位于所述第一中心沟槽两侧的第一P+扩展区、位于所述第二中心沟槽两侧的第二P+扩展区以及位于所述第二中心沟槽底层的第三P+扩展区，其中，所述第三P+扩展区凸出于所述N型电流扩展区的底层。
本申请进一步设置为：所述宽阶梯沟槽、所述窄阶梯沟槽、所述第一中心沟槽以及所述第二中心沟槽内均填充二氧化硅。
本申请进一步设置为：所述栅极件包括栅氧层和设于所述栅氧层内的多晶硅层，所述栅氧层横跨所述P型基区和所述N型电流扩展区。
本申请进一步设置为：所述第一P+扩展区暴露于所述栅氧层之外的部分与所述源极金属层相接。
根据第二方面，采用的技术方案为：
一种具有高UIS能力的碳化硅MOSFET器件制造方法，包括：
提供一N+衬底，在所述N+衬底上外延生长出N型漂移区；
光刻且刻蚀所述N型漂移区，在所述N型漂移区的顶层生成中心沟槽组，以及对称于所述中心沟槽组两侧的阶梯沟槽；
光刻且进行铝离子注入，在N型漂移区内形成包裹所述中心沟槽组的中心功能区，以及包裹所述阶梯沟槽的阶梯功能区；
填充二氧化硅至所述中心沟槽组以及所述阶梯沟槽；
光刻且进行铝离子注入，在N型漂移区内形成涵盖所述阶梯沟槽和所述阶梯功能区的P型基区；
光刻且进行氮离子注入，在所述P型基区之间形成涵盖所述中心沟槽组和所述中心功能区的N型电流扩展区，以及在所述P型基区内形成位于所述阶梯沟槽一侧的N+源区；
在所述N型漂移区上形成横跨所述P型基区和所述N型电流扩展区的栅极件；
在所述N型漂移区上沉积覆盖所述栅极件的源极金属层，以及在所述N+衬底的底层沉积漏极金属层
本申请进一步设置为：所述阶梯沟槽包括位于所述P型基区顶层的宽阶梯沟槽以及位于所述宽阶梯沟槽底层的窄阶梯沟槽，所述阶梯功能区包括位于所述宽阶梯沟槽一侧的第一阶梯P+区、位于所述窄阶梯沟槽一侧的第二阶梯P+区以及位于所述窄阶梯沟槽底层的第三阶梯P+区，其中，所述第三阶梯P+区凸出于所述P型基区的底层。
综上所述，与现有技术相比，本申请公开了一种具有高UIS能力的碳化硅MOSFET器件及其制造方法，N+衬底上的N型漂移区内对称排列有P型基区，P型基区之间设有N型电流扩展区，P型基区内设有阶梯沟槽，且阶梯沟槽上匹配有阶梯功能区，其中，阶梯沟槽包括位于P型基区顶层的宽阶梯沟槽以及位于宽阶梯沟槽底层的窄阶梯沟槽，阶梯功能区包括位于宽阶梯沟槽一侧的第一阶梯P+区、位于窄阶梯沟槽一侧的第二阶梯P+区以及位于窄阶梯沟槽底层的第三阶梯P+区，第三阶梯P+区凸出于P型基区的底层，即通过上述设置，在MOSFET器件处于雪崩状态下之后，由于第三阶梯P+区的深度设计，雪崩电流通过阶梯功能区流通至源极金属层，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实施例的具有高UIS能力的碳化硅MOSFET器件的剖面结构示意图；
图2是本实施例的具有高UIS能力的碳化硅MOSFET器件制造方法的流程图；
图3-图7是本实施例的具有高UIS能力的碳化硅MOSFET器件制造方法的各步骤对应的剖面结构示意图。
附图标记：1、N+衬底；11、漏极金属层；12、源极金属层；2、N型漂移区；3、P型基区；31、N+源区；4、N型电流扩展区；5、阶梯沟槽；51、宽阶梯沟槽；52、窄阶梯沟槽；6、阶梯功能区；61、第一阶梯P+区；62、第二阶梯P+区；63、第三阶梯P+区；7、中心沟槽组；71、第一中心沟槽；72、第二中心沟槽；8、中心功能区；81、第一P+扩展区；82、第二P+扩展区；83、第三P+扩展区；9、栅极件；91、栅氧层；92、多晶硅层。
具体实施方式
这里将详细的对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性地包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
请参考图1，为本实施例的具有高UIS能力的碳化硅MOSFET器件的剖面结构示意图。
该具有高UIS能力的碳化硅MOSFET器件，包括：N+衬底1，N+衬底1的顶层外延生长有N型漂移区2，N型漂移区2的顶层设有对称排列的P型基区3，以及位于P型基区3之间的N型电流扩展区4，P型基区3内设有阶梯沟槽5，阶梯沟槽5上匹配有阶梯功能区6，N型漂移区2上还对称排列有栅极件9。
在具体实施过程中，在N型电流扩展区4的中心处设有朝向N型漂移区2的中心沟槽组7以及包裹中心沟槽组7的中心功能区8，即碳化硅MOSFET器件通过N型电流扩展区4以及阶梯沟槽5和中心沟槽组7扩展漂移区域，以减小漏电流，且通过N型电流扩展区4能够承受较高的电场强度，提高器件的可靠性和抗电压性能，同时利用阶梯沟槽5上匹配的阶梯功能区6以及中心沟槽组7匹配的中心功能区8来引导器件雪崩效应的大电流，以此提高器件的UIS能力。
进一步的，阶梯沟槽5包括位于P型基区3顶层的宽阶梯沟槽51以及位于宽阶梯沟槽51底层的窄阶梯沟槽52，其中，宽阶梯沟槽51和窄阶梯沟槽52内填充有二氧化硅，以降低沟槽表面和侧壁的电阻，从而提高器件的电性能和可靠性，亦可以减少器件漏电流路径，防止电子穿隧效应。
进一步的，阶梯功能区6包括位于宽阶梯沟槽51一侧的第一阶梯P+区61、位于窄阶梯沟槽52一侧的第二阶梯P+区62以及位于窄阶梯沟槽52底层的第三阶梯P+区63，其中，第三阶梯P+区63凸出于P型基区3的底层，P型基区3内还设有N+源区31，第一阶梯P+区61位于宽阶梯沟槽51与N+源区31之间，以便于通过阶梯功能区6引导雪崩效应产生的大电流。
需要说明的是，N+衬底1的底层设有漏极金属层11，N型漂移区2上设有包裹栅极件9的源极金属层12，以便于完善碳化硅MOSFET器件的性能。
其中，第一阶梯P+区61与源极金属层12相接，以便于通过阶梯功能区6引导雪崩效应产生的大电流至源极金属层12。
在具体实施过程中，阶梯功能区6包裹阶梯沟槽5，第一阶梯P+区61、第二阶梯P+区62以及第三阶梯P+区63部分重叠，即第一阶梯P+区61、第二阶梯P+区62以及第三阶梯P+区63呈阶梯结构排列，结合前述的第三阶梯P+区63凸出于P型基区3的底层，可视为第三阶梯P+区63相对于N型漂移区2的探入深度大于P型基区3的探入深度，即如图1所示的B1和B4处的电场峰值比A1和A2处的更高，当碳化硅MOSFET器件发生雪崩效应之后，阶梯结构的阶梯功能区6由于较P型基区3的深度更深，故雪崩电流优先通过第三阶梯P+区63、第二阶梯P+区62以及第一阶梯P+区61流至源极金属层12，从而抑制了碳化硅MOSFET的寄生NPN双极晶体管导通，提高了器件的UIS能力。
在一些实施例中，在N型电流扩展区4的中心处设有朝向N型漂移区2的中心沟槽组7以及包裹中心沟槽组7的中心功能区8，其中，中心沟槽组7包括位于N型漂移区2顶层的第一中心沟槽71以及位于第一中心沟槽71底层的第二中心沟槽72，中心功能区8包括位于第一中心沟槽71两侧的第一P+扩展区81、位于第二中心沟槽72两侧的第二P+扩展区82以及位于第二中心沟槽72底层的第三P+扩展区83，第三P+扩展区83凸出于N型电流扩展区4的底层，即第三P+扩展区83相对于N型漂移区2的探入深度大于P型基区3的探入深度，如图1所示的B2和B3处的电场峰值比A1和A2处的更高，当碳化硅MOSFET器件发生雪崩效应之后，中心沟槽组7的中心功能区8由于较P型基区3的深度更深，故雪崩电流优先通过第三P+扩展区83、第二P+扩展区82以及第一P+扩展区81流至源极金属层12，从而抑制了碳化硅MOSFET的寄生NPN双极晶体管导通，提高了器件的UIS能力。
需要说明的是，以N型漂移区2的顶层平面为基准，阶梯功能区6和中心功能区8的探入深度均大于P型基区3，根据环境需要，阶梯功能区6与中心功能区8的探入深度可以相等或者阶梯功能区6的探入深度大于中心功能区8的探入深度，或者中心功能区8的探入深度大于阶梯功能区6的探入深度，以便于雪崩电流的流出路径，提高器件的UIS能力。
需要说明的是，第一中心沟槽71与第二中心沟槽72内填充有二氧化硅，以降低沟槽表面和侧壁的电阻，从而提高器件的电性能和可靠性，亦可以减少器件漏电流路径，防止电子穿隧效应。
在本实施例中，栅极件9包括栅氧层91和设于栅氧层91内的多晶硅层92，栅氧层91横跨P型基区3和N型电流扩展区4，以便于栅极件9发挥碳化硅MOSFET器件的栅极功能。
进一步的，第一P+扩展区81暴露于栅氧层之外的部分与源极金属层12相接，以便于第一P+扩展区81针对雪崩电流的疏导。
其中，结合前述结构设计，本实施例的栅极件9相对于N型漂移区2或N型电流扩展区4对称排列，以此降低了器件的反向传输电容，提高了器件的开关速度。
综上，本实施例公开的具有高UIS能力的碳化硅MOSFET器件，N+衬底1上的N型漂移区2内对称排列有P型基区3，P型基区3之间设有N型电流扩展区4，P型基区3内设有阶梯沟槽5，且阶梯沟槽5上匹配有阶梯功能区6，其中，阶梯沟槽5包括位于P型基区3顶层的宽阶梯沟槽51以及位于宽阶梯沟槽51底层的窄阶梯沟槽52，阶梯功能区6包括位于宽阶梯沟槽51一侧的第一阶梯P+区61、位于窄阶梯沟槽52一侧的第二阶梯P+区62以及位于窄阶梯沟槽52底层的第三阶梯P+区63，第三阶梯P+区63凸出于P型基区3的底层，在可以搭配中心沟槽组7以及包裹中心沟槽组7的中心功能区8的选择下，即通过上述设置，在MOSFET器件处于雪崩状态下之后，由于第三阶梯P+区63和/或第三P+扩展区83的深度设计，雪崩电流通过阶梯功能区6和/或中心功能区8流通至源极金属层12，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
参考图2以及图3-图7，本实施例还公开了一种具有高UIS能力的碳化硅MOSFET器件制造方法，具体包括：
S101，提供一N+衬底1，在N+衬底1上外延生长出N型漂移区2。
在本步骤中，N+衬底1的形成材料为碳化硅。
S102，光刻且刻蚀N型漂移区2，在N型漂移区2的顶层生成中心沟槽组7，以及对称于中心沟槽组7两侧的阶梯沟槽5。
在本步骤中，参考图3，阶梯沟槽5包括位于N型漂移区2顶层的宽阶梯沟槽51以及位于宽阶梯沟槽51底层的窄阶梯沟槽52，宽阶梯沟槽51的槽体宽度大于窄阶梯沟槽52的槽体宽度。
进一步的，中心沟槽组7包括位于N型漂移区2顶层的第一中心沟槽71以及位于第一中心沟槽71底层的第二中心沟槽72，且第一中心沟槽71和第二中心沟槽72同心设置，以便于沟槽结构规整，以便于通过沟槽扩展器件漂移区。
在具体实施过程中，可通过先刻蚀出宽阶梯沟槽51以及第一中心沟槽71进而基于宽阶梯沟槽51和第一中心沟槽71，继续刻蚀出第二中心沟槽72以及窄阶梯沟槽52，以此实现获取沟槽的目的。
S103，光刻且进行铝离子注入，在N型漂移区2内形成包裹中心沟槽组7的中心功能区8，以及包裹阶梯沟槽5的阶梯功能区6。
在本步骤中，参考图4，阶梯功能区6包括位于宽阶梯沟槽51一侧的第一阶梯P+区61、位于窄阶梯沟槽52一侧的第二阶梯P+区62以及位于窄阶梯沟槽52底层的第三阶梯P+区63，其中，第一阶梯P+区61、第二阶梯P+区62以及第三阶梯P+区63部分重叠，即第一阶梯P+区61、第二阶梯P+区62以及第三阶梯P+区63呈阶梯结构排列。
进一步的，中心功能区8包括位于第一中心沟槽71两侧的第一P+扩展区81、位于第二中心沟槽72两侧的第二P+扩展区82以及位于第二中心沟槽72底层的第三P+扩展区83。
S104，填充二氧化硅至中心沟槽组7以及阶梯沟槽5。
在本步骤中，参考图4，对中心沟槽组7以及阶梯沟槽5沉积二氧化硅后，可通过反刻工艺保持二氧化硅在沟槽内填充平整。
S105，光刻且进行铝离子注入，在N型漂移区2内形成涵盖阶梯沟槽5和阶梯功能区6的P型基区3。
在本实施例中，参考图5，以N型漂移区2的顶层平面为基准，第三阶梯P+区63以及第三P+扩展区83的探入深度大于P型基区3的探入深度。
S106，光刻且进行氮离子注入，在P型基区3之间形成涵盖中心沟槽组7和中心功能区8的N型电流扩展区4，以及在P型基区3内形成位于阶梯沟槽5一侧的N+源区31。
在本实施例中，在N+源区31形成之后，可通过高温退火，以激活掺杂的杂质。
S107，在N型漂移区2上形成横跨P型基区3和N型电流扩展区4的栅极件9。
在具体实施过程中，参考图6，栅极件9包括栅氧层91和设于栅氧层91内的多晶硅层92，其中，栅极件9的形成可包括：在N型漂移区2上热氧化生长初始栅氧层，且在初始栅氧层上沉积多晶硅，刻蚀修正多晶硅后，形成多晶硅层92，并基于多晶硅层92继续生长包裹多晶硅层92的中间栅氧层，直至得到栅氧层91。
在一些实施例中，在栅极件9形成之后，还可以通过光刻得到目标孔区域。
S108，参考图7，在N型漂移区2上沉积覆盖栅极件9的源极金属层12，以及在N+衬底1的底层沉积漏极金属层11。
即通过上述工艺形成的具有高UIS能力的碳化硅MOSFET器件，以N型漂移区2的顶层平面为基准，第三阶梯P+区63和/或第三P+扩展区83的探入深度大于P型基区3的探入深度，以此在MOSFET器件处于雪崩状态下之后，雪崩电流通过阶梯功能区6和/或中心功能区8流通至源极金属层12，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
以上对本申请进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (7)
1.一种具有高UIS能力的碳化硅MOSFET器件，其特征在于，包括：
N+衬底，所述N+衬底上外延生长有N型漂移区，所述N型漂移区上对称排列有栅极件；
所述N型漂移区的顶层设有对称排列的P型基区，以及位于所述P型基区之间的N型电流扩展区，所述P型基区内设有阶梯沟槽，所述阶梯沟槽上匹配有阶梯功能区；
所述阶梯沟槽包括位于所述P型基区顶层的宽阶梯沟槽以及位于所述宽阶梯沟槽底层的窄阶梯沟槽，所述阶梯功能区包括位于所述宽阶梯沟槽一侧的第一阶梯P+区、位于所述窄阶梯沟槽一侧的第二阶梯P+区以及位于所述窄阶梯沟槽底层的第三阶梯P+区，其中，所述第三阶梯P+区凸出于所述P型基区的底层，所述P型基区内还设有N+源区，所述第一阶梯P+区位于所述宽阶梯沟槽与所述N+源区之间；
所述阶梯功能区包裹所述阶梯沟槽，所述第一阶梯P+区、所述第二阶梯P+区以及所述第三阶梯P+区部分重叠；
所述N型漂移区上设有包裹所述栅极件的源极金属层，所述第一阶梯P+区与所述源极金属层相接，所述栅极件包括栅氧层，所述栅氧层横跨所述P型基区和所述N型电流扩展区；
在所述N型电流扩展区的中心处设有朝向所述N型漂移区的中心沟槽组以及包裹所述中心沟槽组的中心功能区。
2.如权利要求1所述的具有高UIS能力的碳化硅MOSFET器件，其特征在于，所述N+衬底的底层设有漏极金属层。
3.如权利要求1所述的具有高UIS能力的碳化硅MOSFET器件，其特征在于，所述中心沟槽组包括位于所述N型漂移区顶层的第一中心沟槽以及位于所述第一中心沟槽底层的第二中心沟槽，所述中心功能区包括位于所述第一中心沟槽两侧的第一P+扩展区、位于所述第二中心沟槽两侧的第二P+扩展区以及位于所述第二中心沟槽底层的第三P+扩展区，其中，所述第三P+扩展区凸出于所述N型电流扩展区的底层。
4.如权利要求3所述的具有高UIS能力的碳化硅MOSFET器件，其特征在于，所述宽阶梯沟槽、所述窄阶梯沟槽、所述第一中心沟槽以及所述第二中心沟槽内均填充二氧化硅。
5.如权利要求3所述的具有高UIS能力的碳化硅MOSFET器件，其特征在于，所述栅极件包括设于所述栅氧层内的多晶硅层。
6.如权利要求5所述的具有高UIS能力的碳化硅MOSFET器件，其特征在于，所述第一P+扩展区暴露于所述栅氧层之外的部分与所述源极金属层相接。
7.一种具有高UIS能力的碳化硅MOSFET器件制造方法，其特征在于，包括：
提供一N+衬底，在所述N+衬底上外延生长出N型漂移区；
光刻且刻蚀所述N型漂移区，在所述N型漂移区的顶层生成中心沟槽组，以及对称于所述中心沟槽组两侧的阶梯沟槽，所述阶梯沟槽包括宽阶梯沟槽以及位于所述宽阶梯沟槽底层的窄阶梯沟槽；
光刻且进行铝离子注入，在N型漂移区内形成包裹所述中心沟槽组的中心功能区，以及包裹所述阶梯沟槽的阶梯功能区，所述阶梯功能区包括位于所述宽阶梯沟槽一侧的第一阶梯P+区、位于所述窄阶梯沟槽一侧的第二阶梯P+区以及位于所述窄阶梯沟槽底层的第三阶梯P+区，所述第一阶梯P+区、所述第二阶梯P+区以及所述第三阶梯P+区部分重叠；
填充二氧化硅至所述中心沟槽组以及所述阶梯沟槽；
光刻且进行铝离子注入，在N型漂移区内形成涵盖所述阶梯沟槽和所述阶梯功能区的P型基区，所述宽阶梯沟槽位于所述P型基区顶层，所述第三阶梯P+区凸出于所述P型基区的底层；
光刻且进行氮离子注入，在所述P型基区之间形成涵盖所述中心沟槽组和所述中心功能区的N型电流扩展区，以及在所述P型基区内形成位于所述阶梯沟槽一侧的N+源区，所述中心沟槽组位于所述N型电流扩展区的中心处且朝向所述N型漂移区；
在所述N型漂移区上形成横跨所述P型基区和所述N型电流扩展区的，且包括栅氧层的栅极件；
在所述N型漂移区上沉积覆盖所述栅极件的源极金属层，以及在所述N+衬底的底层沉积漏极金属层，所述第一阶梯P+区与所述源极金属层相接。
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