CN103986447B - 双极半导体开关及其制造方法 - Google Patents

双极半导体开关及其制造方法 Download PDF

Info

Publication number
CN103986447B
CN103986447B CN201410044904.4A CN201410044904A CN103986447B CN 103986447 B CN103986447 B CN 103986447B CN 201410044904 A CN201410044904 A CN 201410044904A CN 103986447 B CN103986447 B CN 103986447B
Authority
CN
China
Prior art keywords
junction
concentration
type semiconductor
semiconductor
semiconductor area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410044904.4A
Other languages
English (en)
Other versions
CN103986447A (zh
Inventor
F.J.尼德诺斯泰德
H-J.舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN103986447A publication Critical patent/CN103986447A/zh
Application granted granted Critical
Publication of CN103986447B publication Critical patent/CN103986447B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/221Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708Emitter or collector electrodes for bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及双极半导体开关及其制造方法。提供了一种具有半导体主体的双极半导体开关。半导体主体包括第一p型半导体区、第二p型半导体区、以及第一n型半导体区,第一n型半导体区与第一p型半导体区形成第一pn结并且与第二p型半导体区形成第二pn结。在第一pn结和第二pn结之间穿过第一n型半导体区的最短路径上,电荷复合中心的浓度和n掺杂剂的浓度变化。电荷复合中心的浓度在沿最短路径的一点处具有最大值,在该点处n掺杂剂的浓度至少接近于最大掺杂剂浓度。另外,提供了一种用于双极半导体开关的制造方法。

Description

双极半导体开关及其制造方法
技术领域
本发明的实施例涉及双极半导体开关,尤其涉及双极功率半导体开关,并且涉及相关的制造方法。
背景技术
半导体器件(诸如晶闸管和晶体管,例如场效应受控切换器件诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT))已被用于各种应用,包括但不限于电源和功率转换器、电动车、空调、以及甚至立体声系统中的开关。尤其关于能够切换大电流和/或操作在较高电压下的功率器件,低导通状态电阻(其随后被称为导通电阻Ron)、柔和的切换行为(柔和恢复)和高电压阻断能力经常是所期望的。半导体器件的柔和性可以按照在关断半导体器件期间发生的过压和/或电压振荡和/或电流振荡来描述。
在IGBT中,隔离栅FET(场效应晶体管)用于双极晶体管的控制。按这样做,在单个半导体器件中,隔离栅FET的低导通电阻Ron和快速电压控制与双极晶体管的高电流和低饱和电压VCEsat结合。因此IGBT广泛用于中到高功率应用(诸如切换模式电源、逆变器和牵引电机控制)中。单个功率IGBT可以具有达到大约100A或更高的电流切换能力并且可以耐受达到6kV或甚至更高的阻断电压。
当IGBT被关断(关闭)时,电流可以在栅极上回动。这可以导致振荡并且甚至可以减小可控性。为了改善IGBT的柔和性,背侧发射极效率可以横向变化。然而这可以促成非均质电流分布。
另外,深垂直沟槽栅极经常用于功率IGBT。尤其栅极氧化物的底部可以被暴露到高静电场(例如由在栅极氧化物中的捕获的电荷产生的电场)和/或IGBT的阻断模式中的高动态电场。这可以导致减小阻断能力并且甚至导致永久性器件失效。另外,在阻断模式期间的雪崩事件中形成的热电荷载流子可以被注入到栅极氧化物中。这可以导致使器件的操作点和/或击穿的位置移位。尤其,所谓的动态雪崩可以引起振荡和/或器件失效,在所述动态雪崩中,与静态情况相比,由于添加到本底掺杂的流动的空穴,阻断模式期间的电场梯度变得实质上更陡峭。
用于在关断IGBT期间减小振荡的已知的手段仅具有有限的效果并且伴随副作用。例如,可以使栅极氧化物的底部和/或侧部更厚。然而,栅极氧化物的侧部的厚度通常限制为沟槽宽度的一半。另外,机械应力通常随栅极氧化物的厚度增加。使用具有比氧化硅大的介电常数的所谓的高k材料(诸如氧化铪)分别作为栅极氧化物和栅极电介质通常仅导致振荡的有限减小并且可以导致更复杂的制造。可替代地,处于源极电位上的附加的沟槽(无源栅极沟槽)可以布置在处于栅极电位上的沟槽之间。在关断期间,空穴电流可以在附加沟槽之下向发射极触点流动。因此,空穴电流对栅极的影响可以被有效地减小。然而,可能需要对于许多应用来说太高的栅极电阻以影响关断。另外,这个设计通常使用大的器件面积。
发明内容
根据双极半导体开关的实施例,半导体开关包括半导体主体,半导体主体包括第一p型半导体区、第二p型半导体区、以及第一n型半导体区,第一n型半导体区与第一p型半导体区形成第一pn结并且与第二p型半导体区形成第二pn结。在第一pn结和第二pn结之间的穿过第一n型半导体区的最短路径上,电荷复合中心的浓度和n掺杂剂的浓度变化。电荷复合中心的浓度在沿最短路径的一点处具有最大值,在该点处n掺杂剂的浓度至少接近于最大掺杂剂浓度。
根据双极半导体开关的实施例,半导体开关包括半导体材料的半导体主体。半导体主体包括第一p型半导体区、第二p型半导体区以及第一n型半导体区,第一n型半导体区与第一p型半导体区形成第一pn结并且与第二p型半导体区形成第二pn结。在与第一pn结和第二pn结中的至少一个基本正交的垂直截面中,除以元电荷的所述半导体材料的击穿电荷大于通过沿第一pn结和第一n型半导体区中的一点之间的基本垂直线积分n掺杂剂的浓度而获得的积分,在所述点处第一n型半导体区中的电荷载流子寿命至少接近于最小值。
根据双极半导体开关的实施例,半导体开关包括半导体主体。半导体主体包括第一p型半导体区、第二p型半导体区、以及第一n型半导体区,第一n型半导体区与第一p型半导体区形成第一pn结并且与第二p型半导体区形成第二pn结。在第一pn结和第二pn结之间的穿过第一n型半导体区的最短路径上,n掺杂剂的浓度具有至少两个最大值,并且电荷载流子寿命具有最小值,最小值被定位得至少接近于至少两个最大值中的至少一个。
根据用于形成双极半导体开关的方法的实施例,方法包括:提供半导体主体,半导体主体包括主表面、相对布置的背表面和第一半导体层;以及减小电荷载流子寿命。减小电荷载流子寿命包括下列至少一个:把重金属向内扩散到第一半导体层中、把质子植入到第一半导体层中和把氦原子核植入到第一半导体层中。执行该方法使得电荷载流子寿命在与主表面基本正交的垂直方向上在第一半导体层的下n型部分中具有最小值,在所述下n型部处n型掺杂剂的浓度基本接近于最大值。
通过阅读后面的详细描述并且通过观看附图,本领域技术人员将认识到附加的特征和优点。
附图说明
图中的部件不一定按比例,相反地,重点放在图示本发明的原理。此外,在图中,相似的参考数字指定对应的部分。在附图中:
图1图示了根据实施例的穿过双极半导体器件的垂直截面;
图2图示了根据实施例的穿过双极半导体器件的半导体主体的垂直截面、电荷载流子的寿命以及掺杂浓度;
图3图示了根据实施例的穿过双极半导体器件的半导体主体的垂直截面;
图4图示了根据实施例的穿过双极半导体器件的半导体主体的垂直截面;以及
图5图示了根据实施例的在方法的方法步骤期间穿过半导体主体的垂直截面。
具体实施方式
在后面的详细描述中参考附图,附图形成本描述的部分并且在附图中通过图示的方式示出了在其中可以实践本发明的具体实施例。在这点上,诸如“顶”、“底”、“前”、“背”、“前端”、“尾端”等的方向术语参考被描述的(一个或多个)图的定向使用。因为实施例的部件可以按许多不同的定向放置,所以方向术语出于图示的目的使用并且决不限制。要理解的是,在不脱离本发明的范围的情况下可以利用其它实施例并且可以做出结构或逻辑的改变。因此后面的详细描述不以限制的意义做出,并且本发明的范围由所附的权利要求限定。
现在将详细地参考各个实施例,在图中图示了各个实施例中的一个或多个示例。每个示例以解释的方式提供,并且不表示为对本发明的限制。例如,作为一个实施例的部分图示或描述的特征可以用在其它实施例上或与其它实施例联合使用以产生另外的进一步的实施例。本发明意图包括这样的修改和变化。使用具体的语言描述示例,该具体的语言不应当解释为限制所附权利要求的范围。附图不是按比例的并且仅出于图示的目的。为了清楚,如果未另外陈述,在不同的附图中相同的元件或制造步骤已被相同的参考指定。
在本说明书中使用的术语“水平”意图描述基本平行于半导体衬底或主体的第一或主水平表面的定向。这可以例如是晶片或管芯的表面。
在本说明书中使用的术语“垂直”意图描述被基本布置为垂直于第一表面(即平行于半导体衬底或主体的第一表面的法线方向)的定向。
在本说明书中,半导体主体的半导体衬底的第二表面被认为由下表面或背侧表面形成,而第一表面被认为由半导体衬底的上表面、前表面或主表面形成。因此,本说明书中使用的术语“在…上方”和“在…下面”描述结构特征对于另一结构特征的关于这个定向的相对位置。
在本说明书中描述的具体实施例关于(而不限制于)可以被操作为开关的双极半导体器件(尤其双极功率半导体器件)及其制造方法。半导体器件通常是具有布置在第一表面上的第一负载电极和布置在第二表面上的第二负载电极的垂直半导体器件(诸如垂直晶闸管或垂直IGBT或垂直双极晶体管)。第一和第二负载电极可以被形成为相应的金属化部。通常,形成的半导体器件是具有有源区域的功率半导体器件,有源区域具有用于承载和/或控制负载电流的多个单元。另外,功率半导体器件通常具有外围区域,当从上方看时外围区域具有至少部分地围绕有源区域的至少一个边缘终止结构。
在本说明书中使用的术语“功率半导体器件”意图描述单个芯片上的具有高电压和/或高电流切换能力的半导体器件。换句话说,功率半导体器件意图用于通常在安培范围中和更高的高电流。在本说明书内,术语“功率半导体器件”和“功率半导体部件”同义地使用。
在本说明书中使用的术语“场效应”意图描述第一导电类型的导电“沟道”的电场介导的形成和/或第二导电类型的半导体区(通常第二导电类型的主体区)中的沟道的导电性和/或形状的控制。由于场效应,在第一导电类型的发射极区和第一导电类型的漂移区之间形成和/或控制穿过沟道区的单极电流路径。在后面,漂移区还被称为基体区。漂移区可以与集电极区接触。漏极区或集电极区与漏极电极或集电极电极低电阻电接触。源极区或发射极区与源极电极或发射极电极低欧姆电接触。在本说明书的上下文中,术语“欧姆接触”和“电阻电接触”意图描述当没有电压施加到半导体器件和/或施加在半导体器件上时,在半导体器件的相应的元件或部分之间存在欧姆电流路径,通常为低欧姆欧姆电流路径。在本说明书内,术语“低电阻电接触”、“电耦合”和“低电阻电连接”同义地使用。
在本说明书的上下文中,术语“栅极电极”意图描述紧靠主体区设置和与主体区绝缘的、并且被配置为形成和/或控制穿过主体区的沟道区的电极。
在本说明书中使用的术语“换向”意图描述半导体器件的电流从正向方向或导电方向到相对方向或反向方向的切换,在正向方向或导电方向中pn负载结(例如IGBT或MOSFET的主体区和漂移区之间的pn结)正向偏置,在相对方向或反向方向中pn负载结反向偏置。
在后面,关于半导体器件和用于形成半导体器件的制造方法的实施例主要参考硅(Si)半导体器件来解释。因此,单晶半导体区或层通常是单晶Si区或Si层。然而,应当理解的是,半导体主体可以由适合用于制造半导体器件的任何半导体材料制成。对于功率半导体应用,目前主要使用Si、SiC(碳化硅)、GaAs(砷化硅)和GaN(氮化镓)材料。如果半导体主体包括分别具有高击穿电压和高临界雪崩场强的高带隙材料,诸如SiC或GaN,相应的半导体区的掺杂可以被选择为更高,这减小导通状态电阻Ron
图1图示了穿过双极半导体器件100的垂直截面。双极半导体器件100包括半导体主体40,半导体主体40在具有限定了垂直方向的法线方向的主表面101和与主表面101相对布置的背表面102之间延伸。在后面,主表面101还称为主水平表面。半导体主体40包括第一n型半导体区1、至少一个主体区2(其在后面也称为第一p型半导体区2)和至少一个p型集电极区4(其在后面也称为第二p型半导体区4)。第一n型半导体区1与(一个或多个)主体区2形成第一pn结14,并且与集电极区4形成第二pn结16。在后面,第二pn结16和第一pn结14也分别称为pn结16和另外的pn结14。半导体主体40进一步包括一个或多个n型发射极区3,n型发射极区3与(一个或多个)主体区2形成第三pn结15并且可以延伸到主表面101。
在示例性实施例中,三个垂直沟槽50从主表面101沿着相应的发射极或源极区3和主体区2并且部分地到第一n型半导体区1中延伸。然而,这仅是示例。通常半导体器件100是在有源区域中包括多个垂直沟槽50的功率半导体器件。在垂直截面中并且通常还当从上面观察时,垂直沟槽50通常在有源区域中形成定义单位单元110的晶格。
在每个垂直沟槽50中,栅极电极10被布置并且通过介电区9b、9c、9d与半导体主体40分离。介电区的下部9b布置在栅极电极10下面并且在栅极电极10和第一n型半导体区1之间。介电区的栅极介电部9c布置在垂直沟槽50的侧壁处。栅极介电部9c从主表面101沿着相应的源极区3、相应的邻接的主体区2并且部分地到第一n型半导体区1中延伸。栅极电极10由上介电部9d覆盖。下介电部9b、上介电区9d和栅极介电部9c可以由相同的介电材料例如氧化硅(SiO2)制成。
经由相应的更高掺杂的p型主体接触区2a与(一个或多个)发射极或源极区3以及(一个或多个)主体区2低欧姆连接的发射极金属化部可以布置在主表面101上以形成发射极或源极端子E。
注意接触塞17和主体接触区2a还可以仅形成在一定的垂直截面中,例如在没有垂直沟槽50的半导体器件100的垂直截面中。这允许更接近的垂直沟槽50。
另外,与栅极电极10低欧姆连接的栅极金属化部(图1未示出)可以布置在主表面101上以形成栅极端子G。
为了形成集电极端子C,集电极金属化部可以布置成与发射极金属化部相对(即在背表面102上)并且与集电极区4低欧姆连接。
在正向模式中,通过在栅极端子G和发射极端子E之间施加适当的电压差,可以在(一个或多个)发射极区3和第一n型半导体区1之间的(一个或多个)主体区2中形成沟道区。因此,半导体器件100可以操作为IGBT。
在其中pn结14反向偏置的阻断模式期间并且依赖于集电极端子C和发射极端子E之间的电压VCE,空间电荷区延伸到第一n型半导体区1中并且以较少的程度延伸到(一个或多个)更高掺杂的主体区2中。
通常,第一n型半导体区1包括n型漂移区1a和所谓的n型场停止区1b,n型场停止区1b形成在漂移区1a之下和在漂移区1a和集电极区4之间,并且具有比漂移区1a更高的最大掺杂浓度和/或更高的平均掺杂浓度以在阻断模式期间限制电场的空间延伸。在后面,漂移区1a和场停止区1b还分别称为第一n型半导体区1的第一部分或上部1a和称为第一n型半导体区1的第二部分或下部1b。通常,场停止区1b的最大掺杂浓度比漂移区1a的最大掺杂浓度高至少大约一个数量级。在图1中通过点划线图示了没有雪崩的阻断模式期间的空间电荷区的最大延伸(静态情况)。
在雪崩击穿期间,在接近于沟槽50的第一n型半导体区1中生成的电荷载流子沿沟槽-衬底边界依赖于它们的导电类型朝向(一个或多个)主体区2并然后向(一个或多个)主体接触区2a或者朝向集电极区4流动。在这个流动期间,电荷载流子可以分散到邻接的介电区9b、9c、9d中并且被捕获以及在那里累积。被捕获的电荷载流子可以引起器件的电属性的漂移,这能够导致改变的行为并且最终导致前面解释的器件的故障。
在可以归因于电流细丝形成或宇宙辐射的动态雪崩事件期间,空间电荷区可以部分地退回到第一n型半导体区1(通常场停止区1b)中,以形成动态空间电荷区。
根据实施例,在第一n型半导体区1的渡越区11中,电荷复合中心的浓度增加。渡越区11位于静态空间电荷区之内但是动态空间电荷区之外,例如在场停止区1b之内。因此,渡越区11分别在关断和换向期间可以提供电荷生成中心,并且在动态雪崩事件期间可以减小电荷载流子寿命。因此,可以减小在动态雪崩期间从背侧的空穴的注入。甚至可以停止动态雪崩。因此,换向期间的振荡可以至少实质地减小并且因此改进柔和性。另外,尤其对于沟槽-IGBT,可以改进其它器件参数(诸如长期稳定性),因为在沟槽底下面(即在下介电部9b下面)的动态雪崩可以被抑制或者至少实质地减小。因此,可以减小在下介电部9b中俘获热电荷载流子的风险,在下介电部9b中俘获热电荷载流子可以导致器件参数(诸如开启电压和雪崩起始的位置)的移位。注意这样的渡越区可以用于穿通IGBT和非穿通IGBT以及还用于横向IGBT、晶闸管和双极晶体管。
电荷复合中心可以是重金属原子(诸如铂(Pt)原子)和/或晶格缺陷(例如所谓的A中心或诸如也称为V2中心的双空位的晶格空位),晶格缺陷可以通过植入高能粒子(诸如电子、质子或氦原子核)和随后的退火工艺来产生。
在第一pn结14和第二pn结16之间的穿过第一n型半导体区1的最短路径s上,电荷复合中心的浓度和n掺杂剂的浓度变化(n掺杂剂的浓度通常在场停止区1b中更高)。
根据实施例,第一n型半导体区1(尤其场停止区1b)包括作为施主的质子(n型掺杂剂)。这可以促进制造,尤其当电荷复合中心通过植入高能质子以及随后的退火而形成时。
根据实施例,在最短路径s上,电荷复合中心的浓度在对应于垂直深度的点sb处具有最大浓度,在点sb处n掺杂剂的浓度至少接近于最大掺杂剂浓度(在场停止部中)。电荷复合中心的最大浓度可以在从大约1011cm-3到大约1013cm-3的范围中。
在示例性实施例中,半导体器件100是具有基本水平定向的第一和第二pn结14、16的垂直IGBT,第一和第二pn结14、16基本彼此平行。因此最短路径s对应于穿过第一n型半导体区1的基本垂直线。
通常,当完全击穿电压(额定静态击穿电压)施加在集电极金属化部(C)和发射极金属化部(E)之间时,除以元电荷的半导体材料的击穿电荷基本匹配通过沿垂直线s在第一pn结14和第一n型半导体区1、n掺杂漂移区1a或n掺杂场停止区1b中的空间电荷区的末端之间积分n掺杂剂的浓度而获得的积分。在图1中,空间电荷区的末端由点划线表示。例如,除以元电荷的硅的击穿电荷是大约2*1012cm-2
根据实施例,沿垂直线s(最短路径)并且在第一pn结14和点sb之间积分的n掺杂剂的浓度的线积分L小于除以元电荷的击穿电荷,分别地在点sb处电荷复合中心的浓度具有或者至少接近于最大浓度并且在点sb处电荷载流子寿命具有或至少接近于最小值。通常,线积分L是在除以元电荷的击穿电荷的从大约60%到大约90%的范围内,更通常地在除以元电荷的击穿电荷的从大约70%到大约85%的范围内。例如,线积分L可以是除以元电荷的击穿电荷的大约75%。这还可以依赖于半导体器件的操作条件。例如,当半导体器件要以其操作的、电路的中级电路电压施加在集电极金属化部(C)和发射极金属化部(E)之间时,点sb可以对应于第一n型半导体区1、n掺杂漂移区1a或n掺杂场停止区1b中的空间电荷区的末端。中级电路电压可以例如对应于额定击穿电压的大约75%。
图2在左侧图示了穿过双极半导体器件100'的半导体主体的垂直截面的下区段。半导体器件100'类似于上面关于图1解释的半导体器件100。图示的下区段甚至可以对应于图1的对应的下区段。为了清楚起见,仅示出了第一n型半导体区1和集电极区4。在右侧电荷载流子寿命τ的垂直分布和n型掺杂剂的垂直掺杂浓度ND被图示为与第一pn结14的距离|s|的函数。
在图2中图示的示例性实施例中,在垂直方向上,n掺杂剂的浓度在场停止区1b中具有四个最大值,而电荷载流子寿命τ在场停止区1b中具有最小值。注意电荷载流子寿命τ与电荷复合中心的浓度逆相关,在垂直方向上,电荷复合中心的浓度具有最大值的地方电荷载流子寿命τ具有其最小值。注意在垂直方向上并且在第一和第二pn结14、16之间的最短路径上n型掺杂剂的浓度ND分别还可以具有多于或少于四个最大值。
在图2中图示的示例性实施例中,电荷复合中心的浓度在垂直方向上在深度sb处具有最大值(并且电荷载流子寿命τ具有最小值τmin),在深度sb处n掺杂剂的浓度ND具有或接近于最大掺杂剂浓度。在这个实施例中,在第一pn结14和第二pn结16之间并且穿过第一n型半导体区1的最短路径s上n掺杂剂的浓度ND通常在点si处具有最大值,点si基本对应于电荷复合中心的浓度具有最大值的点sb
根据数值仿真,当电荷复合中心的浓度在垂直方向上具有其最大值(在此处n掺杂剂的浓度ND基本达到局部最大值,尤其是从第二pn结16开始计数的第二或第三最大值)时,获得关于柔和性和可靠性的特别有优势的器件性能。此外,这可以依赖于第一pn结14和第二pn结16之间的掺杂分布和垂直距离。例如,电荷复合中心的浓度在垂直方向上可以具有其最大值,在该最大值处n掺杂剂的浓度ND基本达到从第二pn结16开始计数的或漂移区1a中的第四(局部)最大值。
通常,场停止区1b具有垂直延伸d1b并且作为距第二pn结16的垂直距离x的函数的电荷载流子寿命τ在第一值x1和第二值x2之间的范围[x1,x2]中比在该范围之外更低,第一值x1对应于垂直延伸d1b的大约10%,更通常地对应于垂直延伸d1b的大约20%,并且第二值x2对应于垂直延伸d1b的大约80%,更通常地对应于垂直延伸d1b的大约60%。对于高电压开关,垂直延伸d1b可以在从大约10μm到大约50μm或者甚至更大的范围中,而漂移区的垂直延伸可以在从大约400μm到大约600μm或者甚至更大的范围中。
图3图示了穿过双极半导体器件200的垂直截面的下区段。双极半导体器件200类似于上面关于图1、2解释的半导体器件100、100',并且也可以操作为开关。然而,电荷复合中心的浓度在场停止区1中不仅在垂直方向上而且在水平方向上(即在基本平行于第二pn结的方向上)变化。
在示例性实施例中,渡越区11在垂直截面中包括不同电荷复合中心最大浓度和/或不同电荷复合中心平均浓度的区带11a和11b。注意电荷复合中心最大浓度在区带11a和11b的至少之一中可以基本上为零。由于电荷复合中心的横向变化的浓度,即由于电荷复合中心在水平方向上变化的浓度,可以改善在换向期间IGBT 200的柔和性。通过分别地在垂直和水平方向上适当变化电荷复合中心的浓度和电荷载流子寿命,甚至在第二pn结16的发射极效率不横向变化的情况下也可以获得足够好的柔和性。因此,与相同柔和性但是具有横向变化的背侧发射极效率的半导体器件相比,可以促进半导体器件200的制造。
这还适用于其它实施例,其中渡越区11在垂直截面中包括间隔开的区带,该区带被定位在基本相同的垂直深度并且具有比场停止区1b的剩余部分更高的电荷复合中心最大浓度和/或更高的电荷复合中心平均浓度。
图4图示了穿过双极半导体器件200'的半导体主体的垂直截面的下区段。双极半导体器件200'类似于上面关于图3解释的半导体器件200,并且也可以操作为双极开关,例如操作为IGBT。然而,半导体器件200'的第二pn结16的发射极效率横向变化,即在基本平行于第二pn结16的方向上变化,以便进一步改善柔和性。
在示例性实施例中,半导体器件200'具有水平结构化的集电极区4,集电极区4具有第一集电极部分4b和两个邻接的第二集电极部分4a,第一集电极部分4b具有第一掺杂浓度,第二集电极部分4a具有比第一掺杂浓度高的掺杂浓度。注意图4的附图可以仅对应于一区段并且半导体器件200'可以包括多个第一和第二集电极部分4b、4a。
由于半导体器件200'的结构化的集电极区4,由第一p型半导体区(主体区,图4中未示出)、第一n型半导体区1和第二p型半导体区4形成的pnp晶体管的增益αpnp是水平变化的。这可以用于进一步改善在换向期间半导体器件200'的柔和型。注意n沟道IGBT可以被看做n沟道场效应晶体管(FET)和pnp晶体管的达林顿(Darlington)配置。
可替代地或除了横向变化集电极区4的p掺杂剂的浓度,在紧靠第二pn结16的层或部分中的场停止区1b的n掺杂剂的浓度可以在基本平行于第二pn结16的方向上变化以便横向变化背侧发射极效率。
通常,(一个或多个)区带11b分别地垂直布置在第一集电极部分4b上方,即在到第二pn结16上的投影中并且当从上方观察时与第一集电极部分4b完全重叠,并且与垂直布置在第二集电极部分4a上方的区带11a相比,具有更低的电荷复合中心最大浓度和/或更低的电荷复合中心平均浓度。(一个或多个)区带11b甚至可以被省略。
换句话说,与垂直布置在第一集电极部分4b上方的场停止区1b的区带相比,在第二集电极部分4a上方最小电荷载流子寿命通常更低。
在另一实施例中,具有横向变化的p掺杂剂浓度的集电极区4与场停止区1b结合,在场停止区1b中电荷复合中心的浓度至少在有源区域中基本只在垂直方向上变化。
图5图示了在用于制造半导体器件100的方法的方法步骤期间穿过半导体主体的垂直截面。在第一过程中,提供具有主表面101和与第一表面101相对的背表面102的半导体主体40,例如晶片或衬底。主表面101的法线方向基本平行于垂直方向。
如图5中图示的,半导体主体40通常包括具有第一最大掺杂浓度的第一n型半导体层1。
在示例性实施例中,提供具有第一n型半导体层1的半导体主体40,第一n型半导体层1在主表面101和pn结16之间延伸。pn结16通常基本平行于主表面101并且形成在第一n型半导体层1和延伸到背表面102的p型层4之间。通常,p型层4在要被制造的半导体器件中形成集电极区。P型掺杂剂的浓度可以横向变化,如上面关于图4解释的那样。
在另一实施例中,通过沉积或通过植入以及随后的退火,pn结16与第一半导体层1一起形成。
在进一步的过程中,第一n型半导体层1的电荷载流子寿命被减小使得电荷载流子寿命在垂直方向上在第一n型半导体层1的下n型部分1b中具有最小值,在下n型部分1b中n型掺杂剂的浓度在垂直方向上至少接近于最大值,通常在下n型部分1b中n型掺杂剂的浓度具有在垂直方向上的最大值,更通常地局部最大值。在要被制造的半导体器件100中,下n型部分1b和上n型部分1a可以分别形成场停止区和漂移区。
如上面关于图1到3解释的,n型掺杂剂的浓度在垂直方向上通常在渡越区11中具有最大值。
减小电荷载流子寿命可以包括:把重金属(诸如Pt)例如从背表面102向内扩散到第一半导体层1中,和/或植入高能粒子诸如电子、质子和氦原子核。向内扩散重金属和/或植入高能粒子可以通过相应的掩膜完成。另外,向内扩散重金属和植入高能粒子可以被结合,尤其对于具有例如400μm、600μm或更多的垂直延伸的更厚的衬底。
植入高能粒子以减小电荷载流子寿命通常包括用大约每平方厘米1011个质子到大约每平方厘米1012个质子,更通常地用大约每平方厘米2*1011个质子到大约每平方厘米5*1011个质子,和/或用大约每平方厘米1010个氦原子核到大约每平方厘米1011个氦原子核,更通常地用大约每平方厘米2*1010个氦原子核到大约每平方厘米5*1010个氦原子核辐射主表面101和背表面102中的至少一个。通过粒子能量调整高能粒子的穿透深度。
通常,具有不同粒子能量的几个植入步骤被执行以产生如上面关于图2解释的n型掺杂剂的垂直分布。出于该目的,质子植入剂量通常在大约每平方厘米1012个质子到大约每平方厘米3×1014个质子之间的范围中。
由于植入高能粒子,缺陷被形成在第一n型半导体层1中,尤其在第一n型半导体层1中的所用的粒子射束的末端(end-of range)区中。
为了稳定该缺陷,通常执行热退火过程以便缺陷可以操作为要被制造的半导体器件中的电荷复合中心。当硅用作半导体主体40的半导体材料时,可以在从大约220℃到大约350℃的温度范围中执行热退火。注意缺陷(A中心和/或晶格缺陷)在这个温度范围中被稳定但不修复。例如,可以在大约300℃或大约340℃的温度执行热退火。在大约300℃,A中心和晶格缺陷两者都被稳定而在大约340℃主要仅A中心被稳定。
进一步注意,甚至在从大约220℃到大约350℃的温度范围中执行热退火时,植入质子和随后的热退火也增加n型掺杂。在更高的温度,例如在大约400℃或更高,晶格缺陷被修复而质子作为活性n掺杂剂保留。因此,植入质子和在至少大约400℃温度的随后的热退火可以用于增加第一n型半导体层1(尤其其下n型部分1b)的n掺杂,之后附加的植入质子和在从大约220℃到大约350℃的温度范围中的随后的热退火以进一步增加n型掺杂以及稳定电荷复合中心,以便在穿过第一n型半导体层1的垂直线上n型掺杂剂的浓度至少接近于最大值,在该最大值处n型掺杂剂的浓度具有最大值,通常局部最大值,其更通常地是从pn结16开始计数的第二或第三最大值,如上面关于图2解释的那样。
例如,在(k-1)次具有不同能量的质子植入和在至少大约400℃温度的随后的热退火之后,植入具有与先前使用的质子射束能量不同的能量的质子和在从大约220℃到大约350℃的温度范围中的随后的热退火的一个进一步过程可以被使用。用适当的射束能量,可以有效地完成如上面关于图2解释的n型掺杂和电荷载流子寿命的垂直变化(用四次质子植入(即k=4)可以获得图2中的右附图中图示的垂直变化)。
当氦辐射通常从背侧用于减小电荷载流子寿命时,通常设置氦射束能量以便其末端与质子诱发的供体尖峰一致从而防止在场停止区中形成不期望的pn结。
为了分别完成如上面关于图3、4解释的电荷载流子寿命和电荷复合中心的横向变化,可以穿过植入掩膜(例如抗蚀剂掩膜或SiO2掩膜)植入高能粒子。植入掩膜可以在植入之前被布置在主表面101或背表面102上。注意,质子可以从主表面101或背表面102被植入,而氦原子核通常从背表面102被植入。如果要制造如图4中图示的半导体器件,则植入掩膜通常对应于(一个或多个)集电极部分4b的布局,以便较少或没有质子(和/或氦原子核)被植入到第一半导体层1的(一个或多个)部分11b中,该(一个或多个)部分11b布置在结构化的p型层4的(一个或多个)集电极部分4b上方。
根据实施例,另外的pn结(图5中未示出)形成在第一半导体层1中或在第一半导体层1处,其基本平行于pn结16以便在穿过第一n型半导体层1的最短路径上(即在基本垂直线上)在pn结16和另外的pn结之间,电荷复合中心的浓度在点sb处包括最大值,在点sb处n掺杂剂的浓度至少接近于最大掺杂剂浓度。
通常,通过沿最短路径并且在另外的pn结和点sb之间积分而获得的n掺杂剂浓度的线积分L基本小于除以元电荷的半导体主体的半导体材料的击穿电荷,更通常地在从该击穿电荷的大约60%到大约90%的范围内,分别地在点sb处电荷复合中心的浓度具有或者至少接近于最大浓度并且在点sb处电荷载流子寿命具有或至少接近于最小值。
通常,至少一个绝缘栅电极紧靠另外的pn结形成。这可以包括:穿过另外的pn结刻蚀至少一个垂直沟槽,将至少一个垂直沟槽的至少侧壁和底壁绝缘,以及用导电材料至少部分地填充至少一个垂直沟槽。注意,在植入质子以减小电荷载流子寿命之前,要执行需要高于大约350℃温度的所有过程(诸如形成热氧化物以将至少一个垂直沟槽的侧壁和/或底壁绝缘)。
虽然已公开了本发明的各种示例性实施例,但是对本领域技术人员将显而易见的是,在不脱离本发明的精神和范围的情况下,可以做出将实现本发明的一些优点的各种改变和修改。对于本领域合理的技术人员将明显的是,可以用执行相同功能的其它部件适当地代替。应当提到的是,参考具体图解释的特征可以与其它图的特征结合,即使在其中没有明确地提到这点的那些情况中。所附的权利要求意图覆盖对发明构思的这样的修改。
为了方便描述,使用空间相对术语(诸如“下面”、“之下”、“下”、“上方”、“上”等)来解释一个元件相对于第二元件的放置。这些术语意图包含除了与图中描绘的这些不同的定向之外的器件的不同定向。另外,诸如“第一”、“第二”等术语也用于描述不同的元件、区、区段等,并且也不意图进行限制。贯穿本描述,相似的术语指代相似的元件。
如本文中使用的,术语“具有”、“含有”、“包含”、“包括”等是开放式术语,其指示所述元件或特征的存在,但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数,除非上下文另外清楚地指示。
考虑到上面的变化和应用的范围,应当理解的是本发明不由前述的描述限制,也不由附图限制。相反的,本发明仅由所附的权利要求及其法律等价物限制。

Claims (27)

1.一种双极半导体开关,包括半导体主体,半导体主体包括:
第一p型半导体区;
第二p型半导体区;以及
第一n型半导体区,与第一p型半导体区形成第一pn结,并且与第二p型半导体区形成第二pn结;
其中,在第一pn结和第二pn结之间穿过第一n型半导体区的最短路径上,电荷复合中心的浓度和n掺杂剂的浓度变化,以便电荷复合中心的浓度在沿所述最短路径的一点处于最大值,在所述点处n掺杂剂的浓度处于或接近于局部最大掺杂剂浓度,
其中,所述局部最大掺杂剂浓度是在最短路径上的n掺杂剂的浓度的至少两个局部最大值中的一个。
2.根据权利要求1的双极半导体开关,其中在所述点处n掺杂剂的浓度匹配所述最大掺杂剂浓度。
3.根据权利要求1的双极半导体开关,其中第一n型半导体区包括具有击穿电荷的半导体材料,并且其中沿所述最短路径并且在第一pn结和所述点之间积分的n掺杂剂的浓度的线积分小于除以元电荷的所述击穿电荷。
4.根据权利要求1的双极半导体开关,其中第一n型半导体区包括具有击穿电荷的半导体材料,并且其中沿所述最短路径并且在第一pn结和所述点之间积分的n掺杂剂的浓度的线积分在除以元电荷的所述击穿电荷的60%到90%的范围中。
5.根据权利要求1的双极半导体开关,其中第一pn结和第二pn结平行。
6.根据权利要求1的双极半导体开关,其中电荷复合中心的浓度、第二p型半导体区的p掺杂剂的浓度和第一n型半导体区的n掺杂剂的浓度中的至少一个在垂直于第二pn结的方向上变化。
7.根据权利要求1的双极半导体开关,其中第一n型半导体区包括邻接第一p型半导体区的第一部分,其中第一n型半导体区包括第二部分,该第二部分邻接第二p型半导体区并且包括以下中的至少一个:比所述第一部分高的最大掺杂浓度、比所述第一部分高的电荷复合中心的平均浓度以及比所述第一部分低的最大电荷载流子寿命。
8.根据权利要求7的双极半导体开关,其中所述第一部分在与第二pn结正交的垂直方向上具有垂直延伸,其中作为距第二pn结的垂直距离的函数的所述电荷载流子寿命在第一值和第二值之间的范围中比在所述范围之外低,所述第一值对应于所述垂直延伸的10%,所述第二值对应于所述垂直延伸的80%。
9.根据权利要求1的双极半导体开关,其中第一n型半导体区包括作为施主的质子。
10.根据权利要求1的双极半导体开关,进一步包括穿过第一pn结延伸的多个绝缘栅电极。
11.根据权利要求1的双极半导体开关,其中所述双极半导体开关从由下列各项构成的组中选择:IGBT、晶闸管和双极晶体管。
12.根据权利要求1的双极半导体开关,其中第二p型半导体区包括邻接第一n型半导体区并且包括第一最大掺杂浓度的第一部分,以及邻接第一n型半导体区并且包括比第一最大掺杂浓度高的第二最大掺杂浓度的第二部分,并且其中第一n型半导体区包括在到第二pn结上的投影中与所述第一部分重叠的第一区带以及在到第二pn结上的投影中与所述第二部分重叠的第二区带,并且第二区带包括比第一区带高的电荷复合中心的最大浓度。
13.一种双极半导体开关,包括半导体材料的半导体主体,所述半导体主体包括:
第一p型半导体区;
第二p型半导体区;
第一n型半导体区,与第一p型半导体区形成第一pn结,并且与第二p型半导体区形成第二pn结;
其中,在与第一pn结和第二pn结中的至少一个正交的垂直截面中,除以元电荷的所述半导体材料的击穿电荷大于通过沿第一pn结和第一n型半导体区中的一点之间的垂直线积分n掺杂剂的浓度而获得的积分,在所述点处第一n型半导体区中的电荷载流子寿命处于或接近于最小值,
其中,沿所述垂直线的所述n掺杂剂的浓度包括处于或接近于第一n型半导体区中的所述点的局部最大值,在所述点处第一n型半导体区中的电荷载流子寿命处于或接近于最小值,
其中,所述局部最大值是在包括垂直线并且延伸到第二pn结的线上的所述n掺杂剂的浓度的至少两个局部最大值中的一个。
14.根据权利要求13的双极半导体开关,其中所述积分在除以元电荷的所述击穿电荷的60%到90%的范围中。
15.根据权利要求13的双极半导体开关,其中在所述点处所述电荷载流子寿命对应于所述最小值。
16.一种双极半导体开关,包括半导体主体,所述半导体主体包括:
第一p型半导体区;
第二p型半导体区;以及
第一n型半导体区,与第一p型半导体区形成第一pn结,并且与第二p型半导体区形成第二pn结;
其中,在第一pn结和第二pn结之间穿过第一n型半导体区的最短路径上,n掺杂剂的浓度包括至少两个局部最大值,并且电荷载流子寿命包括最小值,所述最小值被定位得处于或接近于所述至少两个局部最大值中的至少一个。
17.根据权利要求16的双极半导体开关,其中所述最小值至少接近于所述至少两个局部最大值中的第二局部最大值或第三局部最大值,第二局部最大值布置在第二pn结和第三局部最大值之间。
18.根据权利要求16的双极半导体开关,其中第一n型半导体区包括具有击穿电荷的半导体材料,并且其中沿所述最短路径在第一pn结和一点之间积分的n掺杂剂的浓度的线积分小于除以元电荷的所述击穿电荷,在所述点处在第一n型半导体区中的所述电荷载流子寿命接近于所述最小值。
19.一种用于形成双极半导体开关的方法,包括:
提供半导体主体,所述半导体主体包括主表面、与所述主表面相对布置的背表面和第一半导体层;以及
减小电荷载流子寿命,包括下列至少一个:把重金属向内扩散到第一半导体层中、把质子植入到第一半导体层中和把氦原子核植入到第一半导体层中,
使得所述电荷载流子寿命在与所述主表面正交的垂直方向上在第一半导体层的下n型部分中具有最小值,在所述下n型部处n型掺杂剂的浓度接近于最大值,
其中第一半导体层的n掺杂剂的浓度在垂直方向上包括至少两个最大值,并且其中电荷载流子寿命的所述最小值被定位得处于或接近于所述至少两个最大值中的一个。
20.根据权利要求19的方法,其中减小所述电荷载流子寿命进一步包括热退火。
21.根据权利要求20的方法,其中在从220℃到350℃的温度范围中执行所述热退火。
22.根据权利要求19的方法,其中植入包括以下中的至少一个:
用每平方厘米1011个质子到每平方厘米1012个质子辐射所述主表面和所述背表面中的至少一个;
以及用每平方厘米1010个氦原子核到每平方厘米1011个氦原子核辐射所述背表面。
23.根据权利要求19的方法,进一步包括在植入之前在所述主表面和所述背表面中的至少一个上形成植入掩膜。
24.根据权利要求19的方法,进一步包括把质子植入到所述半导体层中和在至少400℃的温度热退火中的至少一个以便增加下n型部分的n掺杂。
25.根据权利要求19的方法,进一步包括以下中的至少一个:
在第一半导体层中或在第一半导体层处形成pn结;
向所述半导体主体提供与第一半导体层形成pn结的p型层;
在第一半导体层中或在第一半导体层处形成平行于所述pn结的另外的pn结,以便在所述pn结和所述另外的pn结之间穿过第一n型半导体层的最短路径上,电荷复合中心的浓度在一点处包括最大值,在所述点处n掺杂剂的浓度至少接近于最大掺杂剂浓度;
紧靠所述另外的pn结形成至少一个绝缘栅电极;
穿过所述另外的pn结刻蚀至少一个垂直沟槽;
将所述至少一个垂直沟槽的至少侧壁和底壁绝缘;以及
用导电材料至少部分地填充所述至少一个垂直沟槽。
26.根据权利要求25的方法,进一步包括在第一半导体层中或在第一半导体层处形成pn结,其中第一n型半导体层包括具有击穿电荷的半导体材料,并且其中沿与所述另外的pn结正交的线并且在所述另外的pn结和一点之间积分的n掺杂剂的浓度的线积分小于除以元电荷的所述击穿电荷,在所述点处所述电荷载流子寿命至少接近于所述最小值。
27.根据权利要求25的方法,其中所述p型层的p掺杂剂的浓度在平行于所述pn结、所述另外的pn结和所述主表面中的至少一个的方向上变化,并且其中至少较少的质子和/或至少较少的氦原子核被植入到第一半导体层的区带中,所述区带布置在所述p型层的具有比所述p型层的邻接部分低的p掺杂剂的浓度的部分上方。
CN201410044904.4A 2013-02-07 2014-02-07 双极半导体开关及其制造方法 Active CN103986447B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/761213 2013-02-07
US13/761,213 2013-02-07
US13/761,213 US9627517B2 (en) 2013-02-07 2013-02-07 Bipolar semiconductor switch and a manufacturing method therefor

Publications (2)

Publication Number Publication Date
CN103986447A CN103986447A (zh) 2014-08-13
CN103986447B true CN103986447B (zh) 2017-06-13

Family

ID=51206210

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410044904.4A Active CN103986447B (zh) 2013-02-07 2014-02-07 双极半导体开关及其制造方法

Country Status (3)

Country Link
US (2) US9627517B2 (zh)
CN (1) CN103986447B (zh)
DE (1) DE102014101239B4 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176927A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および絶縁ゲート型バイポーラトランジスタ
JP6181597B2 (ja) 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US9324783B2 (en) * 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
JP6319453B2 (ja) 2014-10-03 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6272799B2 (ja) * 2015-06-17 2018-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107408576B (zh) 2015-09-16 2020-11-13 富士电机株式会社 半导体装置及半导体装置的制造方法
US9812454B2 (en) * 2016-02-08 2017-11-07 Kilopass Technology, Inc. Methods and systems for reducing electrical disturb effects between thyristor memory cells using buried metal cathode lines
WO2017146148A1 (ja) 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
JP6526591B2 (ja) * 2016-03-16 2019-06-05 株式会社東芝 半導体装置
WO2018074434A1 (ja) 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
JP6766885B2 (ja) * 2016-12-08 2020-10-14 富士電機株式会社 半導体装置の製造方法
DE102017002935A1 (de) 2017-03-24 2018-09-27 3-5 Power Electronics GmbH III-V-Halbleiterdiode
JP6820811B2 (ja) * 2017-08-08 2021-01-27 三菱電機株式会社 半導体装置および電力変換装置
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
DE102018123439B4 (de) * 2018-09-24 2020-04-23 Infineon Technologies Ag Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
US10897250B2 (en) 2018-11-16 2021-01-19 Transportation Ip Holdings, Llc Systems and methods for controlling dynamic avalanche in switching devices
WO2020100995A1 (ja) 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
JP7243744B2 (ja) 2019-01-18 2023-03-22 富士電機株式会社 半導体装置および半導体装置の製造方法
CN112768517B (zh) * 2019-11-04 2022-06-21 东南大学 绝缘栅双极型晶体管
WO2021232548A1 (zh) * 2020-05-21 2021-11-25 华大半导体有限公司 功率半导体装置及其制备方法
JP7473075B2 (ja) 2021-03-17 2024-04-23 富士電機株式会社 半導体装置
CN113851379A (zh) * 2021-09-24 2021-12-28 上海积塔半导体有限公司 Igbt器件及其制作方法
CN113921395A (zh) * 2021-10-13 2022-01-11 南瑞联研半导体有限责任公司 一种低损耗igbt芯片集电极结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238576B2 (en) * 2002-04-01 2007-07-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7485920B2 (en) * 2000-06-14 2009-02-03 International Rectifier Corporation Process to create buried heavy metal at selected depth
US7491629B2 (en) * 2004-08-12 2009-02-17 Infineon Technologies Austria Ag Method for producing an n-doped field stop zone in a semiconductor body and semiconductor component having a field stop zone
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09121052A (ja) 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
DE19740906C1 (de) 1997-09-17 1999-03-18 Siemens Ag Vertikales Halbleiterbauelement mit einstellbarer Emittereffizienz
US7283576B2 (en) * 2003-06-24 2007-10-16 Krupke William F Optically-pumped DUV atomic vapor lasers
JP4857520B2 (ja) 2004-01-07 2012-01-18 トヨタ自動車株式会社 バイポーラ半導体装置及びその製造方法
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102007036147B4 (de) 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
US7880200B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode
DE102009051317B4 (de) 2009-10-29 2011-11-03 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelement
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
JP2013074181A (ja) 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
US9263271B2 (en) * 2012-10-25 2016-02-16 Infineon Technologies Ag Method for processing a semiconductor carrier, a semiconductor chip arrangement and a method for manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485920B2 (en) * 2000-06-14 2009-02-03 International Rectifier Corporation Process to create buried heavy metal at selected depth
US7238576B2 (en) * 2002-04-01 2007-07-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7491629B2 (en) * 2004-08-12 2009-02-17 Infineon Technologies Austria Ag Method for producing an n-doped field stop zone in a semiconductor body and semiconductor component having a field stop zone
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法

Also Published As

Publication number Publication date
CN103986447A (zh) 2014-08-13
US20170179268A1 (en) 2017-06-22
DE102014101239A1 (de) 2014-08-07
US20140217463A1 (en) 2014-08-07
US9627517B2 (en) 2017-04-18
US9882038B2 (en) 2018-01-30
DE102014101239B4 (de) 2020-03-19

Similar Documents

Publication Publication Date Title
CN103986447B (zh) 双极半导体开关及其制造方法
JP6662429B2 (ja) 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ
US12021118B2 (en) Semiconductor device
JP5787853B2 (ja) 電力用半導体装置
CN105940495B (zh) 电力用半导体装置
CN105940496B (zh) 电力用半导体装置
US20150014742A1 (en) Semiconductor device and production method for semiconductor device
TWI575736B (zh) 雙溝槽閘極絕緣閘雙極電晶體結構
JP2015065420A (ja) 半導体装置
JP3467381B2 (ja) 炭化けい素ダイオード
CN103972282A (zh) 反向阻断半导体器件和制造反向阻断半导体器件的方法
CN103383966A (zh) 具有改善的鲁棒性的半导体器件
US20190198607A1 (en) Semiconductor device, and manufacturing method for same
JP2010251608A (ja) 半導体装置
CN107534053A (zh) 半导体装置及其制造方法
TW201327819A (zh) 溝槽式金氧半導體電晶體元件及其製造方法
CN103872097B (zh) 功率半导体设备及其制造方法
CN110943124A (zh) Igbt芯片及其制造方法
US20200357918A1 (en) Super-junction power mosfet device with improved ruggedness, and method of manufacturing
KR101550798B1 (ko) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
CN104078494A (zh) 功率半导体设备及其制作方法
JP7428747B2 (ja) 半導体装置
US9245986B2 (en) Power semiconductor device and method of manufacturing the same
JP6658955B2 (ja) 半導体装置
CN215815877U (zh) 高维持高失效双向可控硅静电防护器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant