WO2018074434A1 - 半導体装置 - Google Patents

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WO2018074434A1
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semiconductor substrate
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doping concentration
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幸多 大井
勇一 小野澤
伊倉　巧裕
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富士電機株式会社
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    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 International Publication No. 2013/100155 Pamphlet
  • the semiconductor device such as IGBT preferably has a large withstand voltage.
  • a semiconductor device provided with a semiconductor substrate may include a drift region of the first conductivity type formed in the semiconductor substrate.
  • the semiconductor device may include, in a semiconductor substrate, a collector region of a second conductivity type formed between the lower surface of the semiconductor substrate and the drift region.
  • the semiconductor device may include a high concentration region of a first conductivity type formed in the semiconductor substrate between the drift region and the collector region and having a doping concentration higher than that of the drift region.
  • the doping concentration distribution in the high concentration region in the depth direction of the semiconductor substrate may have one or more peaks. Among the peaks of the doping concentration distribution in the high concentration region, the distance between the first peak closest to the lower surface side of the semiconductor substrate and the lower surface of the semiconductor substrate may be 3 ⁇ m or less.
  • the integrated concentration value obtained by integrating the doping concentration in the high concentration region over the high concentration region in the depth direction may be equal to or higher than the critical integrated concentration.
  • the distance between the first peak and the lower surface of the semiconductor substrate may be 2 ⁇ m or less.
  • the doping concentration of the first peak may be 1.0 ⁇ 10 16 / cm 3 or less.
  • the doping concentration of the first peak may be 6.7 ⁇ 10 15 / cm 3 or less.
  • the doping concentration of the collector region may be 1.0 ⁇ 10 18 / cm 3 or less.
  • the doping concentration of the collector region may be 5.0 ⁇ 10 17 / cm 3 or less.
  • a distance between a boundary position in the depth direction of the collector region and the first peak and the lower surface of the semiconductor substrate may be 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • the doping concentration C p [/ cm 3 ] of the collector region, the doping concentration C fs1 [/ cm 3 ] of the first peak, and the depth position D fs1 [ ⁇ m] of the first peak may satisfy the following equation .
  • b 4.0 ⁇ 10 -18 ⁇ C p +2.9.
  • the semiconductor device may further include a base region of a second conductivity type formed in the semiconductor substrate between the drift region and the upper surface of the semiconductor substrate.
  • the doping concentration distribution in the high concentration region may have a plurality of peaks.
  • the integral concentration obtained by integrating the doping concentration of the drift region and the high concentration region from the first pn junction of the base region and the drift region to the second pn junction of the high concentration region and the collector region is 0.
  • the position reaching six times may be located between the first peak on the lower surface side of the semiconductor substrate among peaks in the high concentration region and the second peak next to the first peak.
  • the first in the high concentration region It may be in the region between the peak position of the peak position and the position at the full width at half maximum.
  • the space charge region may be formed in a region having a mountain-shaped doping concentration distribution including the second peak at least in the drift region and the high concentration region.
  • the semiconductor device may include a source region of a first conductivity type formed between the base region and the top surface of the semiconductor substrate.
  • the semiconductor device may include a trench MOS gate which penetrates the source region and the base region from the upper surface of the semiconductor substrate to reach the drift region.
  • the current gain ⁇ PNP has an electron saturation velocity v sat, n and a hole saturation velocity v sat, p, and a saturation current density J sat, n of the trench MOS gate and a doping concentration N D of the drift region, It may be bigger than.
  • the current gain ⁇ PNP has an electron saturation velocity v sat, n and a hole saturation velocity v sat, p , It may be bigger than.
  • the saturation current density J sat, n of the trench MOS gate is: ⁇ n electron mobility of inversion layer channel, C ox capacitance of MOS gate, L CH inversion layer channel width, gate voltage V G , gate threshold V
  • T 1 and f A be the number of unit cells including one inversion layer channel per 1 cm 2 area. And f A may be 5E7 or less.
  • the high concentration region may contain hydrogen donors.
  • the integrated concentration from the position of the first peak to the position of the pn junction between the high concentration region and the collector region may be equal to or less than the critical integrated concentration.
  • the semiconductor device may include a storage region of a first conductivity type provided between the base region and the drift region and having a doping concentration higher than that of the drift region.
  • the length from the upper end of the base region to the upper end of the accumulation region in the depth direction of the semiconductor substrate is a distance D fs1 from the lower surface of the semiconductor substrate to the first peak, a high concentration region and a collector region from the lower surface of the semiconductor substrate
  • the difference length with the distance D b to the position of the pn junction may be longer than the length D fs1 -D b .
  • FIG. 1 is a cross-sectional perspective view of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 6 is a view showing an example of a doping concentration distribution in the depth direction of the semiconductor substrate 10;
  • the horizontal axis represents the distance D fs1 between the first peak 22-1 and the lower surface of the semiconductor substrate 10
  • the vertical axis represents the doping concentration C p of the collector region 20, it shows the boundary whether or not back surface avalanche occurs.
  • FIG. FIG. 4 is a diagram showing the boundary as to whether or not the back surface avalanche shown in FIG.
  • FIG. 3 is generated for each doping concentration C p of the collector region 20, with the abscissa representing the doping concentration C fs1 and the ordinate representing the distance D fs1 .
  • doping concentration C p collector region 20 is a diagram showing the relationship between the intercept b.
  • FIG. 10 is a graph showing the dependence of ⁇ PNP on J sat, n with N D as a parameter in Equation 8.
  • FIG. It is a figure which shows integral concentration and doping concentration distribution in a depth direction about Example A, Example B, and a comparative example.
  • FIG. 7 is a view showing another example of the cross section of the semiconductor device 100.
  • FIG. 7 is a view showing another example of the cross section of the semiconductor device 100.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as “upper”, and the other side is referred to as “lower”.
  • the upper surface one surface is referred to as the upper surface, and the other surface is referred to as the lower surface.
  • the directions of "upper” and “lower” are not limited to the direction of gravity.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the conductivity types of the substrate, layer, region and the like in the respective embodiments have opposite polarities.
  • the numerical value described as nEm in the specification, claims and drawings means n ⁇ 10 m .
  • the doping concentration refers to the concentration of a donor or acceptor-formed impurity.
  • the concentration difference between the donor and the acceptor may be used as the doping concentration.
  • the peak value of the doping concentration distribution in the doping region may be taken as the doping concentration in the doping region.
  • FIG. 1 is a cross-sectional perspective view of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 is a vertical device in which current flows in the depth direction of the semiconductor substrate 10.
  • the semiconductor device 100 may be a power semiconductor including an IGBT.
  • the semiconductor device 100 includes a semiconductor substrate 10, an emitter electrode 52, and a collector electrode 54.
  • Emitter electrode 52 is formed on the upper surface of semiconductor substrate 10.
  • the collector electrode 54 is formed on the lower surface of the semiconductor substrate 10.
  • the direction perpendicular to the upper and lower surfaces of the semiconductor substrate 10 is referred to as the depth direction of the semiconductor substrate 10.
  • the depth direction is taken as the Z-axis direction.
  • a direction perpendicular to the Z axis is taken as an X axis.
  • a direction perpendicular to the XZ cross section is taken as a Y axis.
  • Emitter electrode 52 and collector electrode 54 are formed of a metal material such as aluminum.
  • the semiconductor substrate 10 is formed of a semiconductor material such as silicon or a compound semiconductor.
  • the semiconductor substrate 10 is doped with an impurity of a predetermined concentration.
  • the semiconductor substrate 10 of this example has n-type conductivity.
  • an n + -type source region 12 Inside the semiconductor substrate 10, an n + -type source region 12, a p-type base region 14, an n--type drift region 16, an n + -type buffer region 18, a p + -type collector region 20, and one or more gates Trench portion 30 is formed.
  • Drift region 16 contains an n-type impurity such as phosphorus.
  • the remaining region without forming other regions such as source region 12, base region 14, buffer region 18 and collector region 20 functions as drift region 16.
  • Base region 14 contains a p-type impurity such as boron. Base region 14 is formed above drift region 16. The base region 14 in this example is formed in contact with the drift region 16. In another example, another region such as an n + -type storage region may be formed between the base region 14 and the drift region 16.
  • Source region 12 contains an n-type impurity such as phosphorus at a higher concentration than drift region 16.
  • Source region 12 is selectively formed on the top surface of base region 14.
  • a base region 14 is disposed below the source region 12.
  • the source region 12 and the base region 14 are exposed on the top surface of the semiconductor substrate 10.
  • the gate trench portion 30 is formed to penetrate the source region 12 and the base region 14 from the upper surface of the semiconductor substrate 10.
  • the lower end of the gate trench portion 30 is disposed in the drift region 16.
  • the gate trench portion 30 has a gate insulating film 32 formed on the inner wall of the trench, and a gate electrode 34 covered with the gate insulating film 32 in the trench.
  • the gate insulating film 32 is an oxide film obtained by oxidizing the inner wall of the trench.
  • the gate electrode 34 is formed of, for example, a conductive material such as polysilicon doped with an impurity.
  • the gate trench portion 30 is an example of a trench MOS gate.
  • the gate electrode 34 is formed at least from a position facing the lower end of the source region 12 to a position facing the upper end of the drift region.
  • a channel is formed in a portion of the base region 14 facing the gate electrode 34 by applying a voltage higher than the threshold voltage to the gate electrode 34.
  • each portion such as the electrode and the region shown in FIG. 1 is formed extending in a direction (Y-axis direction) perpendicular to the cross section shown in FIG.
  • each gate trench portion 30 has a stripe shape extending in a direction perpendicular to the cross section.
  • the source region 12 in the example of FIG. 1 extends in the direction perpendicular to the cross section in parallel with the gate trench portion 30 and is formed in a stripe shape.
  • source regions 12 and base regions 14 may be provided so as to be alternately exposed on the upper surface of semiconductor substrate 10 in the direction perpendicular to the cross section.
  • An interlayer insulating film 56 is provided between the gate trench 30 and the emitter electrode 52.
  • the interlayer insulating film 56 is a silicate glass to which, for example, boron and phosphorus are added.
  • Interlayer insulating film 56 is provided to expose at least a portion of source region 12 and base region 14. Source region 12 and base region 14 not covered by interlayer insulating film 56 are electrically connected to emitter electrode 52.
  • Collector region 20 includes p-type impurities such as boron. Collector region 20 is formed between the lower surface of semiconductor substrate 10 and drift region 16. The collector region 20 of this example is exposed at the lower surface of the semiconductor substrate 10 and is electrically connected to the collector electrode 54.
  • Buffer region 18 contains an n-type impurity such as hydrogen.
  • the n-type impurity of buffer region 18 may be a hydrogen donor.
  • the hydrogen donor is formed by ion implantation of hydrogen ions such as protons and heat treatment.
  • the doping concentration in the buffer region 18 is higher than the doping concentration of the drift region 16.
  • Buffer region 18 is an example of a high concentration region formed between drift region 16 and collector region 20.
  • the amount of hole injection from the collector side is increased by increasing the current amplification factor ⁇ PNP of the parasitic pnp transistor in the semiconductor device 100.
  • the emitter injection efficiency ⁇ E in the case of the IGBT of this example is the injection efficiency of the hole current injected from the collector region 20 to the buffer region 18.
  • the collector injection efficiency ⁇ C of the parasitic pnp transistor is increased.
  • increasing the doping concentration of the collector region 20 increases the turn-off loss.
  • the semiconductor device 100 by adjusting the peak position of the doping concentration of the buffer region 18, and increases the base transmission efficiency alpha T.
  • FIG. 2 is a view showing an example of the doping concentration distribution in the depth direction of the semiconductor substrate 10.
  • the doping concentration distribution of the collector region 20, the buffer region 18 and part of the drift region 16 is shown.
  • the horizontal axis indicates the distance from the lower surface of the semiconductor substrate 10
  • the vertical axis indicates the doping concentration per unit volume in logarithm.
  • Drift region 16 has a substantially constant doping concentration.
  • the impurity contained in the drift region 16 of this example is n-type.
  • the doping concentration distribution in the buffer region 18 has one or more peaks 22.
  • the impurities contained in the buffer region 18 of this example are n-type.
  • the buffer region 18 of this example includes, in order from the lower surface side of the semiconductor substrate 10, the first peak 22-1, the second peak 22-2, the third peak 22-3 and the fourth peak 22-4. Have.
  • the resistance to backside avalanche is increased. be able to.
  • the distance between the first peak 22-1 and the peak position of the doping concentration of the collector region 20 is reduced. Some of the holes injected from the collector region 20 recombine at the first peak 22-1 and disappear, but by bringing the first peak 22-1 closer to the collector region 20, the first peak 22 can be obtained. The percentage of holes passing through -1 can be increased. Thus, increasing the base transmission efficiency alpha T of the parasitic pnp transistor, it is possible to increase the back surface avalanche resistance.
  • the doping concentration in the first peak 22-1 is C fs1
  • the doping concentration in the collector region 20 is C p
  • the distance between the lower surface of the semiconductor substrate 10 and the first peak 22-1 is D fs1
  • the position of the first peak 22-1 in the depth direction is the position at which the doping concentration shows the maximum value.
  • the boundary position between the n-type first peak 22-1 and the p-type collector region 20 is a position at which the doping concentration exhibits a minimum value.
  • the first peak 22-1 which is the shallowest viewed from the lower surface of the semiconductor substrate 10 has a doping concentration higher than that of the other peaks 22.
  • the first peak 22-1 has a doping concentration 10 times or more higher than any other peak 22.
  • the doping concentration C p of the collector region 20 is higher than the doping concentration C fs1 of the first peak 22-1.
  • the doping concentration C p of the collector region 20 is 10 times or more higher than the doping concentration C fs1 of the first peak 22-1.
  • the distance D fs1 between the first peak 22-1 and the lower surface of the semiconductor substrate 10 is generally about 3.6 ⁇ m.
  • the distance D fs1 in the semiconductor device 100 of this example is 3.0 ⁇ m or less.
  • the distance D fs1 may be 2.5 ⁇ m or less, 2.0 ⁇ m or less, 1.5 ⁇ m or less, or 1.0 ⁇ m or less.
  • the distance D b is preferably 0.5 ⁇ m or more.
  • the distance D b may be 1.0 ⁇ m or less.
  • the distance D fs1 may be 1.0 ⁇ m or more.
  • the position of the first peak 22-1 is defined based on the lower surface of the semiconductor substrate 10.
  • the peak position of the doping concentration distribution in the collector region 20 may be used as a reference. That is, the distance D fs1 described above may be the distance between the peak of the doping concentration distribution in the collector region 20 and the first peak 22-1.
  • the lower surface position of the semiconductor substrate 10 and the peak position of the doping concentration distribution in the collector region 20 are substantially the same.
  • the doping concentration C fs1 of the first peak 22-1 is 3.3 ⁇ 10 15 / cm 3 , 6.7 ⁇ 10 15 / cm 3 and 1.0 ⁇ 10 16 / cm 3 .
  • Three settings are shown to show the boundaries in each case.
  • 600 V power supply voltage
  • 20 V as a gate-emitter voltage to the semiconductor device 100 with a rated voltage of 1200 V. Even when the condition of the applied voltage is changed, the same result as FIG. 3 can be obtained.
  • the plots shown by squares and triangles in FIG. 3 indicate sample values, and the solid line indicates an approximate curve obtained by approximating the sample values with a curve. Backside avalanche does not occur in the region on the left side of the approximate curve, and backside avalanche occurs in the region on the right side.
  • the semiconductor device 100 when the semiconductor device 100 operates at high speed, it is difficult to increase the doping concentration C p of the collector region 20.
  • the semiconductor device 100 may perform switching operation at a frequency of approximately 2 kHz to 30 kHz.
  • the semiconductor device 100 of this example can prevent the occurrence of backside avalanche even if the doping concentration C p of the collector region 20 is low. For this reason, it is possible to simultaneously achieve the speeding up of the switching operation and the improvement of the short circuit withstand voltage.
  • the distance D fs1 may be 3 ⁇ m or less, and the doping concentration C fs1 may be 1.0 ⁇ 10 16 / cm 3 or less.
  • the doping concentration C p may be 5.0 ⁇ 10 17 / cm 3 or more.
  • the doping concentration C fs1 may be 6.7 ⁇ 10 15 / cm 3 or less.
  • the doping concentration C p may be 4.0 ⁇ 10 17 / cm 3 or more.
  • the doping concentration C fs1 may be 3.3 ⁇ 10 15 / cm 3 or less.
  • the doping concentration C p may be 2.0 ⁇ 10 17 / cm 3 or more.
  • the distance D fs1 may be 2 ⁇ m or less, and the doping concentration C fs1 may be 1.0 ⁇ 10 16 / cm 3 or less.
  • the doping concentration C p of the collector region 20 may be 3.0 ⁇ 10 17 / cm 3 or more.
  • the doping concentration C fs1 may be 6.7 ⁇ 10 15 / cm 3 or less.
  • the doping concentration C p of the collector region 20 may be 2.0 ⁇ 10 17 / cm 3 or more.
  • the doping concentration C fs1 may be 3.3 ⁇ 10 15 / cm 3 or less.
  • the distance D fs1 may be 1.5 ⁇ m or less, and the doping concentration C fs1 may be 1.0 ⁇ 10 16 / cm 3 or less.
  • the doping concentration C p of the collector region 20 may be 2.0 ⁇ 10 17 / cm 3 or more.
  • the doping concentration C fs1 may be 6.7 ⁇ 10 15 / cm 3 or less. As a result, even if the doping concentration C p of the collector region 20 is very small, the occurrence of the back surface avalanche can be suppressed.
  • the distance D fs1 may be 1.5 ⁇ m or less, and the doping concentration C fs1 may be 1.0 ⁇ 10 16 / cm 3 or less. As a result, even if the doping concentration C p of the collector region 20 is very small, the occurrence of the back surface avalanche can be suppressed.
  • the distance D fs1 may be 1.0 ⁇ m or less.
  • the doping concentration C p of the collector region 20 is, for example, 1.0 ⁇ 10 18 / cm 3 or less.
  • the doping concentration C p may be 5.0 ⁇ 10 17 / cm 3 or less.
  • the doping concentration C fs1 of the first peak 22-1 is preferably 1.0 ⁇ 10 16 / cm 3 or less.
  • the doping concentration C p can also be 2.0 ⁇ 10 17 / cm 3 or less.
  • the distance D fs1 is preferably 2.0 ⁇ m or less.
  • FIG. 4 is a diagram showing the boundary as to whether or not the back surface avalanche shown in FIG. 3 occurs, with the horizontal axis representing the doping concentration C fs1 and the vertical axis representing the distance D fs1 for each doping concentration C p of the collector region 20 It is.
  • the horizontal axis in FIG. 4 is a logarithmic axis.
  • the plots shown by squares and triangles in FIG. 4 indicate sample values, and the solid line indicates an approximate straight line in which the sample values are approximated by straight lines. In the area under the approximate straight line, the back surface avalanche does not occur, and in the upper area, the back surface avalanche occurs.
  • the slope of the approximate straight line has a constant value regardless of the doping concentration C p of the collector region 20.
  • the slope of the approximate straight line in this example was about -2.0 ⁇ 10 16 .
  • the depth position D fs1 of the first peak 22-1 and the doping concentration C fs1 of the first peak 22-1 preferably satisfy the following equation.
  • b is an intercept of the approximate straight line shown in FIG. 4 and is determined in accordance with the doping concentration C p of the collector region 20.
  • FIG. 5 is a diagram showing the relationship between the doping concentration C p of the collector region 20 and the intercept b.
  • the circle in FIG. 5 plots the intercept of each straight line shown in FIG.
  • the solid line in FIG. 5 approximates each plot with a straight line.
  • the relationship between the doping concentration C p of the collector region 20 and the intercept b can be approximated by a straight line.
  • the doping concentration C p of the collector region 20, the doping concentration C fs1 of the first peak 22-1, and the depth position D fs1 of the first peak 22-1 have a relationship of Formula (1) and Formula (2) It is preferable to satisfy This can prevent the backside avalanche.
  • the avalanche breakdown occurs on the back side (that is, the collector side) at the time of the short circuit for the following reason.
  • the gate of the IGBT is off and a voltage is applied between the collector and the emitter, a depletion layer is formed.
  • the depletion layer is stopped at the shallowest buffer region 18 (or the peak of the doping concentration closest to the back side in the buffer region 18). That is, the end on the back surface side of the depletion layer is located around the peak position of the shallowest buffer region 18 on the back surface side. From the end of the depletion layer to the back surface, there is the shallowest buffer region 18 and collector region, and these two layers are charge neutral regions where the space charge density is zero.
  • the current density of the collector-emitter current increases instantaneously when the gate is turned on.
  • J sat is It is.
  • ⁇ n is the electron mobility of the inversion layer channel (cm 2 / Vs)
  • C ox is the capacity of the MOS gate (F / cm 2 )
  • L CH is the inversion layer channel width (cm)
  • ⁇ PNP is the collector region of the IGBT P)
  • f A is the number of unit cells including one inversion layer channel per 1 cm 2 area.
  • the unit cell has a depth (y direction) of 1 ⁇ m, and refers to a region from the central position in the width direction of the gate trench portion 30 to a position spaced apart by half the arrangement pitch of the gate trench portion 30.
  • a region from the center in the width direction of the gate trench portion 30 to the center in the width direction of the adjacent base region 14 corresponds to a unit cell.
  • the number of unit cells in an actual semiconductor device is, for example, a value obtained by multiplying the area (cm 2 ) of the region where the MOS gate is formed in the active region by f A.
  • the gate voltage is 10 to 20 V, for example 15 V.
  • the gate threshold is 6 to 9V, for example 7.8V.
  • ⁇ n may be 500 to 800 (cm 2 / Vs).
  • C ox is expressed by ⁇ ox / tox, where tox (cm) is the gate insulating film, and ⁇ ox (F / cm) is the dielectric constant of the insulating film.
  • tox is 0.05 to 0.25 ⁇ m (conversion to cm is multiplied by 1E-4), and is 0.2 ⁇ m, for example.
  • ⁇ ox is a value obtained by multiplying the dielectric constant of vacuum by the dielectric constant of 3.9 if the insulating film is a silicon oxide film.
  • the insulating film is not limited to the silicon oxide film, and may be a silicon nitride film or other dielectrics.
  • the inversion layer channel width is 1 to 3 ⁇ m, for example 2 ⁇ m.
  • J sat uses the portion J sat, n of the portion into which electrons are injected from the MOS gate, and adds J p of the hole current amplified by the hole injected from the collector region, And write Jp, It becomes. Also, Jsat, n is It is.
  • the Poisson's equation in the drift region at the time of the occurrence of the short circuit uses the charge density to set the hole concentration to p (/ cm 3 ), the electron concentration to n (/ cm 3 ), and the drift concentration to N D (/ cm 3 ) as It is.
  • the doping concentration may be the concentration of activated impurities among impurities such as phosphorus doped in the semiconductor substrate 10.
  • the power supply voltage VCC is applied to the IGBT immediately before the occurrence of a short circuit, the drift region is already depleted and a space charge region is formed.
  • the space charge density is p + N D > 0, and the space charge shows a positive value. Therefore, the slope of the electric field E is positive, and the position of the peak of the electric field strength is in the vicinity of the pn junction between the base region and the drift region.
  • the electron current density is several 100 A / cm 2 or more, for example, 1000 A / cm 2. Assume that it is cm 2 . Since the speed of the carrier in the space charge region may be considered to be saturated, v in electrons in silicon sat, n ⁇ 1E7 (cm / s), v in the hole sat, at p ⁇ 7E6 (cm / s) degree is there. Therefore, the electron concentration in the space charge region is Because it is expressed, it becomes about 3E14 / cm 3 .
  • the doping concentration of the drift region is 1E13 to 1E14 / cm 3
  • the electron concentration at the short circuit is already higher than the doping concentration. Therefore, depending on the balance with the density of holes injected from the collector region, the space charge is reversed in polarity from positive to negative. Therefore, the slope of the electric field E reverses from positive to negative. By inverting the slope of the electric field E, the position of the peak of the electric field intensity moves from the position near the pn junction on the front surface side to the back surface side.
  • the hole concentration is low, the space charge increases at a negative value, and the peak value of the electric field strength reaches the critical electric field strength, an avalanche is generated on the back side, which leads to the destruction of the device.
  • the semiconductor device 100 since the semiconductor device 100 includes the buffer region 18 having a concentration higher than that of the drift region 16 on the back surface side, the concentration of the drift region 16 should be lower than that of the structure without the buffer region 18 in order to prevent a reduction in breakdown voltage. Is preferred. As a result, there is a problem that the reversal of the space charge polarity in the drift region 16 is more likely to occur when the short circuit occurs.
  • Equation 8 variables reflecting the structure of the device are ⁇ PNP , N D , and J sat, n .
  • the current gain ⁇ PNP may be a value when a power supply voltage is applied in an off state before the occurrence of a short circuit, or a value when a short circuit occurs, and is a value between 0 and 1. From Equations 2A and 6, as the ⁇ PNP is closer to 1, the hole concentration in the space charge region increases. Therefore, in order to suppress the reversal of the space charge polarity in the drift region 16 at the occurrence of a short circuit, it is sufficient that the ⁇ PNP in the equation 8 be larger than the right side.
  • ⁇ PNP may be at least larger than 0, and in this case, the value of the fraction on the right side may be smaller than 1. That is, the value in the parentheses on the right side of Equation 8 may be, for example, a positive value. in this case, The value obtained by dividing the saturation current density J sat, n by electrons injected from the MOS gate by the amount of charge and the saturation speed of electrons should be greater than the doping concentration of the donor in the drift region.
  • FIG. 6 is a graph showing the dependence of ⁇ PNP on J sat, n with N D as a parameter in Equation 8.
  • the material of the semiconductor substrate 10 is silicon, but may be SiC, GaN or the like. What satisfies Equation 8 is a region above the line of the graph (that is, on the side where the value of the vertical axis ⁇ PNP increases) at each doping concentration N D of the drift region 16. That is, the line of each graph is the lower limit line of ⁇ PNP in each N D. As the N D becomes higher, the lower limit line of the ⁇ PNP becomes lower, and the region satisfying the equation 8 becomes wider. In accordance with the concentration of these drift regions 16, ⁇ PNPs satisfying Expression 8 may be determined. Furthermore, in each N D , ⁇ PNP may be 1.5 or more times, or 2 or more times as high as the lower limit value. When N D becomes lower, the lower limit ⁇ PNP converges to the above value 0.4118.
  • ⁇ PNP may be, for example, 0.33 or more.
  • the value in the parentheses on the right side of Formula 8 may be 0.5 / v sat, p or more. in this case, It becomes.
  • Formula 10 becomes a constant except J sat, n It becomes. That is, the doping concentration N D of the donor of the drift region 16 may be larger than a value obtained by multiplying the saturation current density J sat, n by electrons by 1.7857 E + 11.
  • FIG. 1 The ⁇ PNP is ⁇ C ⁇ ⁇ T ⁇ ⁇ E as described above.
  • the collector injection efficiency ⁇ C may be 1.
  • Base transport efficiency ⁇ T is Is represented by W CNZ is the length ( ⁇ m) of the charge neutral region in the Z direction, and L a is the bipolar diffusion length ( ⁇ m). The details of W CNZ will be described later.
  • L a is (D a / ⁇ HL ) ⁇ 0.5.
  • D a (cm 2 / s) is an ambipolar diffusion coefficient of carriers, and is expressed by 2D p D n / (D p + D n ), where D n and D p are the diffusion coefficients of electrons and holes, respectively.
  • ⁇ E is the emitter current gain ⁇ E Is represented by Furthermore, ⁇ E is Is represented by Subscript P indicates a collector area.
  • L n, c is the electron diffusion length ( ⁇ m) in the collector region 20
  • NA is the maximum acceptor concentration in the collector region 20
  • N D is the donor concentration in the charge neutral region
  • n ie is the charge neutral region (CNZ)
  • Equation 14 showing the emitter current gain ⁇ E , four main variables reflecting the structure of the device are L n, c , W CNZ , N A, C , N D and CNZ .
  • L n, C is the depth X P of the collector region 20 is about 0.2 ⁇ 0.5 [mu] m
  • the diffusion length L n, for sufficiently thin Toranparento emitter than C and equation 10, Ln, the c may be replaced by the X P.
  • the current gain ⁇ PNP may be a value between 0 and 1, and the above four variables may be set such that (1) at least ⁇ PNP becomes close to 1 or (2) ⁇ PNP satisfies Eq. .
  • N A, C is the maximum concentration of the collector region 20 is approximately 1E16 ⁇ 1E18 / cm 3.
  • N D and C NZ may be the doping concentration of the charge neutral region, for example, the maximum concentration of the non-depleted region of the shallowest buffer region 18.
  • the shallowest buffer region 18 may be a region including the shallowest peak 22-1 shown in FIG. 2 and in which the doping concentration distribution has a single mountain shape.
  • the single chevron boundary in the doping concentration distribution is the position where the doping concentration turns from decreasing to increasing or the position from turning to a constant value when moving from the peak position of the chevron in the depth direction to the foot direction. You may
  • the doping concentration of the shallowest buffer region 18 may be set as follows. At the time of short circuit, the space charge density is smaller than at the time of no short circuit due to the presence of electrons in the space charge region. Therefore, it is desirable to set the doping concentration of the shallowest buffer region 18 so that the integral concentration obtained by integrating the doping concentration of the shallowest buffer region 18 in the depth direction becomes larger than the critical integral concentration nc.
  • the critical integral concentration nc is a value obtained by multiplying the critical electric field strength Ec by the dielectric constant of the semiconductor and dividing by the charge amount q, and is, for example, 1.2E12 / cm 2 in silicon.
  • the integral concentration of the entire buffer region 18 may be larger than the critical integral concentration nc.
  • the length of the shallowest buffer region 18 in the depth direction may be, for example, 5 ⁇ m or less, and the peak value of the doping concentration may be 2.4E15 / cm 3 or more. Regions that are not depleted in the shallowest buffer region 18 may be N D and C NZ . ( NA , C / ND, CNZ ) may be 4 or more and 400 or less, and may be 10 or more and 200 or less.
  • FIG. 7 is a diagram showing the integrated concentration and the doping concentration distribution in the depth direction for Example A, Example B and Comparative Example.
  • A in FIG. 7 shows an integral concentration.
  • the integrated concentration is a diagram of an integrated concentration distribution in which the doping concentrations of drift region 16 and buffer region 18 are integrated to a predetermined position from the position of the pn junction between base region 14 and drift region 16 toward the back surface side.
  • B in FIG. 7 is a diagram of a doping concentration distribution corresponding to (a).
  • FIG. 7 shows an enlarged range of the shallowest peak 22-1 and the next peak 22-2 of the collector region 20 and the buffer region 18 on the back surface.
  • the drift region 16 exists on the front side of the display range of FIG.
  • the position where the integrated concentration reaches 0.6 nc may be between the position of the shallowest peak 22-1 in the buffer area 18 and the adjacent peak 22-2.
  • the position at which the integrated concentration reaches 0.6 nc is closer to the adjacent peak 22-2 than the shallowest peak 22-1 and is a position of 101.5 ⁇ m on the horizontal axis of FIG. 7A.
  • the position at which the integrated concentration reaches 0.6 nc is closer to the shallowest peak 22-1 than the next peak 22-2 and is a position of 104.7 ⁇ m on the horizontal axis of FIG. 7A. .
  • the doping concentration at the position where the integrated concentration reaches 0.6 nc may be lower than the half value of the peak concentration of the adjacent peak 22-2.
  • the doping concentration at the position where the integrated concentration reaches 0.6 nc is larger than the half value of the peak concentration of the adjacent peak 22-2.
  • the position where the integral concentration reaches the critical integral concentration nc may be within the range R1 where the full width at half maximum of the chevron distribution including the peak 22-1 is provided on both upper and lower sides from the position of the peak 22-1.
  • the integrated concentration from the position of the shallowest peak 22-1 to the position of the pn junction between the buffer region and the 18 collector region 20 may be nc or less.
  • the end of the depletion layer is between the peak 22-1 and the peak 22-2.
  • the power supply voltage is about 50% to 70% of the rated voltage, for example, 66%.
  • the integrated concentration to the end of the depletion layer is 60% to 80% of nc.
  • the length W CNZ of the charge neutral region at the time of the short circuit is the length of the non-depleted region of the shallowest buffer region 18.
  • the length W CNZ of the charge neutral region is 3 ⁇ m or less.
  • the space charge region reaches the collector region, holes are directly injected into the space charge region. As a result, the space charge region shrinks to the front side, and the power supply voltage can not be supported, and the semiconductor device is broken.
  • the length W CNZ of the charge neutral region needs to be larger than L a where ⁇ T in Formula 12 is 0.1 or less, for example, W CNZ should be 0.5 ⁇ m or more .
  • Equation 7 the relationship of the equation 5 can be easily established by setting the ⁇ PNP as sufficiently high, for example, 0.8 or more, and reducing the saturation current density of electrons from the MOS gate at the time of short circuit.
  • f A may be reduced by Equation 2C.
  • FIG. 8 is a view showing another example of the cross section of the semiconductor device 100.
  • the semiconductor device 100 of this example includes one or more dummy trench portions 40 between the gate trench portions 30.
  • the dummy trench portion 40 includes a dummy insulating film 42 and a dummy conductive portion 44.
  • the dummy insulating film 42 is formed on the inner wall of the dummy trench.
  • the dummy conductive portion 44 is covered with the dummy insulating film 42 in the dummy trench. Dummy conductive portion 44 is electrically connected to emitter electrode 52.
  • Gate trench portion 30 and dummy trench portion 40 are provided at a constant pitch in the arrangement direction perpendicular to the depth direction.
  • the gate trench portions 30 and the dummy trench portions 40 are alternately disposed one by one.
  • the unit cell includes one gate trench 30 and one dummy trench 40.
  • two or more dummy trench portions 40 may be disposed between the respective gate trench portions 30.
  • f A can be set to 3.3 E 7 or less. Formulas 5, 7 and 8 may be satisfied within the above range.
  • the transistor portion 70 and the diode portion 80 are provided on the semiconductor substrate 10.
  • the transistor portion 70 is provided with the gate trench portion 30 and the dummy trench portion 40 described above.
  • the dummy trench portion 40 may be provided in the diode portion 80, and the gate trench portion 30 may not be provided.
  • the source region 12 is not provided in the diode unit 80.
  • an n + -type cathode region 82 is provided instead of the collector region 20, instead of the collector region 20, an n + -type cathode region 82 is provided instead of the collector region 20, instead of the collector region 20, an n + -type cathode region 82 is provided.
  • FIG. 9 is a view showing another example of the cross section of the semiconductor device 100. As shown in FIG. The semiconductor device 100 of this example differs from the semiconductor device 100 described in FIGS. 1 to 8 in that the storage region 17 is provided. FIG. 9 shows a structure in which storage region 17 is provided in semiconductor device 100 shown in FIG. The structure other than the storage region 17 may be the same as that of the semiconductor device 100 of any aspect described in FIGS. 1 to 8.
  • the accumulation region 17 is an n-type region provided between the base region 14 and the drift region 16 and having a higher doping concentration than the drift region 16.
  • the accumulation area 17 is an area where donors are accumulated at a higher concentration than the drift area 16.
  • the depth of the lower end of the storage region 17 may be shallower than the bottom of the trench as viewed from the top of the semiconductor substrate 10.
  • the length A from the emitter region 12 to the storage region 17 in the depth direction of the semiconductor substrate 10 (that is, the length A from the upper end of the base region 14 to the upper end of the storage region 17) has an inversion layer channel width L CH It may be the same.
  • the length A is the distance D fs1 from the lower surface of the semiconductor substrate 10 to the first peak 22-1 and the boundary between the first peak 22-1 and the collector region 20 from the lower surface of the semiconductor substrate 10 (ie, the buffer region 18 And the distance D b to the position of the pn junction with the collector region 20) may be longer than the difference length D fs1 -D b .
  • the electric field strength is high, so the space charge region may be slightly narrowed on the upper surface side, and the length W CNZ of the charge neutral region may be increased on the upper surface side accordingly.
  • the length A by greater than D fs1 -D b, to lower the electron saturation current density by increasing the L CH formula 2c, to suppress the injection of electrons.

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Abstract

半導体基板と、半導体基板に形成された第１導電型のドリフト領域と、半導体基板において、半導体基板の下面とドリフト領域との間に形成された第２導電型のコレクタ領域と、半導体基板においてドリフト領域とコレクタ領域との間に形成され、ドリフト領域よりもドーピング濃度が高い第１導電型の高濃度領域とを備え、半導体基板の深さ方向における、高濃度領域のドーピング濃度分布は１つ以上のピークを有し、高濃度領域のドーピング濃度分布のピークのうち、最も半導体基板の下面側の第１のピークと、半導体基板の下面との距離が３μｍ以下である半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置において、半導体基板の裏面側にフィールドストップ層を形成する構造が知られている（例えば、特許文献１参照）。
　特許文献１　国際公開第２０１３／１００１５５号パンフレット
解決しようとする課題
　ＩＧＢＴ等の半導体装置は、耐量が大きいことが好ましい。
一般的開示
　本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に形成された第１導電型のドリフト領域を備えてよい。半導体装置は、半導体基板において、半導体基板の下面とドリフト領域との間に形成された第２導電型のコレクタ領域を備えてよい。半導体装置は、半導体基板においてドリフト領域とコレクタ領域との間に形成され、ドリフト領域よりもドーピング濃度が高い第１導電型の高濃度領域を備えてよい。半導体基板の深さ方向における、高濃度領域のドーピング濃度分布は１つ以上のピークを有してよい。高濃度領域のドーピング濃度分布のピークのうち、最も半導体基板の下面側の第１のピークと、半導体基板の下面との距離が３μｍ以下であってよい。
　高濃度領域のドーピング濃度を、高濃度領域を深さ方向にわたって積分した積分濃度の値が、臨界積分濃度以上であってよい。第１のピークと、半導体基板の下面との距離が２μｍ以下であってよい。第１のピークのドーピング濃度は、１．０×１０１６／ｃｍ３以下であってよい。第１のピークのドーピング濃度は、６．７×１０１５／ｃｍ３以下であってよい。コレクタ領域のドーピング濃度は、１．０×１０１８／ｃｍ３以下であってよい。コレクタ領域のドーピング濃度は、５．０×１０１７／ｃｍ３以下であってよい。コレクタ領域および第１のピークの深さ方向における境界位置と、半導体基板の下面との距離が０．５μｍ以上、１．０μｍ以下であってよい。
　コレクタ領域のドーピング濃度Ｃｐ［／ｃｍ３］、第１のピークのドーピング濃度Ｃｆｓ１［／ｃｍ３］、および、第１のピークの深さ位置Ｄｆｓ１［μｍ］が下式を満たしてよい。
　Ｄｆｓ１＜－２．０×１０－１６×Ｃｆｓ１＋ｂ
　ただし、ｂ＝４．０×１０－１８×Ｃｐ＋２．９である。
　半導体装置は、半導体基板においてドリフト領域と半導体基板の上面との間に形成される第２導電型のベース領域を更に備えてよい。高濃度領域におけるドーピング濃度分布は複数のピークを有してよい。ベース領域とドリフト領域との第１ｐｎ接合から、高濃度領域とコレクタ領域との第２ｐｎ接合に向かって、ドリフト領域と、高濃度領域のドーピング濃度を積分した積分濃度が、臨界積分濃度の０．６倍に達する位置が、高濃度領域におけるピークのうち最も半導体基板の下面側の第１のピークと、第１のピークの隣の第２のピークとの間に位置してよい。
　積分濃度が臨界積分濃度に達する位置が、高濃度領域の第１のピーク位置から、第１のピークを含む山形のドーピング濃度分布の半値全幅だけ下側となる位置から、高濃度領域の第１のピーク位置から半値全幅だけ上側となる位置までの間の領域にあってよい。
　空間電荷領域が少なくともドリフト領域と高濃度領域において第２のピークを含む山形のドーピング濃度分布を有する領域に形成されていてよい。半導体装置は、ベース領域と半導体基板の上面との間に形成された第１導電型のソース領域を備えてよい。半導体装置は、半導体基板の上面からソース領域およびベース領域を貫通してドリフト領域に達するトレンチＭＯＳゲートを備えてよい。電流利得αＰＮＰが、電子の飽和速度ｖｓａｔ，ｎおよび正孔の飽和速度ｖｓａｔ，ｐと、トレンチＭＯＳゲートの飽和電流密度Ｊｓａｔ，ｎおよびドリフト領域のドーピング濃度ＮＤに対して、
Figure JPOXMLDOC01-appb-M000004
 よりも大きくてよい。
　電流利得αＰＮＰが、電子の飽和速度ｖｓａｔ，ｎおよび正孔の飽和速度ｖｓａｔ，ｐに対して、
Figure JPOXMLDOC01-appb-M000005
 よりも大きくてよい。
　
　トレンチＭＯＳゲートの飽和電流密度Ｊｓａｔ，ｎは、μｎを反転層チャネルの電子移動度、ＣｏｘをＭＯＳゲートの容量、ＬＣＨを反転層チャネル幅、ゲート電圧をＶＧ、ゲート閾値をＶＴ、ｆＡを反転層チャネルを１つ含む単位セルが面積１ｃｍ２あたりに含まれる個数として、
Figure JPOXMLDOC01-appb-M000006
 であり、
　ｆＡが５Ｅ７個以下であってよい。
　高濃度領域が水素ドナーを含んでよい。第１のピークの位置から、高濃度領域とコレクタ領域とのｐｎ接合の位置までの積分濃度は、臨界積分濃度以下であってよい。半導体装置は、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を備えてよい。半導体基板の深さ方向におけるベース領域の上端から蓄積領域の上端までの長さは、半導体基板の下面から第１のピークまでの距離Ｄｆｓ１と、半導体基板の下面から高濃度領域とコレクタ領域とのｐｎ接合の位置までの距離Ｄｂとの差分の長さＤｆｓ１－Ｄｂよりも長くてよい。
　上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本発明の実施形態に係る半導体装置１００の断面斜視図である。 半導体基板１０の深さ方向におけるドーピング濃度分布の一例を示す図である。 横軸を第１のピーク２２－１と半導体基板１０の下面との距離Ｄｆｓ１とし、縦軸をコレクタ領域２０のドーピング濃度Ｃｐとしたときの、裏面アバランシェが生じるか否かの境界を示す図である。 図３に示した裏面アバランシェが生じるか否かの境界を、横軸をドーピング濃度Ｃｆｓ１とし、縦軸を距離Ｄｆｓ１として、コレクタ領域２０のドーピング濃度Ｃｐ毎に示した図である。 コレクタ領域２０のドーピング濃度Ｃｐと、切片ｂとの関係を示す図である。 数式８において、ＮＤをパラメータとして、Ｊｓａｔ，ｎに対するαＰＮＰの依存性を示すグラフである。 実施例Ａ、実施例Ｂおよび比較例について、深さ方向における積分濃度およびドーピング濃度分布を示す図である。 半導体装置１００の断面の他の例を示す図である。 半導体装置１００の断面の他の例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。
　各実施例においては、第１導電型をｎ型、第２導電型をｐ型とした例を示しているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書、請求の範囲および図面においてｎＥｍと表記した数値は、ｎ×１０ｍを意味する。
　本明細書等においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書等において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
　図１は、本発明の実施形態に係る半導体装置１００の断面斜視図である。半導体装置１００は、半導体基板１０の深さ方向に電流を流す縦型の装置である。半導体装置１００は、ＩＧＢＴを含むパワー半導体であってよい。
　半導体装置１００は、半導体基板１０、エミッタ電極５２およびコレクタ電極５４を備える。エミッタ電極５２は、半導体基板１０の上面に形成される。コレクタ電極５４は、半導体基板１０の下面に形成される。本例では、半導体基板１０の上面および下面と垂直な方向を、半導体基板１０の深さ方向と称する。また、図１においては深さ方向をＺ軸方向とする。図１に示した断面においてＺ軸と垂直な方向をＸ軸とする。ＸＺ断面に垂直な方向をＹ軸とする。エミッタ電極５２およびコレクタ電極５４は、アルミニウム等の金属材料で形成される。
　半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成される。半導体基板１０には所定の濃度の不純物がドープされる。本例の半導体基板１０は、ｎ－型の導電型を有する。
　半導体基板１０の内部には、ｎ＋型のソース領域１２、ｐ型のベース領域１４、ｎ－型のドリフト領域１６、ｎ＋型のバッファ領域１８、ｐ＋型のコレクタ領域２０、および、１以上のゲートトレンチ部３０が形成される。
　ドリフト領域１６は、リン等のｎ型不純物を含む。一例として、半導体基板１０の領域のうち、ソース領域１２、ベース領域１４、バッファ領域１８およびコレクタ領域２０等の他の領域が形成されずに残存した領域がドリフト領域１６として機能する。
　ベース領域１４は、ボロン等のｐ型不純物を含む。ベース領域１４は、ドリフト領域１６の上側に形成される。本例のベース領域１４は、ドリフト領域１６と接して形成されている。他の例では、ベース領域１４とドリフト領域１６との間に、ｎ＋型の蓄積領域等の他の領域が形成されていてもよい。
　ソース領域１２は、リン等のｎ型不純物を、ドリフト領域１６よりも高濃度に含む。ソース領域１２は、ベース領域１４の上面に選択的に形成される。ソース領域１２の下側にはベース領域１４が配置されている。半導体基板１０の上面には、ソース領域１２およびベース領域１４が露出する。ゲートトレンチ部３０は、半導体基板１０の上面から、ソース領域１２およびベース領域１４を貫通して形成される。ゲートトレンチ部３０の下端は、ドリフト領域１６内に配置されている。
　ゲートトレンチ部３０は、トレンチ内壁に形成されたゲート絶縁膜３２と、トレンチ内においてゲート絶縁膜３２に覆われたゲート電極３４とを有する。一例として、ゲート絶縁膜３２は、トレンチ内壁を酸化した酸化膜である。ゲート電極３４は、例えば不純物がドープされたポリシリコン等の導電材料で形成される。ゲートトレンチ部３０は、トレンチＭＯＳゲートの一例である。
　ゲート電極３４は、少なくとも、ソース領域１２の下端と対向する位置から、ドリフト領域の上端と対向する位置まで形成される。ベース領域１４においてゲート電極３４と対向する部分には、ゲート電極３４にしきい値電圧以上の電圧が印加されることでチャネルが形成される。
　なお、図１に示した電極、領域等の各部分は、図１に示した断面と垂直な方向（Ｙ軸方向）に延伸して形成されている。例えばそれぞれのゲートトレンチ部３０は、当該断面と垂直な方向に延伸したストライプ形状を有する。また、図１の例におけるソース領域１２は、ゲートトレンチ部３０と平行して、当該断面と垂直な方向に延伸してストライプ状に形成されている。他の例では、ソース領域１２およびベース領域１４が、当該断面と垂直な方向において、半導体基板１０の上面に交互に露出するように設けられていてもよい。
　ゲートトレンチ部３０とエミッタ電極５２との間には、層間絶縁膜５６が設けられる。層間絶縁膜５６は、例えばボロンおよびリン等が添加されたシリケートガラスである。層間絶縁膜５６は、ソース領域１２およびベース領域１４の少なくとも一部が露出するように設けられる。層間絶縁膜５６に覆われていないソース領域１２およびベース領域１４と、エミッタ電極５２とが電気的に接続する。
　コレクタ領域２０は、ボロン等のｐ型不純物を含む。コレクタ領域２０は、半導体基板１０の下面と、ドリフト領域１６との間に形成される。本例のコレクタ領域２０は、半導体基板１０の下面において露出しており、コレクタ電極５４と電気的に接続する。
　バッファ領域１８は、水素等のｎ型不純物を含む。バッファ領域１８のｎ型不純物は、水素ドナーであってよい。水素ドナーは、プロトン等の水素イオンのイオン注入と熱処理により形成される。バッファ領域１８におけるドーピング濃度は、ドリフト領域１６のドーピング濃度よりも高い。バッファ領域１８は、ドリフト領域１６とコレクタ領域２０との間に形成される高濃度領域の一例である。バッファ領域１８を設けることで、ベース領域１４とドリフト領域１６との境界から広がる空乏層が、コレクタ領域２０まで到達することを抑制できる。バッファ領域１８は、フィールドストップ層として機能する。
　半導体装置１００のエミッタコレクタ間に電源電圧が直接的に印加される負荷短絡状態となると、エミッタ側から多量の電子がドリフト領域１６に注入され、ドリフト領域１６内のドナーの正電荷が電子の負電荷により相殺される。この結果、ドリフト領域１６で電圧を負担することができずに、半導体基板１０のコレクタ側の狭い領域に電界が集中してしまい、裏面アバランシェ破壊が生じる場合がある。
　裏面アバランシェ破壊を抑制するためには、短絡状態においてエミッタ側から注入される電子の量を少なくすることが考えられる。しかし、エミッタ側から注入される電子の量を少なくするために、しきい値電圧を上げる、または、チャネル密度を低減すると、半導体装置１００の最大電流が低下し、且つ、オン電圧が増大してしまう。
　裏面アバランシェ破壊を抑制して短絡耐量を増大させる他の方法として、コレクタ側からドリフト領域１６に注入するホールの量を増やすことが考えられる。これにより、短絡状態時にエミッタ側から注入される電子の負電荷を、コレクタ側から注入されるホールの正電荷で相殺できる。
　コレクタ側からのホール注入量は、半導体装置１００における寄生ｐｎｐトランジスタの電流増幅率αＰＮＰを増大させることで増加する。電流増幅率αＰＮＰは下式で与えられる。
　αＰＮＰ＝γＣ・αＴ・γＥ
　ただし、γＣは寄生ｐｎｐトランジスタのコレクタ注入効率、αＴは寄生ｐｎｐトランジスタのベース伝達効率、γＥは寄生ｐｎｐトランジスタのエミッタ注入効率である。本例のＩＧＢＴの場合のエミッタ注入効率γＥは、コレクタ領域２０からバッファ領域１８へ注入される正孔電流の注入効率である。
　コレクタ領域２０のドーピング濃度を高くすることで、寄生ｐｎｐトランジスタのコレクタ注入効率γＣが増大する。しかし、コレクタ領域２０のドーピング濃度を高くすると、ターンオフ損失が増大してしまう。
　このため、寄生ｐｎｐトランジスタのベース伝達効率αＴを増大させて、コレクタ側からのホール注入量を増大させることが好ましい。半導体装置１００においては、バッファ領域１８のドーピング濃度のピーク位置を調整することで、ベース伝達効率αＴを増大させている。
　図２は、半導体基板１０の深さ方向におけるドーピング濃度分布の一例を示す図である。図２では、コレクタ領域２０、バッファ領域１８およびドリフト領域１６の一部のドーピング濃度分布を示している。図２において横軸は、半導体基板１０の下面からの距離を示しており、縦軸は単位体積当たりのドーピング濃度を対数で示している。
　ドリフト領域１６は、概ね一定のドーピング濃度を有する。本例のドリフト領域１６に含まれる不純物はｎ型である。バッファ領域１８におけるドーピング濃度分布は、１つ以上のピーク２２を有する。本例のバッファ領域１８に含まれる不純物はｎ型である。本例のバッファ領域１８は、半導体基板１０の下面側から順番に、第１のピーク２２－１、第２のピーク２２－２、第３のピーク２２－３および第４のピーク２２－４を有する。
　ここで、バッファ領域１８におけるドーピング濃度のピーク２２のうち、最も半導体基板１０の下面側の第１のピーク２２－１の位置を、半導体基板１０の下面に近づけることで、裏面アバランシェ耐量を増大させることができる。
　第１のピーク２２－１の位置を半導体基板１０の下面に近づけることで、第１のピーク２２－１と、コレクタ領域２０のドーピング濃度のピーク位置との距離が減少する。コレクタ領域２０から注入されるホールの一部は、第１のピーク２２－１において再結合して消滅するが、第１のピーク２２－１をコレクタ領域２０に近づけることで、第１のピーク２２－１を通過するホールの割合を増大させることができる。これにより、寄生ｐｎｐトランジスタのベース伝達効率αＴを増大させ、裏面アバランシェ耐量を増大させることができる。
　本例では、第１のピーク２２－１におけるドーピング濃度をＣｆｓ１、コレクタ領域２０におけるドーピング濃度をＣｐとする。また、半導体基板１０の下面と、第１のピーク２２－１との距離をＤｆｓ１とする。また、ｎ型の第１のピーク２２－１およびｐ型のコレクタ領域２０の境界と、半導体基板１０の下面との距離をＤｂとする。第１のピーク２２－１の深さ方向における位置は、ドーピング濃度が極大値を示す位置とする。ｎ型の第１のピーク２２－１およびｐ型のコレクタ領域２０の境界位置は、ドーピング濃度が極小値を示す位置となる。
　また本例において、半導体基板１０の下面から見て最も浅い第１のピーク２２－１は、他のピーク２２よりもドーピング濃度が高い。例えば第１のピーク２２－１は、他のいずれのピーク２２よりも、ドーピング濃度が１０倍以上高い。また、コレクタ領域２０のドーピング濃度Ｃｐは、第１のピーク２２－１のドーピング濃度Ｃｆｓ１よりも高い。例えばコレクタ領域２０のドーピング濃度Ｃｐは、第１のピーク２２－１のドーピング濃度Ｃｆｓ１よりも１０倍以上高い。
　第１のピーク２２－１と、半導体基板１０の下面との距離Ｄｆｓ１は、一般に３．６μｍ程度である。これに対して、本例の半導体装置１００における当該距離Ｄｆｓ１は、３．０μｍ以下である。このように、一般的な半導体装置に比べて第１のピーク２２－１を浅く配置することで、裏面アバランシェ耐量の向上という効果を奏することができる。当該距離Ｄｆｓ１は、２．５μｍ以下であってよく、２．０μｍ以下であってよく、１．５μｍ以下であってよく、１．０μｍ以下であってもよい。
　一方で、距離Ｄｆｓ１を小さくしていくと、コレクタ領域２０を形成できる領域が小さくなってしまい、ホールの注入効率を向上させることが難しくなる。このため、コレクタ領域２０からのホールの注入効率を向上させるべく、距離Ｄｂは０．５μｍ以上であることが好ましい。距離Ｄｂは１．０μｍ以下であってよい。距離Ｄｆｓ１は、１．０μｍ以上であってよい。
　本例では、半導体基板１０の下面を基準として、第１のピーク２２－１の位置を規定したが、他の例では、コレクタ領域２０におけるドーピング濃度分布のピーク位置を基準としてもよい。つまり、上述した距離Ｄｆｓ１を、コレクタ領域２０におけるドーピング濃度分布のピークと、第１のピーク２２－１との距離としてもよい。本例では、半導体基板１０の下面位置と、コレクタ領域２０におけるドーピング濃度分布のピーク位置とはほぼ同一である。
　図３は、横軸を第１のピーク２２－１と半導体基板１０の下面との距離Ｄｆｓ１とし、縦軸をコレクタ領域２０のドーピング濃度Ｃｐとしたときの、裏面アバランシェが生じるか否かの境界を示す図である。縦軸は対数軸である。
　図３の例では、第１のピーク２２－１のドーピング濃度Ｃｆｓ１を、３．３×１０１５／ｃｍ３、６．７×１０１５／ｃｍ３、１．０×１０１６／ｃｍ３の３通りに設定して、それぞれの場合の境界を示している。なお図３では、定格電圧１２００Ｖの半導体装置１００に対して、コレクタ－エミッタ間電圧として６００Ｖ（電源電圧）を印加し、ゲート－エミッタ間電圧として２０Ｖを印加している。なお、印加電圧の条件を変更しても、図３と同様の結果が得られる。
　図３の四角および三角等で示されるプロットはサンプル値を示しており、実線はサンプル値を曲線で近似した近似曲線を示している。近似曲線の左側の領域では裏面アバランシェが発生せず、右側の領域では裏面アバランシェが発生する。
　図３に示すように、距離Ｄｆｓ１を小さくすることで、コレクタ領域２０のドーピング濃度Ｃｐをそれほど高くせずとも、裏面アバランシェの発生を防ぐことができる。このため、ターンオフ損失を増大させずに、短絡耐量を向上させることができる。
　また、半導体装置１００が高速で動作する場合、コレクタ領域２０のドーピング濃度Ｃｐを高くすることが困難になる。一例として半導体装置１００は、２ｋＨｚ以上、３０ｋＨｚ以下程度の周波数でスイッチング動作する場合がある。本例の半導体装置１００は、コレクタ領域２０のドーピング濃度Ｃｐが低くても、裏面アバランシェの発生を防ぐことができる。このため、スイッチング動作の高速化と、短絡耐量の向上を両立することができる。
　一例として、距離Ｄｆｓ１を３μｍ以下として、ドーピング濃度Ｃｆｓ１を１．０×１０１６／ｃｍ３以下としてよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを５．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。ドーピング濃度Ｃｐは、５．０×１０１７／ｃｍ３以上であってよい。また、ドーピング濃度Ｃｆｓ１を６．７×１０１５／ｃｍ３以下としてもよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを４．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。ドーピング濃度Ｃｐは、４．０×１０１７／ｃｍ３以上であってよい。また、ドーピング濃度Ｃｆｓ１を３．３×１０１５／ｃｍ３以下としてもよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを２．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。ドーピング濃度Ｃｐは、２．０×１０１７／ｃｍ３以上であってよい。
　一例として、距離Ｄｆｓ１を２μｍ以下として、ドーピング濃度Ｃｆｓ１を１．０×１０１６／ｃｍ３以下としてよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを３．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。コレクタ領域２０のドーピング濃度Ｃｐは、３．０×１０１７／ｃｍ３以上であってよい。また、ドーピング濃度Ｃｆｓ１を６．７×１０１５／ｃｍ３以下としてもよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを２．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。コレクタ領域２０のドーピング濃度Ｃｐは、２．０×１０１７／ｃｍ３以上であってよい。また、ドーピング濃度Ｃｆｓ１を３．３×１０１５／ｃｍ３以下としてもよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを非常に小さくしても、裏面アバランシェの発生を抑制できる。
　一例として、距離Ｄｆｓ１を１．５μｍ以下として、ドーピング濃度Ｃｆｓ１を１．０×１０１６／ｃｍ３以下としてよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを２．０×１０１７／ｃｍ３程度まで下げても、裏面アバランシェの発生を抑制できる。コレクタ領域２０のドーピング濃度Ｃｐは、２．０×１０１７／ｃｍ３以上であってよい。また、ドーピング濃度Ｃｆｓ１を６．７×１０１５／ｃｍ３以下としてもよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを非常に小さくしても、裏面アバランシェの発生を抑制できる。
　一例として、距離Ｄｆｓ１を１．５μｍ以下として、ドーピング濃度Ｃｆｓ１を１．０×１０１６／ｃｍ３以下としてよい。これにより、コレクタ領域２０のドーピング濃度Ｃｐを非常に小さくしても、裏面アバランシェの発生を抑制できる。距離Ｄｆｓ１は１．０μｍ以下であってもよい。
　また、コレクタ領域２０のドーピング濃度Ｃｐは、一例として１．０×１０１８／ｃｍ３以下である。これにより、半導体装置１００を高速動作させることが容易となる。ドーピング濃度Ｃｐは、５．０×１０１７／ｃｍ３以下であってもよい。図３に示すように、ドーピング濃度Ｃｐを５．０×１０１７／ｃｍ３以下としても、距離Ｄｆｓ１を３μｍ以下とすることで、裏面アバランシェの発生を容易に抑制できる。この場合、第１のピーク２２－１のドーピング濃度Ｃｆｓ１は、１．０×１０１６／ｃｍ３以下であることが好ましい。また、ドーピング濃度Ｃｐは、２．０×１０１７／ｃｍ３以下とすることもできる。この場合、距離Ｄｆｓ１は２．０μｍ以下であることが好ましい。
　図４は、図３に示した裏面アバランシェが生じるか否かの境界を、横軸をドーピング濃度Ｃｆｓ１とし、縦軸を距離Ｄｆｓ１として、コレクタ領域２０のドーピング濃度Ｃｐ毎に示した図である。図４の横軸は対数軸である。図４の四角および三角等で示されるプロットはサンプル値を示しており、実線はサンプル値を直線で近似した近似直線を示している。近似直線の下側の領域では裏面アバランシが発生せず、上側の領域では裏面アバランシェが発生する。
　図４に示すように、近似直線の傾きは、コレクタ領域２０のドーピング濃度Ｃｐによらず一定値となる。本例における近似直線の傾きは、－２．０×１０１６程度であった。第１のピーク２２－１の深さ位置Ｄｆｓ１と、第１のピーク２２－１のドーピング濃度Ｃｆｓ１とは、下式を満たすことが好ましい。
　Ｄｆｓ１＜－２．０×１０－１６×Ｃｆｓ１＋ｂ　・・・式（１）
　なお、ｂは図４に示した近似直線の切片であり、コレクタ領域２０のドーピング濃度Ｃｐに応じて定まる。
　図５は、コレクタ領域２０のドーピング濃度Ｃｐと、切片ｂとの関係を示す図である。図５における丸印は、図４に示した各直線の切片をプロットしている。図５における実線は、各プロットを直線で近似している。図５に示すように、コレクタ領域２０のドーピング濃度Ｃｐと、切片ｂとの関係は直線で近似できる。当該直線は、下式で与えられる。
　ｂ＝４．０×１０－１８×Ｃｐ＋２．９　・・・式（２）
　コレクタ領域２０のドーピング濃度Ｃｐ、第１のピーク２２－１のドーピング濃度Ｃｆｓ１、および、第１のピーク２２－１の深さ位置Ｄｆｓ１は、式（１）および式（２）の関係を満たすことが好ましい。これにより、裏面アバランシェを防ぐことができる。
　短絡時に、裏面側（すなわちコレクタ側）でアバランシェ破壊が生じるのは、以下の理由による。ＩＧＢＴのゲートがオフで、コレクタ・エミッタ間に電圧が印加された状態では、空乏層が形成されている。裏面側では空乏層が最浅のバッファ領域１８（または、バッファ領域１８において最も裏面側に近いドーピング濃度のピーク）で止められている。すなわち、空乏層の裏面側の端は、裏面側の最浅のバッファ領域１８のピーク位置前後に位置している。空乏層端から裏面側には、最浅のバッファ領域１８およびコレクタ領域があり、これら二層は、空間電荷密度が０となる電荷中性領域である。
　ＩＧＢＴのゲートをオンにすると、ベース領域に形成された反転層から電子が空乏層に直接入り、空乏層端までドリフトする。その後、電荷中性領域を経てコレクタ領域に侵入する。一方、電子の侵入に応じて、コレクタ領域から正孔が最浅のバッファ領域１８に侵入する。最浅のバッファ領域１８の電荷中性領域を経て、正孔は空乏層端から空乏層に侵入し、ベース領域に向かってドリフトする。
　コレクタ・エミッタ間電流の電流密度は、ゲートをオンにすると瞬時に増加する。ゲート電圧をＶＧ、ゲート閾値をＶＴとすると、ＶＧ－ＶＴで決まる飽和電流値Ｊｓａｔまで、コレクタ・エミッタ間電流の電流密度が増加する。Ｊｓａｔは、
Figure JPOXMLDOC01-appb-M000007
 である。μｎは反転層チャネルの電子移動度（ｃｍ２／Ｖｓ）、ＣｏｘはＭＯＳゲートの容量（Ｆ／ｃｍ２）、ＬＣＨは反転層チャネル幅（ｃｍ）、αＰＮＰはＩＧＢＴにおけるコレクタ領域（Ｐ）－バッファ領域およびドリフト層（Ｎ）－ベース領域（Ｐ）の電流利得、ｆＡは反転層チャネルを１つ含む単位セルが面積１ｃｍ２あたりに含まれる個数である。単位セルとは、奥行き（ｙ方向）を１μｍとし、ゲートトレンチ部３０の幅方向の中央位置から、ゲートトレンチ部３０の配列ピッチの半分だけ離れた位置までの領域を指す。図１に示した断面においては、ゲートトレンチ部３０の幅方向の中央から、隣接するベース領域１４の幅方向の中央までの領域が単位セルに相当する。幅方向とは、図１に示した断面において深さ方向とは垂直なＸ軸方向である。単位セルの幅をＷｃｅｌｌ（μｍ）、奥行き（Ｙ軸方向）を１μｍとして、ｆＡ＝１Ｅ８／Ｗｃｅｌｌである。なお奥行き方向には同じ構造が所定長さにおいて連続するとする。実際の半導体装置における単位セルの個数は、例えば活性領域でＭＯＳゲートを形成した領域の面積（ｃｍ２）にｆＡを掛けた値となる。
　一例としてゲート電圧は、１０～２０Ｖであり、例えば１５Ｖである。一例としてゲート閾値は６～９Ｖであり、例えば７．８Ｖである。μｎは５００～８００（ｃｍ２／Ｖｓ）であってよい。Ｃｏｘはゲート絶縁膜をｔｏｘ（ｃｍ）、絶縁膜の誘電率をεｏｘ（Ｆ／ｃｍ）、として、εｏｘ／ｔｏｘであらわされる。一例としてｔｏｘは０．０５～0．２５μｍ（ｃｍへの換算は１Ｅ－４を乗ずる）であり、例えば０．２μｍである。εｏｘは、絶縁膜がシリコン酸化膜であれば、真空の誘電率に比誘電率３．９を乗じた値である。絶縁膜はシリコン酸化膜に限らず、シリコン窒化膜、その他誘電体であってよい。一例として反転層チャネル幅は、１～３μｍであり、例えば２μｍである。
　Ｊｓａｔは、ＭＯＳゲートから電子が注入される部分のＪｓａｔ，ｎを用いて、コレクタ領域から注入される正孔で増幅される正孔電流の分Ｊｐを追加し、
Figure JPOXMLDOC01-appb-M000008
 と書くと、Ｊｐは、
Figure JPOXMLDOC01-appb-M000009
 となる。また、Ｊｓａｔ，ｎは、
Figure JPOXMLDOC01-appb-M000010
 である。
　短絡発生時のドリフト領域におけるポアソンの式は、電荷密度を用いて、正孔濃度をｐ（／ｃｍ３）、電子濃度をｎ（／ｃｍ３）、ドリフト領域のドーピング濃度をＮＤ（／ｃｍ３）として、
Figure JPOXMLDOC01-appb-M000011
 である。ドーピング濃度とは、半導体基板１０にドープされたリン等の不純物のうち活性化している不純物の濃度であってよい。ドリフト領域にアクセプタは無いとしている。短絡発生直前では、ＩＧＢＴには電源電圧ＶＣＣが印加されているため、ドリフト領域はすでに空乏化しており、空間電荷領域が形成されている。このとき、電子は存在しないとみなせるので、空間電荷密度はｐ＋ＮＤ＞０となり、空間電荷は正の値をしめす。よって、電界Ｅの傾きは正であり、電界強度のピークの位置は、ベース領域とドリフト領域とのｐｎ接合の近傍となる。
　ゲートがオンして短絡が発生すると、ＭＯＳゲートから注入される電子は、少なくともＶＧ－ＶＴによってきまる飽和電流密度の値は流れるから、電子電流密度が数１００Ａ／ｃｍ２以上、例えば１０００Ａ／ｃｍ２と仮定する。空間電荷領域ではキャリアの速度は飽和していると考えてよいから、シリコンでは電子でｖｓａｔ、ｎ～１Ｅ７（ｃｍ／ｓ）、正孔でｖｓａｔ、ｐ～７Ｅ６（ｃｍ／ｓ）程度である。そのため、空間電荷領域内の電子濃度は、
Figure JPOXMLDOC01-appb-M000012
 とあらわされるので、３Ｅ１４／ｃｍ３程度となる。ドリフト領域のドーピング濃度は、１Ｅ１３～１Ｅ１４／ｃｍ３であるから、短絡時の電子濃度は、すでにドーピング濃度より高い。したがって、コレクタ領域から注入される正孔の密度とのバランスによっては、空間電荷は正から負に極性が反転する。そのため、電界Ｅの傾きは正から負に反転する。電界Ｅの傾きが反転することで、電界強度のピークの位置は、おもて面側のｐｎ接合近傍の位置から、裏面側に移動する。正孔濃度が少なく、空間電荷が負の値で増加し、さらに電界強度のピーク値が臨界電界強度に達すれば、アバランシェが裏面側で発生し、素子の破壊に至る。
　特に、半導体装置１００では裏面側にドリフト領域１６よりも高濃度のバッファ領域１８を備えるため、耐圧低下を防ぐためには、ドリフト領域１６の濃度を、バッファ領域１８を備えない構造よりも低くすることが好ましい。その結果、短絡発生時に、ドリフト領域１６における空間電荷の極性の反転が一層生じやすいという課題を有する。
　短絡発生後に、空間電荷の極性の反転を防ぐには、ドリフト領域１６において、
Figure JPOXMLDOC01-appb-M000013
 を満たすように、正孔をドリフト領域１６に注入させることである。特に、本例では、バッファ領域１８が形成されていないドリフト領域１６で、上式を満たすように正孔濃度を維持することである。このことは、数式２Ｂで、αＰＮＰを増加させることで得られる。空間電荷領域において、正孔も電子と同様にドリフトしているため、速度は飽和している。よって空間電荷領域における正孔濃度は、
Figure JPOXMLDOC01-appb-M000014
 とあらわされる。そこで、数式５は、数式２Ｂと数式４を代入して、
Figure JPOXMLDOC01-appb-M000015
 となる。これをαＰＮＰに対して変形すると、
Figure JPOXMLDOC01-appb-M000016
 と表される。
　数式８では、デバイスの構造を反映する変数は、αＰＮＰ、ＮＤ、Ｊｓａｔ，ｎである。電流利得αＰＮＰは、短絡発生前のオフ状態で電源電圧が印加されているときの値か、または、短絡発生時の値であってよく、０～１の間の値である。数式２Ａと数式６から、αＰＮＰが１に近いほど、空間電荷領域における正孔濃度は増加する。よって、短絡発生時に、ドリフト領域１６における空間電荷の極性の反転を抑えるには、数式８においてαＰＮＰが、右辺より大きければ良い。
　数式８において、αＰＮＰは少なくとも０より大きければよく、この場合、右辺における分数の値が１より小さければよい。すなわち、数式８の右辺の括弧内の値が、例えば正の値であればよい。この場合、
Figure JPOXMLDOC01-appb-M000017
 となり、ＭＯＳゲートから注入される電子による飽和電流密度Ｊｓａｔ，ｎを電荷素量および電子の飽和速度で割った値が、ドリフト領域のドナーのドーピング濃度より大きければよい。
　半導体装置１００の定格電圧または耐圧が高ければ高いほど、ドリフト領域１６のドナーのドーピング濃度ＮＤを低くする。そこで、数式８においてＮＤを０に近づけた極限を取ると、αＰＮＰは、
Figure JPOXMLDOC01-appb-M000018
 となる。シリコンの場合、上記の値を代入すると、αＰＮＰ＞０．４１１８となる。すなわち、αＰＮＰが０．４１１８より大きければ、数式５，７，８は必ず満たすことができるので、好ましい。
　図６は、数式８において、ＮＤをパラメータとして、Ｊｓａｔ，ｎに対するαＰＮＰの依存性を示すグラフである。半導体基板１０の材料はシリコンとしたが、ＳｉＣ、ＧａＮ等でもかまわない。数式８を満たすのは、ドリフト領域１６の各ドーピング濃度ＮＤにおいて、グラフの線よりも上（すなわち、縦軸αＰＮＰの数値が大きくなる側）の領域である。つまり各グラフの線は、各ＮＤにおけるαＰＮＰの下限線である。ＮＤが高くなると、αＰＮＰの下限線が低くなり、数式８を満たす領域は広くなる。これらのドリフト領域１６の濃度に応じて、数式８を満たすαＰＮＰを定めてよい。さらに、各ＮＤにおいて、αＰＮＰは、下限値の１．５倍以上であってよく、さらに２倍以上であってよい。ＮＤが低くなると、下限となるαＰＮＰは上記の値０．４１１８に収束する。
　また、数式８において、αＰＮＰが例えば０．３３以上であってよい。この場合、数式８の右辺の括弧内の値が０．５／ｖｓａｔ，ｐ以上であってよい。この場合、
Figure JPOXMLDOC01-appb-M000019
 となる。数式１０は、Ｊｓａｔ，ｎ以外は定数となって、
Figure JPOXMLDOC01-appb-M000020
 となる。すなわち、ドリフト領域１６のドナーのドーピング濃度ＮＤが、電子による飽和電流密度Ｊｓａｔ，ｎに１．７８５７Ｅ＋１１をかけた値よりも大きくてよい。
　αＰＮＰが、数式８を満たすことについては、以下のようになる。αＰＮＰは、前述のようにγＣ・αＴ・γＥである。コレクタ注入効率γＣは１としてよい。ベース輸送効率αＴは、
Figure JPOXMLDOC01-appb-M000021
 であらわされる。ＷＣＮＺは電荷中性領域のＺ方向の長さ（μｍ）、Ｌａは両極性拡散長（μｍ）である。ＷＣＮＺについては後述する。Ｌａは（Ｄａ／τＨＬ）＾０．５である。ここでＤａ（ｃｍ２／ｓ）はキャリアの両極性拡散係数で、電子・正孔それぞれの拡散係数をＤｎ，Ｄｐとして、２ＤｐＤｎ／（Ｄｐ＋Ｄｎ）であらわされる。τＨＬ（ｓ）は、電子・正孔のライフタイムをそれぞれτｎ、τｐとして、τＨＬ －１＝τｎ －１＋τｐ －１であらわされる。γＥは、エミッタ電流利得をβＥとして、
Figure JPOXMLDOC01-appb-M000022
 であらわされる。さらにβＥは、
Figure JPOXMLDOC01-appb-M000023
 であらわされる。添え字Ｐは、コレクタ領域を示す。Ｌｎ，ｃはコレクタ領域２０における電子の拡散長（μｍ）、ＮＡ、Ｃはコレクタ領域２０の最大アクセプタ濃度、ＮＤ、ＣＮＺは電荷中性領域におけるドナー濃度、ｎｉｅは電荷中性領域（ＣＮＺ）、コレクタ領域（Ｐ）における有効真性キャリア濃度（ｃｍ－３）である。
　エミッタ電流利得βＥを示す数式１４において、デバイスの構造を反映する主な変数は、Ｌｎ，ｃ、ＷＣＮＺ、ＮＡ，Ｃ、ＮＤ，ＣＮＺの４つである。このうち、Ｌｎ，Ｃは、コレクタ領域２０の深さＸＰが０．２～０．５μｍ程度であり、拡散長Ｌｎ，Ｃより十分薄いトランパレント・エミッタのため、数式１０において、Ｌｎ，ｃをＸＰに置き換えてよい。電流利得αＰＮＰは、０～１の間の値であり、上記４つの変数を、（１）少なくともαＰＮＰが１に近くなるか、あるいは（２）αＰＮＰが数式８を満たすようにしてよい。
　ＮＡ，Ｃは、コレクタ領域２０の最大濃度であり、１Ｅ１６～１Ｅ１８／ｃｍ３程度である。ＮＤ，ＣＮＺは電荷中性領域のドーピング濃度で、例えば最浅のバッファ領域１８のうち、空乏化していない領域の最大濃度としてよい。最浅のバッファ領域１８とは、図２に示した最浅のピーク２２－１を含み、ドーピング濃度分布が単一の山形となっている領域であってよい。ドーピング濃度分布における単一の山形の境界は、深さ方向において山形のピーク位置から裾方向に移動した場合に、ドーピング濃度が減少から増加に転ずる位置、または、減少から一定値に転ずる位置であってよい。
　最浅のバッファ領域１８のドーピング濃度は、以下のように設定してよい。短絡時には、空間電荷領域における電子の存在のため、短絡していないときよりも空間電荷密度が小さくなる。そこで、最浅のバッファ領域１８のドーピング濃度を深さ方向に積分した積分濃度が臨界積分濃度ｎｃよりも大きくなるように、最浅のバッファ領域１８のドーピング濃度を設定することが望ましい。ここで臨界積分濃度ｎｃとは、臨界電界強度Ｅｃに半導体の誘電率を乗じて電荷素量ｑで割った値であり、例えばシリコンでは１．２Ｅ１２／ｃｍ２である。バッファ領域１８全体の積分濃度が、臨界積分濃度ｎｃよりも大きくてよい。
　最浅のバッファ領域１８の深さ方向における長さは、例えば５μｍ以下であってよく、ドーピング濃度のピーク値は２．４Ｅ１５／ｃｍ３以上であってよい。最浅のバッファ領域１８で空乏化していない領域をＮＤ，ＣＮＺとしてよい。（ＮＡ，Ｃ／ＮＤ，ＣＮＺ）は、４以上４００以下であってよく、１０以上２００以下であってよい。
　図７は、実施例Ａ、実施例Ｂおよび比較例について、深さ方向における積分濃度およびドーピング濃度分布を示す図である。図７における（ａ）は、積分濃度を示す。積分濃度は、ベース領域１４とドリフト領域１６とのｐｎ接合の位置から、裏面側に向かって、ドリフト領域１６およびバッファ領域１８のドーピング濃度を、所定の位置まで積分した積分濃度分布の図である。図７における（ｂ）は、（ａ）に対応するドーピング濃度分布の図である。なお、図７は、裏面のコレクタ領域２０、バッファ領域１８の最浅のピーク２２－１および隣のピーク２２－２を拡大した範囲を示している。ドリフト領域１６は図７の表示範囲よりおもて面側に存在する。
　積分濃度が０．６ｎｃに達する位置が、バッファ領域１８における最浅のピーク２２－１の位置と、隣のピーク２２－２との間にあってよい。実施例Ａは、積分濃度が０．６ｎｃに達する位置が、最浅のピーク２２－１よりも隣のピーク２２－２に近く、図７（ａ）の横軸の１０１．５μｍの位置である。実施例Ｂは、積分濃度が０．６ｎｃに達する位置が、隣のピーク２２－２よりも最浅のピーク２２－１に近く、図７（ａ）の横軸の１０４．７μｍの位置である。
　また、実施例Ａおよび実施例Ｂのように、積分濃度が０．６ｎｃに達する位置のドーピング濃度は、隣のピーク２２－２のピーク濃度の半値より低くてよい。図７中の比較例は、積分濃度が０．６ｎｃに達する位置のドーピング濃度が隣のピーク２２－２のピーク濃度の半値より大きい。
　また、積分濃度が臨界積分濃度ｎｃに達する位置が、ピーク２２－１の位置から、ピーク２２－１を含む山形分布の半値全幅を上下両側に設けた範囲Ｒ１内にあってよい。また、最浅のピーク２２－１の位置から、バッファ領域と１８コレクタ領域２０とのｐｎ接合の位置までの積分濃度は、ｎｃ以下であってよい。これにより、短絡時におけるコレクタ領域２０からの正孔電流の注入効率を増加させ、より安定的にαＰＮＰを高くでき、例えば０．５以上にすることができる。
　本例の場合、短絡前のオフ状態で、電源電圧が印加されているときは、空乏層端はピーク２２－１と、ピーク２２－２との間にある。電源電圧は定格電圧の５０％～７０％程度で、例えば６６％である。この場合、空乏層端までの積分濃度は、ｎｃの６０％～８０％である。
　短絡時の電荷中性領域の長さＷＣＮＺは、最浅のバッファ領域１８のうち、空乏化していない領域の長さとなる。最浅のバッファ領域１８が短絡時に空間電荷領域を止める場合、一部が空乏化して残りが電荷中性領域となる。このため、電荷中性領域の長さＷＣＮＺは３μｍ以下となる。一方、コレクタ領域に空間電荷領域が達すると正孔が直接的に空間電荷領域に注入される。このため、空間電荷領域がおもて面側に縮み、電源電圧をサポートできなくなり、半導体装置が破壊する。これを防ぐためには、電荷中性領域の長さＷＣＮＺは、数式１２のαＴが０．１以下となるＬａよりは大きい必要があり、例えばＷＣＮＺは０．５μｍ以上であればよい。
　また、数式７から、αＰＮＰを十分高くして、例えば０．８以上とし、短絡時にはＭＯＳゲートからの電子の飽和電流密度を小さくすれば、数式５の関係を成立させやすいことがわかる。電子の飽和電流密度を小さくするには、数式２Ｃで、ｆＡを小さくすればよい。
　図８は、半導体装置１００の断面の他の例を示す図である。本例の半導体装置１００は、ゲートトレンチ部３０の間に、１以上のダミートレンチ部４０を備える。ダミートレンチ部４０は、ダミー絶縁膜４２およびダミー導電部４４を備える。ダミー絶縁膜４２は、ダミートレンチの内壁に形成される。ダミー導電部４４は、ダミートレンチ内においてダミー絶縁膜４２に覆われている。ダミー導電部４４は、エミッタ電極５２と電気的に接続される。
　ゲートトレンチ部３０およびダミートレンチ部４０は、深さ方向と垂直な配列方向において一定のピッチで設けられる。本例では、ゲートトレンチ部３０およびダミートレンチ部４０が１つずつ交互に配置されている。この場合、単位セルには１つのゲートトレンチ部３０と、１つのダミートレンチ部４０とが含まれる。単位セルの幅Ｗｃｅｌｌを２μｍ以上とすることで、ｆＡは５Ｅ７個以下となり、数式５を成立させることができる。
　また、それぞれのゲートトレンチ部３０の間に、２本以上のダミートレンチ部４０を配置してもよい。ダミートレンチ部４０を２本以上設け、Ｗｃｅｌｌを３μｍ以下とすることで、ｆＡは３．３Ｅ７個以下とできる。以上のような範囲で、数式５，７，８を満たしていればよい。
　なお、図８における半導体装置１００は、半導体基板１０にトランジスタ部７０とダイオード部８０が設けられている。トランジスタ部７０には、上述したゲートトレンチ部３０およびダミートレンチ部４０が設けられる。ダイオード部８０には、ダミートレンチ部４０が設けられており、ゲートトレンチ部３０は設けられなくともよい。また、ダイオード部８０には、ソース領域１２が設けられない。また、コレクタ領域２０に代えて、ｎ＋型のカソード領域８２が設けられている。
　図９は、半導体装置１００の断面の他の例を示す図である。本例の半導体装置１００は、蓄積領域１７を備えた点で図１から図８において説明した半導体装置１００と異なる。図９においては、図８に示した半導体装置１００に、蓄積領域１７を設けた構造を示している。蓄積領域１７以外の構造は、図１から図８において説明したいずれかの態様の半導体装置１００と同一であってよい。
　蓄積領域１７はベース領域１４とドリフト領域１６の間に設けられ、ドリフト領域１６よりも高いドーピング濃度を備えたｎ型の領域である。蓄積領域１７は、ドリフト領域１６よりもドナーが高濃度に蓄積された領域である。蓄積領域１７の下端の深さは、半導体基板１０の上面からみて、トレンチ部底部よりも浅くてよい。
　半導体基板１０の深さ方向におけるエミッタ領域１２から蓄積領域１７までの長さＡ（つまり、ベース領域１４の上端から、蓄積領域１７の上端までの長さＡ）は、反転層チャネル幅ＬＣＨと同じであってよい。長さＡは、半導体基板１０の下面から第１のピーク２２－１までの距離Ｄｆｓ１と、半導体基板１０の下面から第１のピーク２２－１およびコレクタ領域２０の境界（すなわち、バッファ領域１８とコレクタ領域２０とのｐｎ接合の位置）までの距離Ｄｂとの差分の長さＤｆｓ１－Ｄｂよりも長くてよい。蓄積領域１７では、電界強度が高くなるため、空間電荷領域が上面側に若干狭くなり、電荷中性領域の長さＷＣＮＺがその分上面側に長くなる場合がある。これに対して、長さＡをＤｆｓ１－Ｄｂよりも長くすることで、数式２ｃのＬＣＨを増加させて電子飽和電流密度を低くし、電子の注入を抑制させる。これにより、所定のαＰＮＰの値に対して、数式５の条件を達成しやすくでき、空間電荷の極性の反転を防ぐことができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・ソース領域、１４・・・ベース領域、１６・・・ドリフト領域、１７・・・蓄積領域、１８・・・バッファ領域、２０・・・コレクタ領域、２２・・・ピーク、３０・・・ゲートトレンチ部、３２・・・ゲート絶縁膜、３４・・・ゲート電極、４０・・・ダミートレンチ部、４２・・・ダミー絶縁膜、４４・・・ダミー導電部、５２・・・エミッタ電極、５４・・・コレクタ電極、５６・・・層間絶縁膜、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、１００・・・半導体装置

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板に形成された第１導電型のドリフト領域と、
    　前記半導体基板において、前記半導体基板の下面と前記ドリフト領域との間に形成された第２導電型のコレクタ領域と、
    　前記半導体基板において前記ドリフト領域と前記コレクタ領域との間に形成され、前記ドリフト領域よりもドーピング濃度が高い第１導電型の高濃度領域と
    　を備え、
    　前記半導体基板の深さ方向における、前記高濃度領域のドーピング濃度分布は１つ以上のピークを有し、
    　前記高濃度領域の前記ドーピング濃度分布のピークのうち、最も前記半導体基板の下面側の第１のピークと、前記半導体基板の下面との距離が３μｍ以下である半導体装置。
  2. 　前記高濃度領域のドーピング濃度を、前記高濃度領域を深さ方向にわたって積分した積分濃度の値が、臨界積分濃度以上である
    　請求項１に記載の半導体装置。
  3. 　前記第１のピークと、前記半導体基板の下面との距離が２μｍ以下である
    　請求項１または２に記載の半導体装置。
  4. 　前記第１のピークのドーピング濃度は、１．０×１０１６／ｃｍ３以下である
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記第１のピークのドーピング濃度は、６．７×１０１５／ｃｍ３以下である
    　請求項１から３のいずれか一項に記載の半導体装置。
  6. 　前記コレクタ領域のドーピング濃度は、１．０×１０１８／ｃｍ３以下である
    　請求項１から５のいずれか一項に記載の半導体装置。
  7. 　前記コレクタ領域のドーピング濃度は、５．０×１０１７／ｃｍ３以下である
    　請求項１から５のいずれか一項に記載の半導体装置。
  8. 　前記コレクタ領域および前記第１のピークの深さ方向における境界位置と、前記半導体基板の下面との距離が０．５μｍ以上、１．０μｍ以下である
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記コレクタ領域のドーピング濃度Ｃｐ［／ｃｍ３］、前記第１のピークのドーピング濃度Ｃｆｓ１［／ｃｍ３］、および、前記第１のピークの深さ位置Ｄｆｓ１［μｍ］が下式を満たす
    　Ｄｆｓ１＜－２．０×１０－１６×Ｃｆｓ１＋ｂ
    　ただし、ｂ＝４．０×１０－１８×Ｃｐ＋２．９
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記半導体基板において前記ドリフト領域と前記半導体基板の上面との間に形成される第２導電型のベース領域を更に備え、
    　前記高濃度領域におけるドーピング濃度分布は複数のピークを有し、
    　前記ベース領域と前記ドリフト領域との第１ｐｎ接合から、前記高濃度領域と前記コレクタ領域との第２ｐｎ接合に向かって、前記ドリフト領域と、前記高濃度領域のドーピング濃度を積分した積分濃度が、臨界積分濃度の０．６倍に達する位置が、前記高濃度領域におけるピークのうち最も半導体基板の下面側の第１のピークと、前記第１のピークの隣の第２のピークとの間に位置する
    　請求項１に記載の半導体装置。
  11. 　前記積分濃度が臨界積分濃度に達する位置が、前記高濃度領域の第１のピーク位置から、前記第１のピークを含む山形のドーピング濃度分布の半値全幅だけ下側となる位置から、前記高濃度領域の第１のピーク位置から前記半値全幅だけ上側となる位置までの間の領域にある
    　請求項１０に記載の半導体装置。
  12. 　空間電荷領域が少なくとも前記ドリフト領域と前記高濃度領域において前記第２のピークを含む山形のドーピング濃度分布を有する領域に形成されており、
    　前記ベース領域と前記半導体基板の上面との間に形成された第１導電型のソース領域と、
    　前記半導体基板の上面から前記ソース領域および前記ベース領域を貫通して前記ドリフト領域に達するトレンチＭＯＳゲートと、を備え、
    　電流利得αＰＮＰが、電子の飽和速度ｖｓａｔ，ｎおよび正孔の飽和速度ｖｓａｔ，ｐと、
    　前記トレンチＭＯＳゲートの飽和電流密度Ｊｓａｔ，ｎおよび前記ドリフト領域のドーピング濃度ＮＤに対して、
    Figure JPOXMLDOC01-appb-M000001
     　よりも大きい
    　請求項１１に記載の半導体装置。
  13. 　電流利得αＰＮＰが、電子の飽和速度ｖｓａｔ，ｎおよび正孔の飽和速度ｖｓａｔ，ｐに対して、
    Figure JPOXMLDOC01-appb-M000002
     　よりも大きい
    　請求項１２に記載の半導体装置。
  14. 　前記トレンチＭＯＳゲートの飽和電流密度Ｊｓａｔ，ｎは、μｎを反転層チャネルの電子移動度、ＣｏｘをＭＯＳゲートの容量、ＬＣＨを反転層チャネル幅、ゲート電圧をＶＧ、ゲート閾値をＶＴ、ｆＡを反転層チャネルを１つ含む単位セルが面積１ｃｍ２あたりに含まれる個数として、
    Figure JPOXMLDOC01-appb-M000003
     　であり、
    　ｆＡが５Ｅ７個以下である
    　請求項１２または１３に記載の半導体装置。
  15. 　前記高濃度領域が水素ドナーを含む
    　請求項１から１４のいずれか一項に記載の半導体装置。
  16. 　前記第１のピークの位置から、前記高濃度領域と前記コレクタ領域とのｐｎ接合の位置までの前記積分濃度は、前記臨界積分濃度以下である
    　請求項１０から１４のいずれか一項に記載の半導体装置。
  17. 　前記ベース領域と前記ドリフト領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域をさらに備え、
    　前記半導体基板の深さ方向における前記ベース領域の上端から前記蓄積領域の上端までの長さは、前記半導体基板の下面から前記第１のピークまでの距離Ｄｆｓ１と、前記半導体基板の下面から前記高濃度領域と前記コレクタ領域とのｐｎ接合の位置までの距離Ｄｂとの差分の長さＤｆｓ１－Ｄｂよりも長い
    　請求項１０から１４のいずれか一項に記載の半導体装置。
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