WO2017146148A1 - 半導体装置 - Google Patents

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WO2017146148A1
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semiconductor substrate
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lifetime killer
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田村　隆博
勇一 小野澤
美咲 高橋
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富士電機株式会社
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    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 US Patent No. 7842590
  • n-type impurities such as protons
  • the defects such as protons terminate defects and the like in the semiconductor substrate, and the carrier lifetime is recovered.
  • the carrier lifetime on the back surface side of the semiconductor substrate becomes too long, the tail current in reverse recovery operation becomes large, and the reverse recovery loss will increase.
  • a semiconductor device provided with a semiconductor substrate is provided.
  • a first region of a first conductivity type may be formed on the front surface side of the semiconductor substrate.
  • a drift region of the second conductivity type may be formed on the back surface side of the semiconductor substrate than the first region.
  • a buffer region of the second conductivity type may be formed on the back surface side of the semiconductor substrate rather than the drift region.
  • the buffer region may include one or more peaks of impurity concentration higher than the impurity concentration of the drift region.
  • the semiconductor substrate may be provided with a lifetime killer which is disposed on the back surface side of the semiconductor substrate to shorten the carrier lifetime. The peak of the concentration of the lifetime killer may be disposed between the peak on the front surface side of the semiconductor substrate among the peaks of the impurity concentration in the buffer region and the back surface of the semiconductor substrate.
  • the semiconductor substrate further includes a second region of the first conductivity type formed between the peak on the back surface side of the semiconductor substrate among the peaks of the impurity concentration in the buffer region and the back surface of the semiconductor substrate.
  • the peak of the concentration of lifetime killer may be disposed on the front surface side of the semiconductor substrate than the peak of the impurity concentration in the second region.
  • the impurity concentration distribution in the buffer region may have a plurality of peaks.
  • the peak of the concentration of the lifetime killer may be disposed closer to the back surface side of the semiconductor substrate than the peak on the back surface side of the semiconductor substrate among the peaks of the impurity concentration in the buffer region.
  • the distance between the lifetime killer concentration peak and the impurity concentration peak in the second region is the distance between the lifetime killer concentration peak and the peak on the back surface side of the semiconductor substrate among the impurity concentration peaks in the buffer region It may be bigger than.
  • a lifetime killer concentration peak may be placed between any two peaks of impurity concentration in the buffer region.
  • the concentration peak of the lifetime killer may be located at a position not overlapping any of the impurity concentration peaks in the buffer region.
  • the peak of the concentration of the lifetime killer may be higher than the peak of the impurity concentration peak in the buffer region than the peak on the back surface side of the semiconductor substrate.
  • the peak of concentration of lifetime killer may be lower than the peak of concentration in the second region.
  • Protons may be injected into the buffer region.
  • the lifetime killer may be helium.
  • the full width at half maximum of the concentration distribution of the lifetime killer in the depth direction of the semiconductor substrate may be 5 ⁇ m or more.
  • the buffer region may have two peaks of impurity concentration sandwiching a peak of concentration of lifetime killer, and the full width at half maximum of concentration distribution of lifetime killer may be 70% or more of the interval of the two peaks.
  • the semiconductor substrate may have a transistor portion in which a transistor is formed and a diode portion in which a diode is formed.
  • the second regions may be discretely provided in the diode section. In a plane parallel to the back surface of the semiconductor substrate, the distance D between the boundary of the transistor portion and the diode portion and the second region may be larger than the distance between the second regions.
  • the distance D may be larger than the thickness of the semiconductor substrate.
  • the distance D may be larger than the width of the second region.
  • FIG. 6 is a view showing an example of impurity concentration distribution in cathode region 24, intermediate region 22, FS region 20 and drift region 18. It is the figure which expanded the impurity concentration distribution of middle region 22 and the 4th peak 26-4 vicinity.
  • FIG. 6 is a diagram showing a positional relationship between a concentration concentration peak of the lifetime killer 28 and a peak 26 in the FS region 20.
  • FIG. 6 is a view showing measurement results of leakage current of the semiconductor device 100.
  • FIG. 16 is a diagram showing temporal waveforms of reverse voltage Vr and reverse current Ir during reverse recovery operation of semiconductor device 100.
  • FIG. 7 is a diagram showing an example of a manufacturing process of the semiconductor device 100.
  • FIG. 6 is a view showing an example of impurity concentration distribution in cathode region 24, intermediate region 22, FS region 20 and drift region 18. It is the figure which expanded the impurity concentration distribution of middle region 22 and the 4th peak 26-4 vicinity.
  • FIG. 6 is a diagram showing a positional relationship between
  • FIG. 6 is a cross-sectional view showing another structural example of the semiconductor device 100. It is a figure which shows the cross section of the semiconductor device 200 which concerns on other embodiment. It is a figure which shows the cross section of the semiconductor device 300 concerning other embodiment.
  • FIG. 18 is a view showing another example of the cross section of the semiconductor device 300.
  • FIG. 12 is a view showing an arrangement example of intermediate regions 22 in a plane parallel to the back surface of semiconductor device 300 shown in FIG. 11. It is a figure which shows the other example of concentration distribution in the depth direction of the lifetime killer.
  • FIG. 1 is a view showing a cross section of a semiconductor device 100 according to an embodiment.
  • the semiconductor device 100 is a vertical semiconductor device in which electrodes are formed on the front surface and the back surface of the semiconductor substrate 10 and current flows in the depth direction of the semiconductor substrate 10.
  • a diode is shown as an example of the semiconductor device 100.
  • the diode may function as a free wheel diode (FWD) provided in parallel with a switching element such as an IGBT.
  • FWD free wheel diode
  • the semiconductor device 100 includes a semiconductor substrate 10, an anode electrode 12 and a cathode electrode 14.
  • the anode electrode 12 is provided in contact with the front surface of the semiconductor substrate 10.
  • the cathode electrode 14 is provided in contact with the back surface of the semiconductor substrate 10.
  • the anode electrode 12 and the cathode electrode 14 are formed of, for example, a metal material containing aluminum.
  • the semiconductor substrate 10 is formed of a semiconductor material such as silicon or a compound semiconductor.
  • the semiconductor substrate 10 is doped with an impurity of a predetermined concentration.
  • impurity refers to a dopant which is doped in a semiconductor material to exhibit n-type or p-type conductivity unless otherwise specified.
  • the semiconductor substrate 10 of this example has n-type conductivity.
  • the n-type is an example of the second conduction type.
  • the p-type is an example of the first conduction type. However, the first conduction type and the second conduction type may be opposite to each other.
  • the semiconductor substrate 10 has an anode region 16, a drift region 18, a buffer region (FS region 20), an intermediate region 22 and a cathode region 24.
  • the anode region 16 is an example of a first region
  • the middle region 22 is an example of a second region.
  • the buffer region may function as a field stop layer that suppresses the spread of the depletion layer.
  • Drift region 18 has the same conductivity type as semiconductor substrate 10.
  • a region in which the anode region 16, the FS region 20, the intermediate region 22 and the cathode region 24 are not formed functions as the drift region 18.
  • the anode region 16 is formed on the front surface side of the drift region 18 and electrically connected to the anode electrode 12.
  • the anode region 16 is doped with an impurity of a conductivity type different from that of the drift region 18.
  • the anode region 16 is p-type.
  • the FS region 20 is formed on the back surface side of the drift region 18.
  • the FS region 20 has the same conductivity type as the drift region 18, and the impurity is implanted at a higher concentration than the drift region 18.
  • the FS area 20 is n-type.
  • the impurity implanted into the FS region 20 is referred to as a first impurity.
  • the first impurity is, for example, hydrogen or phosphorus.
  • Hydrogen combines with vacancies (V) and oxygen (O) in the form of clusters in the semiconductor material to form composite defects (VOH defects). Since this VOH defect serves as a donor, the VOH defect serves as an n-type dopant (impurity). Hydrogen may be introduced into the semiconductor material by implantation of hydrogen ions such as protons or dutrons. Oxygen may be contained in the production of the semiconductor material or may be intentionally introduced into the semiconductor region during the production of the semiconductor device.
  • the semiconductor material may be manufactured by a float zone method (FZ method), a Czochralski method (CZ method), a magnetic field application type Czochralski method (MCZ method) or the like.
  • the concentration of oxygen in the semiconductor material is 1 ⁇ 10 17 / cm 3 or more and 1 ⁇ 10 18 / cm 3 or less, the dopant by the VOH defect can be suitably formed.
  • the holes may be included in the semiconductor material manufacturing or may be intentionally introduced into the semiconductor region during the manufacturing of the semiconductor device.
  • the provision of the high concentration FS region 20 can prevent the depletion layer extending from the interface of the anode region 16 from reaching the intermediate region 22 or the cathode region 24.
  • the holes may be introduced by ion implantation of, for example, a proton, an electron beam, helium or the like.
  • the concentration distribution of the first impurity in the depth direction of the semiconductor substrate 10 has one or more peaks 26 in the FS region 20.
  • the semiconductor device 100 illustrated in FIG. 1 has a first peak 26-1, a second peak 26-2, a third peak 26-3 and a fourth peak 26-4.
  • the impurity concentration at each peak 26 is higher than the impurity concentration at drift region 18.
  • the middle region 22 is formed on the back side of the FS region 20.
  • the intermediate region 22 in this example is locally formed in a plane parallel to the back surface of the semiconductor substrate 10.
  • Intermediate region 22 has the same conductivity type as anode region 16.
  • the intermediate region 22 is p-type.
  • the impurity implanted into the intermediate region 22 is referred to as a second impurity.
  • the second impurity is, for example, boron.
  • the region where the intermediate region 22 is not formed on the back surface side of the FS region 20 is the same conductivity type as the drift region 18.
  • the impurity concentration of the region may be substantially the same as the impurity concentration at the end on the back surface side of the FS region 20.
  • the cathode region 24 is formed on the back side of the intermediate region 22.
  • the cathode region 24 has the same conductivity type as the FS region 20.
  • the impurity concentration in the cathode region 24 of this example is higher than the impurity concentration in each of the FS region 20 and the intermediate region 22.
  • the cathode region 24 is n + -type.
  • the impurity implanted into the cathode region 24 is referred to as a third impurity.
  • the third impurity is, for example, phosphorus.
  • the cathode region 24 is electrically connected to the cathode electrode 14.
  • the reverse recovery operation of the semiconductor device 100 can be soft recovery.
  • the semiconductor device 100 of this example is disposed on the back surface side of the semiconductor substrate 10 and has a lifetime killer 28 that shortens the carrier lifetime.
  • the lifetime killer 28 is, for example, helium.
  • the peak of the concentration distribution in the depth direction of the lifetime killer 28 is the first peak 26-1 on the front surface side of the peaks 26 in the FS region 20 and the back surface of the semiconductor substrate 10 (in this example, the cathode It is disposed between the electrode 14 and the contacting surface). With such a configuration, it is possible to shorten the carrier lifetime in the region contributing to the tail current and to reduce the tail current.
  • FIG. 2 is a diagram showing an example of the impurity concentration distribution in the cathode region 24, the intermediate region 22, the FS region 20 and the drift region 18. Further, in FIG. 2, the concentration distribution of the lifetime killer 28 is also shown.
  • the impurity concentration distribution in the cathode region 24, the intermediate region 22, the FS region 20, and the drift region 18 indicates a net impurity concentration (net doping concentration) obtained by integrating the concentration of each impurity other than the lifetime killer 28.
  • the peak of the impurity concentration of the lifetime killer 28 is the first peak 26-of the impurity concentration peak 26 in the FS region 20 on the most front side (ie, the most drift region 18 side). 1 and the back surface of the semiconductor substrate 10.
  • the peak concentration of the first peak 26-1 on the front surface side may be higher than the peak concentration of the second peak 26-2 adjacent to the back surface.
  • the peak of the impurity concentration of the lifetime killer 28 is arranged on the front surface side of the semiconductor substrate 10 than the peak 23 of the impurity concentration in the intermediate region 22. Thereby, carrier loss in the intermediate region 22 due to the injection of the lifetime killer 28 can be suppressed.
  • the peak of the impurity concentration of the lifetime killer 28 may be disposed between any two peaks 26 of the plurality of peaks 26.
  • the impurity concentration peak of the lifetime killer 28 may be disposed between the first peak 26-1 on the front side and the adjacent second peak 26-2, and the backmost side It may be disposed between the fourth peak 26-4 and the adjacent third peak 26-3, and between the two peaks 26 disposed other than the front side or the back side. It may be arranged.
  • the peak of the impurity concentration of the lifetime killer 28 may be disposed on the other side of the fourth peak 26-4 on the back surface side among the peaks 26 of the impurity concentration in the FS region 20.
  • the peak of the impurity concentration of the lifetime killer 28 By disposing the peak of the impurity concentration of the lifetime killer 28 on the other side of the fourth peak 26-4, the peak of the lifetime killer 28 can be disposed in a region where the depletion layer extending from the anode does not reach. Therefore, the increase of the leakage current due to the injection of the lifetime killer 28 can also be suppressed.
  • FIG. 3 is an enlarged view of the impurity concentration distribution in the vicinity of the intermediate region 22 and the fourth peak 26-4.
  • the peak of the concentration of the lifetime killer 28 is disposed between the peak 23 of the impurity concentration in the intermediate region 22 and the fourth peak 26-4.
  • the depth position of the peak of the impurity concentration in the intermediate region 22 is P1
  • the depth position of the fourth peak 26-4 is P2
  • the depth position of the concentration peak of the lifetime killer 28 is P3.
  • the position of each peak is the position at which the concentration shows the maximum value.
  • the distance (P3-P1) between the concentration peak of the lifetime killer 28 and the peak 23 of the impurity concentration in the intermediate region 22 is the peak of the concentration of the lifetime killer 28 and the fourth on the back surface side in the FS region 20. Is preferably larger than the distance (P2-P3) to the peak 26-4 of That is, it is preferable that the concentration peak of the lifetime killer 28 be disposed closer to the fourth peak 26-4 between the peak 23 and the fourth peak 26-4.
  • the distance (P3-P1) may be twice or more and three times or more of the distance (P2-P3).
  • the peak value D3 of the concentration of the lifetime killer 28 may be lower than the peak value D1 of the concentration in the intermediate region 22. Thus, even when carriers in the intermediate region 22 are partially lost by injecting the lifetime killer 28, the oscillation suppression function of the intermediate region 22 can be exhibited.
  • the peak value D3 of the concentration of the lifetime killer 28 may be 80% or less or 50% or less of the peak value D1.
  • the peak value D3 of the concentration of the lifetime killer 28 may be higher than the peak value D2 of the fourth peak 26-4 on the back surface side among the peaks 26 of the impurity concentration in the FS region 20. .
  • the peak value D3 of the concentration of the lifetime killer 28 may be twice or more, five times or more, or ten times or more of the peak value D2.
  • FIG. 4 is a view showing the positional relationship between the concentration peak of the lifetime killer 28 and the peak 26 in the FS region 20. As shown in FIG. It is preferable that the concentration peak of the lifetime killer 28 be located at a position not overlapping any of the impurity concentration peaks 26 in the FS region 20. As a result, it is possible to suppress excessive recovery of defects caused by the lifetime killer 28 due to protons or the like injected into the FS region 20.
  • the peaks of concentration do not overlap means that the distance X between peaks is equal to or more than a predetermined value.
  • the distance X may be equal to or more than the half width half width Y / 2 of the concentration distribution of the lifetime killer 28, may be equal to or more than the half width full width Y, and may be twice or more the half width full width Y.
  • the concentration peak of the lifetime killer 28 does not overlap with the impurity concentration peak 23 of the intermediate region 22.
  • the lifetime killer 28 can suppress the loss of carriers in the intermediate region 22.
  • the lifetime killer 28 may be injected at a plurality of positions in the depth direction.
  • the concentration peak of lifetime killer 28 is located between peak 23 of intermediate region 22 and fourth peak 26-4 in FS region 20 and between any two peaks 26 in FS region 20. May be formed.
  • the values of the plurality of concentration peaks of the lifetime killer 28 may be smaller as the distance from the cathode side is larger.
  • FIG. 5 is a diagram showing the measurement results of the leakage current of the semiconductor device 100.
  • the lifetime killer 28 is injected between the peak 23 of the intermediate region 22 and the fourth peak 26-4 from the most cathode of the FS region 20.
  • the horizontal axis indicates the reverse bias voltage Vr
  • the vertical axis indicates the leakage current Ir.
  • an example in which the lifetime killer 28 is injected is indicated by a solid line
  • an example in which the lifetime killer 28 is not injected is indicated by a dotted line.
  • FIG. 6 is a diagram showing time waveforms of the reverse voltage Vr and the reverse current Ir at the time of reverse recovery operation of the semiconductor device 100.
  • an example in which the lifetime killer 28 is injected is indicated by a solid line, and an example in which the lifetime killer 28 is not injected is indicated by a dotted line.
  • the tail current in the reverse current Ir is reduced by injecting the lifetime killer 28. Thereby, the loss at the time of reverse recovery operation can be reduced. In addition, no large voltage and current oscillations occur during reverse recovery operation.
  • FIG. 7 is a view showing an example of a manufacturing process of the semiconductor device 100.
  • the front structure formation step S700 the structure on the front surface side of the semiconductor device 100 is formed.
  • the anode electrode 12 and the anode region 16 are formed.
  • the back surface side of the semiconductor substrate 10 is ground to adjust the thickness of the semiconductor substrate 10 according to a predetermined withstand voltage.
  • an impurity is injected from the back surface side of the semiconductor substrate 10 to form the cathode region 24.
  • the impurity in S702 is phosphorus
  • the dose amount is 1 ⁇ 10 15 / cm 2
  • the acceleration voltage is 40 keV.
  • an impurity is locally implanted from the back surface side of the semiconductor substrate 10 to form an intermediate region 22.
  • the impurity in S704 is boron
  • the dose amount is 1 ⁇ 10 13 / cm 2
  • the acceleration voltage is 240 keV.
  • the dose amount of boron may be 3 ⁇ 10 12 / cm 2 or more and 3 ⁇ 10 13 / cm 2 or less.
  • the region into which the impurity is implanted from the back surface side of the semiconductor substrate 10 is annealed.
  • protons are injected from the back surface side of the semiconductor substrate 10 to form the FS region 20.
  • protons are injected four times with different acceleration voltages.
  • the dose of proton corresponding to the fourth peak 26-4 is 3.0 ⁇ 10 14 / cm 2
  • the acceleration voltage is 400 keV
  • the dose of proton corresponding to the third peak 26-3 is 1. 0 ⁇ 10 13 / cm 2
  • acceleration voltage is 820 keV
  • proton dose corresponding to the second peak 26-2 is 7.0 ⁇ 10 12 / cm 2
  • acceleration voltage is 1100 keV
  • first peak 26-1 The dose of protons corresponding to is 1.0 ⁇ 10 13 / cm 2 and the acceleration voltage is 1450 keV.
  • a first furnace annealing step S710 the semiconductor substrate 10 is annealed in an annealing furnace such as a nitrogen atmosphere.
  • the annealing temperature is 370 degrees, and the annealing time is 5 hours.
  • a helium injection step S712 helium is injected from the back surface side of the semiconductor substrate 10 to form a lifetime killer 28.
  • He 2+ is implanted at a dose of 2 ⁇ 10 12 / cm 2 and an acceleration energy of 700 keV.
  • the electron beam is irradiated from the back surface side of the semiconductor substrate 10.
  • the electron beam irradiation dose is 160 kGy.
  • the semiconductor substrate 10 is annealed in an annealing furnace such as a nitrogen atmosphere.
  • the annealing temperature is 360 degrees, and the annealing time is 1 hour.
  • the cathode electrode 14 is formed.
  • the cathode electrode 14 may be formed by sputtering.
  • the cathode electrode 14 may be a laminated electrode in which an aluminum layer, a titanium layer, a nickel layer, and the like are laminated.
  • the semiconductor device 100 can be manufactured by such a process.
  • FIG. 8 is a cross-sectional view showing another structural example of the semiconductor device 100. As shown in FIG. The semiconductor device 100 in this example is different from the semiconductor device 100 shown in FIG. 1 in the position of the intermediate region 22. The other structure may be identical to that of the semiconductor device 100 shown in FIG.
  • the intermediate region 22 in the present example is formed at the same depth position as the cathode region 24.
  • the lifetime killer 28 is added between any peak 26 of the FS region 20 and the concentration peak of the intermediate region 22 to form any peak 26 of the FS region 20 and the concentration peak of the cathode region 24. Is also formed between.
  • the position in the depth direction of the lifetime killer 28 formed above the intermediate region 22 and the lifetime killer 28 formed above the cathode region 24 may be the same. With such a configuration, it is also possible to reduce the tail current at the time of reverse recovery operation and to suppress the increase of the leakage current.
  • FIG. 9 is a view showing a cross section of a semiconductor device 200 according to another embodiment.
  • the semiconductor device 200 is an IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor device 200 includes a semiconductor substrate 10, an emitter electrode 112, and a collector electrode 130.
  • Emitter electrode 112 is provided in contact with the front surface of semiconductor substrate 10.
  • the collector electrode 130 is provided in contact with the back surface of the semiconductor substrate 10.
  • Emitter electrode 112 and collector electrode 130 are formed of, for example, a metal material containing aluminum.
  • a gate structure 120 is formed on the front surface side of the semiconductor substrate 10. Although the gate structure 120 in this example is a trench type, the gate structure 120 may be a planar type.
  • the gate structure 120 has a gate insulating film 122 and a gate electrode 124.
  • the gate insulating film 122 is formed to cover the periphery of the gate electrode 124.
  • the gate insulating film 122 of this example is formed to cover the inner wall of the gate trench formed on the front surface of the semiconductor substrate 10.
  • the gate electrode 124 is formed at a position facing the base region 118 where a channel is to be formed.
  • the gate electrode 124 in this example is polysilicon which is formed so as to be covered by the gate insulating film 122 inside the gate trench.
  • the gate electrode 124 in this example faces the base region 118 along the depth direction of the semiconductor substrate 10.
  • An interlayer insulating film 114 covering the gate structure 120 is formed on the front surface of the semiconductor substrate 10. Thereby, the emitter electrode 112 and the gate structure 120 are isolated.
  • an n + -type emitter region 116 and a p-type base region 118 are formed on the front side of the semiconductor substrate 10.
  • the base region 118 is an example of a first region.
  • the gate structure 120 of this example is formed through the base region 118.
  • Emitter region 116 is formed in a region adjacent to gate structure 120.
  • Emitter region 116 and base region 118 are in contact with emitter electrode 112 on the front surface of semiconductor substrate 10.
  • An n ⁇ -type drift region 126 is formed on the back surface side of the base region 118.
  • An FS region 20 is formed on the back surface side of the drift region 126.
  • a p + -type collector region 128 is formed on the back surface side of the FS region 20.
  • the collector region 128 is an example of a second region.
  • the concentration peak of the lifetime killer 28 is the first peak 26-1 on the front surface side of the semiconductor substrate 10 among the peaks 26 of the impurity concentration in the FS region 20 and the back of the semiconductor substrate 10. It is placed between the faces.
  • the concentration peak of the lifetime killer 28 is disposed between the fourth peak 26-4 on the back surface side of the semiconductor substrate 10 among the peaks 26 of the impurity concentration in the FS region 20 and the concentration peak of the collector region 128. Is preferred.
  • FIG. 10 is a view showing a cross section of a semiconductor device 300 according to another embodiment.
  • the semiconductor device 300 is a reverse conducting IGBT (RC-IGBT) in which an IGBT and a reverse recovery diode are formed on the same substrate.
  • the semiconductor device 300 includes a semiconductor substrate 10, an emitter electrode 112, and a collector electrode 130.
  • a p + -type collector region 128 is formed in the transistor portion 70 which functions as an IGBT, and an n + -type cathode region is formed in the diode portion 80 which functions as a diode. 24 are formed.
  • the mesa portion 150 of the transistor portion 70 the region of the semiconductor substrate sandwiched by the trench portions
  • the position in contact with the collector region 128 of the cathode region 24 is projected to the front or the closest position.
  • the emitter region 116 may not be provided on the front surface of the base region 118, and the p + -type contact region 115 may be formed.
  • the structure of the transistor unit 70 is the same as that of the semiconductor device 200 shown in FIG. However, in the present embodiment, a plurality of gate structures 120 are formed in the transistor section 70. In at least one of the plurality of gate structures 120, the gate electrode 124 is electrically connected to the gate terminal. In addition, in at least one of the plurality of gate structures 120, the gate electrode 124 may be electrically connected to the emitter electrode 112 and function as a dummy trench. By providing the dummy trench, a charge injection promoting effect (IE effect) can be generated.
  • IE effect charge injection promoting effect
  • the structure of the region functioning as a diode is similar to that of the semiconductor device 100 shown in FIG. 1 or FIG.
  • the base region 118 shown in FIG. 10 functions as an anode region of the diode.
  • the intermediate region 22 is omitted. Similar to the semiconductor device 100 shown in FIG. 1, an intermediate region 22 may be locally formed above the cathode region 24 shown in FIG.
  • one or more dummy trench structures 140 are provided on the front surface side of the diode section 80.
  • the dummy trench structure 140 has the same structure as the gate structure 120. However, the gate electrode in dummy trench structure 140 is electrically connected to emitter electrode 112.
  • the concentration peak of the lifetime killer 28 in the region functioning as a diode is provided at the same position as that of the semiconductor device 100 shown in FIG. 1 or FIG. Further, the concentration peak of the lifetime killer 28 in the transistor portion 70 is provided at the same position as that of the semiconductor device 200 shown in FIG.
  • the lifetime killer 28 may be formed at the same depth position in the transistor unit 70 and the diode unit 80.
  • FIG. 11 is a view showing another example of the cross section of the semiconductor device 300. As shown in FIG.
  • the semiconductor device 300 of this example has an intermediate region 22.
  • the structure other than the intermediate region 22 may be the same as that of the semiconductor device 300 shown in FIG.
  • a region functioning as a transistor such as an IGBT is referred to as a transistor unit 70, and a region functioning as a diode such as an FWD is referred to as a diode unit 80.
  • An emitter region 116 is formed on the front surface of the transistor portion 70, and a collector region 128 is formed on the back surface.
  • the emitter region 116 is not formed on the front surface of the diode section 80, the base region 118 is formed, and the cathode region 24 is formed on the back surface.
  • the boundary between the collector region 128 and the cathode region 24 is taken as the boundary between the transistor portion 70 and the diode portion 80.
  • the position in contact with the collector region 128 of the cathode region 24 is projected onto the front surface or projected.
  • the emitter region 116 may not be present on the front surface of the base region 118, and the P + -type contact region 115 may be formed.
  • the diode portion 80 is provided with an intermediate region 22.
  • the intermediate region 22 may be formed on the cathode region 24 as shown in FIG. 1, or may be formed at the same depth position as the cathode region 24 as shown in FIG.
  • Gate structure 120 having a trench structure and dummy trench structure 140 are formed extending in a direction perpendicular to the cross section shown in FIG.
  • the direction in which the gate structure 120 and the dummy trench structure 140 extend is the trench longitudinal direction (Y-axis direction in FIG. 11), and the direction orthogonal to the trench longitudinal direction in the front surface of the semiconductor substrate 10 is the trench lateral direction It is assumed that X axis direction in FIG.
  • D be the distance between the boundary of the transistor portion 70 and the diode portion 80 and the intermediate region 22 closest to the transistor portion 70 in the trench short direction (X-axis direction) in a plane parallel to the back surface of the semiconductor substrate 10 . That is, the distance between the collector region 128 and the intermediate region 22 in the X-axis direction is D.
  • a plurality of intermediate regions 22 are discretely formed in a plane parallel to the back surface of the semiconductor substrate 10.
  • the distance between the middle regions 22 in the trench short direction (X-axis direction) is L1
  • the width of the middle region 22 is L2.
  • the interval L1 and the width L2 of the intermediate regions 22 may use the average value of the plurality of intermediate regions 22 or may use the maximum value.
  • the thickness of the semiconductor substrate 10 in the depth direction (the Z-axis direction in FIG. 11) orthogonal to both the trench longitudinal direction and the trench lateral direction is W.
  • the distance D between the collector region 128 and the middle region 22 is larger than the distance L1 between the middle regions 22. That is, in the end region of the diode unit 80 adjacent to the transistor unit 70, the density of the intermediate region 22 is smaller than that of the other regions.
  • the end region of the diode portion 80 is, by way of example, one or more sandwiching one or more mesa portions 150 in the lateral direction of the trench from the position projected on the front surface of the position contacting the collector region 128 of the cathode region 24. It may be a trench portion. In the vicinity of the boundary between the transistor portion 70 and the diode portion 80, the collector region 128 can function in the same manner as the intermediate region 22 during reverse recovery.
  • the boundary between the transistor unit 70 and the diode unit 80 may be, for example, a position where the cathode region 24 is in contact with the collector region 128.
  • the intermediate region 22 is not provided in the end region of the diode section 80, the total area of the intermediate region 22 in the XY plane can be reduced. Therefore, the operation of the diode unit 80 can be stabilized, and the forward voltage of the diode unit 80 can be reduced.
  • the distance D between the collector region 128 and the intermediate region 22 may be larger than the width L 2 of the intermediate region 22. Further, the distance D between the collector region 128 and the intermediate region 22 may be larger than the thickness W of the semiconductor substrate 10. Thus, even if the intermediate region 22 is disposed, the collector region 128 of the transistor unit 70 is provided, so that the oscillation of the voltage and current at the time of reverse recovery can be suppressed. If the distance D is made larger, the characteristics of the diode unit 80 such as the forward voltage can be further improved.
  • FIG. 12 is a view showing an arrangement example of the intermediate region 22 in a plane parallel to the back surface of the semiconductor device 300 shown in FIG.
  • the positions of the intermediate region 22, the gate structure 120, the dummy trench structure 140, the cathode region 24, the gate connection portion 160, and the dummy connection portion 170 are shown in an overlapping manner.
  • a collector region 128 is formed in a region where the cathode region 24 is not formed on the back surface side of the semiconductor substrate 10.
  • gate structure 120 and the dummy trench structure 140 of this example have a U shape, the shapes of the gate structure 120 and the dummy trench structure 140 are not limited thereto.
  • Gate structure 120 and dummy trench structure 140 each have straight portions formed extending in the Y-axis direction. A region sandwiched by the straight portions of the gate structure 120 or the dummy trench structure 140 is referred to as a mesa portion 150.
  • the gate connection portion 160 is a gate runner connected to the gate electrode 124 of the gate structure 120.
  • the dummy connection portion 170 is a dummy runner connected to an electrode in the dummy trench structure 140.
  • the gate connection portion 160 and the dummy connection portion 170 in this example are formed of polysilicon or the like.
  • the gate connection portion 160 and the dummy connection portion 170 are formed above the front surface of the semiconductor substrate 10.
  • An insulating film such as an interlayer insulating film 114 is formed between the gate connection portion 160 and the dummy connection portion 170 and the semiconductor substrate 10.
  • Gate connection portion 160 and dummy connection portion 170 are in contact with the front surface of semiconductor substrate 10 through the contact holes formed in interlayer insulating film 114.
  • the gate connection portion 160 may be connected to a gate pad formed of a metal material.
  • the dummy connection portion 170 may be connected to the emitter electrode 112.
  • the gate structure 120 is formed on the front surface side of the transistor section 70, and the collector region 128 is formed on the back surface side.
  • one or more linear portions of the dummy trench structure 140 may be alternately formed in the X-axis direction with one or more linear portions of the gate structure 120.
  • a dummy trench structure 140 is formed on the front surface side of the diode section 80, and a cathode region 24 and an intermediate region 22 are formed on the back surface side.
  • the distance D between the end of the cathode region 24 and the intermediate region 22 in the X-axis direction may be larger than the width L 3 of the mesa 150. That is, in the end region of the diode unit 80 in the X-axis direction, the intermediate region 22 may not be formed below the at least one mesa unit 150. In the end region of the diode unit 80 in the X-axis direction, the intermediate region 22 may not be formed below the plurality of mesa units 150.
  • the distance between the end of the cathode region 24 (portion in contact with the collector region 128) and the intermediate region 22 is DY.
  • the distance DY may be larger than the interval L4 in the Y-axis direction of the intermediate region 22, larger than the width L5 in the Y-axis direction of the intermediate region 22, and larger than the thickness W of the semiconductor substrate 10.
  • the distance DY may be the same as the distance D.
  • FIG. 13 is a view showing another example of the concentration distribution in the depth direction of the lifetime killer 28.
  • the position P6 of the peak of the lifetime killer 28 is located between the positions P4 and P5 of the two peaks 26-a and 26-b in the FS region 20.
  • Position P6 may be centrally located between positions P4 and P5.
  • the concentration distribution of the lifetime killer 28 of this example has a relatively broad distribution.
  • the semiconductor device 100 can perform a soft recovery operation.
  • the influence of the variation can be reduced.
  • the full width half maximum FWHM of the concentration distribution of the lifetime killer 28 is 5 ⁇ m or more.
  • the full width at half maximum FWHM may be 7 ⁇ m or more, and may be 9 ⁇ m or more.
  • the full width half maximum FWHM of the concentration distribution of the lifetime killer 28 is 70% or more with respect to the interval (P4-P5) of the two peaks 26-a and 26-b sandwiching the concentration peak of the lifetime killer 28 May be
  • the full width at half maximum FWHM may be 80% or more or 100% or more of the interval (P4-P5) of the peaks 26 of the FS region 20.
  • the lifetime killer 28 may be distributed to a position overlapping with the two peaks 26-a and 26-b of the FS region 20.
  • the concentration of the lifetime killer 28 may be 1% or more or 10% or more of the peak concentration of the lifetime killer 28 at both the position P4 and the position P5.

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Abstract

半導体基板のおもて面側に形成された第１領域と、第１領域よりも半導体基板のうら面側に形成されたドリフト領域と、ドリフト領域よりも半導体基板のうら面側に形成され、ドリフト領域の不純物濃度よりも高い不純物濃度のピークを１以上含むバッファ領域と、半導体基板のうら面側に配置され、キャリアライフタイムを短くするライフタイムキラーとを備え、ライフタイムキラーの濃度のピークが、バッファ領域における不純物濃度のピークのうち最も半導体基板のおもて面側のピークと、半導体基板のうら面との間に配置された半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、パワー半導体素子において、フィールドストップ層を設ける構造が知られている（例えば、特許文献１参照）。フィールドストップ層には、プロトン等のｎ型不純物が注入される。
　特許文献１　米国特許第７８４２５９０号明細書
解決しようとする課題
　半導体基板にプロトン等のｎ型不純物を注入して熱処理すると、半導体基板中の欠陥等をプロトン等の不純物が終端して、キャリアライフタイムが回復する。しかし、半導体基板のうら面側におけるキャリアライフタイムが長くなりすぎると、逆回復動作時のテール電流が大きくなり、逆回復損失が増大してしまう。
一般的開示
　本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体基板のおもて面側には、第１導電型の第１領域が形成されてよい。半導体基板には、第１領域よりも半導体基板のうら面側に第２導電型のドリフト領域が形成されてよい。半導体基板には、ドリフト領域よりも半導体基板のうら面側に形成された第２導電型のバッファ領域が形成されてよい。バッファ領域は、ドリフト領域の不純物濃度よりも高い不純物濃度のピークを１以上含んでよい。半導体基板には、半導体基板のうら面側に配置され、キャリアライフタイムを短くするライフタイムキラーが形成されてよい。ライフタイムキラーの濃度のピークが、バッファ領域における不純物濃度のピークのうち最も半導体基板のおもて面側のピークと、半導体基板のうら面との間に配置されてよい。
　半導体基板には、バッファ領域における不純物濃度のピークのうち最も半導体基板のうら面側のピークと、半導体基板のうら面との間に形成された第１導電型の第２領域が更に形成されてよい。ライフタイムキラーの濃度のピークが、第２領域における不純物濃度のピークよりも半導体基板のおもて面側に配置されてよい。
　バッファ領域における不純物濃度分布は複数のピークを有してよい。ライフタイムキラーの濃度のピークが、バッファ領域における不純物濃度のピークのうち最も半導体基板のうら面側のピークよりも、半導体基板のうら面側に配置されてよい。
　ライフタイムキラーの濃度のピークと第２領域における不純物濃度のピークとの距離が、ライフタイムキラーの濃度のピークとバッファ領域における不純物濃度のピークのうち最も半導体基板のうら面側のピークとの距離よりも大きくてよい。
　ライフタイムキラーの濃度のピークが、バッファ領域における不純物濃度のいずれか２つのピークの間に配置されてよい。
　ライフタイムキラーの濃度のピークが、バッファ領域における不純物濃度のピークのいずれにも重ならない位置に配置されてよい。
　ライフタイムキラーの濃度のピークは、バッファ領域における不純物濃度のピークのうち最も半導体基板のうら面側のピークよりも高濃度であってよい。ライフタイムキラーの濃度のピークは、第２領域における濃度のピークよりも低濃度であってよい。
　バッファ領域にはプロトンが注入されてよい。ライフタイムキラーはヘリウムであってよい。
　半導体基板の深さ方向における、前記ライフタイムキラーの濃度分布の半値全幅が、５μｍ以上であってよい。バッファ領域は、ライフタイムキラーの濃度のピークを挟む不純物濃度の２つのピークを有し、ライフタイムキラーの濃度分布の半値全幅が、当該２つのピークの間隔の７０％以上であってよい。
　半導体基板は、トランジスタが形成されるトランジスタ部と、ダイオードが形成されるダイオード部とを有してよい。記第２領域は、ダイオード部において離散的に設けられてよい。半導体基板のうら面と平行な面において、トランジスタ部およびダイオード部の境界と、第２領域との距離Ｄが、第２領域どうしの間隔より大きくてよい。
　距離Ｄが、半導体基板の厚みよりも大きくてよい。距離Ｄが、第２領域の幅より大きくてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
一つの実施形態に係る半導体装置１００の断面を示す図である。 カソード領域２４、中間領域２２、ＦＳ領域２０およびドリフト領域１８における不純物濃度分布の一例を示す図である。 中間領域２２および第４のピーク２６－４近傍の不純物濃度分布を拡大した図である。 ライフタイムキラー２８の濃度のピークと、ＦＳ領域２０におけるピーク２６との位置関係を示す図である。 半導体装置１００の漏れ電流の測定結果を示す図である。 半導体装置１００の逆回復動作時における逆方向電圧Ｖｒおよび逆方向電流Ｉｒの時間波形を示す図である。 半導体装置１００の製造工程の一例を示す図である。 半導体装置１００の他の構造例を示す断面図である。 他の実施形態に係る半導体装置２００の断面を示す図である。 他の実施形態に係る半導体装置３００の断面を示す図である。 半導体装置３００の断面の他の例を示す図である。 図１１に示した半導体装置３００のうら面と平行な面における、中間領域２２の配置例を示す図である。 ライフタイムキラー２８の深さ方向における濃度分布の他の例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一つの実施形態に係る半導体装置１００の断面を示す図である。半導体装置１００は、半導体基板１０のおもて面およびうら面に電極が形成され、半導体基板１０の深さ方向に電流が流れる縦型の半導体装置である。なお、本明細書において単におもて面およびうら面と記載した場合、半導体基板１０のおもて面およびうら面を指す。図１では、半導体装置１００の一例としてダイオードを示している。当該ダイオードは、ＩＧＢＴ等のスイッチング素子と並列に設けられるフリーホイールダイオード（ＦＷＤ）として機能してよい。
　半導体装置１００は、半導体基板１０、アノード電極１２およびカソード電極１４を備える。アノード電極１２は、半導体基板１０のおもて面に接して設けられる。カソード電極１４は、半導体基板１０のうら面に接して設けられる。アノード電極１２およびカソード電極１４は、例えばアルミニウムを含む金属材料で形成される。
　半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成される。半導体基板１０には所定の濃度の不純物がドープされる。本明細書における不純物とは、特に断りがなければ、半導体材料にドープされてｎ型またはｐ型の伝導型を示すドーパントのことである。本例の半導体基板１０は、ｎ－型の伝導型を有する。ｎ型は、第２伝導型の一例である。また、ｐ型は、第１伝導型の一例である。ただし、第１伝導型および第２伝導型は、それぞれ逆の伝導型であってもよい。
　半導体基板１０は、アノード領域１６、ドリフト領域１８、バッファ領域（ＦＳ領域２０）、中間領域２２およびカソード領域２４を有する。アノード領域１６は第１領域の一例であり、中間領域２２は第２領域の一例である。バッファ領域は、空乏層の広がりを抑制するフィールドストップ層として機能してよい。
　ドリフト領域１８は、半導体基板１０と同一の伝導型を有する。本例では、半導体基板１０のうち、アノード領域１６、ＦＳ領域２０、中間領域２２およびカソード領域２４が形成されない領域が、ドリフト領域１８として機能する。
　アノード領域１６は、ドリフト領域１８のおもて面側に形成され、アノード電極１２と電気的に接続する。アノード領域１６には、ドリフト領域１８とは異なる伝導型の不純物がドープされる。本例においてアノード領域１６はｐ型である。
　ＦＳ領域２０は、ドリフト領域１８のうら面側に形成される。ＦＳ領域２０は、ドリフト領域１８と同一の伝導型を有し、且つ、ドリフト領域１８よりも高濃度に不純物が注入される。本例においてＦＳ領域２０はｎ型である。また、ＦＳ領域２０に注入されている不純物を第１不純物と称する。第１不純物は、例えば水素またはリンである。
　水素は、半導体材料において空孔（Ｖ）および酸素（Ｏ）とクラスター状に結合して複合欠陥（ＶＯＨ欠陥）を構成する。このＶＯＨ欠陥がドナーとなるので、ＶＯＨ欠陥はｎ型のドーパント（不純物）となる。水素は、プロトンやデュトロンといった水素イオンの注入により、半導体材料に導入されてよい。酸素は、半導体材料の製造時に含まれているか、半導体装置を製造する途中で半導体領域中に意図的に導入されてよい。半導体材料は、フロートゾーン法（ＦＺ法）、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）等で製造されてよい。例えばＣＺ法、ＭＣＺ法であれば、半導体材料中の酸素の濃度が１×１０１７／ｃｍ３以上、１×１０１８／ｃｍ３以下となるので、ＶＯＨ欠陥によるドーパントが好適に形成できる。
　空孔は、半導体材料製造時に含まれているか、半導体装置を製造する途中で半導体領域中に意図的に導入されてよい。高濃度のＦＳ領域２０を設けることで、アノード領域１６の界面から延びる空乏層が、中間領域２２またはカソード領域２４まで到達することを防ぐことができる。空孔は、例えばプロトン、電子線、ヘリウム等のイオン注入で導入されてよい。
　半導体基板１０の深さ方向での第１不純物の濃度分布は、ＦＳ領域２０において１以上のピーク２６を有する。図１に例示する半導体装置１００は、第１のピーク２６－１、第２のピーク２６－２、第３のピーク２６－３および第４のピーク２６－４を有する。それぞれのピーク２６における不純物濃度は、ドリフト領域１８における不純物濃度よりも高い。
　中間領域２２は、ＦＳ領域２０のうら面側に形成される。本例の中間領域２２は、半導体基板１０のうら面と平行な面において局所的に形成される。中間領域２２は、アノード領域１６と同一の伝導型を有する。本例において中間領域２２はｐ型である。また、中間領域２２に注入されている不純物を第２不純物と称する。第２不純物は、例えばボロンである。ＦＳ領域２０のうら面側において中間領域２２が形成されていない領域は、ドリフト領域１８と同一の導電型である。当該領域の不純物濃度は、ＦＳ領域２０のうら面側の端部における不純物濃度とほぼ同一であってよい。
　カソード領域２４は、中間領域２２のうら面側に形成される。カソード領域２４は、ＦＳ領域２０と同一の伝導型を有する。本例のカソード領域２４における不純物濃度は、ＦＳ領域２０および中間領域２２のそれぞれの不純物濃度よりも高い。本例においてカソード領域２４はｎ＋型である。また、カソード領域２４に注入されている不純物を第３不純物と称する。第３不純物は、例えばリンである。カソード領域２４は、カソード電極１４と電気的に接続される。
　定格電流の１／１０程度の小さい電流でダイオードを逆回復させると、カソード側のキャリアが枯渇し、電流または電圧波形が激しく発振する現象が知られている。本例の半導体装置１００は、逆回復時にアノード側から空乏層が広がり、カソード側のキャリアが枯渇しそうになると、中間領域２２およびカソード領域２４との間のｐｎ接合に高電界が印加され、当該接合がアバランシェ降伏する。これにより、カソード側からドリフト領域１８に正孔が注入され、カソード側のドリフト領域１８のキャリア密度を高くすることができる。その結果、キャリアの枯渇による電圧・電流の振動を抑制することができる。
　また、ＦＳ領域２０にプロトン等の不純物を注入した後に、半導体基板１０を熱処理すると、プロトン等の不純物が拡散して欠陥を終端する。これにより、プロトン等の不純物が拡散した領域のライフタイムが回復する。これにより、半導体装置１００の逆回復動作をソフトリカバリ化することができる。
　一方で、カソード側のキャリアライフタイムが長くなりすぎると、逆回復動作時のテール電流が大きくなる。テール電流が大きくなると、逆回復損失が増大してしまう。これに対して本例の半導体装置１００は、半導体基板１０のうら面側に配置され、キャリアライフタイムを短くするライフタイムキラー２８を有する。ライフタイムキラー２８は、例えばヘリウムである。
　ライフタイムキラー２８の深さ方向における濃度分布のピークは、ＦＳ領域２０におけるピーク２６のうち最もおもて面側の第１のピーク２６－１と、半導体基板１０のうら面（本例ではカソード電極１４と接触する面）との間に配置される。このような構成により、テール電流に寄与する領域のキャリアライフタイムを短くして、テール電流を小さくすることができる。
　図２は、カソード領域２４、中間領域２２、ＦＳ領域２０およびドリフト領域１８における不純物濃度分布の一例を示す図である。また、図２においてはライフタイムキラー２８の濃度分布を合わせて示している。なお、カソード領域２４、中間領域２２、ＦＳ領域２０およびドリフト領域１８における不純物濃度分布は、ライフタイムキラー２８以外の各不純物の濃度を総合した正味の不純物濃度（ネットドーピング濃度）を示している。上述したように、ライフタイムキラー２８の不純物濃度のピークは、ＦＳ領域２０における不純物濃度のピーク２６のうち、最もおもて面側（すなわち、最もドリフト領域１８側）の第１のピーク２６－１と、半導体基板１０のうら面との間に配置される。最もおもて面側の第１のピーク２６－１のピーク濃度は、うら面に向かって隣の第２のピーク２６－２のピーク濃度より高くてよい。
　なお、半導体基板１０が中間領域２２を有する場合、ライフタイムキラー２８の不純物濃度のピークは、中間領域２２における不純物濃度のピーク２３よりも、半導体基板１０のおもて面側に配置される。これにより、ライフタイムキラー２８を注入したことによる、中間領域２２におけるキャリア消失を抑制することができる。
　また、ＦＳ領域２０においてピーク２６が複数存在する場合、ライフタイムキラー２８の不純物濃度のピークは、複数のピーク２６のうちいずれか２つのピーク２６の間に配置されてよい。ライフタイムキラー２８の不純物濃度のピークは、最もおもて面側の第１のピーク２６－１と、隣接する第２のピーク２６－２との間に配置されてよく、最もうら面側の第４のピーク２６－４と、隣接する第３のピーク２６－３との間に配置されてよく、最もおもて面側または最もうら面側以外に配置された２つのピーク２６の間に配置されてもよい。
　また、ライフタイムキラー２８の不純物濃度のピークは、ＦＳ領域２０における不純物濃度のピーク２６のうち、最もうら面側の第４のピーク２６－４よりもうら面側に配置されてもよい。ライフタイムキラー２８の不純物濃度のピークを、第４のピーク２６－４よりもうら面側に配置することで、アノード側から広がる空乏層が到達しない領域にライフタイムキラー２８のピークを配置できる。従って、ライフタイムキラー２８を注入したことによる漏れ電流の増大も抑制することができる。
　図３は、中間領域２２および第４のピーク２６－４近傍の不純物濃度分布を拡大した図である。本例では、中間領域２２における不純物濃度のピーク２３と、第４のピーク２６－４との間にライフタイムキラー２８の濃度のピークが配置されている。本例では、中間領域２２における不純物濃度のピークの深さ位置をＰ１、第４のピーク２６－４の深さ位置をＰ２、ライフタイムキラー２８の濃度ピークの深さ位置をＰ３とする。それぞれのピークの位置は、濃度が極大値を示す位置である。
　ライフタイムキラー２８の濃度のピークと、中間領域２２における不純物濃度のピーク２３との距離（Ｐ３－Ｐ１）は、ライフタイムキラー２８の濃度のピークと、ＦＳ領域２０における最もうら面側の第４のピーク２６－４との距離（Ｐ２－Ｐ３）よりも大きいことが好ましい。つまり、ライフタイムキラー２８の濃度ピークは、ピーク２３と第４のピーク２６－４との間において、第４のピーク２６－４に近い側に配置されることが好ましい。
　これにより、ライフタイムキラー２８を注入したことによる、中間領域２２におけるキャリア消失を抑制することができる。距離（Ｐ３－Ｐ１）は、距離（Ｐ２－Ｐ３）の２倍以上であってよく、３倍以上であってもよい。
　また、ライフタイムキラー２８の濃度のピーク値Ｄ３は、中間領域２２における濃度のピーク値Ｄ１よりも低濃度であってよい。これにより、ライフタイムキラー２８を注入することで中間領域２２におけるキャリアが部分的に消失した場合であっても、中間領域２２の発振抑制機能を発揮させることができる。ライフタイムキラー２８の濃度のピーク値Ｄ３は、ピーク値Ｄ１の８０％以下であってよく、５０％以下であってもよい。
　また、ライフタイムキラー２８の濃度のピーク値Ｄ３は、ＦＳ領域２０における不純物濃度のピーク２６のうち、最もうら面側の第４のピーク２６－４のピーク値Ｄ２よりも高濃度であってよい。これにより、プロトン等によりキャリアライフタイムが回復しても、逆回復動作時におけるうら面側の余剰キャリアを十分に減少させることができる。ライフタイムキラー２８の濃度のピーク値Ｄ３は、ピーク値Ｄ２の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。
　図４は、ライフタイムキラー２８の濃度のピークと、ＦＳ領域２０におけるピーク２６との位置関係を示す図である。ライフタイムキラー２８の濃度のピークは、ＦＳ領域２０における不純物濃度のピーク２６のいずれにも重ならない位置に配置されることが好ましい。これにより、ライフタイムキラー２８により生じた欠陥が、ＦＳ領域２０に注入されたプロトン等により過剰に回復してしまうことを抑制できる。
　なお、濃度のピークが重ならないとは、ピーク間の距離Ｘが所定値以上であることを指す。一例として、距離Ｘは、ライフタイムキラー２８の濃度分布の半値半幅Ｙ／２以上であってよく、半値全幅Ｙ以上であってよく、半値全幅Ｙの２倍以上であってもよい。
　同様に、ライフタイムキラー２８の濃度のピークは、中間領域２２の不純物濃度のピーク２３と重ならないことが好ましい。これにより、ライフタイムキラー２８により、中間領域２２におけるキャリアが消失してしまうことを抑制できる。
　また、ライフタイムキラー２８は、深さ方向における複数の位置に注入されてもよい。一例として、中間領域２２のピーク２３と、ＦＳ領域２０における第４のピーク２６－４との間、および、ＦＳ領域２０におけるいずれか２つのピーク２６の間のそれぞれにライフタイムキラー２８の濃度ピークが形成されてよい。ライフタイムキラー２８の複数の濃度ピークの値は、カソード側からの距離が大きいほど小さくなってよい。
　図５は、半導体装置１００の漏れ電流の測定結果を示す図である。本例の半導体装置１００は、図３に示すように、中間領域２２のピーク２３と、ＦＳ領域２０の最もカソードよりの第４のピーク２６－４との間にライフタイムキラー２８が注入されている。図５において横軸は逆バイアス電圧Ｖｒを示し、縦軸は漏れ電流Ｉｒを示す。
　また、図５においては、ライフタイムキラー２８を注入した例を実線で、ライフタイムキラー２８を注入していない例を点線で示している。図５に示すように、ライフタイムキラー２８を注入しても、漏れ電流が増大していない。
　図６は、半導体装置１００の逆回復動作時における逆方向電圧Ｖｒおよび逆方向電流Ｉｒの時間波形を示す図である。図５においては、ライフタイムキラー２８を注入した例を実線で、ライフタイムキラー２８を注入していない例を点線で示している。
　図６に示すように、ライフタイムキラー２８を注入することで、逆方向電流Ｉｒにおけるテール電流が減少していることがわかる。これにより、逆回復動作時の損失を低減することができる。また、逆回復動作時に電圧・電流の大きな振動も発生していない。
　図７は、半導体装置１００の製造工程の一例を示す図である。まず、おもて構造形成段階Ｓ７００において、半導体装置１００のおもて面側の構造を形成する。図１に示した例では、アノード電極１２およびアノード領域１６を形成する。また、Ｓ７００においては、おもて面側の構造を形成した後、半導体基板１０のうら面側を研削して、半導体基板１０の厚みを、所定の耐圧に応じて調整する。
　次に、カソード領域形成段階Ｓ７０２において、半導体基板１０のうら面側から不純物を注入してカソード領域２４を形成する。一例として、Ｓ７０２における不純物はリン、ドーズ量は１×１０１５／ｃｍ２、加速電圧は４０ｋｅＶである。
　次に、中間領域形成段階Ｓ７０４において、半導体基板１０のうら面側から不純物を局所的に注入して中間領域２２を形成する。一例として、Ｓ７０４における不純物はボロン、ドーズ量は１×１０１３／ｃｍ２、加速電圧は２４０ｋｅＶである。ボロンのドーズ量は、３×１０１２／ｃｍ２以上、３×１０１３／ｃｍ２以下であってよい。次に、レーザーアニール段階Ｓ７０６において、半導体基板１０のうら面側から不純物を注入した領域をアニールする。
　次に、プロトン注入段階Ｓ７０８において、半導体基板１０のうら面側からプロトンを注入してＦＳ領域２０を形成する。図２に示すように、ＦＳ領域２０に４つのピーク２６を形成する場合、加速電圧を異ならせてプロトンを４回注入する。
　一例として、第４のピーク２６－４に対応するプロトンのドーズ量は３．０×１０１４／ｃｍ２、加速電圧は４００ｋｅＶ、第３のピーク２６－３に対応するプロトンのドーズ量は１．０×１０１３／ｃｍ２、加速電圧は８２０ｋｅＶ、第２のピーク２６－２に対応するプロトンのドーズ量は７．０×１０１２／ｃｍ２、加速電圧は１１００ｋｅＶ、第１のピーク２６－１に対応するプロトンのドーズ量は１．０×１０１３／ｃｍ２、加速電圧は１４５０ｋｅＶである。
　次に、第１炉アニール段階Ｓ７１０で、半導体基板１０を窒素雰囲気等のアニール炉でアニールする。一例としてアニール温度は３７０度、アニール時間は５時間である。次に、ヘリウム注入段階Ｓ７１２で、半導体基板１０のうら面側からヘリウムを注入してライフタイムキラー２８を形成する。一例として、Ｓ７１２ではＨｅ２＋を、ドーズ量２×１０１２／ｃｍ２、加速エネルギー７００ｋｅＶで注入する。
　次に、電子線照射段階Ｓ７１４で、半導体基板１０のうら面側から電子線を照射する。一例として電子線照射量は１６０ｋＧｙである。次に、第２炉アニール段階Ｓ７１６で、半導体基板１０を窒素雰囲気等のアニール炉でアニールする。一例としてアニール温度は３６０度、アニール時間は１時間である。
　次に、うら面電極形成段階Ｓ７１８で、カソード電極１４を形成する。カソード電極１４は、スパッタ法により形成してよい。また、カソード電極１４は、アルミニウム層、チタン層、ニッケル層等が積層された積層電極であってよい。このような工程で、半導体装置１００を製造することができる。
　図８は、半導体装置１００の他の構造例を示す断面図である。本例における半導体装置１００は、図１に示した半導体装置１００に比べて、中間領域２２の位置が異なる。他の構造は、図１に示した半導体装置１００と同一であってよい。
　本例における中間領域２２は、カソード領域２４と同一の深さ位置に形成される。この場合、ライフタイムキラー２８は、ＦＳ領域２０のいずれかのピーク２６と、中間領域２２の濃度ピークとの間に加えて、ＦＳ領域２０のいずれかのピーク２６と、カソード領域２４の濃度ピークとの間にも形成される。
　中間領域２２の上方に形成されるライフタイムキラー２８と、カソード領域２４の上方に形成されるライフタイムキラー２８の深さ方向における位置は同一であってよい。このような構成によっても、逆回復動作時におけるテール電流を低減し、且つ、漏れ電流の増大を抑制できる。
　図９は、他の実施形態に係る半導体装置２００の断面を示す図である。半導体装置２００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）である。半導体装置２００は、半導体基板１０、エミッタ電極１１２およびコレクタ電極１３０を備える。
　エミッタ電極１１２は、半導体基板１０のおもて面に接して設けられる。コレクタ電極１３０は、半導体基板１０のうら面に接して設けられる。エミッタ電極１１２およびコレクタ電極１３０は、例えばアルミニウムを含む金属材料で形成される。
　半導体基板１０のおもて面側には、ゲート構造１２０が形成される。本例におけるゲート構造１２０はトレンチ型であるが、ゲート構造１２０はプレナー型であってもよい。ゲート構造１２０はゲート絶縁膜１２２およびゲート電極１２４を有する。
　ゲート絶縁膜１２２は、ゲート電極１２４の周囲を覆って形成される。本例のゲート絶縁膜１２２は、半導体基板１０のおもて面に形成されたゲートトレンチの内壁を覆って形成される。ゲート電極１２４は、チャネルが形成されるベース領域１１８と対向する位置に形成される。本例のゲート電極１２４は、ゲートトレンチの内部においてゲート絶縁膜１２２に覆われて形成されたポリシリコンである。本例のゲート電極１２４は、半導体基板１０の深さ方向に沿ってベース領域１１８と対向する。
　半導体基板１０のおもて面には、ゲート構造１２０を覆う層間絶縁膜１１４が形成される。これにより、エミッタ電極１１２とゲート構造１２０が絶縁される。
　半導体基板１０のおもて面側には、ｎ＋型のエミッタ領域１１６およびｐ型のベース領域１１８が形成される。ベース領域１１８は、第１領域の一例である。本例のゲート構造１２０は、ベース領域１１８を貫通して形成される。エミッタ領域１１６は、ゲート構造１２０に隣接する領域に形成される。エミッタ領域１１６およびベース領域１１８は、半導体基板１０のおもて面においてエミッタ電極１１２と接触する。
　ベース領域１１８のうら面側にはｎ－型のドリフト領域１２６が形成される。ドリフト領域１２６のうら面側にはＦＳ領域２０が形成される。ＦＳ領域２０のうら面側には、ｐ＋型のコレクタ領域１２８が形成される。コレクタ領域１２８は、第２領域の一例である。
　本例においても、ライフタイムキラー２８の濃度ピークは、ＦＳ領域２０における不純物濃度のピーク２６のうち最も半導体基板１０のおもて面側の第１のピーク２６－１と、半導体基板１０のうら面との間に配置される。ライフタイムキラー２８の濃度ピークは、ＦＳ領域２０における不純物濃度のピーク２６のうち最も半導体基板１０のうら面側の第４のピーク２６－４と、コレクタ領域１２８の濃度ピークとの間に配置されることが好ましい。
　図１０は、他の実施形態に係る半導体装置３００の断面を示す図である。半導体装置３００は、ＩＧＢＴおよび逆回復用のダイオードが同一の基板に形成された逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。半導体装置３００は、半導体基板１０、エミッタ電極１１２およびコレクタ電極１３０を備える。
　本例の半導体基板１０のうら面側には、ＩＧＢＴとして機能する領域であるトランジスタ部７０にｐ＋型のコレクタ領域１２８が形成され、ダイオードとして機能する領域であるダイオード部８０にｎ＋型のカソード領域２４が形成されている。なお、トランジスタ部７０のメサ部１５０（トレンチ部に挟まれた半導体基板の領域）のうち、カソード領域２４のコレクタ領域１２８に接する位置をおもて面に投影した位置にあるか、あるいは最も近い位置にあるトレンチ部１２０に隣り合うメサ部１５０では、ベース領域１１８のおもて面には、エミッタ領域１１６が無くてよく、ｐ＋型のコンタクト領域１１５が形成されてよい。
　トランジスタ部７０の構造は、図９に示した半導体装置２００と同様である。ただし本例では、トランジスタ部７０に複数のゲート構造１２０が形成されている。複数のゲート構造１２０のうち少なくとも一つは、ゲート電極１２４がゲート端子に電気的に接続される。また、複数のゲート構造１２０のうち少なくとも一つは、ゲート電極１２４がエミッタ電極１１２に電気的に接続され、ダミートレンチとして機能してもよい。ダミートレンチを設けることで、電荷注入促進効果（ＩＥ効果）を生じさせることができる。
　ダイオードとして機能する領域の構造は、図１または図８に示した半導体装置１００と同様である。なお、図１０に示すベース領域１１８が、ダイオードのアノード領域として機能する。
　また、図１０においては中間領域２２を省略している。図１０に示すカソード領域２４の上方には、図１に示した半導体装置１００と同様に、中間領域２２が局所的に形成されてもよい。また、図１０に示す半導体基板１０においては、ダイオード部８０のおもて面側に、１以上のダミートレンチ構造１４０を有する。ダミートレンチ構造１４０は、ゲート構造１２０と同様の構造を有する。ただし、ダミートレンチ構造１４０におけるゲート電極は、エミッタ電極１１２に電気的に接続される。
　ダイオードとして機能する領域におけるライフタイムキラー２８の濃度ピークは、図１または図８に示した半導体装置１００と同様の位置に設けられる。また、トランジスタ部７０におけるライフタイムキラー２８の濃度ピークは、図９に示した半導体装置２００と同様の位置に設けられる。なお、トランジスタ部７０と、ダイオード部８０とで、同一の深さ位置にライフタイムキラー２８が形成されてよい。
　図１１は、半導体装置３００の断面の他の例を示す図である。本例の半導体装置３００は、中間領域２２を有する。中間領域２２以外の構造は、図１０に示した半導体装置３００と同一であってよい。
　本例では、半導体基板１０のうち、ＩＧＢＴ等のトランジスタとして機能する領域をトランジスタ部７０、ＦＷＤ等のダイオードとして機能する領域をダイオード部８０とする。トランジスタ部７０のおもて面にはエミッタ領域１１６が形成され、うら面にはコレクタ領域１２８が形成される。ダイオード部８０のおもて面にはエミッタ領域１１６が形成されておらず、ベース領域１１８が形成され、うら面にはカソード領域２４が形成されている。コレクタ領域１２８とカソード領域２４との境界を、トランジスタ部７０とダイオード部８０との境界とする。
　なお、トランジスタ部７０のメサ部１５０（トレンチ部に挟まれた半導体基板の領域）のうち、カソード領域２４のコレクタ領域１２８に接する位置をおもて面に投影した位置にあるか、あるいは投影した位置に最も近い位置にあるトレンチ部１２０に隣り合うメサ部１５０では、ベース領域１１８のおもて面には、エミッタ領域１１６が無くてよく、Ｐ＋型のコンタクト領域１１５が形成されてよい。
　ダイオード部８０には中間領域２２が設けられる。中間領域２２は、図１に示したようにカソード領域２４の上に形成されてよく、図８に示したようにカソード領域２４と同一の深さ位置に形成されてもよい。
　トレンチ構造を有するゲート構造１２０およびダミートレンチ構造１４０は、図１１に示した断面とは垂直な方向に延伸して形成されている。ゲート構造１２０およびダミートレンチ構造１４０が延伸している方向をトレンチ長手方向（図１１におけるＹ軸方向）とし、半導体基板１０のおもて面においてトレンチ長手方向と直交する方向をトレンチ短手方向（図１１におけるＸ軸方向）とする。
　トランジスタ部７０およびダイオード部８０の境界と、トランジスタ部７０に最も近い中間領域２２との、半導体基板１０のうら面と平行な面内のトレンチ短手方向（Ｘ軸方向）における距離をＤとする。つまり、Ｘ軸方向におけるコレクタ領域１２８と中間領域２２との距離をＤとする。
　また、中間領域２２は、半導体基板１０のうら面と平行な面において離散的に複数形成されている。トレンチ短手方向（Ｘ軸方向）における中間領域２２どうしの間隔をＬ１、中間領域２２の幅をＬ２とする。中間領域２２の間隔Ｌ１および幅Ｌ２は、複数の中間領域２２における平均値を用いてよく、最大値を用いてもよい。また、トレンチ長手方向およびトレンチ短手方向の双方に直交する深さ方向（図１１におけるＺ軸方向）の半導体基板１０の厚みをＷとする。
　コレクタ領域１２８と中間領域２２との距離Ｄは、中間領域２２どうしの間隔Ｌ１よりも大きい。つまり、トランジスタ部７０と隣接するダイオード部８０の端部領域においては、他の領域に比べて中間領域２２の密度が小さい。ダイオード部８０の端部領域とは、一例として、カソード領域２４のコレクタ領域１２８に接する位置をおもて面に投影した位置から、トレンチ短手方向に１以上のメサ部１５０を挟む１以上のトレンチ部であってよい。トランジスタ部７０とダイオード部８０との境界近傍においては、逆回復時に、コレクタ領域１２８が中間領域２２と同様に機能できる。このため、ダイオード部８０の端部領域においては、中間領域２２を設けずとも、逆回復時における電圧および電流の振動を抑制できる。トランジスタ部７０とダイオード部８０との境界とは、一例として、カソード領域２４がコレクタ領域１２８に接する位置であってよい。
　ダイオード部８０の端部領域に中間領域２２を設けないので、ＸＹ面における中間領域２２の総面積を小さくできる。このため、ダイオード部８０の動作を安定化させ、また、ダイオード部８０の順方向電圧を低減できる。
　また、コレクタ領域１２８と中間領域２２との距離Ｄは、中間領域２２の幅Ｌ２より大きくてもよい。また、コレクタ領域１２８と中間領域２２との距離Ｄは、半導体基板１０の厚みＷよりも大きくてよい。このように中間領域２２を配置しても、トランジスタ部７０のコレクタ領域１２８が設けられているので、逆回復時における電圧および電流の振動を抑制できる。距離Ｄをより大きくすれば、ダイオード部８０の順方向電圧等の特性をより改善できる。
　図１２は、図１１に示した半導体装置３００のうら面と平行な面における、中間領域２２の配置例を示す図である。図１２においては、中間領域２２、ゲート構造１２０、ダミートレンチ構造１４０、カソード領域２４、ゲート接続部１６０およびダミー接続部１７０の位置を重ねて示している。半導体基板１０のうら面側において、カソード領域２４が形成されていない領域には、コレクタ領域１２８が形成されている。
　本例のゲート構造１２０およびダミートレンチ構造１４０は、Ｕ字形状を有しているが、ゲート構造１２０およびダミートレンチ構造１４０の形状はこれに限定されない。ゲート構造１２０およびダミートレンチ構造１４０は、それぞれＹ軸方向に延伸して形成された直線部分を有する。ゲート構造１２０またはダミートレンチ構造１４０の直線部分に挟まれた領域をメサ部１５０とする。
　ゲート接続部１６０は、ゲート構造１２０のゲート電極１２４と接続されるゲートランナーである。ダミー接続部１７０は、ダミートレンチ構造１４０の内部の電極と接続されるダミーランナーである。本例のゲート接続部１６０およびダミー接続部１７０は、ポリシリコン等で形成される。ゲート接続部１６０およびダミー接続部１７０は、半導体基板１０のおもて面の上方に形成される。ゲート接続部１６０およびダミー接続部１７０と、半導体基板１０との間には、層間絶縁膜１１４等の絶縁膜が形成されている。ゲート接続部１６０およびダミー接続部１７０は、層間絶縁膜１１４に形成されたコンタクトホールを通って半導体基板１０のおもて面に接触する。ゲート接続部１６０は、金属材料で形成されたゲートパッドと接続されてよい。ダミー接続部１７０は、エミッタ電極１１２に接続されてよい。
　上述したように、トランジスタ部７０のおもて面側には、ゲート構造１２０が形成され、うら面側にはコレクタ領域１２８が形成されている。トランジスタ部７０には、ダミートレンチ構造１４０の１つ以上の直線部分が、ゲート構造１２０の１つ以上の直線部分と、Ｘ軸方向において交互に形成されていてもよい。
　ダイオード部８０のおもて面側には、ダミートレンチ構造１４０が形成され、うら面側にはカソード領域２４および中間領域２２が形成されている。Ｘ軸方向におけるカソード領域２４の端部と、中間領域２２との距離Ｄは、メサ部１５０の幅Ｌ３より大きくてよい。つまり、Ｘ軸方向のダイオード部８０の端部領域において、少なくとも一つ１のメサ部１５０の下方には、中間領域２２が形成されなくてよい。Ｘ軸方向のダイオード部８０の端部領域において、複数のメサ部１５０の下方に、中間領域２２が形成されていなくともよい。
　また、Ｙ軸方向において、カソード領域２４の端部（コレクタ領域１２８と接する部分）と、中間領域２２との距離をＤＹとする。距離ＤＹは、中間領域２２のＹ軸方向における間隔Ｌ４より大きくてよく、中間領域２２のＹ軸方向における幅Ｌ５より大きくてよく、半導体基板１０の厚みＷより大きくてもよい。距離ＤＹは、距離Ｄと同一であってよい。
　図１３は、ライフタイムキラー２８の深さ方向における濃度分布の他の例を示す図である。本例では、ライフタイムキラー２８のピークの位置Ｐ６は、ＦＳ領域２０における２つのピーク２６－ａ、２６－ｂの位置Ｐ４およびＰ５の間に配置される。位置Ｐ６は、位置Ｐ４およびＰ５の間の中央に配置されてよい。上述したように、ライフタイムキラー２８のピーク位置と、ＦＳ領域２０におけるピーク位置とを離して配置することで、ライフタイムキラー２８と、ＦＳ領域２０におけるプロトン等とが相殺されるのを抑制する。
　本例のライフタイムキラー２８の濃度分布は、比較的にブロードな分布を有する。ライフタイムキラー２８がブロードな濃度分布を有することで、半導体装置１００をソフトリカバリ動作させることができる。また、ライフタイムキラー２８の注入位置にバラツキが生じた場合でも、当該バラツキの影響を低減することができる。一例として、ライフタイムキラー２８の濃度分布の半値全幅ＦＷＨＭは、５μｍ以上である。半値全幅ＦＷＨＭは、７μｍ以上であってよく、９μｍ以上であってもよい。
　また、ライフタイムキラー２８の濃度のピークを挟む２つのピーク２６－ａおよび２６－ｂの間隔（Ｐ４－Ｐ５）に対して、ライフタイムキラー２８の濃度分布の半値全幅ＦＷＨＭが７０％以上であってもよい。半値全幅ＦＷＨＭは、ＦＳ領域２０のピーク２６の間隔（Ｐ４－Ｐ５）の８０％以上であってよく、１００％以上であってもよい。
　また、ライフタイムキラー２８は、ＦＳ領域２０の２つのピーク２６－ａおよび２６－ｂと重なる位置まで分布していてもよい。一例として、位置Ｐ４および位置Ｐ５の双方において、ライフタイムキラー２８の濃度が、ライフタイムキラー２８のピーク濃度の１％以上であってよく、１０％以上であってもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・アノード電極、１４・・・カソード電極、１６・・・アノード領域、１８・・・ドリフト領域、２０・・・ＦＳ領域、２２・・・中間領域、２３・・・ピーク、２４・・・カソード領域、２６・・・ピーク、２８・・・ライフタイムキラー、７０・・・トランジスタ部、８０・・・ダイオード部、１００・・・半導体装置、１１２・・・エミッタ電極、１１４・・・層間絶縁膜、１１５・・・コンタクト領域、１１６・・・エミッタ領域、１１８・・・ベース領域、１２０・・・ゲート構造、１２２・・・ゲート絶縁膜、１２４・・・ゲート電極、１２６・・・ドリフト領域、１２８・・・コレクタ領域、１３０・・・コレクタ電極、１４０・・・ダミートレンチ構造、１５０・・・メサ部、１６０・・・ゲート接続部、１７０・・・ダミー接続部、２００・・・半導体装置、３００・・・半導体装置

Claims (14)

  1. 　半導体基板と、
    　前記半導体基板のおもて面側に形成された第１導電型の第１領域と、
    　前記第１領域よりも前記半導体基板のうら面側に形成された第２導電型のドリフト領域と、
    　前記ドリフト領域よりも前記半導体基板のうら面側に形成され、前記ドリフト領域の不純物濃度よりも高い不純物濃度のピークを１以上含む、第２導電型のバッファ領域と、
    　前記半導体基板のうら面側に配置され、キャリアライフタイムを短くするライフタイムキラーと
    　を備え、
    　前記ライフタイムキラーの濃度のピークが、前記バッファ領域における不純物濃度のピークのうち最も前記半導体基板のおもて面側のピークと、前記半導体基板のうら面との間に配置された半導体装置。
  2. 　前記バッファ領域における不純物濃度のピークのうち最も前記半導体基板のうら面側のピークと、前記半導体基板のうら面との間に形成された第１導電型の第２領域を更に備え、
    　前記ライフタイムキラーの濃度のピークが、前記第２領域における不純物濃度のピークよりも前記半導体基板のおもて面側に配置された
    　請求項１に記載の半導体装置。
  3. 　前記バッファ領域における不純物濃度分布は複数のピークを有し、
    　前記ライフタイムキラーの濃度のピークが、前記バッファ領域における不純物濃度のピークのうち最も前記半導体基板のうら面側のピークよりも、前記半導体基板のうら面側に配置された
    　請求項２に記載の半導体装置。
  4. 　前記ライフタイムキラーの濃度のピークと前記第２領域における不純物濃度のピークとの距離が、前記ライフタイムキラーの濃度のピークと前記バッファ領域における不純物濃度のピークのうち最も前記半導体基板のうら面側のピークとの距離よりも大きい
    　請求項２または３に記載の半導体装置。
  5. 　前記バッファ領域における不純物濃度分布は複数のピークを有し、
    　前記ライフタイムキラーの濃度のピークが、前記バッファ領域における不純物濃度のいずれか２つのピークの間に配置された
    　請求項２に記載の半導体装置。
  6. 　前記ライフタイムキラーの濃度のピークが、前記バッファ領域における不純物濃度のピークのいずれにも重ならない位置に配置された
    　請求項１から５のいずれか一項に記載の半導体装置。
  7. 　前記ライフタイムキラーの濃度のピークは、前記バッファ領域における不純物濃度のピークのうち最も前記半導体基板のうら面側のピークよりも高濃度である
    　請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記ライフタイムキラーの濃度のピークは、前記第２領域における濃度のピークよりも低濃度である
    　請求項２から５のいずれか一項に記載の半導体装置。
  9. 　前記バッファ領域にはプロトンが注入されており、
    　前記ライフタイムキラーはヘリウムである
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記半導体基板の深さ方向における、前記ライフタイムキラーの濃度分布の半値全幅が、５μｍ以上である
    　請求項１から９のいずれか一項に記載の半導体装置。
  11. 　前記バッファ領域は、前記ライフタイムキラーの濃度のピークを挟む不純物濃度の２つのピークを有し、
    　前記ライフタイムキラーの濃度分布の半値全幅が、当該２つのピークの間隔の７０％以上である
    　請求項５に記載の半導体装置。
  12. 　前記半導体基板は、トランジスタが形成されるトランジスタ部と、ダイオードが形成されるダイオード部とを有し、
    　前記第２領域は、前記ダイオード部において離散的に設けられ、
    　前記半導体基板のうら面と平行な面において、前記トランジスタ部および前記ダイオード部の境界と、前記第２領域との距離Ｄが、前記第２領域どうしの間隔より大きい
    　請求項２から５のいずれか一項に記載の半導体装置。
  13. 　前記距離Ｄが、前記半導体基板の厚みよりも大きい
    　請求項１２に記載の半導体装置。
  14. 　前記距離Ｄが、前記第２領域の幅より大きい
    　請求項１２または１３に記載の半導体装置。
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