JP2016162807A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 ライフタイム制御層を有するとともに量産時にＩＧＢＴのオン電圧がばらつき難い半導体装置を提供する。【解決手段】 ＩＧＢＴ領域を備える半導体基板を有する半導体装置。ＩＧＢＴ領域が、エミッタ領域と、ボディ領域と、ドリフト領域と、コレクタ領域を有している。ボディ領域にゲート絶縁膜を介して対向するようにゲート電極が配置されている。ドリフト領域内であって、半導体基板の厚み方向の中間部よりも裏面側の範囲内に、層状に分布する第１ライフタイム制御層が形成されている。第１ライフタイム制御層内の結晶欠陥密度は、第１ライフタイム制御層に対して裏面側で隣接する領域内の結晶欠陥密度及び第１ライフタイム制御層に対して表面側で隣接する領域内の結晶欠陥密度の何れよりも高い。第１ライフタイム制御層と裏面の間の領域内の結晶欠陥密度は、第１ライフタイム制御層と表面の間の領域内の結晶欠陥密度よりも低い。【選択図】図２

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
特許文献１に、ＩＧＢＴ領域を有する半導体装置が開示されている。ＩＧＢＴ領域内のドリフト領域の一部に、結晶欠陥密度が高いライフタイム制御層が形成されている。ライフタイム制御層は、ドリフト領域内であって、半導体基板の厚み方向の中間部よりも裏面側の範囲内（すなわち、コレクタ領域近傍の範囲内）に形成されている。このように、ドリフト領域内のコレクタ領域近傍の範囲内にライフタイム制御層が形成されていることで、ＩＧＢＴのターンオフ時にドリフト領域内のキャリアを短時間で消滅させることができる。このため、この半導体装置のＩＧＢＴは、ターンオフ損失が小さい。
特開２０１２−４３８９１号公報
特許文献１の技術によって半導体装置を量産すると、量産された半導体装置の間でＩＧＢＴのオン電圧のばらつきが大きいことが分かった。したがって、本明細書では、ライフタイム制御層を有するとともに量産時にＩＧＢＴのオン電圧がばらつき難い半導体装置の構造とその製造方法を提供する。
特許文献１のライフタイム制御層は、半導体基板の裏面側（コレクタ領域側）から半導体基板に荷電粒子を注入することによって形成される。このため、ライフタイム制御層よりも裏面側の領域全体で、結晶欠陥密度が高い。すなわち、コレクタ領域内の結晶欠陥密度が高い。ＩＧＢＴのオン電圧は、ＩＧＢＴがオンしたときにコレクタ領域からドリフト領域に流入するホールの量の影響を大きく受ける。特許文献１の技術のようにコレクタ領域内に高密度に結晶欠陥を形成すると、結晶欠陥密度のばらつきによってコレクタ領域からドリフト領域へのホールの流入のし易さがばらつく。このため、量産される半導体装置の間でＩＧＢＴのオン電圧のばらつきが大きくなる。
本明細書が開示する半導体装置は、ＩＧＢＴ領域を備える半導体基板を有している。前記ＩＧＢＴ領域が、エミッタ領域と、ボディ領域と、ドリフト領域と、コレクタ領域を有している。前記エミッタ領域は、前記半導体基板の表面に露出するｎ型領域である。前記ボディ領域は、前記エミッタ領域に接するｐ型領域である。前記ドリフト領域は、前記ボディ領域の裏面側に配置されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型領域である。前記コレクタ領域は、前記ドリフト領域の裏面側に配置されており、前記ドリフト領域によって前記ボディ領域から分離されており、前記半導体基板の裏面に露出するｐ型領域である。前記エミッタ領域と前記ドリフト領域を分離している範囲の前記ボディ領域にゲート絶縁膜を介して対向するようにゲート電極が配置されている。前記ドリフト領域内であって、前記半導体基板の厚み方向の中間部よりも裏面側の範囲内に、前記半導体基板の平面方向に沿って層状に分布する第１ライフタイム制御層が形成されている。前記第１ライフタイム制御層内の結晶欠陥密度は、前記第１ライフタイム制御層に対して裏面側で隣接する領域内の結晶欠陥密度及び前記第１ライフタイム制御層に対して表面側で隣接する領域内の結晶欠陥密度の何れよりも高い。前記第１ライフタイム制御層と前記裏面の間の領域内の結晶欠陥密度は、前記第１ライフタイム制御層と前記表面の間の領域内の結晶欠陥密度よりも低い。
なお、半導体基板の裏面は、半導体基板の表面と反対側の面を意味する。また、上記の平面方向は、半導体基板の厚み方向に直交する方向（半導体基板の表面または裏面に沿う方向）を意味する。
この半導体装置では、第１ライフタイム制御層と半導体基板の裏面の間の領域内の結晶欠陥密度が、第１ライフタイム制御層と半導体基板の表面の間の領域内の結晶欠陥密度よりも低い。この構造は、半導体基板の表面側から第１ライフタイム制御層の位置に荷電粒子を注入することで、得ることができる。この半導体装置では、第１ライフタイム制御層よりも裏面側に位置するコレクタ領域内の結晶欠陥密度が低いので、コレクタ領域内の結晶欠陥密度にばらつきがほとんど生じない。したがって、コレクタ領域からドリフト領域へのホールの流入のし易さにばらつきが生じ難い。このため、この構造の半導体装置の量産時に、半導体装置の間でＩＧＢＴのオン電圧にばらつきが生じ難い。
また、本明細書は、ＩＧＢＴのオン電圧にばらつきが生じ難い半導体装置の製造方法を提供する。この製造方法は、第１ライフタイム制御層形成工程と、表面側加工工程と、裏面側加工工程を有する。前記第１ライフタイム制御層形成工程では、ｎ型のドリフト領域を有する半導体基板に対して表面側から荷電粒子を注入することによって、前記ドリフト領域内に結晶欠陥密度を上昇させた第１ライフタイム制御層を形成する。前記表面側加工工程では、前記第１ライフタイム制御層よりも表面側に、エミッタ領域、ボディ領域及びゲート電極を形成する。前記裏面側加工工程では、前記第１ライフタイム制御層よりも裏面側に、コレクタ領域を形成する。前記エミッタ領域が、ｎ型であり、前記半導体基板の表面に露出している。前記ボディ領域が、ｐ型であり、前記エミッタ領域に接するとともに前記ドリフト領域を前記エミッタ領域から分離している。前記ゲート電極が、前記エミッタ領域と前記ドリフト領域を分離している範囲の前記ボディ領域にゲート絶縁膜を介して対向している。前記コレクタ領域が、ｐ型であり、前記ドリフト領域の裏面側に配置されており、前記ドリフト領域によって前記ボディ領域から分離されており、前記半導体基板の裏面に露出している。前記第１ライフタイム制御層が、前記半導体基板の厚み方向の中間部よりも裏面側の範囲内に位置する。
なお、上記の第１ライフタイム制御層形成工程と、表面側加工工程と、裏面側加工工程は、どのような順序で実施されてもよい。また、表面側加工工程の一部を先に実施し、表面側加工工程の残りを別の工程（すなわち、第１ライフタイム制御層形成工程と裏面側加工工程のいずれか又は両方）の後で実施してもよい。また、上記のエミッタ領域、ボディ領域、ドリフト領域、コレクタ領域、ゲート電極及び第１ライフタイム制御層の相互の関係は、半導体装置が完成した段階で得られていればよく、製造プロセスの途中において上記の関係は必ずしも得られている必要はない。また、上記のエミッタ領域及びボディ領域は、イオン注入によって形成してもよいし、エピタキシャル成長によって形成してもよい。また、第１ライフタイム制御層形成工程において、第１ライフタイム制御層を、半導体基板の厚み方向の中間部よりも裏面側の範囲内に形成してもよい。また、第１ライフタイム制御層形成工程において、第１ライフタイム制御層を半導体基板の厚み方向の中間部よりも表面側の範囲内に形成し、その後に半導体基板の裏面を研磨することで第１ライフタイム制御層が半導体基板の厚み方向の中間部よりも裏面側の範囲内に位置するようになってもよい。
この製造方法では、半導体基板に表面側から荷電粒子を注入する。このように荷電粒子を注入すると、荷電粒子の停止位置に最も高密度に結晶欠陥が形成されて、第１ライフタイム制御層が形成される。第１ライフタイム制御層は、半導体装置の完成後に、半導体基板の厚み方向の中間部よりも裏面側の範囲内に位置する。また、第１ライフタイム制御層と半導体基板の表面の間の領域（荷電粒子が通過する領域）にも、第１ライフタイム制御層よりも低密度であるが、結晶欠陥が形成される。このため、結晶欠陥密度が、第１ライフタイム制御層よりも表面側の領域で、裏面側の領域よりも高くなる。この製造方法では、半導体基板の表面側の領域にエミッタ領域、ボディ領域及びゲート電極を形成し、裏面側の領域にコレクタ領域を形成する。すなわち、結晶欠陥密度が低い領域に、コレクタ領域が形成される。このため、この製造方法によれば、製造される半導体装置の間でのＩＧＢＴのオン電圧のばらつきを抑制することができる。このように、この製造方法では、半導体基板に表面側から荷電粒子を注入して第１ライフタイム制御層を形成する。すなわち、この製造方法では、コレクタ領域が形成される範囲の半導体基板に対して裏面側から荷電粒子（すなわち、結晶欠陥を形成するための荷電粒子）を注入する工程を行わない。このため、コレクタ領域内の結晶欠陥密度を低くすることができ、ＩＧＢＴのオン電圧のばらつきを抑制することができる。
半導体装置１０の縦断面図。 Ａ−Ａ線の位置における結晶欠陥密度の分布を示すグラフ。 加工前の半導体基板１２の縦断面図。 ゲート電極４４形成後の半導体基板１２の縦断面図。 エミッタ領域２０及びボディ領域２２形成後の半導体基板１２の縦断面図。 第１Ｈｅイオン注入工程の説明図。 第１Ｈｅイオン注入工程実施後のＡ−Ａ線の位置における結晶欠陥の分布を示すグラフ。 第２Ｈｅイオン注入工程の説明図。 表面１２ａ側の加工後の半導体基板１２の縦断面図。
図１は、本実施形態の方法によって製造される半導体装置１０を示している。半導体装置１０は、半導体基板１２と、半導体基板１２の表面１２ａ及び裏面１２ｂに形成された電極、絶縁体等によって構成されている。半導体基板１２は、ＩＧＢＴが形成されているＩＧＢＴ領域１６と、ダイオードが形成されているダイオード領域１８を備えている。すなわち、半導体装置１０は、いわゆるＲＣ−ＩＧＢＴである。
半導体基板１２は、シリコンにより形成されている。半導体基板１２の表面１２ａには、複数のトレンチ４０が形成されている。各トレンチ４０は、図１の紙面に対して垂直方向に互いに平行に伸びている。
ＩＧＢＴ領域１６内の各トレンチ４０の内面は、ゲート絶縁膜４２に覆われている。ＩＧＢＴ領域１６内の各トレンチ４０の内部には、ゲート電極４４が配置されている。ゲート電極４４は、ゲート絶縁膜４２によって半導体基板１２から絶縁されている。ゲート電極４４の表面は、層間絶縁膜４６に覆われている。
ダイオード領域１８内の各トレンチ４０の内面は、絶縁膜５２に覆われている。ダイオード領域１８内の各トレンチ４０の内部には、制御電極５４が配置されている。制御電極５４は、絶縁膜５２によって半導体基板１２から絶縁されている。制御電極５４の表面は、層間絶縁膜５６に覆われている。制御電極５４の電位は、ゲート電極４４の電位から独立して制御される。
半導体基板１２の表面１２ａには、上部電極６０が形成されている。上部電極６０は、層間絶縁膜４６によってゲート電極４４から絶縁されており、層間絶縁膜５６によって制御電極５４から絶縁されている。半導体基板１２の裏面１２ｂには、下部電極６２が形成されている。
ＩＧＢＴ領域１６の内部には、エミッタ領域２０、ボディ領域２２、ドリフト領域２６、コレクタ領域３２が形成されている。
エミッタ領域２０は、ｎ型領域であり、半導体基板１２の表面１２ａに露出している。エミッタ領域２０は、上部電極６０にオーミック接触している。エミッタ領域２０は、ゲート絶縁膜４２に接している。
ボディ領域２２は、ボディコンタクト領域２２ａと低濃度ボディ領域２２ｂを有している。ボディコンタクト領域２２ａは、高濃度のｐ型不純物を含有するｐ型領域である。ボディコンタクト領域２２ａは、半導体基板１２の表面１２ａに露出している。ボディコンタクト領域２２ａは、エミッタ領域２０に隣接している。ボディコンタクト領域２２ａは、上部電極６０にオーミック接触している。低濃度ボディ領域２２ｂは、ボディコンタクト領域２２ａよりもｐ型不純物濃度が低いｐ型領域である。低濃度ボディ領域２２ｂは、エミッタ領域２０とボディコンタクト領域２２ａの下側に形成されている。低濃度ボディ領域２２ｂは、エミッタ領域２０の下側でゲート絶縁膜４２に接している。
ドリフト領域２６は、低濃度ドリフト領域２８とバッファ領域３０を有している。低濃度ドリフト領域２８は、エミッタ領域２０及びバッファ領域３０よりも低濃度のｎ型不純物を含有するｎ型領域である。低濃度ドリフト領域２８は、低濃度ボディ領域２２ｂの下側に形成されている。低濃度ドリフト領域２８は、低濃度ボディ領域２２ｂによってエミッタ領域２０から分離されている。低濃度ドリフト領域２８は、低濃度ボディ領域２２ｂの下側において、トレンチ４０の下端部のゲート絶縁膜４２と接している。バッファ領域３０は、低濃度ドリフト領域２８よりも高濃度のｎ型不純物を含有するｎ型領域である。バッファ領域３０内のｎ型不純物濃度は、低濃度ドリフト領域２８内のｎ型不純物濃度の１０倍以上である。バッファ領域３０は、低濃度ドリフト領域２８の下側に形成されている。
コレクタ領域３２は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ領域３２は、バッファ領域３０の下側に形成されている。コレクタ領域３２は、半導体基板１２の裏面１２ｂに露出している。コレクタ領域３２は、下部電極６２にオーミック接触している。
ＩＧＢＴ領域１６内には、エミッタ領域２０、ボディ領域２２、ドリフト領域２６、コレクタ領域３２及びゲート電極４４等によって、上部電極６０と下部電極６２の間に接続されたＩＧＢＴが形成されている。半導体装置１０がＩＧＢＴとして動作する場合には、上部電極６０がエミッタ電極であり、下部電極６２がコレクタ電極である。
ダイオード領域１８の内部には、アノード領域３４と上述したドリフト領域２６が形成されている。
アノード領域３４は、アノードコンタクト領域３４ａと低濃度アノード領域３４ｂを有している。アノードコンタクト領域３４ａは、高濃度のｐ型不純物を含有するｐ型領域である。アノードコンタクト領域３４ａは、半導体基板１２の表面１２ａに露出している。アノードコンタクト領域３４ａは、上部電極６０にオーミック接触している。低濃度アノード領域３４ｂは、アノードコンタクト領域３４ａよりもｐ型不純物濃度が低いｐ型領域である。低濃度アノード領域３４ｂは、アノードコンタクト領域３４ａの周囲に形成されている。低濃度アノード領域３４ｂは、絶縁膜５２に接している。
ダイオード領域１８内のドリフト領域２６は、上述した低濃度ドリフト領域２８と、上述したバッファ領域３０と、カソード領域３６を有している。ダイオード領域１８内の低濃度ドリフト領域２８は、ＩＧＢＴ領域１６内の低濃度ドリフト領域２８と繋がっている。ダイオード領域１８内の低濃度ドリフト領域２８は、低濃度アノード領域３４ｂの下側に形成されており、トレンチ４０の下端部近傍の絶縁膜５２と接している。ダイオード領域１８内のバッファ領域３０は、ＩＧＢＴ領域１６内のバッファ領域３０と繋がっている。ダイオード領域１８内でも、バッファ領域３０はＩＧＢＴ領域１６の下側に形成されている。カソード領域３６は、バッファ領域３０よりも高濃度のｎ型不純物を含有するｎ型領域である。カソード領域３６は、バッファ領域３０の下側に形成されている。カソード領域３６は、コレクタ領域３２に隣接している。カソード領域３６は、半導体基板１２の裏面１２ｂに露出している。カソード領域３６は、下部電極６２にオーミック接触している。
ダイオード領域１８内には、アノード領域３４とドリフト領域２６等によって、上部電極６０と下部電極６２の間に接続されたｐｎダイオードが形成されている。半導体装置１０がダイオードとして動作する場合には、上部電極６０がアノード電極であり、下部電極６２がカソード電極である。すなわち、ダイオードは、ＩＧＢＴに対して逆並列に接続されている。
低濃度ドリフト領域２８内には、第１ライフタイム制御層７０と、第２ライフタイム制御層７２が形成されている。
第１ライフタイム制御層７０は、その上部及び下部で隣接する半導体層に比べて結晶欠陥密度が高い半導体層である。第１ライフタイム制御層７０は、半導体基板１２の平面方向（すなわち、厚み方向に直交する２方向）に沿って、層状に分布している。第１ライフタイム制御層７０は、ＩＧＢＴ領域１６からダイオード領域１８に跨って延びている。半導体基板１２の上面１２ａを平面視したときに、第１ライフタイム制御層７０は、ＩＧＢＴ領域１６とダイオード領域１８の全域に形成されている。第１ライフタイム制御層７０は、半導体基板１２の厚み方向における中間部Ｃ１よりも裏面１２ｂ側の範囲に形成されている。すなわち、ライフタイム制御層７０は、低濃度ドリフト領域２８内であって、バッファ領域３０の近傍の範囲内に形成されている。
第２ライフタイム制御層７２は、その上部及び下部で隣接する半導体層に比べて結晶欠陥密度が高い半導体層である。第２ライフタイム制御層７２は、半導体基板１２の平面方向に沿って、層状に分布している。第２ライフタイム制御層７２は、ＩＧＢＴ領域１６からダイオード領域１８に跨って延びている。半導体基板１２の上面１２ａを平面視したときに、第２ライフタイム制御層７２は、ＩＧＢＴ領域１６とダイオード領域１８の全域に形成されている。第２ライフタイム制御層７０は、半導体基板１２の厚み方向における中間部Ｃ１よりも表面１２ａ側の範囲に形成されている。すなわち、第２ライフタイム制御層７２は、低濃度ドリフト領域２８内であって、各トレンチ４０の下端近傍の範囲内に形成されている。
図２は、図１のＡ−Ａ線における半導体基板１２内の結晶欠陥密度分布を示している。すなわち、図２は、半導体基板１２の厚み方向における結晶欠陥密度分布を示している。なお、図１のＡ−Ａ線はＩＧＢＴ領域１６内に示されているが、ダイオード領域１８内でも図２と同様に結晶欠陥が分布している。
図２に示すように、第１ライフタイム制御層７０内及び第２ライフタイム制御層７２内では、結晶欠陥密度がガウス分布状に分布している。第１ライフタイム制御層７０の下側の半導体層８４（すなわち、バッファ領域３０、コレクタ領域３２及びカソード領域３６を含む半導体層８４）では、結晶欠陥が略一定の密度Ｎａで分布している。第１ライフタイム制御層７０と第２ライフタイム制御層７２の間の半導体層８２内では、結晶欠陥が略一定の密度Ｎｂで分布している。第１ライフタイム制御層７０内の結晶欠陥密度は、結晶欠陥密度Ｎａ及びＮｂのいずれよりも高い。また、結晶欠陥密度Ｎｂは、結晶欠陥密度Ｎａよりも高い。第２ライフタイム制御層７２の上側の半導体層８０（すなわち、エミッタ領域２０、ボディ領域２２及びアノード領域３４を含む半導体層８０）では、結晶欠陥が略一定の密度Ｎｃで分布している。第２ライフタイム制御層７２内の結晶欠陥密度は、結晶欠陥密度Ｎｂ及びＮｃのいずれよりも高い。また、結晶欠陥密度Ｎｃは、結晶欠陥密度Ｎｂよりも高い。なお、第１ライフタイム制御層７０内の結晶欠陥密度と第２ライフタイム制御層７２内の結晶欠陥密度は、何れが高くてもよい。
上記の説明から明らかなように、第１ライフタイム制御層７０よりも下側の半導体層８４内の結晶欠陥密度Ｎａは、第１ライフタイム制御層７０よりも上側の半導体層８２、７２及び８０内の結晶欠陥密度よりも低い。より詳細には、半導体層８４内の結晶欠陥密度Ｎａは、半導体層８２内の結晶欠陥密度Ｎｂ、第２ライフタイム制御層７２内の結晶欠陥密度、及び、半導体層８０内の結晶欠陥密度Ｎｃの何れよりも低い。
次に、半導体装置１０の動作について説明する。最初に、ＩＧＢＴの動作について説明する。下部電極６２に上部電極６０よりも高い電位を印加し、ゲート電極４４に閾値以上のゲート電圧を印加すると、ＩＧＢＴがオンする。すなわち、ゲート電圧の印加によって、ゲート絶縁膜４２に隣接する範囲の低濃度ボディ領域２２ｂにチャネルが形成される。このため、電子が、上部電極６０から、エミッタ領域２０とチャネルを通って低濃度ドリフト領域２８に流入する。また、ホールが、下部電極６２から、コレクタ領域３２とバッファ領域３０を通って低濃度ドリフト領域２８に流入する。すると、低濃度ドリフト領域２８内で電子及びホールの濃度が高くなり、伝導度変調現象によって低濃度ドリフト領域２８の電気抵抗が極めて小さくなる。このため、電子及びホールが、低濃度ドリフト領域２８を低損失で通過する。電子は、低濃度ドリフト領域２８からバッファ領域３０及びコレクタ領域３２を通って下部電極６２へ流れる。電子の移動度が高いので、電子は短時間で下部電極６２へ流れる。ホールは、低濃度ドリフト領域２８から低濃度ボディ領域２２ｂとボディコンタクト領域２２ａを通って上部電極６０へ流れる。ホールの移動度が低いので、ホールは電子に比べて長い時間、低濃度ドリフト領域２８に滞留する。すなわち、ＩＧＢＴがオンしているときに、低濃度ドリフト領域２８に所定量のホールが蓄積される。ここで、ＩＧＢＴのオン電圧は、ＩＧＢＴがオンしているときにドリフト領域２６（特に、低濃度ドリフト領域２８）に蓄積されるホールの量に大きく依存する。ドリフト領域２６に蓄積されるホールの量は、下部電極６２から低濃度ドリフト領域２８へ流入するホールの量に大きく依存する。下部電極６２から低濃度ドリフト領域２８へ流入するホールの量は、コレクタ領域３２のｐ型不純物濃度、バッファ領域３０のｎ型不純物濃度、及び、コレクタ領域３２とバッファ領域３０内の結晶欠陥密度に大きく依存する。すなわち、ＩＧＢＴのオン電圧は、コレクタ領域３２のｐ型不純物濃度、バッファ領域３０のｎ型不純物濃度、及び、コレクタ領域３２とバッファ領域３０内の結晶欠陥密度という３つの要因に大きく依存する。本実施形態では、コレクタ領域３２とバッファ領域３０内の結晶欠陥密度Ｎａが非常に低い。このため、コレクタ領域３２とバッファ領域３０内の結晶欠陥密度がオン電圧のばらつき要因とならない。ＩＧＢＴのオン電圧は、実質的に、コレクタ領域３２のｐ型不純物濃度とバッファ領域３０のｎ型不純物濃度の２つの要因に依存する。したがって、この半導体装置１０を量産したときには、半導体装置１０の間でＩＧＢＴのオン電圧がばらつき難い。
なお、上述したように、ＩＧＢＴがオンしているときに、ホールは電子に比べて長い時間、低濃度ドリフト領域２８に滞留するのに対し、電子は短時間で低濃度ドリフト領域２８を通過する。このため、ＩＧＢＴがオンしているときの低濃度ドリフト領域２８の電気抵抗は、下部電極６２から低濃度ドリフト領域２８に流入するホールの量によって決まり、上部電極６０から低濃度ドリフト領域２８に流入する電子の量の影響をほとんど受けない。すなわち、ＩＧＢＴのオン電圧は、上部電極６０から低濃度ドリフト領域２８に流入する電子の量の影響をほとんど受けない。半導体装置１０では、エミッタ領域２０とボディ領域２２（すなわち、上部電極６０から低濃度ドリフト領域２８に電子が流入する経路）における結晶欠陥密度Ｎｃが、コレクタ領域３２及びバッファ領域３０内の結晶欠陥密度Ｎａに比べて高い。しかしながら、上記の通り電子が低濃度ドリフト領域２８に流入する量はオン電圧にはほとんど影響しない。したがって、エミッタ領域２０とボディ領域２２内の結晶欠陥密度Ｎｃが比較的高くても、オン電圧に対する影響は小さい。すなわち、エミッタ領域２０とボディ領域２２内の結晶欠陥密度Ｎｃが比較的高くても、オン電圧のばらつきはそれほど大きくならない。
ＩＧＢＴがオンしているときにゲート電極４４の電位を低下させると、チャネルが消失し、ＩＧＢＴがターンオフする。このとき、低濃度ドリフト領域２８に蓄積されているホールが、低濃度ボディ領域２２ｂとボディコンタクト領域２２ａを通って上部電極６０へ排出される。このようなホールに起因する電流が流れることで、ＩＧＢＴがターンオフするときに損失が発生する。しかしながら、この半導体装置１０では、ＩＧＢＴ領域１６内の低濃度ドリフト領域２８に結晶欠陥密度が高い第１ライフタイム制御層７０及び第２ライフタイム制御層７２が形成されている。結晶欠陥は、ホールと電子の再結合中心として機能する。このため、ＩＧＢＴがターンオフするときに、低濃度ドリフト領域２８内のホールの多くが、第１ライフタイム制御層７０と第２ライフタイム制御層７２において再結合によって消滅する。これによって、ＩＧＢＴのターンオフ時にホールに起因する電流が抑制され、ターンオフ損失が低減される。特に、このＩＧＢＴでは、低濃度ドリフト領域２８内のバッファ領域３０に近い範囲に第１ライフタイム制御層７０が形成されているので、ターンオフ時に第１ライフタイム制御層７０でより多くのホールを再結合させることができる。したがって、ＩＧＢＴのターンオフ損失が極めて小さい。
また、上記の通り、ＩＧＢＴのターンオフ時の電流は、ＩＧＢＴがオンしているときに低濃度ドリフト領域２８に蓄積されているホールが上部電極６０に排出されることによって生じる。したがって、ＩＧＢＴのターンオフ時の電流は、ＩＧＢＴがオンしているときにドリフト領域２６内に蓄積されるホールの量に大きく依存する。上述したように、半導体装置１０では、ＩＧＢＴのバッファ領域３０及びコレクタ領域３２内の結晶欠陥密度が低いので、ＩＧＢＴがオンしているときにドリフト領域２６内に蓄積されるホールの量にばらつきが生じ難い。このため、ＩＧＢＴのターンオフ時の電流の大きさがばらつき難い。すなわち、この半導体装置１０を量産したときには、半導体装置１０の間でＩＧＢＴのターンオフ損失がばらつき難い。
次に、ダイオードの動作について説明する。ダイオードをオンさせる場合には、上部電極６０が下部電極６２よりも高電位となる電圧を印加する。すると、上部電極６０から、アノードコンタクト領域３４ａ、低濃度アノード領域３４ｂ、低濃度ドリフト領域２８、バッファ領域３０及びカソード領域３６を経由して、下部電極６２へ電流が流れる。その後、下部電極６２と上部電極６０の間の電圧を逆電圧に切り換えると、ダイオードが逆回復動作を行う。すなわち、ダイオード領域１８内の低濃度ドリフト領域２８に蓄積されているホールが、低濃度アノード領域３４ｂとアノードコンタクト領域３４ａを通って上部電極６０へ排出される。これによって、ダイオードに逆回復電流が流れ、損失が発生する。しかしながら、この半導体装置１０では、ダイオード領域１８内の低濃度ドリフト領域２８に結晶欠陥密度が高い第１ライフタイム制御層７０及び第２ライフタイム制御層７２が形成されている。ダイオードが逆回復動作をするときに、低濃度ドリフト領域２８内のホールの多くが、第１ライフタイム制御層７０と第２ライフタイム制御層７２で再結合によって消滅する。これによって、ダイオードの逆回復動作時におけるホールの流れ（すなわち、逆回復電流）が抑制され、損失が低減される。特に、このダイオードでは、低濃度ドリフト領域２８内のボディ領域２２に近い範囲に第２ライフタイム制御層７２が形成されているので、逆回復動作時に第２ライフタイム制御層７２でより多くのホールを再結合させることができる。したがって、ダイオードの逆回復動作時に生じる損失が小さい。
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、図３に示す加工前の半導体基板１２から製造される。加工前の半導体基板１２の全体は、低濃度ドリフト領域２８と略同じｎ型不純物濃度を有している。また、加工前の半導体基板１２の厚みは、図１に示す半導体基板１２の厚みよりも厚い。
（トレンチ形成工程）
まず、図４に示すように、半導体基板１２の表面１２ａを選択的にエッチングすることによって、トレンチ４０を形成する。次に、トレンチ４０の内面を覆うようにゲート絶縁膜４２、絶縁膜５２を形成する。次に、トレンチ４０内にゲート電極４４及び制御電極５４を形成する。
（表面側不純物注入工程）
次に、半導体基板１２に表面１２ａ側からｎ型及びｐ型の不純物を選択的に注入する。これによって、図５に示すように、半導体基板１２内に、ボディコンタクト領域２２ａ、低濃度ボディ領域２２ｂ、エミッタ領域２０、アノードコンタクト領域３４ａ及び低濃度アノード領域３４ｂを形成する。
（第１Ｈｅイオン注入工程）
次に、図６に示すように、半導体基板１２に表面１２ａ側からＨｅイオンを注入する。Ｈｅイオンは、ＩＧＢＴ領域１６及びダイオード領域１８の全域に注入する。半導体基板１２に注入されたＨｅイオンは、半導体基板１２中で速度を失って半導体基板１２中で停止する。ここでは、半導体基板１２に注入されたＨｅイオンの平均停止位置が、半導体基板１２の表面１２ａ側から見て図１の第１ライフタイム制御層７０の位置と同じ位置となるように注入エネルギーを調節する。Ｈｅイオンが半導体基板１２中で停止する時に、その停止位置近傍に多数の結晶欠陥が形成される。したがって、図６に示すように、Ｈｅイオンの停止位置近傍に、結晶欠陥密度が高い第１ライフタイム制御層７０が形成される。なお、この段階では、半導体基板１２の厚みが厚いので、第１ライフタイム制御層７０は、半導体基板１２の厚み方向の中間部よりも表面１２ａ側に位置している。また、Ｈｅイオンが半導体基板１２中を移動する時にも、停止位置に比べて低密度ではあるが、半導体基板１２中に結晶欠陥が形成される。すなわち、Ｈｅイオンの通過経路の半導体層（すなわち、第１ライフタイム制御層７０と半導体基板１２の表面１２ａの間の半導体層）にも、少数の結晶欠陥が形成される。
第１Ｈｅイオン注入工程において半導体基板１２内に結晶欠陥が形成されるため、第１Ｈｅイオン注入工程後に、図７に示すように結晶欠陥が分布するようになる。第１ライフタイム制御層７０には第１Ｈｅイオン注入工程で多数の結晶欠陥が形成されるので、第１ライフタイム制御層７０内では結晶欠陥密度が極めて高くなる。第１ライフタイム制御層７０内では、結晶欠陥密度が極大値を有するようにガウス分布状に分布する。
第１Ｈｅイオン注入工程では、第１ライフタイム制御層７０よりも下側の半導体層８４に結晶欠陥が形成されない。したがって、第１Ｈｅイオン注入工程で半導体層８４内の結晶欠陥密度は上昇しない。このため、半導体層８４は低い結晶欠陥密度Ｎａを有している。結晶欠陥密度Ｎａは、加工前の半導体基板１２の結晶欠陥密度と略等しい。
第１Ｈｅイオン注入工程において、第１ライフタイム制御層７０よりも上側の半導体層８３はＨｅイオンの通過経路となる。このため、Ｈｅイオンが通過する際に半導体層８３に少数の結晶欠陥が形成される。したがって、第１Ｈｅイオン注入工程で、半導体層８３内の結晶欠陥密度が少し上昇する。このため、半導体層８３は、半導体層８４の結晶欠陥密度Ｎａよりも高く、第１ライフタイム制御層７０の結晶欠陥密度よりも低い結晶欠陥密度Ｎｂを有している。
（第２Ｈｅイオン注入工程）
次に、図８に示すように、半導体基板１２に表面１２ａ側からＨｅイオンを注入する。Ｈｅイオンは、ＩＧＢＴ領域１６及びダイオード領域１８の全域に注入する。ここでは、半導体基板１２に注入されたＨｅイオンの平均停止位置が、半導体基板１２の表面１２ａ側から見て図１の第２ライフタイム制御層７２の位置と同じ位置（すなわち、第１ライフタイム制御層７０よりも上側の低濃度ドリフト領域２８内）となるように注入エネルギーを調節する。したがって、図８に示すように、Ｈｅイオンの停止位置近傍に、結晶欠陥密度が高い第２ライフタイム制御層７２が形成される。また、Ｈｅイオンの通過経路の半導体層（すなわち、第２ライフタイム制御層７２と半導体基板１２の表面１２ａの間の半導体層）にも、少数の結晶欠陥が形成される。
第２Ｈｅイオン注入工程において半導体基板１２内に結晶欠陥が形成されるため、第２Ｈｅイオン注入後に、図２に示すように結晶欠陥が分布するようになる。第２Ｈｅイオン注入工程では、第２ライフタイム制御層７２に多数の結晶欠陥が形成されるので、第２ライフタイム制御層７２内では結晶欠陥密度が極めて高くなる。第２ライフタイム制御層７２内では、結晶欠陥密度が極大値を有するようにガウス分布状に分布する。なお、第２ライフタイム制御層７２内の結晶欠陥密度は、第１ライフタイム制御層７０内の結晶欠陥密度より大きくてもよいし、小さくてもよい。
第２Ｈｅイオン注入工程では、第２ライフタイム制御層７２よりも下側の半導体層８２、７０、８４に結晶欠陥が形成されない。したがって、半導体層８２、７０、８４内の結晶欠陥密度は、図７の分布から変化しない。
第２Ｈｅイオン注入工程において、第２ライフタイム制御層７２よりも表面１２ａ側の半導体層８０はＨｅイオンの通過経路となる。このため、Ｈｅイオンが通過する際に半導体層８０に少数の結晶欠陥が形成される。したがって、第２Ｈｅイオン注入工程で、半導体層８０内の結晶欠陥密度が少し上昇する。このため、半導体層８０は、半導体層８２の結晶欠陥密度Ｎｂよりも高く、第２ライフタイム制御層７２の結晶欠陥密度よりも低い結晶欠陥密度Ｎｃを有している。
（熱処理工程）
次に、半導体基板１２を３５０℃〜４５０℃の温度でアニールして、半導体基板１２中に形成された結晶欠陥を安定化させる。
（上部電極形成工程）
次に、図９に示すように、ゲート電極４４及び制御電極５４上に、層間絶縁膜４６、５６を形成する。次に、半導体基板１２の表面１２ａに、上部電極６０を形成する。これによって、半導体装置１０の表面１２ａ側の構造が完成する。
（裏面研磨工程）
次に、半導体基板１２の裏面１２ｂを研磨することで、半導体基板１２を薄くする。ここでは、半導体基板１２の厚み方向の中間部Ｃ１に対して第１ライフタイム制御層７０が裏面１２ｂ側に位置するように、半導体基板１２の厚みを調整する。また、ここでは、第１ライフタイム制御層７０よりも裏面１２ｂ側に半導体層８４（すなわち、低い結晶欠陥密度Ｎａを有する半導体層８４）が残るように半導体基板１２の厚みを調整する。
（裏面側加工工程）
次に、半導体基板１２に対して裏面１２ｂ側からｐ型及びｎ型の不純物を注入することによって、バッファ領域３０、コレクタ領域３２及びカソード領域３６を形成する。その後、半導体基板１２の裏面１２ｂに下部電極６２を形成することで、図１に示す半導体装置１０が完成する。
この製造方法では、第１Ｈｅイオン注入工程及び第２Ｈｅイオン注入工程において半導体基板１２に対して表面１２ａ側からＨｅイオンを注入する。この製造方法は、半導体基板１２に対して裏面１２ｂ側からＨｅイオンを注入する工程を有さない。したがって、第１ライフタイム制御層７０よりも裏面１２ｂ側の半導体層８４の結晶欠陥密度を低密度に維持することができる。すなわち、コレクタ領域３２及びバッファ領域３０内の結晶欠陥密度を低くすることができる。したがって、この製造方法によれば、製造される半導体装置１０の間で、ＩＧＢＴのオン電圧及びスイッチング損失のばらつきが生じることを抑制することができる。
なお、上述した実施形態では、ＲＣ−ＩＧＢＴについて説明した。しかしながら、単体のＩＧＢＴに、本明細書に開示の技術を適用してもよい。
また、上述した実施形態の半導体装置１０では、ドリフト領域２６がバッファ領域３０を有していた。しかしながら、ドリフト領域２６がバッファ領域３０を有さなくてもよい。また、第２ライフタイム制御層７２を形成せずに、第１ライフタイム制御層７０のみを形成するようにしてもよい。このような構成でも、ＩＧＢＴのターンオフ損失を低減することができる。
また、上述した実施形態の製造方法では、Ｈｅイオンを注入することでライフタイム制御層を形成した。しかしながら、半導体基板中でドナー及びアクセプタの何れとしても機能しない他の荷電粒子（例えば、水素イオン等）を注入することによってライフタイム制御層を形成してもよい。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、第１ライフタイム制御層よりも表面側のドリフト領域内に、半導体基板の平面方向に沿って層状に分布する第２ライフタイム制御層が形成されていてもよい。第２ライフタイム制御層内の結晶欠陥密度は、第２ライフタイム制御層に対して裏面側で隣接する領域内の結晶欠陥密度及び第２ライフタイム制御層に対して表面側で隣接する領域内の結晶欠陥密度の何れよりも高くてもよい。
このように、ドリフト領域内に２つのライフタイム制御層を設けることで、ＩＧＢＴのターンオフ損失をより低減させることができる。
本明細書が開示する一例の半導体装置では、ドリフト領域が、低濃度ドリフト領域と、低濃度ドリフト領域と前記コレクタ領域の間に形成されているとともに低濃度ドリフト領域のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するバッファ領域を有していてもよい。第１ライフタイム制御層が、低濃度ドリフト領域内に形成されていてもよい。
このように低濃度ドリフト領域内に第１ライフタイム制御層を形成されていれば、より効果的にＩＧＢＴのターンオフ損失をより低減させることができる。
本明細書が開示する一例の半導体装置では、半導体基板が、ダイオード領域を備えていてもよい。ダイオード領域が、半導体基板の表面に露出するｐ型のアノード領域を有していてもよい。ドリフト領域が、ダイオード領域内で、アノード領域に接しているとともに半導体基板の裏面に露出していてもよい。第１ライフタイム制御層が、ＩＧＢＴ領域からダイオード領域に跨って分布していてもよい。
このような構成によれば、ダイオードの逆回復動作時の損失を低減することができる。
本明細書が開示する一例の半導体装置の製造方法は、第１ライフタイム制御層の形成後に、第１ライフタイム制御層よりも裏面側に半導体層が残るように半導体基板の裏面を研磨して半導体基板を薄板化する工程をさらに有していてもよい。この場合、コレクタ領域を形成する工程では、コレクタ領域を、第１ライフタイム制御層よりも裏面側の半導体層に形成する。
本明細書が開示する一例の半導体装置の製造方法は、半導体基板に対して、表面側から荷電粒子を注入することによって、第１ライフタイム制御層よりも表面側のドリフト領域内に、結晶欠陥密度を上昇させた第２ライフタイム制御層を形成する工程を有していてもよい。
なお、第２ライフタイム制御層と第１ライフタイム制御層は、何れを先に形成してもよいし、同時に形成してもよい。
このような構成によれば、ドリフト領域内に２つのライフタイム制御層を設けることができる。ＩＧＢＴのターンオフ損失をより低減させることができる。
本明細書が開示する一例の半導体装置の製造方法は、第１ライフタイム制御層よりも裏面側のドリフト領域の一部に、元のドリフト領域のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するバッファ領域を形成する工程をさらに有していてもよい。
このようにバッファ領域よりも表面側に第１ライフタイム制御層が配置されれば、より効果的にＩＧＢＴのターンオフ損失をより低減させることができる。
本明細書が開示する一例の半導体装置の製造方法は、半導体基板の第１ライフタイム制御層よりも表面側の領域にｐ型のアノード領域を形成する工程であって、アノード領域が半導体基板の表面に露出し、ドリフト領域がアノード領域に接し、かつ、ドリフト領域がアノード領域の裏面側の位置で半導体基板の裏面に露出するようにアノード領域を形成する工程をさらに有していてもよい。
本明細書が開示する一例の半導体装置の製造方法は、半導体基板の第１ライフタイム制御層よりも表面側の領域にｐ型のアノード領域を形成する工程を有していてもよい。アノード領域が半導体基板の表面に露出し、ドリフト領域がアノード領域に接し、かつ、ドリフト領域がアノード領域の裏面側の位置で前記裏面に露出するようにアノード領域を形成することが好ましい。
このような構成によれば、ダイオードの逆回復動作時の損失を低減することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１２ａ ：表面
１２ｂ ：裏面
１６ ：ＩＧＢＴ領域
１８ ：ダイオード領域
２０ ：エミッタ領域
２２ ：ボディ領域
２２ａ ：ボディコンタクト領域
２２ｂ ：低濃度ボディ領域
２６ ：ドリフト領域
２８ ：低濃度ドリフト領域
３０ ：バッファ領域
３２ ：コレクタ領域
３４ ：アノード領域
３４ａ ：アノードコンタクト領域
３４ｂ ：低濃度アノード領域
３６ ：カソード領域
４０ ：トレンチ
４２ ：ゲート絶縁膜
４４ ：ゲート電極
４６ ：層間絶縁膜
５２ ：絶縁膜
５４ ：制御電極
５６ ：層間絶縁膜
６０ ：上部電極
６２ ：下部電極
７０ ：第１ライフタイム制御層
７２ ：第２ライフタイム制御層
８０ ：半導体層
８２ ：半導体層
８３ ：半導体層
８４ ：半導体層

Claims (9)

  1. 半導体装置であって、
    ＩＧＢＴ領域を備える半導体基板を有しており、
    前記ＩＧＢＴ領域が、
    前記半導体基板の表面に露出するｎ型のエミッタ領域と、
    前記エミッタ領域に接するｐ型のボディ領域と、
    前記ボディ領域の裏面側に配置されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のドリフト領域と、
    前記ドリフト領域の裏面側に配置されており、前記ドリフト領域によって前記ボディ領域から分離されており、前記半導体基板の裏面に露出するｐ型のコレクタ領域、
    を有しており、
    前記エミッタ領域と前記ドリフト領域を分離している範囲の前記ボディ領域にゲート絶縁膜を介して対向するようにゲート電極が配置されており、
    前記ドリフト領域内であって、前記半導体基板の厚み方向の中間部よりも裏面側の範囲内に、前記半導体基板の平面方向に沿って層状に分布する第１ライフタイム制御層が形成されており、
    前記第１ライフタイム制御層内の結晶欠陥密度は、前記第１ライフタイム制御層に対して裏面側で隣接する領域内の結晶欠陥密度及び前記第１ライフタイム制御層に対して表面側で隣接する領域内の結晶欠陥密度の何れよりも高く、
    前記第１ライフタイム制御層と前記裏面の間の領域内の結晶欠陥密度は、前記第１ライフタイム制御層と前記表面の間の領域内の結晶欠陥密度よりも低い、
    半導体装置。
  2. 前記第１ライフタイム制御層よりも表面側の前記ドリフト領域内に、前記半導体基板の平面方向に沿って層状に分布する第２ライフタイム制御層が形成されており、
    前記第２ライフタイム制御層内の結晶欠陥密度は、前記第２ライフタイム制御層に対して裏面側で隣接する領域内の結晶欠陥密度及び前記第２ライフタイム制御層に対して表面側で隣接する領域内の結晶欠陥密度の何れよりも高い、
    請求項１の半導体装置。
  3. 前記ドリフト領域が、
    低濃度ドリフト領域と、
    前記低濃度ドリフト領域と前記コレクタ領域の間に形成されており、前記低濃度ドリフト領域のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するバッファ領域、
    を有しており、
    前記第１ライフタイム制御層が、前記低濃度ドリフト領域内に形成されている、
    請求項１または２の半導体装置。
  4. 前記半導体基板が、ダイオード領域を備えており、
    前記ダイオード領域が、前記表面に露出するｐ型のアノード領域を有しており、
    前記ドリフト領域が、前記ダイオード領域内で、前記アノード領域に接しているとともに前記裏面に露出しており、
    前記第１ライフタイム制御層が、前記ＩＧＢＴ領域から前記ダイオード領域に跨って分布している、
    請求項１〜３のいずれか一項の半導体装置。
  5. 半導体装置を製造する方法であって、
    ｎ型のドリフト領域を有する半導体基板に対して表面側から荷電粒子を注入することによって、前記ドリフト領域内に結晶欠陥密度を上昇させた第１ライフタイム制御層を形成する工程と、
    前記第１ライフタイム制御層よりも表面側に、エミッタ領域、ボディ領域及びゲート電極を形成する工程と、
    前記第１ライフタイム制御層よりも裏面側に、コレクタ領域を形成する工程、
    を有しており、
    前記エミッタ領域が、ｎ型であり、前記半導体基板の表面に露出しており、
    前記ボディ領域が、ｐ型であり、前記エミッタ領域に接するとともに前記ドリフト領域を前記エミッタ領域から分離しており、
    前記ゲート電極が、前記エミッタ領域と前記ドリフト領域を分離している範囲の前記ボディ領域にゲート絶縁膜を介して対向しており、
    前記コレクタ領域が、ｐ型であり、前記ドリフト領域の裏面側に配置されており、前記ドリフト領域によって前記ボディ領域から分離されており、前記半導体基板の裏面に露出しており、
    前記第１ライフタイム制御層が、前記半導体基板の厚み方向の中間部よりも裏面側の範囲内に位置する、
    製造方法。
  6. 前記第１ライフタイム制御層の形成後に、前記第１ライフタイム制御層よりも裏面側に半導体層が残るように前記半導体基板の裏面を研磨して前記半導体基板を薄板化する工程をさらに有し、
    前記コレクタ領域を形成する工程では、前記コレクタ領域を、前記第１ライフタイム制御層よりも裏面側の前記半導体層に形成する請求項５の製造方法。
  7. 前記半導体基板に対して、表面側から荷電粒子を注入することによって、前記第１ライフタイム制御層よりも表面側の前記ドリフト領域内に、結晶欠陥密度を上昇させた第２ライフタイム制御層を形成する工程をさらに有する請求項５または６の製造方法。
  8. 前記第１ライフタイム制御層よりも裏面側の前記ドリフト領域の一部に、元の前記ドリフト領域のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するバッファ領域を形成する工程をさらに有する請求項５〜７のいずれか一項の製造方法。
  9. 前記半導体基板の前記第１ライフタイム制御層よりも表面側の領域にｐ型のアノード領域を形成する工程であって、前記アノード領域が前記表面に露出し、前記ドリフト領域が前記アノード領域に接し、かつ、前記ドリフト領域が前記アノード領域の裏面側の位置で前記裏面に露出するように前記アノード領域を形成する工程をさらに有する請求項５〜８のいずれか一項の製造方法。
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