JP2008172145A - ダイオードの製造方法 - Google Patents
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Abstract
【課題】 ダイオードのターンオフ特性を好適に調節することができるとともに、ダイオードの製造コストの増大を抑制することができるダイオードの製造方法を提供する。
【解決手段】 荷電粒子を打ち込んで形成した結晶欠陥を有するダイオード10を製造する方法であって、半導体基板40の表面から半導体基板40を貫通するエネルギーで荷電粒子を打ち込むことによって、半導体基板40の深さ方向全域に結晶欠陥を形成する第1打ち込み工程S8と、半導体基板40の表面から所定深さに留まるエネルギーで第1打ち込み工程S8の荷電粒子と同種の荷電粒子を打ち込むことによって、その所定深さに結晶欠陥を形成する第2打ち込み工程S10を備えている。
【選択図】図4
【解決手段】 荷電粒子を打ち込んで形成した結晶欠陥を有するダイオード10を製造する方法であって、半導体基板40の表面から半導体基板40を貫通するエネルギーで荷電粒子を打ち込むことによって、半導体基板40の深さ方向全域に結晶欠陥を形成する第1打ち込み工程S8と、半導体基板40の表面から所定深さに留まるエネルギーで第1打ち込み工程S8の荷電粒子と同種の荷電粒子を打ち込むことによって、その所定深さに結晶欠陥を形成する第2打ち込み工程S10を備えている。
【選択図】図4
Description
本発明は、荷電粒子を打ち込んで形成した結晶欠陥を有するダイオードを製造する方法に関する。
ダイオードのターンオフ特性は、ターンオフ後に流れる逆電流が小さい方が好ましい。逆電流が流れると、損失が大きくなるからである。また、逆電流が減衰するときに、その減衰率が適切な減衰率となっていることが好ましい。減衰率が大きすぎると寄生インダクタンスの影響によりダイオードに高電圧が印加され、減衰率が小さすぎると損失が大きくなるからである。
特許文献1に、ダイオードのターンオフ特性を調節する技術が開示されている。この技術では、ダイオードを形成する半導体基板にプロトンと電子を打ち込むことによって、半導体基板中に結晶欠陥を形成する。結晶欠陥は、キャリアの再結合中心として働く。したがって、半導体基板中に結晶欠陥を形成すると、キャリアのライフタイムが短くなり、ダイオードのターンオフ特性を調節することができる。
この技術では、半導体基板にプロトンを打ち込むことによって、pn接合界面近傍に局所的に結晶欠陥を形成する。pn接合界面近傍に結晶欠陥を形成すると、ダイオードを流れる逆電流を低減させることができる。特に、逆電流のピーク値を小さくすることができる。また、この技術では、半導体基板に電子を打ち込むことによって、半導体基板の深さ方向の全域に結晶欠陥を形成する。深さ方向の全域に結晶欠陥を形成することによっても、ダイオードを流れる逆電流を低減させることができる。特に、逆電流が減衰するときの減衰率を変化させることができる。すなわち、この技術では、半導体基板にプロトンと電子のそれぞれを打ち込むことによって、pn接合界面近傍に局所的に形成する結晶欠陥の量と、深さ方向の全域に形成する結晶欠陥の量を調節する。したがって、ダイオードのターンオフ特性をより正確に調節することができる。
この技術では、半導体基板にプロトンを打ち込むことによって、pn接合界面近傍に局所的に結晶欠陥を形成する。pn接合界面近傍に結晶欠陥を形成すると、ダイオードを流れる逆電流を低減させることができる。特に、逆電流のピーク値を小さくすることができる。また、この技術では、半導体基板に電子を打ち込むことによって、半導体基板の深さ方向の全域に結晶欠陥を形成する。深さ方向の全域に結晶欠陥を形成することによっても、ダイオードを流れる逆電流を低減させることができる。特に、逆電流が減衰するときの減衰率を変化させることができる。すなわち、この技術では、半導体基板にプロトンと電子のそれぞれを打ち込むことによって、pn接合界面近傍に局所的に形成する結晶欠陥の量と、深さ方向の全域に形成する結晶欠陥の量を調節する。したがって、ダイオードのターンオフ特性をより正確に調節することができる。
なお半導体結晶中には、結晶の成長時(結晶のインゴットの製造時)等に意図せずに形成された結晶欠陥が存在している。意図せず形成された結晶欠陥と、荷電粒子等を打ち込むことによって意図的に形成した結晶欠陥とを区別するため、以下の説明では、意図的に形成した結晶欠陥のことを形成欠陥という。
特許文献1の技術では、1枚の半導体基板にプロトンと電子という2種類の荷電粒子を打ち込む。したがって、プロトンを打ち込む装置と、電子を打ち込む装置の2種類の装置を用意する必要がある。また、ダイオードを製造する過程で、プロトンを打ち込む工程と、電子を打ち込む工程を別の装置で行う必要があり、何れか一方の荷電粒子だけを打ち込む場合に比べて量産性が著しく低下してしまう。このように、特許文献1の技術では、ダイオードの製造コストが増大してしまうという問題があった。
本発明は、上記の実情に鑑みてなされたものであり、ダイオードのターンオフ特性を好適に調節することができるとともに、ダイオードの製造コストの増大を抑制することができるダイオードの製造方法を提供することを目的とする。
本発明のダイオードの製造方法は、半導体基板の表面から半導体基板を貫通するエネルギーで荷電粒子を打ち込むことによって、半導体基板の深さ方向全域に結晶欠陥を形成する第1打ち込み工程と、半導体基板の表面から所定深さに留まるエネルギーで第1打ち込み工程の荷電粒子と同種の荷電粒子を打ち込むことによって、その所定深さに結晶欠陥を形成する第2打ち込み工程を備えている。
この製造方法では、第1打ち込み工程によって半導体基板の深さ方向全域に結晶欠陥(形成欠陥)を形成する。また、第2打ち込み工程によって半導体基板の表面から所定深さに形成欠陥を形成する。すなわち、第2打ち込み工程では、前記所定深さに局所的に多数の形成欠陥を形成する。全域に形成する形成欠陥と局所的に形成する形成欠陥の組み合わせによって、ターンオフ特性が正確に調節されたダイオードを製造することができる。また、第1打ち込み工程と第2打ち込み工程では、同種の荷電粒子を打ち込む。したがって、第1打ち込み工程と第2打ち込み工程を同じ装置で実施することができ、ダイオードの製造コストを低減させることができる。
なお、第1打ち込み工程と、第2打ち込み工程の前後関係は制約されない。何れの工程を先に実施しても、ダイオードのターンオフ特性を好適に調節することができる。
この製造方法では、第1打ち込み工程によって半導体基板の深さ方向全域に結晶欠陥(形成欠陥)を形成する。また、第2打ち込み工程によって半導体基板の表面から所定深さに形成欠陥を形成する。すなわち、第2打ち込み工程では、前記所定深さに局所的に多数の形成欠陥を形成する。全域に形成する形成欠陥と局所的に形成する形成欠陥の組み合わせによって、ターンオフ特性が正確に調節されたダイオードを製造することができる。また、第1打ち込み工程と第2打ち込み工程では、同種の荷電粒子を打ち込む。したがって、第1打ち込み工程と第2打ち込み工程を同じ装置で実施することができ、ダイオードの製造コストを低減させることができる。
なお、第1打ち込み工程と、第2打ち込み工程の前後関係は制約されない。何れの工程を先に実施しても、ダイオードのターンオフ特性を好適に調節することができる。
上述したダイオードの製造方法では、第2打ち込み工程で、第1打ち込み工程と同じ側の表面から半導体基板に荷電粒子を打ち込むことが好ましい。
この様な構成によれば、ダイオードの製造コストをより低減させることができる。
この様な構成によれば、ダイオードの製造コストをより低減させることができる。
上述したダイオードの製造方法では、第1打ち込み工程および第2打ち込み工程で、荷電粒子を射出する射出装置によって荷電粒子を半導体基板に打ち込むことが好ましい。この場合、第1打ち込み工程では所定の射出エネルギーで射出装置から半導体基板に向けて荷電粒子を射出することによって荷電粒子を半導体基板に打ち込み、第2打ち込み工程では、射出装置と半導体基板の間に部材を配置し、第1打ち込み工程と同じ射出エネルギーで射出装置から前記部材に向けて荷電粒子を射出し、前記部材を貫通することでエネルギーが減衰した荷電粒子を半導体基板に打ち込むことが好ましい。
この製造方法では、第1打ち込み工程で、射出装置から所定の射出エネルギーで荷電粒子を射出する。これによって、半導体基板を貫通するエネルギーで半導体基板に荷電粒子が打ち込まれる。すなわち、半導体基板の深さ方向全域に形成欠陥が形成される。第2打ち込み工程では、射出装置と半導体基板の間に部材を配置する。そして、第1打ち込み工程と同じ射出エネルギーで射出装置から前記部材に向けて荷電粒子を射出する。前記部材に向けて射出された荷電粒子は、前記部材を貫通する。その際に荷電粒子のエネルギーが減衰し、半導体基板の表面から所定深さに留まるエネルギーとなる。前記部材を貫通した荷電粒子は、半導体基板に打ち込まれ、半導体基板の表面から所定深さに形成欠陥を形成する。すなわち、第2打ち込み工程では、射出装置の射出エネルギーを第1打ち込み工程と同じとし、射出装置と半導体基板の間に部材を配置することにより、荷電粒子が半導体基板に打ち込まれるエネルギーを調節している。この製造方法によれば、射出装置の射出エネルギーを変更することなく第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
この製造方法では、第1打ち込み工程で、射出装置から所定の射出エネルギーで荷電粒子を射出する。これによって、半導体基板を貫通するエネルギーで半導体基板に荷電粒子が打ち込まれる。すなわち、半導体基板の深さ方向全域に形成欠陥が形成される。第2打ち込み工程では、射出装置と半導体基板の間に部材を配置する。そして、第1打ち込み工程と同じ射出エネルギーで射出装置から前記部材に向けて荷電粒子を射出する。前記部材に向けて射出された荷電粒子は、前記部材を貫通する。その際に荷電粒子のエネルギーが減衰し、半導体基板の表面から所定深さに留まるエネルギーとなる。前記部材を貫通した荷電粒子は、半導体基板に打ち込まれ、半導体基板の表面から所定深さに形成欠陥を形成する。すなわち、第2打ち込み工程では、射出装置の射出エネルギーを第1打ち込み工程と同じとし、射出装置と半導体基板の間に部材を配置することにより、荷電粒子が半導体基板に打ち込まれるエネルギーを調節している。この製造方法によれば、射出装置の射出エネルギーを変更することなく第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
上述したダイオードの製造方法では、第1打ち込み工程で、射出装置と半導体基板の間に第2打ち込み工程で用いる部材よりも荷電粒子の射出方向における厚みが薄い部材を配置し、射出装置からその部材に向けて荷電粒子を射出し、その部材を貫通することでエネルギーが減衰した荷電粒子を半導体基板に打ち込むようにしても良い。
この様な構成によると、射出装置と半導体基板の間に配置する部材を変更するだけで、第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
この様な構成によると、射出装置と半導体基板の間に配置する部材を変更するだけで、第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
上述したダイオードの製造方法では、第2打ち込み工程で、第1打ち込み工程と同じ位置関係に射出装置と半導体基板を配置することが好ましい。
この様な構成によると、射出装置と半導体基板の位置を変更することなく第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
この様な構成によると、射出装置と半導体基板の位置を変更することなく第1打ち込み工程と第2打ち込み工程とを切り替えることができる。したがって、ダイオードの製造コストをより低減させることができる。
第2打ち込み工程では、pn接合界面近傍に結晶欠陥を形成することが好ましい。
このような構成によると、ターンオフ特性がより好適なダイオードを製造することができる。
このような構成によると、ターンオフ特性がより好適なダイオードを製造することができる。
下記に詳細に説明する実施例の主要な特徴を最初に列記する。
(特徴1)第1打ち込み工程及び第2打ち込み工程では、pn接合界面に近い方の表面から荷電粒子を打ち込む。
(特徴2)第1打ち込み工程及び第2打ち込み工程では、pn接合界面に遠い方の表面から荷電粒子を打ち込む。
(特徴1)第1打ち込み工程及び第2打ち込み工程では、pn接合界面に近い方の表面から荷電粒子を打ち込む。
(特徴2)第1打ち込み工程及び第2打ち込み工程では、pn接合界面に遠い方の表面から荷電粒子を打ち込む。
本発明の一実施例に係るダイオードの製造方法について説明する。本実施例では、図1に示すPNダイオード10を製造する。図示するように、PNダイオード10は、半導体基板12と、半導体基板12の上面12aに形成されたアノード電極20と、半導体基板12の下面12bに形成されたカソード電極22により構成されている。半導体基板12のアノード電極20と接する領域には、p型拡散層(p+層)14が形成されている。半導体基板12のカソード電極22と接する領域には、n型拡散層(n+層)18が形成されている。p型拡散層14とn型拡散層18の間の領域は、n型拡散層18よりもn型不純物の濃度が低いn型ドリフト層(n−層)16となっている。したがって、p型拡散層14とn型ドリフト層16の界面がpn接合界面30となっている。
半導体基板12中には、ヘリウムイオンを打ち込むことによって形成された多数の結晶欠陥(以下では、形成欠陥という)が存在している。半導体基板12中の形成欠陥は、PNダイオード10のターンオフ特性に影響を与える。
図2(a)〜(c)は、半導体基板12中の厚さ方向(図1の矢印V1の方向)における形成欠陥の濃度N1の分布を示している。図2(a)〜(c)の横軸は、半導体基板12aの厚み方向の位置(深さ)を示しており、原点は半導体基板12の上面12aの位置、横軸の右端は半導体基板12の下面12bの位置を示している。また、位置A1はpn接合界面30の位置を示している。
また、図3は、半導体基板12中の形成欠陥の分布が異なる複数のPNダイオード10のターンオフ特性の例を示している。より詳細には、アノード電極20−カソード電極22間に所定の電圧(順方向電圧)を印加しておき、時刻t0において所定の逆方向電圧を印加したときに、PNダイオード10を流れる電流I1の時間tに対する変化パターンを示している。図3のカーブAは、形成欠陥が形成されていないPNダイオード10の特性を示している。カーブBは、図2(a)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。カーブCは、図2(b)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。カーブDは、図2(c)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。
図2(a)〜(c)は、半導体基板12中の厚さ方向(図1の矢印V1の方向)における形成欠陥の濃度N1の分布を示している。図2(a)〜(c)の横軸は、半導体基板12aの厚み方向の位置(深さ)を示しており、原点は半導体基板12の上面12aの位置、横軸の右端は半導体基板12の下面12bの位置を示している。また、位置A1はpn接合界面30の位置を示している。
また、図3は、半導体基板12中の形成欠陥の分布が異なる複数のPNダイオード10のターンオフ特性の例を示している。より詳細には、アノード電極20−カソード電極22間に所定の電圧(順方向電圧)を印加しておき、時刻t0において所定の逆方向電圧を印加したときに、PNダイオード10を流れる電流I1の時間tに対する変化パターンを示している。図3のカーブAは、形成欠陥が形成されていないPNダイオード10の特性を示している。カーブBは、図2(a)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。カーブCは、図2(b)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。カーブDは、図2(c)に示す分布で形成欠陥が形成されているPNダイオード10の特性を示している。
図3に示すように、何れのPNダイオード10も、順方向電圧を印加されている間は、順方向に電流IFが流れる。時刻t0において逆方向電圧が印加されると、電流I1は減少し、その後は逆電流が流れる。逆電流は、一旦増大し、その後は半導体基板12中に残留しているキャリアの減少に伴って減少する。その後、逆電流はゼロとなる。
形成欠陥が形成されていないPNダイオード10のターンオフ特性(図3のカーブA)は、逆電流のピーク値が高いとともに、ピーク後の逆電流の減衰率(逆電流減衰時のグラフの傾き)が小さい。したがって、このPNダイオード10は、ターンオフ時の損失が非常に大きい。
図2(a)に示すPNダイオード10には、厚さ方向全域に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブB)は、カーブAよりも逆電流のピーク値が低減されている。また、ピーク後の逆電流の減衰率は非常に大きい。したがって、このPNダイオード10では、ターンオフ時の損失はある程度低減されている。しかしながら、ピーク後の逆電流の減衰率が大きすぎるため、寄生インダクタンスによりPNダイオード10に高い電圧が印加されてしまう。
図2(b)に示すPNダイオード10には、位置A2(pn接合界面30近傍のn型ドリフト層16:図1参照)を中心に局所的に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブC)は、カーブAよりも逆電流のピーク値が大幅に低減されている。したがって、このPNダイオード10では、ターンオフ時の損失はある程度低減されている。しかしながら、ピーク後の逆電流の減衰率が小さいため、ターンオフ時の損失が十分に低減されているとはいい難い。
図2(c)に示すPNダイオード10には、位置A2を中心に局所的に形成欠陥が形成されているとともに、厚さ方向全域に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブD)は、カーブAよりも逆電流のピーク値が大幅に低減されているとともに、ピーク後の逆電流の減衰率も適切な減衰率となっている。すなわち、このPNダイオード10は、ターンオフ時の損失が小さく、逆電流減衰時にPNダイオード10に高い電圧が印加されることも抑制されている。
図2(a)に示すPNダイオード10には、厚さ方向全域に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブB)は、カーブAよりも逆電流のピーク値が低減されている。また、ピーク後の逆電流の減衰率は非常に大きい。したがって、このPNダイオード10では、ターンオフ時の損失はある程度低減されている。しかしながら、ピーク後の逆電流の減衰率が大きすぎるため、寄生インダクタンスによりPNダイオード10に高い電圧が印加されてしまう。
図2(b)に示すPNダイオード10には、位置A2(pn接合界面30近傍のn型ドリフト層16:図1参照)を中心に局所的に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブC)は、カーブAよりも逆電流のピーク値が大幅に低減されている。したがって、このPNダイオード10では、ターンオフ時の損失はある程度低減されている。しかしながら、ピーク後の逆電流の減衰率が小さいため、ターンオフ時の損失が十分に低減されているとはいい難い。
図2(c)に示すPNダイオード10には、位置A2を中心に局所的に形成欠陥が形成されているとともに、厚さ方向全域に形成欠陥が形成されている。このPNダイオード10のターンオフ特性(図3のカーブD)は、カーブAよりも逆電流のピーク値が大幅に低減されているとともに、ピーク後の逆電流の減衰率も適切な減衰率となっている。すなわち、このPNダイオード10は、ターンオフ時の損失が小さく、逆電流減衰時にPNダイオード10に高い電圧が印加されることも抑制されている。
以上の説明から分かるように、PNダイオード10に形成欠陥を形成すると、ターンオフ特性が変化する。特に、pn接合界面30近傍に形成欠陥が形成されていると、逆電流のピーク値が大きく変化する。また、半導体基板12の厚さ方向全域に形成欠陥が形成されていると、ピーク後の逆電流の減衰率が大きく変化する。したがって、pn接合界面30近傍に形成する形成欠陥の量と、半導体基板12の厚さ方向全域に形成する形成欠陥の量をそれぞれ調節することで、PNダイオード10のターンオフ時の特性を適切に調節することができる。
次に、PNダイオード10の製造方法について、図4のフローチャートに従って説明する。PNダイオード10は、n型不純物を含むシリコンウエハ40から製造される。シリコンウエハ40の厚さは、半導体基板12と略同じ厚さとなっている。シリコンウエハ40の下面40b(半導体基板12の下面12bに対応する面)側の表面部分には、リンを高濃度に含む層(すなわち、n型拡散層18)が予め形成されている。
ステップS2では、シリコンウエハ40の上面40a側からp型不純物であるボロンを注入し、シリコンウエハ40の上面40aから所定深さの位置までの領域のボロンの濃度を上昇させる。
ステップS4では、シリコンウエハ40を熱処理する。これによって、シリコンウエハ40中に注入されたボロンが拡散し、活性化する。すなわち、ステップS2でボロンを注入した領域近傍にボロンが拡散し、活性化する。これによって、ボロンが拡散した領域がp型拡散層14となる。p型拡散層14とn型拡散層18の間の領域は、キャリア濃度が低いn型ドリフト層16となる。
ステップS6では、蒸着により、シリコンウエハ40の上面40aにアノード電極20を形成する。
ステップS8では、ヘリウムイオン射出装置50を使用して、シリコンウエハ40にヘリウムイオンを打ち込む。図5は、ステップS8を実施するときの、ヘリウムイオン射出装置50とシリコンウエハ40の位置関係を示している。図示するように、ヘリウムイオン射出装置50を、シリコンウエハ40の上面40a側に配置する。そして、ヘリウムイオン射出装置50の射出エネルギー(すなわち、ヘリウムイオン射出装置50からヘリウムイオンを射出するエネルギー)を、ヘリウムイオンがシリコンウエハ40を貫通する射出エネルギー(より詳細には、図5の配置においてヘリウムイオンがシリコンウエハ40を貫通する射出エネルギー:本実施例では、約23MeV)に設定し、シリコンウエハ40に向けてヘリウムイオンを射出する。射出されたヘリウムイオンは、シリコンウエハ40を貫通する。ヘリウムイオンがシリコンウエハ40中を通過する際に、シリコンウエハ40の厚み方向全域に結晶欠陥が形成される。これによって、図2(a)に示すように、シリコンウエハ40(半導体基板12)の厚み方向全域に、一様な分布で形成欠陥が形成される。
ステップS10では、ヘリウムイオン射出装置50を使用して、シリコンウエハ40にヘリウムイオンを打ち込む。図6は、ステップS10を実施するときの、ヘリウムイオン射出装置50とシリコンウエハ40の位置関係を示している。図示するように、ヘリウムイオン射出装置50を、シリコンウエハ40の上面40a側に配置する。すなわち、ステップS8におけるシリコンウエハ40とヘリウムイオン射出装置50の位置関係と、ステップS10における位置関係を変更しない。また、ステップS10では、シリコンウエハ40とヘリウムイオン射出装置50との間に、アルミ箔52を配置する。そして、ステップS8と同じ射出エネルギー(すなわち、約23MeV)で、シリコンウエハ40に向けてヘリウムイオンを射出する。射出されたヘリウムイオンは、アルミ箔52を貫通してシリコンウエハ40に打ち込まれる。アルミ箔52を貫通する際に、ヘリウムイオンのエネルギー(すなわち、移動速度)は減衰する。したがって、シリコンウエハ40に突入するヘリウムイオンのエネルギー(以下では、ヘリウムイオンの突入エネルギーという)は、ステップS8よりも小さくなる。したがって、シリコンウエハ40に突入したヘリウムイオンは、下面40bへ到達する前に停止する。すなわち、ヘリウムイオンはシリコンウエハ40を貫通しない。
上記のアルミ箔52の厚さは、シリコンウエハ40に突入したヘリウムイオンの平均停止位置が図1の位置A2(すなわち、pn接合界面30近傍のn型ドリフト層16)となるように調節されている。本実施例では、アルミ箔52の厚さは約50μmである。したがって、シリコンウエハ40に突入したヘリウムイオンは、位置A2近傍で停止する。ヘリウムイオンは停止するときに、シリコンウエハ40中に多数の結晶欠陥を形成する。したがって、ステップS10を実施すると、図2(b)に示すように位置A2近傍に多数の形成欠陥が形成される。また、ヘリウムイオンが上面40aから位置A2まで移動するときにも、シリコンウエハ40中に若干の結晶欠陥を形成される。したがって、上面40aから位置A2近傍までの領域(図2(b)の領域A3)には、一様な分布で少量の形成欠陥が形成される。
上記のアルミ箔52の厚さは、シリコンウエハ40に突入したヘリウムイオンの平均停止位置が図1の位置A2(すなわち、pn接合界面30近傍のn型ドリフト層16)となるように調節されている。本実施例では、アルミ箔52の厚さは約50μmである。したがって、シリコンウエハ40に突入したヘリウムイオンは、位置A2近傍で停止する。ヘリウムイオンは停止するときに、シリコンウエハ40中に多数の結晶欠陥を形成する。したがって、ステップS10を実施すると、図2(b)に示すように位置A2近傍に多数の形成欠陥が形成される。また、ヘリウムイオンが上面40aから位置A2まで移動するときにも、シリコンウエハ40中に若干の結晶欠陥を形成される。したがって、上面40aから位置A2近傍までの領域(図2(b)の領域A3)には、一様な分布で少量の形成欠陥が形成される。
以上に説明したように、ステップS8では図2(a)に示すようにシリコンウエハ40中に形成欠陥が形成される。ステップS10では図2(b)に示すようにシリコンウエハ40中に形成欠陥が形成される。したがって、ステップS8、S10を実施すると、図2(a)と図2(b)を加算した分布(すなわち、図2(c)に示す分布)でシリコンウエハ40中に形成欠陥が存在することとなる。
ステップS12では、シリコンウエハ40を熱処理する。具体的には、シリコンウエハ40を400℃の温度に約2時間保持する。この熱処理によって、シリコンウエハ40中に存在しているエネルギー状態が不安定な形成欠陥が消滅し、エネルギー状態が安定している形成欠陥だけがシリコンウエハ40中に残る。
ステップS14では、蒸着により、シリコンウエハ40の下面40bにカソード電極22を形成する。
ステップS16では、シリコンウエハ40をダイシングする。これにより複数のPNダイオード10が製造される。
以上に説明したように、本発明の製造方法によれば、PNダイオード10に形成する形成欠陥のうち、深さ方向全域に形成する形成欠陥の量と、pn接合界面30近傍に局所的に形成する形成欠陥の量をそれぞれ調節することができる。したがって、ターンオフ特性が適切に調節されているPNダイオード10を製造することができる。
また、この製造方法では、深さ方向全域に形成欠陥を形成するとき(ステップS8)と、pn接合界面30近傍に局所的に形成欠陥を形成するとき(ステップS10)とで、同種の荷電粒子(ヘリウムイオン)をシリコンウエハ40に打ち込む。したがって、PNダイオード10の製造コストを低減させることができる。
また、この製造方法では、ステップS8からステップS10に移行するときに、シリコンウエハ40とヘリウムイオン射出装置50の位置関係を変更しない。また、ヘリウムイオン射出装置50の射出エネルギーも変更しない。そして、ステップS10でシリコンウエハ40とヘリウムイオン射出装置50の間にアルミ箔52を配置することで、ヘリウムイオンの突入エネルギーを調節する。したがって、ステップS8からステップS10に移行するときにアルミ箔52を配置するだけでよく、生産効率が非常に高い。したがって、PNダイオード10の製造コストをより低減させることができる。
なお、上述した製造方法では、シリコンウエハ40の上面40a(すなわち、pn接合界面30に近い方の表面)からヘリウムイオンを打ち込んだ。このようにヘリウムイオンを打ち込むと、ステップS10では下面40bから位置A2近傍までの領域(図2(c)の領域A4)に形成欠陥が形成されない。したがって、領域A4の形成欠陥の濃度を、ステップS8で打ち込むヘリウムイオンの量だけによって調節することができる。したがって、低い濃度で領域A4に形成欠陥を形成したい場合には、上記の製造方法が適している。
一方、ステップS8及びS10において、下面40bからヘリウムイオンを打ち込んでもよい。このようにヘリウムイオンを打ち込むと、ステップS10では図7のグラフEに示す分布で形成欠陥が形成される。すなわち、ステップS10で位置A2を中心に形成欠陥を形成するときに、領域A4にも形成欠陥が形成される。したがって、ステップS8及びS10を実行すると、図7のグラフFに示すように、領域A4の形成欠陥の濃度が高くなる。すなわち、下面40bからヘリウムイオンを打ち込むと、領域A4に効率的に形成欠陥を形成することができる。なお、この場合は、領域A3に形成される形成欠陥の濃度は、ステップS8で打ち込むヘリウムイオンの量だけによって調節されることとなる(すなわち、形成欠陥の濃度が低くなる)。
したがって、目的に応じて、ヘリウムイオンを打ち込む面(上面40aまたは下面40b)を選択することで、PNダイオード10の特性をより適切な特性とすることができる。
一方、ステップS8及びS10において、下面40bからヘリウムイオンを打ち込んでもよい。このようにヘリウムイオンを打ち込むと、ステップS10では図7のグラフEに示す分布で形成欠陥が形成される。すなわち、ステップS10で位置A2を中心に形成欠陥を形成するときに、領域A4にも形成欠陥が形成される。したがって、ステップS8及びS10を実行すると、図7のグラフFに示すように、領域A4の形成欠陥の濃度が高くなる。すなわち、下面40bからヘリウムイオンを打ち込むと、領域A4に効率的に形成欠陥を形成することができる。なお、この場合は、領域A3に形成される形成欠陥の濃度は、ステップS8で打ち込むヘリウムイオンの量だけによって調節されることとなる(すなわち、形成欠陥の濃度が低くなる)。
したがって、目的に応じて、ヘリウムイオンを打ち込む面(上面40aまたは下面40b)を選択することで、PNダイオード10の特性をより適切な特性とすることができる。
なお、上述したPNダイオードの製造方法では、ステップS8ではアルミ箔52を配置しなかったが、ステップS8でもヘリウムイオン射出装置50とシリコンウエハ40の間にアルミ箔を配置しても良い。この場合、ステップS8ではステップS10よりも薄いアルミ箔を配置する。これによって、ヘリウムイオンの突入エネルギーを、ステップS8ではシリコンウエハ40を貫通するエネルギーに調節し、ステップS10では位置A2近傍で停止するエネルギーに調節することができる。この様な構成によると、ステップS8からステップS10に移行するときにアルミ箔を交換するだけでよく、効率的にPNダイオード10を製造することができる。
また、ステップS8及びS10でアルミ箔を配置せず、ヘリウムイオン射出装置50の射出エネルギーを変更することによって、ヘリウムイオンの突入エネルギーを調節してもよい。
また、ステップS8及びS10でアルミ箔を配置せず、ヘリウムイオン射出装置50の射出エネルギーを変更することによって、ヘリウムイオンの突入エネルギーを調節してもよい。
また、上述したPNダイオードの製造方法では、ステップS10でpn接合界面30近傍に局所的に形成欠陥を形成したが、他の位置に局所的に形成欠陥を形成しても良い。または、複数の箇所に局所的に形成欠陥を形成しても良い。このように局所的に形成欠陥を形成しても、PNダイオード10のターンオフ特性を調節することができる。
また、上述したPNダイオードの製造方法では、厚さ方向全域に形成欠陥を形成した(ステップS8)後に、局所的に形成欠陥を形成した(ステップS10)が、局所的に形成欠陥を形成した後に、厚さ方向全域に形成欠陥を形成してもよい。このような構成によっても、上述の製造方法と同様の効果を得ることができる。
また、上述した製造方法では、ヘリウムイオンを打ち込むことにより形成欠陥を形成したが、プロトン、デュートロン(重水素イオン)等、他の荷電粒子を打ち込んで形成欠陥を形成してもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:PNダイオード
12:半導体基板
14:p型拡散層
16:n型ドリフト層
18:n型拡散層
20:アノード電極
22:カソード電極
30:pn接合界面
40:シリコンウエハ
50:ヘリウムイオン射出装置
52:アルミ箔
12:半導体基板
14:p型拡散層
16:n型ドリフト層
18:n型拡散層
20:アノード電極
22:カソード電極
30:pn接合界面
40:シリコンウエハ
50:ヘリウムイオン射出装置
52:アルミ箔
Claims (6)
- 荷電粒子を打ち込んで形成した結晶欠陥を有するダイオードを製造する方法であって、
半導体基板の表面から半導体基板を貫通するエネルギーで荷電粒子を打ち込むことによって、半導体基板の深さ方向全域に結晶欠陥を形成する第1打ち込み工程と、
半導体基板の表面から所定深さに留まるエネルギーで第1打ち込み工程の荷電粒子と同種の荷電粒子を打ち込むことによって、その所定深さに結晶欠陥を形成する第2打ち込み工程
を備えているダイオードの製造方法。 - 第2打ち込み工程では、第1打ち込み工程と同じ側の表面から半導体基板に荷電粒子を打ち込むことを特徴とする請求項1に記載のダイオードの製造方法。
- 第1打ち込み工程および第2打ち込み工程では、荷電粒子を射出する射出装置によって荷電粒子を半導体基板に打ち込み、
第1打ち込み工程では、所定の射出エネルギーで射出装置から半導体基板に向けて荷電粒子を射出することによって、荷電粒子を半導体基板に打ち込み、
第2打ち込み工程では、射出装置と半導体基板の間に部材を配置し、第1打ち込み工程と同じ射出エネルギーで射出装置から前記部材に向けて荷電粒子を射出し、前記部材を貫通することでエネルギーが減衰した荷電粒子を半導体基板に打ち込むことを特徴とする請求項1または2に記載のダイオードの製造方法。 - 第1打ち込み工程では、射出装置と半導体基板の間に第2打ち込み工程で用いる部材よりも荷電粒子の射出方向における厚みが薄い部材を配置し、射出装置からその部材に向けて荷電粒子を射出し、その部材を貫通することでエネルギーが減衰した荷電粒子を半導体基板に打ち込むことを特徴とする請求項3に記載のダイオードの製造方法。
- 第2打ち込み工程では、第1打ち込み工程と同じ位置関係に射出装置と半導体基板を配置することを特徴とする請求項3または4に記載のダイオードの製造方法。
- 第2打ち込み工程では、pn接合界面近傍に結晶欠陥を形成することを特徴とする請求項1〜5のいずれかに記載のダイオードの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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-
2007
- 2007-01-15 JP JP2007005818A patent/JP2008172145A/ja active Pending
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