KR102163665B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 전력 반도체 소자는 기판; 상기 기판 상에 배치된 제 1 에피층; 및 상기 제 1 에피층 상에 배치된 제 2 에피층;을 포함하되, 상기 제 1 에피층은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 구비하며, 상기 제 2 에피층은 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 구비한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다.
1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 낮은 저항을 구현하고 강건성을 확보할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판; 상기 기판 상에 배치된 제 1 에피층; 및 상기 제 1 에피층 상에 배치된 제 2 에피층;을 포함하되, 상기 제 1 에피층은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 구비하며, 상기 제 2 에피층은 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 구비한다.
상기 전력 반도체 소자에서, 상기 제 2 도전형의 제 2 도핑 영역은 상기 트렌치 게이트의 하부면을 모두 감싸도록 구성될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 에피층은 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 더 구비할 수 있다.
상기 전력 반도체 소자에서, 상기 기판은 제 1 도전형의 드리프트층을 포함하되, 상기 제 1 도핑 영역의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 낮으며, 상기 소스 영역의 제 1 도전형의 도핑 농도는 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 높을 수 있다.
상기 전력 반도체 소자는, 상기 제 2 에피층 상에 형성되며, 상기 바디 영역과 상기 소스 영역과 접하는 도전성 배선부;를 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은, 상기 제 1 에피층에 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 형성하는 단계; 상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계; 및 상기 제 2 에피층에 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 형성하는 단계; 를 포함한다.
상기 전력 반도체 소자의 제조방법에서, 상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치될 수 있다.
상기 전력 반도체 소자의 제조방법은, 상기 제 2 에피층에 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 형성하는 단계;를 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 낮은 저항을 구현하고 강건성을 확보할 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 또한, 2 단의 에피층 구조를 적용하여 트렌치 게이트 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 구현할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 순서도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 순서도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도이다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 기판(10); 상기 기판(10) 상에 배치된 제 1 에피층(20); 및 상기 제 1 에피층(20) 상에 배치된 제 2 에피층(30);을 포함한다.
에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
상기 제 1 에피층(20)은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)을 구비한다.
예를 들어, 제 1 도전형의 제 1 도핑 영역(22)이 형성될 부분을 제외한 나머지 부분을 제 1 마스크로 덮은 후 n형 도판트인 N, P, As 등을 상기 제 1 에피층(20)의 소정의 제 1 영역 상에 이온 주입하고 활성화 처리를 수행함으로써 제 1 도전형의 제 1 도핑 영역(22)을 형성할 수 있다. 한편, 제 1 마스크를 제거한 후에, 제 2 도전형의 제 2 도핑 영역(24)이 형성될 부분을 제외한 나머지 부분을 제 2 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 상기 제 1 에피층(20)의 소정의 제 2 영역 상에 이온 주입하고 활성화 처리를 수행함으로써 제 2 도전형의 제 2 도핑 영역(24)을 형성할 수 있다.
상기 제 2 에피층(30)은 상기 제 2 에피층(30)을 관통하여 상기 제 2 도핑 영역(24)에 이르는 트렌치 게이트(32), 상기 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 구비한다.
상기 제 2 도전형의 제 2 도핑 영역(24)은 상기 트렌치 게이트(32)의 하부면을 모두 감싸도록 구성되면서 제 1 에피층(20)의 하방으로 신장할 수 있다. 만약, 상기 제 2 도전형의 제 2 도핑 영역(24)이 트렌치 게이트(32)의 바닥을 모두 감싸도록 구성되지 않는다면, 트렌치 게이트(32)의 바닥에 전기장이 증가하는 문제점이 발생할 수 있다.
상기 제 2 도핑 영역(24)과 상기 트렌치 게이트(32)는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역(24)과 하나의 상기 트렌치 게이트(32)는 일대일 대응 관계로 배치될 수 있다. 즉, 하나의 상기 제 2 도핑 영역(24)이 복수의 트렌치 게이트(32)의 하부를 감싸는 것이 아니라 하나의 트렌치 게이트(32)의 하부를 감싼다.
상기 제 2 에피층(30)은 상기 제 2 에피층(30)을, 예를 들어, 수직으로 관통하여 상기 제 2 도핑 영역(24)에 이르는 트렌치 게이트(32), 상기 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 구비할 수 있다.
트렌치 게이트(32)는 트렌치 내에 게이트 절연막을 형성하고, 게이트 전극 물질(예를 들어, 폴리실리콘)을 증착하고 식각함으로써 트렌치 게이트(32)를 구현할 수 있다. 상기 트렌치 게이트(32)는 상기 기판(10)의 상면과 나란한 단면 상에서 일방향으로 신장하는 스트라이프(stripe) 타입의 트렌치 게이트일 수 있다.
상기 제 2 에피층(30)은 하나의 트렌치 게이트(32)와 이와 인접한 다른 하나의 트렌치 게이트(32) 사이에 제 2 도전형의 바디 영역(36)과 상기 바디 영역(36) 하에 배치된 제 1 도전형의 JFET 영역(38)을 더 구비할 수 있다.
상기 기판(10)은 제 1 도전형의 드리프트층(12)을 포함하되, 상기 제 1 도핑 영역(22)의 제 1 도전형 도핑 농도(N0)는 상기 드리프트층(12)의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역(38)의 제 1 도전형의 도핑 농도 보다 낮을 수 있다. 또한, 소스 영역(34)의 제 1 도전형의 도핑 농도는 상기 JFET 영역(38)의 제 1 도전형의 도핑 농도 보다 높을 수 있다.
상기 전력 반도체 소자는, 상기 제 2 에피층(30) 상에 형성되며, 상기 바디 영역(36)과 상기 소스 영역(34)과 접하는 도전성 배선부(44);를 더 포함할 수 있다. 도전성 배선부(44)와 트렌치 게이트(32) 사이에는 절연패턴(42)이 개재될 수 있다.
상술한 구성과 농도 분포를 가지기 때문에 하나의 트렌치 게이트(32)와 이와 인접한 다른 하나의 트렌치 게이트(32) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 제 2 도전형의 제 2 도핑 영역(24)의 하부면에 최대 전기장이 형성되어 강건성을 강화할 수도 있다.
상술한 구성을 가지는 본 발명의 일 실시예에 따른 전력 반도체 소자는 낮은 저항(예를 들어, Ron 저항) 및 트렌치 게이트 하부의 필드 보호를 위한 전력 반도체 구조를 제공한다.
본 발명은 낮은 Ron 저항을 구현하기 위하여, 고밀도 채널 및 JFET를 통한 전하 저장 구조를 구현한다. 이러한 구조 구현에 대한 강건성 확보를 위해 2단의 에피층 성장 및 Po 이온 주입을 통하여 트렌치 게이트 하부의 필드 보호를 확보하였으며, 채널 간 안정적인 전류 경로 확보를 위해 No 이온주입 공정을 적용하였다
즉, 본 발명은 종래 전력 반도체의 낮은 Ron 달성에 대한 구조적 한계를 극복하기 위하여 2단의 에피층 구조를 적용하여 트렌치 게이트(32) 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 제공한다.
이하에서는, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 설명한다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 순서도이고, 도 3 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다.
도 3을 참조하면, 기판(10) 상에 제 1 에피층(20)을 형성한다. 기판(10)은, 예를 들어, 실리콘 기판, 실리콘 카바이드 기판 또는 SOI 기판일 수 있다. 에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
도 4를 참조하면, 제 1 에피층(20)의 소정의 제 1 영역 상에 제 1 도전형의 제 1 도핑 영역(22)을 형성한다. 예를 들어, 제 1 도전형의 제 1 도핑 영역(22)이 형성될 부분을 제외한 나머지 부분을 제 1 마스크로 덮은 후 n형 도판트인 N, P, As 등을 상기 제 1 에피층(20)의 소정의 제 1 영역 상에 이온 주입(S101)함으로써 제 1 도전형의 제 1 도핑 영역(22)을 형성할 수 있다. 이온 주입이 완료된 후 상기 제 1 마스크를 제거한다.
제 1 도핑 영역(22)의 하방에는 제 1 도전형의 드리프트층(12)이 제공될 수 있는 바, 상기 제 1 도전형의 드리프트층(12)은 제 1 에피층(20)의 하부 내지 기판(10)의 일부 중 적어도 일부분에 위치할 수 있다. 이 경우, 상기 제 1 도핑 영역(22)의 제 1 도전형 도핑 농도(N0)는 상기 드리프트층(12)의 제 1 도전형 도핑 농도 보다 높도록 설정하여, 인접한 제 2 도전형의 제 2 도핑 영역(24)들이 서로 붙어 전류가 흐르지 않게 되는 경우를 방지할 수 있다.
계속하여, 제 1 에피층(20)의 소정의 제 2 영역 상에 제 2 도전형의 제 2 도핑 영역(24)을 형성한다. 예를 들어, 제 2 도전형의 제 2 도핑 영역(24)이 형성될 부분을 제외한 나머지 부분을 제 2 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 상기 제 1 에피층(20)의 소정의 제 2 영역 상에 이온 주입(S102)함으로써 제 2 도전형의 제 2 도핑 영역(24)을 형성할 수 있다. 이온 주입이 완료된 후 상기 제 2 마스크를 제거한다.
제 1 에피층(20) 내에 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)은 교번하면서 반복하여 배열되는데, 이러한 구조를 도입함으로써, 일종의 슈퍼 정션(super junction) 구조를 제공할 수 있다.
도 5를 참조하면, 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)이 형성된 제 1 에피층(20) 상에 제 2 에피층(30)을 형성한다(S103). 제 2 에피층(30)은 제 1 에피층(20)의 상부에 성장되는 상부 에피택셜(Top Epitaxial)층이다. 에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
도 6을 참조하면, 제 2 에피층(30)에 트렌치 게이트(32), 제 1 도전형의 소스 영역(34), 제 2 도전형의 바디 영역(36), 바디 영역(36) 하에 배치된 제 1 도전형의 JFET 영역(38)을 형성한다.
이를 구현하기 위한 제조방법은 다양하게 구성될 수 있는 바, 예를 들어, 제 2 에피층(30)의 소정의 영역에 제 1 도전형의 JFET 영역(38)을 먼저 형성할 수 있다. 구체적으로, 제 1 도전형의 JFET 영역(38)이 형성될 부분을 제외한 나머지 부분을 마스크로 덮은 후 n형 도판트인 P, As 등을 상기 제 2 에피층(30)의 소정의 영역 상에 이온 주입(S104)함으로써 제 1 도전형의 JFET 영역(38)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.
계속하여, 제 2 에피층(30)의 일부 영역에 트렌치를 형성하기 위한 식각 공정을 수행한다(S105). 상기 트렌치는 상기 기판의 상면과 나란한 단면 상에서 일방향으로 신장하는 스트라이프(stripe) 타입의 트렌치일 수 있다.
상기 트렌치가 형성된 후에, 상기 트렌치 내에 게이트 절연막을 형성하고(S106), 게이트 전극 물질(예를 들어, 폴리실리콘)을 증착하고 식각(S107)함으로써 트렌치 게이트(32)를 구현할 수 있다.
계속하여, 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역(36)을 형성한다. 예를 들어, 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이를 제외한 나머지 부분을 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 제 2 에피층(30)에 이온 주입(S108)함으로써 제 2 도전형의 웰 영역인 바디 영역(36)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.
이어서, 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 형성한다. 구체적으로, 소스 영역(34)이 형성될 부분을 제외한 나머지 부분을 마스크로 덮은 후 n형 도판트인 P, As 등을 상기 제 2 에피층(30)의 소정의 영역 상에 이온 주입(S109)함으로써 제 1 도전형의 소스 영역(34)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.
상술한 이온 주입 공정이 수행된 후에 이온 주입된 도판트들이 활성화(activation)되도록 열처리 공정(S110)을 수행한다. 이러한 활성화 공정은 퍼니스 어닐링이나 RTP 처리를 수행하여 구현될 수 있다.
계속하여, 상기 제 2 에피층(30) 상에 형성되며, 상기 바디 영역(36)과 상기 소스 영역(34)과 접하는 도전성 배선부(44)를 형성할 수 있다. 도전성 배선부(44)는 바디 영역(36)와 소스 영역(34)에 접하도록 형성된 콘택 패턴을 형성하는 단계(S111)와 상기 콘택 패턴에서 이어지는 금속 배선을 형성하는 단계(S112)를 수행함으로서 구현될 수 있다.
상술한 제조방법으로 구현된 본 발명의 일 실시예에 따른 전력 반도체 소자는 낮은 저항(예를 들어, Ron 저항) 및 트렌치 게이트 하부의 필드 보호를 위한 전력 반도체 구조를 제공한다.
본 발명은 낮은 Ron 저항을 구현하기 위하여, 고밀도 채널 및 JFET를 통한 전하 저장 구조를 구현한다. 이러한 구조 구현에 대한 강건성 확보를 위해 2단의 에피층 성장 및 Po 이온 주입을 통하여 트렌치 게이트 하부의 필드 보호를 확보하였으며, 채널 간 안정적인 전류 경로 확보를 위해 No 이온주입 공정을 적용하였다
즉, 본 발명은 종래 전력 반도체의 낮은 Ron 달성에 대한 구조적 한계를 극복하기 위하여 2단의 에피층 구조를 적용하여 트렌치 게이트(32) 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 제공한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판
20 : 제 1 에피층
22 : 제 1 도핑 영역
24 : 제 2 도핑 영역
30 : 제 2 에피층
32 : 트렌치 게이트
34 : 소스 영역
36 : 바디 영역
38 : JFET 영역
42 : 절연패턴
44 : 도전성 배선부
20 : 제 1 에피층
22 : 제 1 도핑 영역
24 : 제 2 도핑 영역
30 : 제 2 에피층
32 : 트렌치 게이트
34 : 소스 영역
36 : 바디 영역
38 : JFET 영역
42 : 절연패턴
44 : 도전성 배선부
Claims (10)
- 기판; 상기 기판 상에 배치된 제 1 에피층; 및 상기 제 1 에피층 상에 배치된 제 2 에피층;을 포함하되,
상기 제 1 에피층은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 구비하며,
상기 제 2 에피층은 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 구비하며,
상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치되며,
상기 제 2 에피층은 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 더 구비하며,
상기 기판은 제 1 도전형의 드리프트층을 포함하되,
상기 제 1 도핑 영역의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 낮으며,
상기 소스 영역의 제 1 도전형의 도핑 농도는 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 높은 것을 특징으로 하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 제 2 도전형의 제 2 도핑 영역은 상기 트렌치 게이트의 하부면을 모두 감싸도록 구성되는 것을 특징으로 하는,
전력 반도체 소자. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 2 에피층 상에 형성되며, 상기 바디 영역과 상기 소스 영역과 접하는 도전성 배선부;를 더 포함하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
전력 반도체 소자. - 기판 상에 제 1 에피층을 형성하는 단계;
상기 제 1 에피층에 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 형성하는 단계;
상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계; 및
상기 제 2 에피층에 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 형성하는 단계; 를 포함하며,
상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치되며,
상기 제 2 에피층에 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 형성하는 단계;를 더 포함하며,
상기 기판은 제 1 도전형의 드리프트층을 포함하되,
상기 제 1 도핑 영역의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 낮으며,
상기 소스 영역의 제 1 도전형의 도핑 농도는 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 높은 것을 특징으로 하는,
전력 반도체 소자의 제조방법.
- 삭제
- 삭제
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| KR102433407B1 (ko) | 2022-03-30 | 2022-08-16 | (주) 트리노테크놀로지 | 전력 반도체 장치 및 그 제조 방법 |
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