JP2002353454A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002353454A JP2002353454A JP2001158612A JP2001158612A JP2002353454A JP 2002353454 A JP2002353454 A JP 2002353454A JP 2001158612 A JP2001158612 A JP 2001158612A JP 2001158612 A JP2001158612 A JP 2001158612A JP 2002353454 A JP2002353454 A JP 2002353454A
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Abstract
(57)【要約】
【課題】 ＦＺウェハを用い、Ｉ層化したドリフト層を
有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢＴ
を得ること。 【解決手段】 ＦＺウェハを用い、ドリフト層４１の不
純物濃度を非常に小さくしてドリフト層４１をＩ層化
し、さらにバッファ層４０を、ブロッキングモード時に
空乏層の伸びを途中で阻止するとともに、空乏層の伸び
を阻止した状態でコレクタ層寄りの領域に過剰キャリア
を有する程度の幅と濃度に設定する。また、素子側面
（ダイシング面）に沿ってドリフト層４１の表面からバ
ッファ層４０に至るまで高不純物濃度の分離領域５１を
設ける。バッファ層４０を形成するにあたっては、ウェ
ハ表面側に分離領域５１および素子のセル構造等を形成
し、ウェハ裏面を研削した後、その研削面にプロトンま
たは酸素イオンを照射し、３００℃〜５００℃のアニー
ルをおこなうことにより形成する。
有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢＴ
を得ること。 【解決手段】 ＦＺウェハを用い、ドリフト層４１の不
純物濃度を非常に小さくしてドリフト層４１をＩ層化
し、さらにバッファ層４０を、ブロッキングモード時に
空乏層の伸びを途中で阻止するとともに、空乏層の伸び
を阻止した状態でコレクタ層寄りの領域に過剰キャリア
を有する程度の幅と濃度に設定する。また、素子側面
（ダイシング面）に沿ってドリフト層４１の表面からバ
ッファ層４０に至るまで高不純物濃度の分離領域５１を
設ける。バッファ層４０を形成するにあたっては、ウェ
ハ表面側に分離領域５１および素子のセル構造等を形成
し、ウェハ裏面を研削した後、その研削面にプロトンま
たは酸素イオンを照射し、３００℃〜５００℃のアニー
ルをおこなうことにより形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換装置など
に使用される半導体装置およびその製造方法に関し、特
にＦＺウェハを用いたパンチスルー型のＩＧＢＴおよび
その製造方法に関する。
に使用される半導体装置およびその製造方法に関し、特
にＦＺウェハを用いたパンチスルー型のＩＧＢＴおよび
その製造方法に関する。
【０００２】
【従来の技術】電力変換装置などに使用される半導体装
置としてＩＧＢＴがある。ＩＧＢＴには、ブロッキング
モード（エミッタ・コレクタ間に定格電圧が印加され、
ゲートにしきい値以上の電圧が印可されていないオフ状
態）時にエミッタ領域から伸びる空乏層がコレクタ層に
まで伸展しないようにドリフト層を厚くしたノンパンチ
スルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）
と、ドリフト層とコレクタ層との間にバッファ層を設け
て空乏層がコレクタ層にまで伸展するのを防ぐパンチス
ルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）とがあ
る。一般に、ＮＰＴ−ＩＧＢＴは安価なＦＺウェハを用
いて製造される。一方、ＰＴ−ＩＧＢＴにはエピタキシ
ャルウェハが用いられる。
置としてＩＧＢＴがある。ＩＧＢＴには、ブロッキング
モード（エミッタ・コレクタ間に定格電圧が印加され、
ゲートにしきい値以上の電圧が印可されていないオフ状
態）時にエミッタ領域から伸びる空乏層がコレクタ層に
まで伸展しないようにドリフト層を厚くしたノンパンチ
スルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）
と、ドリフト層とコレクタ層との間にバッファ層を設け
て空乏層がコレクタ層にまで伸展するのを防ぐパンチス
ルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）とがあ
る。一般に、ＮＰＴ−ＩＧＢＴは安価なＦＺウェハを用
いて製造される。一方、ＰＴ−ＩＧＢＴにはエピタキシ
ャルウェハが用いられる。
【０００３】図１１は、従来のＮＰＴ−ＩＧＢＴの構成
を示す縦断面図である。ＮＰＴ−ＩＧＢＴでは、図１１
に示すように、ＦＺウェハよりなるｎ-ドリフト層１１
の一方の主面（以下、表面とする）側にｐベース領域１
２およびｎ+エミッタ領域１３が設けられており、もう
一方の主面（以下、裏面とする）側にｐ+コレクタ層１
４が設けられている。そして、ベース領域１２上にはゲ
ート絶縁膜であるゲート酸化膜１５を介してゲート電極
１６が形成されており、さらにその上に層間絶縁膜１７
を介してエミッタ電極１８が形成されている。また、コ
レクタ層１４の表面上にはコレクタ電極１９が形成され
ている。
を示す縦断面図である。ＮＰＴ−ＩＧＢＴでは、図１１
に示すように、ＦＺウェハよりなるｎ-ドリフト層１１
の一方の主面（以下、表面とする）側にｐベース領域１
２およびｎ+エミッタ領域１３が設けられており、もう
一方の主面（以下、裏面とする）側にｐ+コレクタ層１
４が設けられている。そして、ベース領域１２上にはゲ
ート絶縁膜であるゲート酸化膜１５を介してゲート電極
１６が形成されており、さらにその上に層間絶縁膜１７
を介してエミッタ電極１８が形成されている。また、コ
レクタ層１４の表面上にはコレクタ電極１９が形成され
ている。
【０００４】図１１に示す構成のＮＰＴ−ＩＧＢＴで
は、コレクタ電極１９に正電圧を印加するとともにゲー
ト電極１６に正電圧を印加すると、ＩＧＢＴ表面にチャ
ネルが形成され、ドリフト層１１中を電子電流が流れ
る。電子がコレクタ層１４に到達すると、ドリフト層１
１にホールが注入される。それによって、ドリフト層１
１は高注入状態となり、抵抗が激減するため、低オン電
圧が実現される。しかし、この構成のＮＰＴ−ＩＧＢＴ
では、ドリフト層１１が十分に厚いため、その分抵抗が
上昇し、ＩＧＢＴのオン状態における電圧降下量が大き
くなるとともに、ドリフト層１１での蓄積キャリア量が
増大してターンオフ時の損失が大きくなるという欠点が
ある。
は、コレクタ電極１９に正電圧を印加するとともにゲー
ト電極１６に正電圧を印加すると、ＩＧＢＴ表面にチャ
ネルが形成され、ドリフト層１１中を電子電流が流れ
る。電子がコレクタ層１４に到達すると、ドリフト層１
１にホールが注入される。それによって、ドリフト層１
１は高注入状態となり、抵抗が激減するため、低オン電
圧が実現される。しかし、この構成のＮＰＴ−ＩＧＢＴ
では、ドリフト層１１が十分に厚いため、その分抵抗が
上昇し、ＩＧＢＴのオン状態における電圧降下量が大き
くなるとともに、ドリフト層１１での蓄積キャリア量が
増大してターンオフ時の損失が大きくなるという欠点が
ある。
【０００５】図１２は、従来のＰＴ−ＩＧＢＴの構成を
示す縦断面図である。ＰＴ−ＩＧＢＴでは、図１２に示
すように、ｐ+コレクタ層２４上にｎ+バッファ層２０お
よびｎ-ドリフト層２１が順に設けられる。これら３つ
の層（コレクタ層２４、バッファ層２０およびドリフト
層２１）は、高濃度ｐ型シリコン基板上に高濃度ｎ型エ
ピタキシャル層を成長させ、さらにその上に低濃度ｎ型
エピタキシャル層を成長させたウェハにより構成され
る。ｎ-ドリフト層２１の表面部分にはｐベース領域２
２およびｎ+エミッタ領域２３が設けられている。そし
て、さらにその上に、ゲート絶縁膜であるゲート酸化膜
２５、ゲート電極２６、層間絶縁膜２７およびエミッタ
電極２８が形成されている。また、コレクタ層２４の裏
面にはコレクタ電極２９が形成されている。
示す縦断面図である。ＰＴ−ＩＧＢＴでは、図１２に示
すように、ｐ+コレクタ層２４上にｎ+バッファ層２０お
よびｎ-ドリフト層２１が順に設けられる。これら３つ
の層（コレクタ層２４、バッファ層２０およびドリフト
層２１）は、高濃度ｐ型シリコン基板上に高濃度ｎ型エ
ピタキシャル層を成長させ、さらにその上に低濃度ｎ型
エピタキシャル層を成長させたウェハにより構成され
る。ｎ-ドリフト層２１の表面部分にはｐベース領域２
２およびｎ+エミッタ領域２３が設けられている。そし
て、さらにその上に、ゲート絶縁膜であるゲート酸化膜
２５、ゲート電極２６、層間絶縁膜２７およびエミッタ
電極２８が形成されている。また、コレクタ層２４の裏
面にはコレクタ電極２９が形成されている。
【０００６】図１２に示す構成のＰＴ−ＩＧＢＴでは、
ブロッキングモード時の空乏層の伸びがバッファ層２０
で止められるため、ドリフト層２１が薄くても高い耐圧
を得ることができる。このため、同耐圧のＮＰＴ−ＩＧ
ＢＴに比較して、オン状態の電圧降下量が小さいという
利点を有する。しかし、順方向導通時にコレクタ層２４
から注入されるホールの量が極めて多いため、ターンオ
フ損失が大きいという欠点がある。また、エピタキシャ
ルウェハは高価格であるため、ＮＰＴ−ＩＧＢＴに比べ
てコストが増大するという欠点もある。
ブロッキングモード時の空乏層の伸びがバッファ層２０
で止められるため、ドリフト層２１が薄くても高い耐圧
を得ることができる。このため、同耐圧のＮＰＴ−ＩＧ
ＢＴに比較して、オン状態の電圧降下量が小さいという
利点を有する。しかし、順方向導通時にコレクタ層２４
から注入されるホールの量が極めて多いため、ターンオ
フ損失が大きいという欠点がある。また、エピタキシャ
ルウェハは高価格であるため、ＮＰＴ−ＩＧＢＴに比べ
てコストが増大するという欠点もある。
【０００７】そこで、ＦＺウェハを用いたＰＴ−ＩＧＢ
Ｔ（以下、Ｉ型ドリフト層ＰＴ−ＩＧＢＴとする）が知
られている。図１３は、Ｉ型ドリフト層ＰＴ−ＩＧＢＴ
の構成を示す縦断面図である。Ｉ型ドリフト層ＰＴ−Ｉ
ＧＢＴは、図１３に示すように、ＦＺウェハよりなるｎ
-ドリフト層３１の裏面側にｐ+コレクタ層３４およびｎ
+バッファ層３０がイオン注入法により形成され、コレ
クタ電極３９が設けられた構成となっている。ｎ-ドリ
フト層３１の表面側には、ｐベース領域３２、ｎ+エミ
ッタ領域３３、ゲート酸化膜（ゲート絶縁膜）３５、ゲ
ート電極３６、層間絶縁膜３７およびエミッタ電極３８
が形成されている。
Ｔ（以下、Ｉ型ドリフト層ＰＴ−ＩＧＢＴとする）が知
られている。図１３は、Ｉ型ドリフト層ＰＴ−ＩＧＢＴ
の構成を示す縦断面図である。Ｉ型ドリフト層ＰＴ−Ｉ
ＧＢＴは、図１３に示すように、ＦＺウェハよりなるｎ
-ドリフト層３１の裏面側にｐ+コレクタ層３４およびｎ
+バッファ層３０がイオン注入法により形成され、コレ
クタ電極３９が設けられた構成となっている。ｎ-ドリ
フト層３１の表面側には、ｐベース領域３２、ｎ+エミ
ッタ領域３３、ゲート酸化膜（ゲート絶縁膜）３５、ゲ
ート電極３６、層間絶縁膜３７およびエミッタ電極３８
が形成されている。
【０００８】図１３に示す構成のＩ型ドリフト層ＰＴ−
ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びが
バッファ層３０で止められるため、ドリフト層３１が薄
くても高い耐圧を得ることができる。このため、同耐圧
のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量
が小さいという利点を有する。また、コレクタ層３４が
低濃度であるため、順方向導通時におけるホール注入量
が少ない。したがって、ターンオフ損失が小さいという
利点も有する。
ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びが
バッファ層３０で止められるため、ドリフト層３１が薄
くても高い耐圧を得ることができる。このため、同耐圧
のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量
が小さいという利点を有する。また、コレクタ層３４が
低濃度であるため、順方向導通時におけるホール注入量
が少ない。したがって、ターンオフ損失が小さいという
利点も有する。
【０００９】
【発明が解決しようとする課題】一般に、ＩＧＢＴの損
失を低減するためには、ドリフト層をできるだけ短くす
るのが望ましい。しかし、ドリフト層を短くすると耐圧
が低くなってしまう。図１４は、ブロッキングモード時
にＩＧＢＴに生じる電界分布の様子を表すグラフであ
る。このグラフにおいて、各ＩＧＢＴの、ＰＮ接合部に
おける最大電界強度が臨界電界強度に達したときの電界
分布の積分値、すなわち各電界分布の面積がそれぞれの
ＩＧＢＴの耐圧を表す。この面積が大きいほど耐圧特性
が高くなる。したがって、短いドリフト層で高い耐圧特
性を得るためには、図１４に実線で示す「Ｉ型ドリフト
層ＰＴ−ＩＧＢＴ」のように、ドリフト層中での電界分
布の傾きをできるだけ小さくして四角形電界分布を実現
すればよいことがわかる。ドリフト層中での電界分布の
傾きを小さくするためには、ドリフト層の不純物濃度を
非常に小さくしてＩ層化すればよい。
失を低減するためには、ドリフト層をできるだけ短くす
るのが望ましい。しかし、ドリフト層を短くすると耐圧
が低くなってしまう。図１４は、ブロッキングモード時
にＩＧＢＴに生じる電界分布の様子を表すグラフであ
る。このグラフにおいて、各ＩＧＢＴの、ＰＮ接合部に
おける最大電界強度が臨界電界強度に達したときの電界
分布の積分値、すなわち各電界分布の面積がそれぞれの
ＩＧＢＴの耐圧を表す。この面積が大きいほど耐圧特性
が高くなる。したがって、短いドリフト層で高い耐圧特
性を得るためには、図１４に実線で示す「Ｉ型ドリフト
層ＰＴ−ＩＧＢＴ」のように、ドリフト層中での電界分
布の傾きをできるだけ小さくして四角形電界分布を実現
すればよいことがわかる。ドリフト層中での電界分布の
傾きを小さくするためには、ドリフト層の不純物濃度を
非常に小さくしてＩ層化すればよい。
【００１０】しかしながら、ドリフト層をＩ層化する
と、ターンオフ時に非常に高いサージ電圧を伴う激しい
振動が発生するという問題点がある。この振動が発生す
る理由は以下のとおりである。バッファ層付きのＩＧＢ
Ｔは、ターンオフ時に空乏層の電界によってドリフト層
中の蓄積キャリアが掃き出されて、ブロッキングモード
に移行する。スイッチング時のコレクタ・エミッタ間電
圧はＩＧＢＴの定格耐圧の半分程度である。ターンオフ
時に空乏層がバッファ層に到達すると、ドリフト層中に
過剰キャリアが存在せず、ＩＧＢＴは容量ε／Ｗのコン
デンサとなる。ここで、εはシリコンの誘電率であり、
Ｗはドリフ卜層幅である。このＩＧＢＴの容量と配線の
寄生インダクタンスによりＬＣ回路が構成されることに
なるため、振動が発生する。
と、ターンオフ時に非常に高いサージ電圧を伴う激しい
振動が発生するという問題点がある。この振動が発生す
る理由は以下のとおりである。バッファ層付きのＩＧＢ
Ｔは、ターンオフ時に空乏層の電界によってドリフト層
中の蓄積キャリアが掃き出されて、ブロッキングモード
に移行する。スイッチング時のコレクタ・エミッタ間電
圧はＩＧＢＴの定格耐圧の半分程度である。ターンオフ
時に空乏層がバッファ層に到達すると、ドリフト層中に
過剰キャリアが存在せず、ＩＧＢＴは容量ε／Ｗのコン
デンサとなる。ここで、εはシリコンの誘電率であり、
Ｗはドリフ卜層幅である。このＩＧＢＴの容量と配線の
寄生インダクタンスによりＬＣ回路が構成されることに
なるため、振動が発生する。
【００１１】また、ドリフト層をＩ層化すると、空乏層
が素子の側面（ダイシング面）にまで容易に到達してし
まう。この素子側面にはダイシング後の物理的な歪が残
っているため、キャリア寿命が非常に短い。したがっ
て、素子側面に空乏層が到達すると非常に大きな発生電
流が流れてしまい、十分な耐圧を得ることができないと
いう問題点もある。したがって、実際には、定格電圧が
印加されたときに空乏層が素子側面に到達しない程度に
ドリフト層の不純物濃度を高くする必要があるので、ド
リフト層をＩ層化することは極めて困難である。
が素子の側面（ダイシング面）にまで容易に到達してし
まう。この素子側面にはダイシング後の物理的な歪が残
っているため、キャリア寿命が非常に短い。したがっ
て、素子側面に空乏層が到達すると非常に大きな発生電
流が流れてしまい、十分な耐圧を得ることができないと
いう問題点もある。したがって、実際には、定格電圧が
印加されたときに空乏層が素子側面に到達しない程度に
ドリフト層の不純物濃度を高くする必要があるので、ド
リフト層をＩ層化することは極めて困難である。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、ＦＺウェハを用い、Ｉ層化したドリフト層
を有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔを構成する半導体装置およびその製造方法を提供する
ことを目的とする。
のであって、ＦＺウェハを用い、Ｉ層化したドリフト層
を有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔを構成する半導体装置およびその製造方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、ＦＺウェハを用い、
ドリフト層の不純物濃度を非常に小さくしてドリフト層
をＩ層化し、さらにバッファ層を、ブロッキングモード
時に空乏層の伸びを途中で阻止するとともに、ターンオ
フ時に空乏層の伸びを阻止した状態でコレクタ層寄りの
領域に過剰キャリアを有する程度の幅と濃度に設定す
る。また、素子側面（ダイシング面）に沿ってドリフト
層の表面からバッファ層に至るまで高不純物濃度の分離
領域を設ける。
め、本発明にかかる半導体装置は、ＦＺウェハを用い、
ドリフト層の不純物濃度を非常に小さくしてドリフト層
をＩ層化し、さらにバッファ層を、ブロッキングモード
時に空乏層の伸びを途中で阻止するとともに、ターンオ
フ時に空乏層の伸びを阻止した状態でコレクタ層寄りの
領域に過剰キャリアを有する程度の幅と濃度に設定す
る。また、素子側面（ダイシング面）に沿ってドリフト
層の表面からバッファ層に至るまで高不純物濃度の分離
領域を設ける。
【００１４】この発明によれば、バッファ層により、ブ
ロッキングモード時の空乏層の伸びがコレクタ層に到達
するのが阻止されるとともに、ターンオフ時に空乏層の
伸びを阻止した状態でバッファ層の、コレクタ層寄りの
領域に過剰キャリアが存在する。また、分離領域によ
り、ブロッキングモード時の空乏層の伸びが素子側面に
到達するのが阻止される。
ロッキングモード時の空乏層の伸びがコレクタ層に到達
するのが阻止されるとともに、ターンオフ時に空乏層の
伸びを阻止した状態でバッファ層の、コレクタ層寄りの
領域に過剰キャリアが存在する。また、分離領域によ
り、ブロッキングモード時の空乏層の伸びが素子側面に
到達するのが阻止される。
【００１５】また、本発明にかかる半導体装置の製造方
法は、ＦＺウェハの表面側に選択的に分離領域を形成
し、エミッタ領域、ゲート酸化膜、ゲート電極およびエ
ミッタ電極を形成した後、ウェハ裏面を研削し、ウェハ
裏面にコレクタ層を形成するとともに、ウェハ裏面にプ
ロトンを照射し、３００℃以上５００℃以下の温度でア
ニールをおこなってバッファ層を形成し、コレクタ電極
を形成するものである。この発明によれば、ＦＺウェハ
を用い、素子側面に沿って分離領域を有し、かつバッフ
ァ層を有するＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する
半導体装置が得られる。
法は、ＦＺウェハの表面側に選択的に分離領域を形成
し、エミッタ領域、ゲート酸化膜、ゲート電極およびエ
ミッタ電極を形成した後、ウェハ裏面を研削し、ウェハ
裏面にコレクタ層を形成するとともに、ウェハ裏面にプ
ロトンを照射し、３００℃以上５００℃以下の温度でア
ニールをおこなってバッファ層を形成し、コレクタ電極
を形成するものである。この発明によれば、ＦＺウェハ
を用い、素子側面に沿って分離領域を有し、かつバッフ
ァ層を有するＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する
半導体装置が得られる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−Ｉ
ＧＢＴの構成の一例を示す縦断面図である。このＩ型ド
リフト層ＰＴ−ＩＧＢＴは、図１に示すように、ｎ-ド
リフト層４１、ｐベース領域４２、ｎ+エミッタ領域４
３、ｐ+コレクタ層４４、ゲート絶縁膜であるゲート酸
化膜４５、ゲート電極４６、層間絶縁膜４７、エミッタ
電極４８、コレクタ電極４９、ｎ+バッファ層４０およ
びｎ+分離領域５１を備えている。図１においては、ｎ-
ドリフト層４１にはＰベース領域４２が１つしか形成さ
れていないが、ｐベース領域４２を複数形成することが
できる。そしてそれぞれのｐベース領域４２に対してｎ
+エミッタ領域４３、ゲート酸化膜４５、ゲート電極４
６、層間絶縁膜４７を備えるようにすることもできる。
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−Ｉ
ＧＢＴの構成の一例を示す縦断面図である。このＩ型ド
リフト層ＰＴ−ＩＧＢＴは、図１に示すように、ｎ-ド
リフト層４１、ｐベース領域４２、ｎ+エミッタ領域４
３、ｐ+コレクタ層４４、ゲート絶縁膜であるゲート酸
化膜４５、ゲート電極４６、層間絶縁膜４７、エミッタ
電極４８、コレクタ電極４９、ｎ+バッファ層４０およ
びｎ+分離領域５１を備えている。図１においては、ｎ-
ドリフト層４１にはＰベース領域４２が１つしか形成さ
れていないが、ｐベース領域４２を複数形成することが
できる。そしてそれぞれのｐベース領域４２に対してｎ
+エミッタ領域４３、ゲート酸化膜４５、ゲート電極４
６、層間絶縁膜４７を備えるようにすることもできる。
【００１７】ドリフト層４１はＦＺウェハにより構成さ
れる。ベース領域４２はドリフト層４１の表面部分に形
成されている。エミッタ領域４３はベース領域４２の表
面部分に形成されている。ゲート酸化膜４５はベース領
域４２のチャネル領域となる部分の表面に形成されてお
り、その上にゲート電極４６が形成されている。エミッ
タ電極４８は、層間絶縁膜４７によりゲート電極４６お
よびドリフト層４１から絶縁された状態で、エミッタ領
域４３およびベース領域４２に電気的に接続されてい
る。コレクタ層４４およびコレクタ電極４９は、ドリフ
ト層４１の裏面部分に形成されている。バッファ層４０
はコレクタ層４４とドリフト層４１との間に設けられて
いる。分離領域５１は、素子側面に沿ってドリフト層４
１の表面からバッファ層４０に達するように設けられて
いる。
れる。ベース領域４２はドリフト層４１の表面部分に形
成されている。エミッタ領域４３はベース領域４２の表
面部分に形成されている。ゲート酸化膜４５はベース領
域４２のチャネル領域となる部分の表面に形成されてお
り、その上にゲート電極４６が形成されている。エミッ
タ電極４８は、層間絶縁膜４７によりゲート電極４６お
よびドリフト層４１から絶縁された状態で、エミッタ領
域４３およびベース領域４２に電気的に接続されてい
る。コレクタ層４４およびコレクタ電極４９は、ドリフ
ト層４１の裏面部分に形成されている。バッファ層４０
はコレクタ層４４とドリフト層４１との間に設けられて
いる。分離領域５１は、素子側面に沿ってドリフト層４
１の表面からバッファ層４０に達するように設けられて
いる。
【００１８】ここで、ドリフト層４１は、不純物濃度が
非常に小さく、Ｉ層化されている。また、バッファ層４
０は、図２に示すように、バッファ層幅が長く、さらに
低めの濃度に設定されている。これによって、ターンオ
フ時に、空乏層の伸びがバッファ層４０中で阻止され
る。また、バッファ層濃度が低いため、空乏層が阻止さ
れた位置よりもさらにコレクタ側に過剰キャリアが存在
する。一般に、Ｉ型ドリフト層ＰＴ−ＩＧＢＴでターン
オフ時に振動が発生するのは、ドリフト層中の過剰キャ
リアが枯渇することが原因である。本実施の形態のＩ型
ドリフト層ＰＴ−ＩＧＢＴでは、バッファ層４０中のコ
レクタ側に存在する過剰キャリアによってターンオフ時
の振動が抑制される。
非常に小さく、Ｉ層化されている。また、バッファ層４
０は、図２に示すように、バッファ層幅が長く、さらに
低めの濃度に設定されている。これによって、ターンオ
フ時に、空乏層の伸びがバッファ層４０中で阻止され
る。また、バッファ層濃度が低いため、空乏層が阻止さ
れた位置よりもさらにコレクタ側に過剰キャリアが存在
する。一般に、Ｉ型ドリフト層ＰＴ−ＩＧＢＴでターン
オフ時に振動が発生するのは、ドリフト層中の過剰キャ
リアが枯渇することが原因である。本実施の形態のＩ型
ドリフト層ＰＴ−ＩＧＢＴでは、バッファ層４０中のコ
レクタ側に存在する過剰キャリアによってターンオフ時
の振動が抑制される。
【００１９】ここで、順方向導通時のバッファ層４０中
の電子濃度をＮとすると、バッファ層４０の平均ドーピ
ング濃度がＮ以下の場合に高注入状態となり、過剰キャ
リアが存在する。したがって、バッファ層４０の厚さを
ｘとすると、バッファ層４０中の総不純物濃度はｘ・Ｎ
以下である必要がある。一方、バッファ層４０において
空乏層を阻止するためには、バッファ層４０内で臨界電
界、たとえば２×１０ 5Ｖ／ｃｍをゼロにする必要があ
る。したがって、シリコン中の誘電率をＥｐｓ、素電荷
をｑとすると、２×１０5＜ｑ・（バッファ層中の総不
純物濃度）／Ｅｐｓという式が成り立つ必要がある。こ
の式について定数を計算すると、ｘ・Ｎ＞（バッファ層
中の総不純物濃度）＞１．３×１０12が得られる。
の電子濃度をＮとすると、バッファ層４０の平均ドーピ
ング濃度がＮ以下の場合に高注入状態となり、過剰キャ
リアが存在する。したがって、バッファ層４０の厚さを
ｘとすると、バッファ層４０中の総不純物濃度はｘ・Ｎ
以下である必要がある。一方、バッファ層４０において
空乏層を阻止するためには、バッファ層４０内で臨界電
界、たとえば２×１０ 5Ｖ／ｃｍをゼロにする必要があ
る。したがって、シリコン中の誘電率をＥｐｓ、素電荷
をｑとすると、２×１０5＜ｑ・（バッファ層中の総不
純物濃度）／Ｅｐｓという式が成り立つ必要がある。こ
の式について定数を計算すると、ｘ・Ｎ＞（バッファ層
中の総不純物濃度）＞１．３×１０12が得られる。
【００２０】また、定格耐圧をＶ、ドリフト層４１の不
純物濃度をＮＤとすると、縦方向の空乏層幅は√（（２
・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））で与えられる。横方向
の空乏層幅を縦方向の空乏層幅のたとえば６倍であると
すると、横方向の空乏層幅は６√（（２・Ｅｐｓ・Ｖ）
／（ｑ・ＮＤ））となる。これを計算すると、横方向の
空乏層幅は√（４．６８×１０8Ｖ／ＮＤ）となる。
純物濃度をＮＤとすると、縦方向の空乏層幅は√（（２
・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））で与えられる。横方向
の空乏層幅を縦方向の空乏層幅のたとえば６倍であると
すると、横方向の空乏層幅は６√（（２・Ｅｐｓ・Ｖ）
／（ｑ・ＮＤ））となる。これを計算すると、横方向の
空乏層幅は√（４．６８×１０8Ｖ／ＮＤ）となる。
【００２１】本実施の形態では、定格耐圧Ｖ、ドリフト
層４１の不純物濃度ＮＤおよび耐圧構造幅Ｗの間には、
Ｗ2＜４．６８×１０8Ｖ／ＮＤという関係が成り立つ。
つまり、耐圧構造幅Ｗは横方向の空乏層幅よりも短い。
したがって、分離領域５１がないと仮定すると、ブロッ
キングモード時に空乏層が素子側面にまで広がり、漏れ
電流が大きくなってしまう。これを防ぐため、本実施の
形態では分離領域５１が設けられている。つまり、分離
領域５１により空乏層が素子側面に到達するのを防いで
いるため、漏れ電流が従来のＩＧＢＴと同程度かそれ以
下に抑えられる。なお、耐圧構造幅Ｗが横方向の空乏層
幅よりも長い場合に分離領域５１を設けても何ら特性上
の問題はない。
層４１の不純物濃度ＮＤおよび耐圧構造幅Ｗの間には、
Ｗ2＜４．６８×１０8Ｖ／ＮＤという関係が成り立つ。
つまり、耐圧構造幅Ｗは横方向の空乏層幅よりも短い。
したがって、分離領域５１がないと仮定すると、ブロッ
キングモード時に空乏層が素子側面にまで広がり、漏れ
電流が大きくなってしまう。これを防ぐため、本実施の
形態では分離領域５１が設けられている。つまり、分離
領域５１により空乏層が素子側面に到達するのを防いで
いるため、漏れ電流が従来のＩＧＢＴと同程度かそれ以
下に抑えられる。なお、耐圧構造幅Ｗが横方向の空乏層
幅よりも長い場合に分離領域５１を設けても何ら特性上
の問題はない。
【００２２】つぎに、図１に示す構成のＩ型ドリフト層
ＰＴ−ＩＧＢＴの製造プロセスについて説明する。図３
〜図８は、製造途中のＩ型ドリフト層ＰＴ−ＩＧＢＴの
要部を示す縦断面図である。一例として、このＩＧＢＴ
の耐圧を１２００Ｖとする。まず、たとえば比抵抗が１
０００Ωｃｍで厚さが５００μｍのＦＺウェハの表面
に、たとえば１００μｍの間隔をあけて選択的にマスク
６１を形成する（図３）。そして、ウェハ表面からｎ型
不純物をイオン注入する。これによって、ウェハ表面
の、マスク６１で被われていない領域に不純物注入領域
６２ができる（図４）。
ＰＴ−ＩＧＢＴの製造プロセスについて説明する。図３
〜図８は、製造途中のＩ型ドリフト層ＰＴ−ＩＧＢＴの
要部を示す縦断面図である。一例として、このＩＧＢＴ
の耐圧を１２００Ｖとする。まず、たとえば比抵抗が１
０００Ωｃｍで厚さが５００μｍのＦＺウェハの表面
に、たとえば１００μｍの間隔をあけて選択的にマスク
６１を形成する（図３）。そして、ウェハ表面からｎ型
不純物をイオン注入する。これによって、ウェハ表面
の、マスク６１で被われていない領域に不純物注入領域
６２ができる（図４）。
【００２３】つづいて、熱処理によって不純物注入領域
６２のｎ型不純物をたとえば１１０μｍの深さまで選択
拡散させて分離領域５１を形成する（図５）。ウェハ表
面の熱酸化膜６３を除去した後、隣り合う分離領域５
１，５１間に、ベース領域４２、エミッタ領域４３、ゲ
ート酸化膜４５およびゲート電極４６を形成する。そし
て、表面に層間絶縁膜４７を形成した後、アルミニウム
を蒸着し、パターニングしてエミッタ電極４８を形成す
る（図６）。しかる後、ＦＺウェハを裏面から研削し、
シリコン領域の厚さをたとえば９５μｍにする（図
７）。
６２のｎ型不純物をたとえば１１０μｍの深さまで選択
拡散させて分離領域５１を形成する（図５）。ウェハ表
面の熱酸化膜６３を除去した後、隣り合う分離領域５
１，５１間に、ベース領域４２、エミッタ領域４３、ゲ
ート酸化膜４５およびゲート電極４６を形成する。そし
て、表面に層間絶縁膜４７を形成した後、アルミニウム
を蒸着し、パターニングしてエミッタ電極４８を形成す
る（図６）。しかる後、ＦＺウェハを裏面から研削し、
シリコン領域の厚さをたとえば９５μｍにする（図
７）。
【００２４】つづいて、ウェハ裏面にボロンイオンを照
射した後、３００℃〜５００℃でアニールをおこない、
ボロン原子を活性化させて、たとえば厚さ０．５μｍの
コレクタ層４４を形成する。つづいて、ウェハ裏面にプ
ロトンまたは酸素イオンを照射した後、３００℃〜５０
０℃でアニールをおこない、たとえばピーク濃度が５×
１０15ｃｍ-3で幅が２０μｍのバッファ層４０を形成す
る（図８）。このとき、ドリフト層４１の幅はたとえば
７５μｍとなる。最後に、ウェハ裏面にコレクタ電極４
９を形成し、ダイシングすれば図１に示すＩ型ドリフト
層ＰＴ−ＩＧＢＴが完成する。なお、図１および図３〜
図８において、ダイシング面を破線で示す。
射した後、３００℃〜５００℃でアニールをおこない、
ボロン原子を活性化させて、たとえば厚さ０．５μｍの
コレクタ層４４を形成する。つづいて、ウェハ裏面にプ
ロトンまたは酸素イオンを照射した後、３００℃〜５０
０℃でアニールをおこない、たとえばピーク濃度が５×
１０15ｃｍ-3で幅が２０μｍのバッファ層４０を形成す
る（図８）。このとき、ドリフト層４１の幅はたとえば
７５μｍとなる。最後に、ウェハ裏面にコレクタ電極４
９を形成し、ダイシングすれば図１に示すＩ型ドリフト
層ＰＴ−ＩＧＢＴが完成する。なお、図１および図３〜
図８において、ダイシング面を破線で示す。
【００２５】上述した実施の形態によれば、バッファ層
４０により、ブロッキングモード時の空乏層の伸びがコ
レクタ層４４に到達するのが阻止されるとともに、空乏
層の伸びを阻止した状態でバッファ層４０の、コレクタ
層寄りの領域に過剰キャリアが存在するので、Ｉ層化し
たドリフト層４１を有するＩＧＢＴにおいてターンオフ
時に振動が発生するのを防ぐことができる。図９に、実
施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型
ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）についてター
ンオフ波形を示す。実施の形態によれば、ターンオフ時
に振動が発生していないことがわかる。
４０により、ブロッキングモード時の空乏層の伸びがコ
レクタ層４４に到達するのが阻止されるとともに、空乏
層の伸びを阻止した状態でバッファ層４０の、コレクタ
層寄りの領域に過剰キャリアが存在するので、Ｉ層化し
たドリフト層４１を有するＩＧＢＴにおいてターンオフ
時に振動が発生するのを防ぐことができる。図９に、実
施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型
ドリフト層ＰＴ−ＩＧＢＴ（図１３参照）についてター
ンオフ波形を示す。実施の形態によれば、ターンオフ時
に振動が発生していないことがわかる。
【００２６】また、上述した実施の形態によれば、分離
領域５１により、ブロッキングモード時の空乏層の伸び
が素子側面に到達するのが阻止されるので、耐圧構造幅
が横方向の空乏層幅よりも短い場合でも漏れ電流を抑え
ることができる。したがって、ターンオフ時に振動発生
のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成
する半導体装置が得られる。
領域５１により、ブロッキングモード時の空乏層の伸び
が素子側面に到達するのが阻止されるので、耐圧構造幅
が横方向の空乏層幅よりも短い場合でも漏れ電流を抑え
ることができる。したがって、ターンオフ時に振動発生
のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成
する半導体装置が得られる。
【００２７】また、上述した実施の形態において、順方
向導通時の過剰キャリア分布に関して、ドリフト層中間
位置における過剰キャリア濃度がドリフト層４１とバッ
ファ層４０の境界における可能キャリア濃度以上で、か
つ５倍以下になるようにするとよい。そうすれば、オン
電圧対ターンオフ損失のトレードオフを最適化すること
ができる。これにはトレンチゲート構造を採用するとよ
い。図１０に、定格耐圧を１２００Ｖとした場合の、実
施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴ、それにトレ
ンチゲート構造を採用したＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔ、従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参
照）、および従来のＮＰＴ−ＩＧＢＴ（図１１参照）の
トレードオフを示す。また、オン電圧と耐圧のトレード
オフも改善される。
向導通時の過剰キャリア分布に関して、ドリフト層中間
位置における過剰キャリア濃度がドリフト層４１とバッ
ファ層４０の境界における可能キャリア濃度以上で、か
つ５倍以下になるようにするとよい。そうすれば、オン
電圧対ターンオフ損失のトレードオフを最適化すること
ができる。これにはトレンチゲート構造を採用するとよ
い。図１０に、定格耐圧を１２００Ｖとした場合の、実
施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴ、それにトレ
ンチゲート構造を採用したＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔ、従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１３参
照）、および従来のＮＰＴ−ＩＧＢＴ（図１１参照）の
トレードオフを示す。また、オン電圧と耐圧のトレード
オフも改善される。
【００２８】以上において本発明は、上述した実施の形
態に限らず、種々変更可能である。たとえば、実施の形
態では、第１導電型をｎ型とし、第２導電型をｐ型とし
たが、本発明はその逆でも同様に成り立つ。また、寸法
や濃度等は一例であり、本発明はこれに限定されるもの
ではない。
態に限らず、種々変更可能である。たとえば、実施の形
態では、第１導電型をｎ型とし、第２導電型をｐ型とし
たが、本発明はその逆でも同様に成り立つ。また、寸法
や濃度等は一例であり、本発明はこれに限定されるもの
ではない。
【００２９】
【発明の効果】本発明によれば、バッファ層により、ブ
ロッキングモード時の空乏層の伸びがコレクタ層に到達
するのが阻止されるとともに、ターンオフ時に空乏層の
伸びを阻止した状態でバッファ層の、コレクタ層寄りの
領域に過剰キャリアが存在するので、Ｉ層化したドリフ
ト層を有するＩＧＢＴにおいてターンオフ時に振動が発
生するのを防ぐことができる。また、分離領域により、
ブロッキングモード時の空乏層の伸びが素子側面に到達
するのが阻止されるので、耐圧構造幅が横方向の空乏層
幅よりも短い場合でも漏れ電流を抑えることができる。
したがって、ターンオフ時に振動発生のない、高耐圧の
Ｉ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が
得られる。
ロッキングモード時の空乏層の伸びがコレクタ層に到達
するのが阻止されるとともに、ターンオフ時に空乏層の
伸びを阻止した状態でバッファ層の、コレクタ層寄りの
領域に過剰キャリアが存在するので、Ｉ層化したドリフ
ト層を有するＩＧＢＴにおいてターンオフ時に振動が発
生するのを防ぐことができる。また、分離領域により、
ブロッキングモード時の空乏層の伸びが素子側面に到達
するのが阻止されるので、耐圧構造幅が横方向の空乏層
幅よりも短い場合でも漏れ電流を抑えることができる。
したがって、ターンオフ時に振動発生のない、高耐圧の
Ｉ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が
得られる。
【図１】本発明にかかる半導体装置を構成するＩ型ドリ
フト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図であ
る。
フト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図であ
る。
【図２】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔにおいてバッファ層中に過剰キャリアが存在すること
を説明するための図である。
Ｔにおいてバッファ層中に過剰キャリアが存在すること
を説明するための図である。
【図３】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図４】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図５】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図６】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図７】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図８】図１に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢ
Ｔの製造途中の要部を示す縦断面図である。
Ｔの製造途中の要部を示す縦断面図である。
【図９】実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと
従来のＩ型ドリフト層ＰＴ−ＩＧＢＴについてターンオ
フ波形を示す波形図である。
従来のＩ型ドリフト層ＰＴ−ＩＧＢＴについてターンオ
フ波形を示す波形図である。
【図１０】実施の形態を含む種々のＩ型ドリフト層ＰＴ
−ＩＧＢＴについてオン電圧対ターンオフ損失のトレー
ドオフを示す図である。
−ＩＧＢＴについてオン電圧対ターンオフ損失のトレー
ドオフを示す図である。
【図１１】従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面
図である。
図である。
【図１２】従来のＰＴ−ＩＧＢＴの構成を示す縦断面図
である。
である。
【図１３】従来のＰＴ−ＩＧＢＴの別の構成を示す縦断
面図である。
面図である。
【図１４】ブロッキングモード時にＩＧＢＴに生じる電
界分布の様子を表すグラフである。
界分布の様子を表すグラフである。
４０ バッファ層 ４１ ドリフト層 ４２ ベース領域 ４３ エミッタ領域 ４４ コレクタ層 ４５ ゲート酸化膜（ゲート絶縁膜） ４６ ゲート電極 ４８ エミッタ電極 ４９ コレクタ電極 ５１ 分離領域
Claims (5)
- 【請求項１】 第１導電型の低不純物濃度ドリフト層
と、 前記ドリフト層の一方の主面側に形成された第２導電型
の高不純物濃度ベース領域と、 前記ベース領域内に形成された第１導電型のエミッタ領
域と、 前記エミッタ領域および前記ベース領域の両方に電気的
に接続するエミッタ電極と、 前記ベース領域の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ドリフト層の他方の主面側に形成された第２導電型
のコレクタ層と、 前記コレクタ層に電気的に接続するコレクタ電極と、 前記ドリフト層と前記コレクタ層との間に形成され、ブ
ロッキングモード時の空乏層の伸びを途中で阻止すると
ともに、ターンオフ時に前記コレクタ層寄りの領域に過
剰キャリアを有する第１導電型のバッファ層と、 前記ドリフト層の一方の主面から前記バッファ層まで、
個々の素子に切り分ける際の切断面に沿って延びる第１
導電型の高不純物濃度分離領域と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記バッファ層の厚さをｘ（ｃｍ）と
し、順方向導通時の前記バッファ層中の電子濃度をＮ
（ｃｍ-3）とすると、ｘ・Ｎ＞１．３×１０12であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 耐圧構造幅をＷ（ｃｍ）とし、定格耐圧
をＶ（Ｖ）とし、前記ドリフト層の不純物濃度をＮＤ
（ｃｍ-3）とすると、Ｗ2＜４．６８×１０8Ｖ／ＮＤで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 ＦＺウェハの一方の主面側に選択的に高
不純物濃度の分離領域を形成する工程と、 隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲ
ート酸化膜、ゲート電極およびエミッタ電極を形成する
工程と、 ウェハの他方の主面を研削する工程と、 ウェハの研削後に、ウェハの他方の主面にコレクタ層を
形成する工程と、 ウェハの研削後に、ウェハの他方の主面にプロトンを照
射し、３００℃以上５００℃以下の温度でアニールをお
こなってバッファ層を形成する工程と、 コレクタ層の形成後に、コレクタ電極を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 ＦＺウェハの一方の主面側に選択的に高
不純物濃度の分離領域を形成する工程と、 隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲ
ート酸化膜、ゲート電極およびエミッタ電極を形成する
工程と、 ウェハの他方の主面を研削する工程と、 ウェハの研削後に、ウェハの他方の主面にコレクタ層を
形成する工程と、 ウェハの研削後に、ウェハの他方の主面に酸素イオンを
照射し、３００℃以上５００℃以下の温度でアニールを
おこなってバッファ層を形成する工程と、 コレクタ層の形成後に、コレクタ電極を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158612A JP4904635B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158612A JP4904635B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353454A true JP2002353454A (ja) | 2002-12-06 |
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ID=19002301
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001158612A Expired - Fee Related JP4904635B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP4904635B2 (ja) |
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| JP2006324431A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
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| JPH1140808A (ja) * | 1997-05-21 | 1999-02-12 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| WO2000031800A1 (fr) * | 1998-11-26 | 2000-06-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semiconducteur et son procede de fabrication |
-
2001
- 2001-05-28 JP JP2001158612A patent/JP4904635B2/ja not_active Expired - Fee Related
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| US7157785B2 (en) | 2003-08-29 | 2007-01-02 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices |
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| JP2006324431A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
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