JP2015153784A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】 アバランシェ降伏に対する耐性が高い半導体装置を提供する。【解決手段】 ＩＧＢＴ領域、ダイオード領域及び外周領域を有する半導体装置の製造方法であって、ダイオード領域内のｎ型領域及び外周領域内のｎ型領域に荷電粒子を注入することでｎ型領域に結晶欠陥を形成する工程と、ＩＧＢＴ領域内のｎ型領域及び外周領域内のｎ型領域に荷電粒子を注入することでｎ型領域に結晶欠陥を形成する工程を有する。【選択図】図１

Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、ＩＧＢＴとダイオードが一体化された半導体装置が開示されている。ＩＧＢＴのドリフト領域とダイオードのドリフト領域には、荷電粒子を注入することによって形成された結晶欠陥が存在する。このような結晶欠陥は、キャリアの再結合中心として機能する。ダイオードがオンしている際には、ダイオードのドリフト領域に流入したホールの一部が結晶欠陥において消滅する。これによって、ダイオードのドリフト領域におけるホールの濃度の上昇が抑制され、ダイオードのリカバリ特性が改善される。ＩＧＢＴがオンしている際には、ＩＧＢＴのドリフト領域に流入したホールの一部が結晶欠陥において消滅する。これによって、ＩＧＢＴのドリフト領域におけるホールの濃度の上昇が抑制され、ＩＧＢＴのスイッチング特性が改善される。
特開２０１１−１２９６１９号公報
ＩＧＢＴ領域及びダイオード領域に結晶欠陥が形成されていると、ＩＧＢＴ領域及びダイオード領域においてドリフト領域の抵抗が高くなる。その結果、ＩＧＢＴ領域及びダイオード領域のＵＩＳ耐量（アバランシェ降伏の生じやすさの指標）がその外周領域（ＩＧＢＴ領域及びダイオード領域の外側の領域）に比べて高くなる。このため、過電圧が印加された場合に、外周領域でアバランシェ降伏が生じやすくなる。外周領域は電流経路が少ないため、外周領域はアバランシェ降伏に対する耐性が低い。このため、このように外周領域でアバランシェ降伏が生じやすいと、半導体装置全体としてのアバランシェ降伏に対する耐性が低くなるという問題があった。
本明細書が開示する製造方法では、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有する半導体装置を製造する。前記半導体基板は、ＩＧＢＴ領域、ダイオード領域及び外周領域を有している。前記ＩＧＢＴ領域、前記ダイオード領域及び前記外周領域に跨ってｎ型領域が形成されている。前記ＩＧＢＴ領域が、前記表面電極に接続されているｎ型のエミッタ領域と、前記表面電極に接続されているｐ型のボディ領域と、前記ボディ領域によって前記エミッタ領域から分離されている前記ｎ型領域と、前記ｎ型領域によって前記ボディ領域から分離されており、前記裏面電極に接続されているｐ型のコレクタ領域と、前記ボディ領域に接しているゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域に対向しているゲート電極を有している。前記ダイオード領域が、前記表面電極に接続されているｐ型のアノード領域と、前記裏面電極に接続されている前記ｎ型領域を有している。前記製造方法が、前記ダイオード領域内の前記ｎ型領域及び前記外周領域内の前記ｎ型領域に荷電粒子を注入することで前記ｎ型領域に結晶欠陥を形成する工程と、前記ＩＧＢＴ領域内の前記ｎ型領域及び前記外周領域内の前記ｎ型領域に荷電粒子を注入することで前記ｎ型領域に結晶欠陥を形成する工程を有する。
この製造方法では、ダイオード領域内のｎ型領域に結晶欠陥を形成する際に、外周領域内のｎ型領域にも結晶欠陥が形成される。また、ＩＧＢＴ領域内のｎ型領域に結晶欠陥を形成する際に、外周領域内のｎ型領域にも結晶欠陥が形成される。したがって、外周領域内のｎ型領域には、ＩＧＢＴ領域内のｎ型領域及びダイオード領域内のｎ型領域よりも高濃度に結晶欠陥が形成される。このため、この方法により製造された半導体装置では、外周領域よりもＩＧＢＴ領域及びダイオード領域でアバランシェ降伏が生じ易い。したがって、この方法によって製造された半導体装置は、アバランシェ降伏に対する耐性が高い。
上述した製造方法は、前記ダイオード領域内のｎ型領域及び前記外周領域内のｎ型領域に荷電粒子を注入する前記工程では、前記ｎ型領域のうちの前記表面側の領域に結晶欠陥濃度のピークを形成し、前記ＩＧＢＴ領域内のｎ型領域及び前記外周領域内のｎ型領域に荷電粒子を注入する前記工程では、前記ｎ型領域のうちの前記裏面側の領域に結晶欠陥濃度のピークを形成することが好ましい。
このような構成によれば、ダイオードのリカバリ特性とＩＧＢＴのスイッチング特性をより向上させることができる。
上述した製造方法では、前記ｎ型領域の前記表面側の端部と前記ｎ型領域の前記裏面側の端部の間の前記ｎ型領域の抵抗が、前記外周領域において、前記ＩＧＢＴ領域よりも高く、かつ、前記ダイオード領域よりも高くなることが好ましい。
また、本明細書は、新たな半導体装置を提供する。この半導体装置は、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有している。前記半導体基板が、ＩＧＢＴ領域、ダイオード領域及び外周領域を有している。前記ＩＧＢＴ領域、前記ダイオード領域及び前記外周領域に跨ってｎ型領域が形成されている。前記ＩＧＢＴ領域が、前記表面電極に接続されているｎ型のエミッタ領域と、前記表面電極に接続されているｐ型のボディ領域と、前記ボディ領域によって前記エミッタ領域から分離されている前記ｎ型領域と、前記ｎ型領域によって前記ボディ領域から分離されており、前記裏面電極に接続されているｐ型のコレクタ領域と、前記ボディ領域に接しているゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域に対向しているゲート電極を有する。前記ダイオード領域が、前記表面電極に接続されているｐ型のアノード領域と、前記裏面電極に接続されている前記ｎ型領域を有している。前記外周領域内の前記ｎ型領域の平均結晶欠陥濃度が、前記ＩＧＢＴ領域内の前記ｎ型領域の平均結晶欠陥濃度より高く、かつ、前記ダイオード領域内の前記ｎ型領域の平均結晶欠陥濃度より高い。
また、上記の半導体装置は、前記ＩＧＢＴ領域内の前記ｎ型領域は、前記表面側の領域に結晶欠陥濃度のピークを有しており、前記ダイオード領域内の前記ｎ型領域は、前記裏面側の領域に結晶欠陥濃度のピークを有していてもよい。
また、上記の半導体装置は、前記ｎ型領域の前記表面側の端部と前記ｎ型領域の前記裏面側の端部の間の前記ｎ型領域の抵抗が、前記外周領域において、前記ＩＧＢＴ領域より高く、かつ、前記ダイオード領域より高くてもよい。
この半導体装置の構成によれば、アバランシェ降伏に対する耐性を向上させることができる。
半導体装置１０の縦断面図。 外周領域６０内のドリフト領域２６内の結晶欠陥濃度の分布を示すグラフ。 ライフタイム制御領域７０、７４に対する荷電粒子の注入を示す図。 ライフタイム制御領域７２、７６に対する荷電粒子の注入を示す図。 変形例の半導体装置１０の縦断面図。
図１に示す実施形態の半導体装置１０は、半導体基板１２と、半導体基板１２の表面に形成された表面電極１４と、半導体基板１２の裏面に形成された裏面電極１６を有している。半導体基板１２は、シリコン製の基板である。
半導体基板１２は、縦型のＩＧＢＴが形成されているＩＧＢＴ領域２０と、縦型のダイオードが形成されているダイオード領域４０と、ＩＧＢＴ領域２０及びダイオード領域４０の外側の外周領域６０を有している。外周領域６０は、ＩＧＢＴ領域２０と半導体基板１２の端面１２ａの間に形成されている。但し、外周領域６０は、ダイオード領域４０と半導体基板１２の端面１２ａの間に形成されていてもよい。
ＩＧＢＴ領域２０内の半導体基板１２には、エミッタ領域２２、ボディ領域２４、ドリフト領域２６、バッファ領域２８及びコレクタ領域３０が形成されている。
エミッタ領域２２は、ｎ型領域であり、半導体基板１２の上面に露出する範囲に形成されている。エミッタ領域２２は、表面電極１４に対してオーミック接続されている。
ボディ領域２４は、ｐ型領域であり、半導体基板１２の上面に露出する範囲に形成されている。ボディ領域２４は、エミッタ領域２２の側方からエミッタ領域２２の下側まで伸びている。ボディ領域２４は、表面電極１４に対してオーミック接続されている。
ドリフト領域２６は、ｎ型領域であり、ボディ領域２４の下側に形成されている。ドリフト領域２６は、ボディ領域２４によってエミッタ領域２２から分離されている。ドリフト領域２６のｎ型不純物濃度は低い。
バッファ領域２８は、ｎ型領域であり、ドリフト領域２６の下側に形成されている。バッファ領域２８のｎ型不純物濃度は、ドリフト領域２６よりも高い。
コレクタ領域３０は、ｐ型領域であり、バッファ領域２８の下側に形成されている。コレクタ領域３０は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ領域３０は、裏面電極１６に対してオーミック接続されている。コレクタ領域３０は、ドリフト領域２６及びバッファ領域２８によって、ボディ領域２４から分離されている。
ＩＧＢＴ領域２０内の半導体基板１２の上面には、複数のトレンチが形成されている。各トレンチは、エミッタ領域２２に隣接する位置に形成されている。各トレンチは、ドリフト領域２６に達する深さまで伸びている。
ＩＧＢＴ領域２０内の各トレンチの内面は、ゲート絶縁膜３２によって覆われている。また、各トレンチ内には、ゲート電極３４が配置されている。各ゲート電極３４は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。各ゲート電極３４は、ゲート絶縁膜３２を介して、エミッタ領域２２、ボディ領域２４及びドリフト領域２６に対向している。各ゲート電極３４の上部には、絶縁膜３６が形成されている。各ゲート電極３４は、絶縁膜３６によって表面電極１４から絶縁されている。
ダイオード領域４０内の半導体基板１２には、アノード領域４２、ドリフト領域２６、バッファ領域２８及びカソード領域４４が形成されている。
アノード領域４２は、半導体基板１２の上面に露出する範囲に形成されている。アノード領域４２は、表面電極１４に対してオーミック接続されている。
アノード領域４２の下側には、上述したドリフト領域２６が形成されている。ダイオード領域４０内のドリフト領域２６は、ＩＧＢＴ領域２０内のドリフト領域２６と繋がっている。すなわち、ドリフト領域２６は、ＩＧＢＴ領域２０内からダイオード領域４０内まで連続して伸びている。
ダイオード領域４０内のドリフト領域２６の下側には、上述したバッファ領域２８が形成されている。すなわち、バッファ領域２８は、ＩＧＢＴ領域２０内からダイオード領域４０内まで連続して伸びている。
カソード領域４４は、ｎ型領域であり、ダイオード領域４０内のバッファ領域２８の下側に形成されている。カソード領域４４は、半導体基板１２の下面に露出する範囲に形成されている。カソード領域４４は、バッファ領域２８よりも高いｎ型不純物濃度を有している。カソード領域４４は、裏面電極１６に対してオーミック接続されている。
ダイオード領域４０内の半導体基板１２の上面には、複数のトレンチが形成されている。各トレンチは、ドリフト領域２６に達する深さまで伸びている。
ダイオード領域４０内の各トレンチの内面は、絶縁膜４６によって覆われている。また、各トレンチ内には、制御電極４８が配置されている。各制御電極４８は、絶縁膜４６によって半導体基板１２から絶縁されている。各制御電極４８は、絶縁膜４６を介して、アノード領域４２及びドリフト領域２６に対向している。各制御電極４８の上部には、絶縁膜５０が形成されている。各制御電極４８は、絶縁膜５０によって表面電極１４から絶縁されている。
外周領域６０内の半導体基板１２の表面には、外周電極６４と絶縁層６２が形成されている。外周電極６４は、半導体基板１２の端面１２ａに沿って形成されている。絶縁層６２は、外周領域６０内の半導体基板１２の大部分を覆っている。外周領域６０内の半導体基板１２の裏面には、上述した裏面電極１６が形成されている。外周領域６０内の半導体基板１２には、ドリフト領域２６、バッファ領域２８、コレクタ領域３０、ガードリング６６、終端ｎ型領域６８が形成されている。
外周領域６０内のドリフト領域２６は、ＩＧＢＴ領域２０内のドリフト領域２６と繋がっている。すなわち、ドリフト領域２６は、ＩＧＢＴ領域２０内から外周領域６０内まで連続して伸びている。
外周領域６０内のドリフト領域２６の下側には、上述したバッファ領域２８が形成されている。すなわち、バッファ領域２８は、ＩＧＢＴ領域２０内から外周領域６０内まで連続して伸びている。
外周領域６０内のバッファ領域２８の下側には、上述したコレクタ領域３０が形成されている。すなわち、コレクタ領域３０は、ＩＧＢＴ領域２０内から外周領域６０内まで連続して伸びている。外周領域６０内でも、コレクタ領域３０は裏面電極１６に対してオーミック接続されている。
ガードリング６６は、ｐ型領域であり、外周領域６０内に複数個形成されている。各ガードリング６６は、半導体基板１２の表面に露出する範囲に形成されている。各ガードリング６６の間には、ドリフト領域２６が形成されている。各ガードリング６６は、ドリフト領域２６によって互いに分離されている。各ガードリング６６は、半導体基板１２の表面を見たときに、ＩＧＢＴ領域２０とダイオード領域４０の周囲を一巡するように形成されている。ガードリング６６は、半導体基板１２の表面から、ゲート電極３４及び制御電極４８の下端よりも深い位置まで伸びている。
終端ｎ型領域６８は、半導体基板１２の表面と端面１２ａに露出する範囲に形成されている。終端ｎ型領域６８は、ドリフト領域２６よりも高いｎ型不純物濃度を有している。終端ｎ型領域６８は、外周電極６４に対してオーミック接続されている。
以上に説明したように、半導体基板１２内には、ＩＧＢＴ領域２０、ダイオード領域４０及び外周領域６０に跨って延びるｎ型領域（すなわち、ドリフト領域２６、バッファ領域２８及びカソード領域４４を含む連続するｎ型領域）が形成されている。
ドリフト領域２６内には、周囲に比べて結晶欠陥濃度が高いライフタイム制御領域が形成されている。ライフタイム制御領域が形成されている深さは、ＩＧＢＴ領域２０、ダイオード領域４０及び外周領域６０のそれぞれで異なる。
ＩＧＢＴ領域２０内のドリフト領域２６には、第１ライフタイム制御領域７２が形成されている。第１ライフタイム制御領域７２は、ドリフト領域２６のうちの裏面側の領域（すなわち、ドリフト領域２６の深さ方向の中央よりも裏面側の領域）に形成されている。より詳細には、第１ライフタイム制御領域７２は、バッファ領域２８の近傍に形成されている。第１ライフタイム制御領域７２は、ＩＧＢＴ領域２０の幅方向（半導体基板１２の表面に平行な方向）の略全域に形成されている。
ダイオード領域４０内のドリフト領域２６には、第２ライフタイム制御領域７０が形成されている。第２ライフタイム制御領域７０は、ドリフト領域２６のうちの表面側の領域（すなわち、ドリフト領域２６の深さ方向の中央よりも表面側の領域）に形成されている。より詳細には、第２ライフタイム制御領域７０は、アノード領域４２の近傍に形成されている。第２ライフタイム制御領域７０は、ダイオード領域４０の幅方向（半導体基板１２の表面に平行な方向）の略全域に形成されている。
外周領域６０内のドリフト領域２６には、第３ライフタイム制御領域７６と第４ライフタイム制御領域７４が形成されている。第３ライフタイム制御領域７６は、第１ライフタイム制御領域７２と略同じ深さ（すなわち、バッファ領域２８の近傍）に形成されている。第４ライフタイム制御領域７４は、第２ライフタイム制御領域７０と略同じ深さ（すなわち、ガードリング６６の下端の近傍の深さ）に形成されている。第３ライフタイム制御領域７６と第４ライフタイム制御領域７４は、外周領域６０の幅方向（半導体基板１２の表面に平行な方向）の略全域に形成されている。
図２に示すように、第３ライフタイム制御領域７６内には、結晶欠陥濃度の第１のピークＡ１が形成されている。第４ライフタイム制御領域７４内には、結晶欠陥濃度の第２のピークＡ２が形成されている。また、上述したように、第１ライフタイム制御領域７２は、第３ライフタイム制御領域７６と略同じ深さに形成されている。第３ライフタイム制御領域７６にも、結晶欠陥濃度の第１のピークＡ１が形成されている。ＩＧＢＴ領域２０内のドリフト領域２６には、第２のピークＡ２は形成されていない。また、上述したように、第２ライフタイム制御領域７０は、第４ライフタイム制御領域７４と略同じ深さに形成されている。第２ライフタイム制御領域７０にも、結晶欠陥濃度の第２のピークＡ２が形成されている。ダイオード領域４０内のドリフト領域２６には、第１のピークＡ１は形成されていない。なお、第１のピークＡ１と第２のピークＡ２は、何れが大きくてもよい。このように、外周領域６０内のドリフト領域２６には２つのピークＡ１、Ａ２が形成されているため、外周領域６０内のドリフト領域２６の平均結晶欠陥濃度は、ＩＧＢＴ領域２０及びダイオード領域４０の平均結晶欠陥濃度よりも高い。各ライフタイム制御領域内の結晶欠陥は、キャリアを散乱するため、ドリフト領域２６の抵抗を上昇させる。外周領域６０では、ＩＧＢＴ領域２０及びダイオード領域４０よりも平均結晶欠陥濃度が高いので、ＩＧＢＴ領域２０及びダイオード領域４０よりも抵抗が高い。すなわち、外周領域６０内のｎ型領域（ドリフト領域２６及びバッファ領域２８）の上端から下端の間の電気抵抗は、ＩＧＢＴ領域２０内のｎ型領域（ドリフト領域２６及びバッファ領域２８）の上端から下端の間の電気抵抗よりも高く、ダイオード領域４０内のｎ型領域（ドリフト領域２６、バッファ領域２８及びカソード領域４４）の上端から下端の間の電気抵抗よりも高い。
表面電極１４と裏面電極１６の間に表面電極１４がプラスとなる電圧を印加すると、ダイオード領域４０内のダイオードがオンする。すなわち、アノード領域４２からドリフト領域２６とバッファ領域２８を経由してカソード領域４４に電流が流れる。このとき、第２ライフタイム制御領域７０において、アノード領域４２からドリフト領域２６に流入したホールが再結合によって消滅する。これによって、ドリフト領域２６内のホール濃度の上昇が抑制される。第２ライフタイム制御領域７０がアノード領域４２に近い位置（すなわち、表面側）に形成されているため、アノード領域４２からドリフト領域２６に流入するホールを効果的に再結合により消滅させることができる。これによって、ドリフト領域２６内のホール濃度の上昇がより効果的に抑制される。その後、表面電極１４と裏面電極１６の間の電圧が逆電圧（裏面電極１６がプラスとなる電圧）に切り替わると、ダイオードがリカバリ動作を行う。すなわち、ドリフト領域２６内に存在しているホールが表面電極１４に排出されることによって、一時的にダイオードに逆電流が流れる。この半導体装置１０では、ダイオードがオンしているときにドリフト領域２６に存在しているホールが少ないので、リカバリ動作時に表面電極１４に排出されるホールも少ない。このため、リカバリ動作時に流れる逆電流が小さい。
表面電極１４と裏面電極１６の間に裏面電極１６がプラスとなる電圧を印加し、ゲート電極３４に閾値以上の電圧（以下、ゲートオン電圧という）を印加すると、ＩＧＢＴ領域２０内のＩＧＢＴがオンする。すなわち、ゲート絶縁膜３２に接する範囲のボディ領域２４にチャネルが形成される。これによって、電子が、エミッタ領域２２からチャネル、ドリフト領域２６とバッファ領域２８を経由してコレクタ領域３０に電子が流れる。また、ホールが、コレクタ領域３０から、ドリフト領域２６を経由してボディ領域２４に流れる。したがって、裏面電極１６から表面電極１４に向かって電流が流れる。このとき、第１ライフタイム制御領域７２において、コレクタ領域３０からドリフト領域２６に流入したホールが再結合によって消滅する。これによって、ドリフト領域２６内のホール濃度の上昇が抑制される。第１ライフタイム制御領域７２がコレクタ領域３０に近い位置（すなわち、裏面側）に形成されているため、コレクタ領域３０からドリフト領域２６に流入するホールを効果的に再結合により消滅させることができる。これによって、ドリフト領域２６内のホール濃度の上昇がより効果的に抑制される。その後、ゲートオン電圧の印加を停止すると、チャネルが消失し、ＩＧＢＴがオフする。このとき、ドリフト領域２６内に存在しているホールが表面電極１４に排出される。これによって、チャネル消失後でも一時的にＩＧＢＴに電流が流れる。しかしながら、この半導体装置１０では、ＩＧＢＴがオンしているときにドリフト領域２６に存在しているホールが少ないので、チャネル消失後に表面電極１４に排出されるホールも少ない。このため、チャネル消失後に流れる電流が小さい。
また、表面電極１４と裏面電極１６の間に過電圧が印加されると、半導体基板１２内でアバランシェ降伏が起きる場合がある。ここで、上述したように、外周領域６０内のｎ型領域の抵抗は、ＩＧＢＴ領域２０及びダイオード領域４０内のｎ型領域の抵抗よりも高い。したがって、外周領域６０は、ＩＧＢＴ領域２０及びダイオード領域４０に比べてＵＩＳ耐量が高い。このため、表面電極１４と裏面電極１６の間に過電圧が印加された場合には、ＩＧＢＴ領域２０またはダイオード領域４０でアバランシェ降伏が起こり、外周領域６０ではアバランシェ降伏が生じない。ＩＧＢＴ領域２０及びダイオード領域４０（すなわち、アクティブ領域）は、電流経路が広いため、アバランシェ降伏によってホールが生じてもホールが拡散し易い。このため、ＩＧＢＴ領域２０及びダイオード領域４０では、アバランシェ降伏に対する耐性が高い。このように耐性が高いＩＧＢＴ領域２０及びダイオード領域４０でアバランシェ降伏を生じさせることで、半導体装置１０全体の耐性を向上させることができる。
半導体装置１０の製造方法について説明する。まず、図３に示すように、半導体基板１２に、裏面電極１６以外の半導体装置１０の構造を形成する。次に、図３に示すように、半導体基板１２の裏面に向かって荷電粒子（例えば、ヘリウムイオンやプロトン）を注入する。このとき、ＩＧＢＴ領域２０をマスクで覆い、ＩＧＢＴ領域２０に荷電粒子が注入されないようにする。したがって、荷電粒子は、ダイオード領域４０と外周領域６０に注入される。また、このとき、注入された荷電粒子の平均停止位置が表面側のドリフト領域２６内となるように、荷電粒子の照射エネルギーを調節する。半導体基板１２に注入された荷電粒子は、半導体基板１２中を進行する際に半導体基板１２中に結晶欠陥を形成する。特に、荷電粒子は、その停止位置の近傍に多くの結晶欠陥を形成する。したがって、表面側のドリフト領域２６内に結晶欠陥濃度のピークＡ２が形成される。すなわち、ダイオード領域４０内に第２ライフタイム制御領域７０が形成され、外周領域６０内に第４ライフタイム制御領域７４が形成される。
次に、図４に示すように、半導体基板１２の裏面に向かって荷電粒子（例えば、ヘリウムイオンやプロトン）を注入する。このとき、ダイオード領域４０をマスクで覆い、ダイオード領域４０に荷電粒子が注入されないようにする。したがって、荷電粒子は、ＩＧＢＴ領域２０と外周領域６０に注入される。また、このとき、注入された荷電粒子の平均停止位置が裏面側のドリフト領域２６内となるように、荷電粒子の照射エネルギーを調節する。半導体基板１２に注入された荷電粒子は、半導体基板１２中を進行する際に半導体基板１２中に結晶欠陥を形成する。特に、荷電粒子は、その停止位置の近傍に多くの結晶欠陥を形成する。したがって、裏面側のドリフト領域２６内に結晶欠陥濃度のピークＡ１が形成される。すなわち、ＩＧＢＴ領域２０内に第１ライフタイム制御領域７２が形成され、外周領域６０内に第３ライフタイム制御領域７６が形成される。その後、裏面電極１６を形成することで、半導体装置１０が完成する。
以上に説明したように、この製造方法では、ＩＧＢＴ領域２０に荷電粒子を注入する際に外周領域６０にも荷電粒子を注入し、ダイオード領域４０に荷電粒子を注入する際に外周領域６０にも荷電粒子を注入する。したがって、外周領域６０において平均結晶欠陥濃度が最も高くなる。このため、過電圧印加時にＩＧＢＴ領域２０またはダイオード領域４０でアバランシェ降伏を生じさせることが可能となる。
以上のように、本実施形態の技術によれば、外周領域６０でアバランシェ降伏が生じ難くなるため、半導体装置１０のアバランシェ降伏に対する耐性を向上させることができる。なお、このように外周領域６０でアバランシェ降伏が生じ難くなることから、図５に示すように、ＩＧＢＴ領域２０におけるゲートトレンチのピッチを小さくしてもよい。このように、ゲートトレンチのピッチを小さくすることで、チャネル密度が上昇し、ＩＧＢＴのオン損失を低減することが可能となる。また、このようにゲートトレンチのピッチを小さくすると、ＩＧＢＴ領域２０のＵＩＳ耐量が上昇する。ＩＧＢＴ領域２０のＵＩＳ耐量は外周領域６０のＵＩＳ耐量よりも低い必要があるが、上記のように外周領域６０のＵＩＳ耐量が向上すれば、ＩＧＢＴ領域２０のＵＩＳ耐量も向上させることが可能となる。したがって、ＩＧＢＴ領域２０のＵＩＳ耐量が外周領域６０のＵＩＳ耐量よりも低い範囲内でゲートトレンチのピッチを小さくすることで、ＩＧＢＴの特性を向上させることができる。また、図５に示すように、ダイオード領域４０内のトレンチのピッチを小さくしてもよい。
なお、上述した実施形態の製造方法では、図３、４に示すように裏面から半導体基板１２に荷電粒子を注入した。しかしながら、これらの荷電粒子の注入に代えて、表面から半導体基板１２に荷電粒子を注入してもよい。また、第１ライフタイム制御領域７２及び第３ライフタイム制御領域７６に対する荷電粒子の注入を、第２ライフタイム制御領域７０及び第４ライフタイム制御領域７４に対する荷電粒子の注入よりも先に実施してもよい。
なお、荷電粒子を注入する際には、荷電粒子の通過経路にも低濃度に結晶欠陥が形成される。このため、例えば、図３に示すように裏面から荷電粒子を注入する際には、ライフタイム制御領域７０、７４より下側のドリフト領域２６にも低濃度に結晶欠陥が形成される。また、表面から荷電粒子を注入してライフタイム制御領域７２、７６を形成する場合には、ライフタイム制御領域７２、７６の上側のドリフト領域２６にも低濃度に結晶欠陥が形成される。このような低濃度の結晶欠陥を形成したくない場合には、表面からの荷電粒子の注入工程と裏面からの荷電粒子の注入工程を組み合わせて実施してもよい。
また、上述した実施形態では、第１ライフタイム制御領域７２及び第３ライフタイム制御領域７６がドリフト領域２６内に形成されていたが、これらのライフタイム制御領域がバッファ領域２８内に形成されていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：表面電極
１６：裏面電極
２０：ＩＧＢＴ領域
２２：エミッタ領域
２４：ボディ領域
２６：ドリフト領域
２８：バッファ領域
３０：コレクタ領域
３２：ゲート絶縁膜
３４：ゲート電極
４０：ダイオード領域
４２：アノード領域
４４：カソード領域
４８：制御電極
６０：外周領域
７０〜７６：ライフタイム制御領域

Claims (6)

  1. 半導体装置を製造する方法であって、
    前記半導体装置が、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有しており、
    前記半導体基板が、ＩＧＢＴ領域、ダイオード領域及び外周領域を有しており、
    前記ＩＧＢＴ領域、前記ダイオード領域及び前記外周領域に跨ってｎ型領域が形成されており、
    前記ＩＧＢＴ領域が、
    前記表面電極に接続されているｎ型のエミッタ領域と、
    前記表面電極に接続されているｐ型のボディ領域と、
    前記ボディ領域によって前記エミッタ領域から分離されている前記ｎ型領域と、
    前記ｎ型領域によって前記ボディ領域から分離されており、前記裏面電極に接続されているｐ型のコレクタ領域と、
    前記ボディ領域に接しているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ボディ領域に対向しているゲート電極、
    を有しており、
    前記ダイオード領域が、
    前記表面電極に接続されているｐ型のアノード領域と、
    前記裏面電極に接続されている前記ｎ型領域、
    を有しており、
    前記製造方法が、
    前記ダイオード領域内の前記ｎ型領域及び前記外周領域内の前記ｎ型領域に荷電粒子を注入することで前記ｎ型領域に結晶欠陥を形成する工程と、
    前記ＩＧＢＴ領域内の前記ｎ型領域及び前記外周領域内の前記ｎ型領域に荷電粒子を注入することで前記ｎ型領域に結晶欠陥を形成する工程、
    を有する方法。
  2. 前記ダイオード領域内のｎ型領域及び前記外周領域内のｎ型領域に荷電粒子を注入する前記工程では、前記ｎ型領域のうちの前記表面側の領域に結晶欠陥濃度のピークを形成し、
    前記ＩＧＢＴ領域内のｎ型領域及び前記外周領域内のｎ型領域に荷電粒子を注入する前記工程では、前記ｎ型領域のうちの前記裏面側の領域に結晶欠陥濃度のピークを形成する、
    請求項１の方法。
  3. 前記ｎ型領域の前記表面側の端部と前記ｎ型領域の前記裏面側の端部の間の前記ｎ型領域の抵抗が、前記外周領域において、前記ＩＧＢＴ領域よりも高く、かつ、前記ダイオード領域よりも高くなる請求項１または２の方法。
  4. 半導体装置であって、
    半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有しており、
    前記半導体基板が、ＩＧＢＴ領域、ダイオード領域及び外周領域を有しており、
    前記ＩＧＢＴ領域、前記ダイオード領域及び前記外周領域に跨ってｎ型領域が形成されており、
    前記ＩＧＢＴ領域が、
    前記表面電極に接続されているｎ型のエミッタ領域と、
    前記表面電極に接続されているｐ型のボディ領域と、
    前記ボディ領域によって前記エミッタ領域から分離されている前記ｎ型領域と、
    前記ｎ型領域によって前記ボディ領域から分離されており、前記裏面電極に接続されているｐ型のコレクタ領域と、
    前記ボディ領域に接しているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ボディ領域に対向しているゲート電極、
    を有しており、
    前記ダイオード領域が、
    前記表面電極に接続されているｐ型のアノード領域と、
    前記裏面電極に接続されている前記ｎ型領域、
    を有しており、
    前記外周領域内の前記ｎ型領域の平均結晶欠陥濃度が、前記ＩＧＢＴ領域内の前記ｎ型領域の平均結晶欠陥濃度より高く、かつ、前記ダイオード領域内の前記ｎ型領域の平均結晶欠陥濃度より高い、
    半導体装置。
  5. 前記ＩＧＢＴ領域内の前記ｎ型領域は、前記表面側の領域に結晶欠陥濃度のピークを有しており、
    前記ダイオード領域内の前記ｎ型領域は、前記裏面側の領域に結晶欠陥濃度のピークを有している、
    請求項４の半導体装置。
  6. 前記ｎ型領域の前記表面側の端部と前記ｎ型領域の前記裏面側の端部の間の前記ｎ型領域の抵抗が、前記外周領域において、前記ＩＧＢＴ領域より高く、かつ、前記ダイオード領域より高い請求項４または５の半導体装置。
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