KR101794182B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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타카시 요시무라
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후지 덴키 가부시키가이샤
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Abstract

본 발명은, n-드리프트층(1)의 일방의 주면측에, p애노드층(2)이 형성되어 있다. n-드리프트층(1)의 타방의 주면측에는, n-드리프트층(1)보다 불순물농도가 높은 ｎ+캐소드층(3)이 형성되어 있다. p애노드층(2)의 표면에는, 애노드 전극(4)이 형성되어 있다. n+캐소드층(3)의 표면에는, 캐소드 전극(5)이 형성되어 있다. n-드리프트층(1)의 내부에는, 웨이퍼의 벌크의 불순물농도보다도 높고, 또한 ｎ+캐소드층(3) 및 p애노드층(2)보다도 낮은 네트 도핑농도를 가지는 ｎ형의 브로드 버퍼 영역(6)이 형성되어 있다. 여기서, n-드리프트층(1)의 비저항(ρ0)이 정격 전압(V0)에 대하여 0.12V0≤ρ0≤0.25V0을 만족시킨다. 또한, 브로드 버퍼 영역(6)의 네트 도핑농도의 총량은 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 고속·저손실일 뿐만 아니라, 소프트 리커버리(soft recovery) 특성도 겸비한 다이오드 또는 ＩＧＢＴ(절연 게이트형 바이폴라 트랜지스터(Insulated Gate bipolar transistor)) 등의 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전력용 반도체 장치의 용도는, 고효율이며 전력소비가 적은 컨버터·인버터 등의 전력변환 장치이며, 회전모터나 서보모터의 제어에 불가결이다. 이러한 전력제어장치는, 저손실이며 전력소비가 적고, 또한 고속, 고효율이며, 더욱이 환경 친화적인, 즉 주위에 대하여 악영향을 미치지 않는다고 하는 특성이 요구되고 있다. 이러한 전력제어장치의 저손실, 고효율화에 대한 요구에 대하여, 이 장치에 이용되는 다이오드의 개량안으로서, 브로드 버퍼(broad buffer) 구조를 가지는 다이오드가 제안되어 있다. 브로드 버퍼 구조란, n-드리프트층의 불순물농도 분포가, 동층의 중간부근에 피크(극대값)를 가지고, 또한 애노드 및 캐소드 방향을 향해서 경사를 가지고 감소하는 영역을 포함하는 브로드 버퍼 영역을 가지는 구조인 것이다.
이러한 브로드 버퍼 구조를 구비하는 다이오드에서는, 종래의 이미터 주입 효율을 낮추는 동시에, 라이프타임 분포의 제어 기술에서는 곤란할 것 같은 고속동작(예컨대, 캐리어 주파수: 5kHz 이상)에서의 소프트 리커버리 특성 및 발진(發振) 억제 효과를 실현할 수 있다.
브로드 버퍼 구조의 다이오드를 제작하는 방법으로서, 수소유기 도너(hydrogen-induced donor)를 이용하는 방법이 제안되어 있다. ＦＺ(플로팅 존, floating zone) 벌크 웨이퍼(bulk wafer)에 프로톤(수소 이온, H+)을 조사하여, 통상의 ｎ형 도핑 원소(인, 비소)의 이온 주입법에서는 곤란한 정도의, n-드리프트층의 깊은 거리까지 프로톤(H+)을 도달시켜서 격자결함을 형성하고, 열처리를 행한다. 이 프로톤 조사와 열처리에 의해, 웨이퍼 내부의 프로톤(H+)의 비정(飛程)(Ｒｐ)의 근방에서, 프로톤(H+)을 포함하는 복합적인 격자결함(Ｄｅｆｅｃｔ ｃｏｍｐｌｅｘ)에 의한 도너(수소유기 도너, 수소관련 도너 등으로 지칭)를 형성하는 방법이다(예컨대, 하기 특허문헌 1(단락 0020, 0021) 및 하기 특허문헌 2(요약) 참조). 더욱이, 웨이퍼 내에 산소를 도입하고, 수소유기 도너에 대하여 더욱 산소를 복합시킴으로써, 고농도의 브로드 버퍼 영역을 형성하는 방법에 대해서도 제안되어 있다(예컨대, 하기 특허문헌 3(단락 0011) 참조).
실리콘(Ｓｉ)의 파워 반도체에서는, 경제적 관점에서 에피택셜 웨이퍼보다도 낮은 가격의 ＦＺ웨이퍼를 사용해서 ＩＧＢＴ나 다이오드를 제조하는 방법이 이미 일반화되어 있다. 또한, 실리콘 웨이퍼에 중성자선을 조사해서 실리콘을 안정 동위원소인 인(P)으로 핵변환함으로써, 웨이퍼 내에 불순물로서의 인을 형성하는 방법이, 웨이퍼(이하, 중성자조사 웨이퍼라고 함)내에 불순물을 균일하게 분포할 수 있다는 관점에서 우수하다는 것이 알려져 있다. 중성자조사 웨이퍼의 비저항 편차(resistivity variation)는, 지름 6인치 웨이퍼에서 ±8%정도이다.
중성자조사 웨이퍼를 형성하는 방법으로서, 프로톤(H+)의 조사와 열처리에 의해 프로톤(H+)을 도너(donors)화하고, 중성자조사 전의 웨이퍼보다 고농도의 도너를 n베이스 영역(n-드리프트층(drift layer))에 도입하는 방법이 제안되어 있다(예컨대, 하기 특허문헌 4 참조).
일본 특허공개공보 2003-318412호 국제공개 제2007/055352 팜플렛 일본 특허공개공보 2007-266233호 일본 특허공개공보 2008-91853호
그러나, 원료 가스 중에 혼입된 불순물원소를 이온 주입이나 열확산에 의해 웨이퍼에 도입(가스도프, gas-doped)한 종래의 ＦＺ웨이퍼의 경우, 중성자조사 웨이퍼보다도 비저항의 편차가 크고, 6인치 웨이퍼에서 ±12%정도가 된다. 이러한 비저항의 큰 편차는, 내압(耐壓)의 편차에 직접 영향을 준다. 이 때문에, 더욱 내압 편차의 저감을 검토할 필요가 있다. 반도체 장치의 내압(VB(V))은, 논펀치스루(non-punch through) 구조의 반도체 장치의 경우, 다음 (1)식으로 나타낼 수 있다.
VB=W2/(0.29ρ0) … (1)
여기에서, W는 공핍층(depletion layer)폭(㎛), ρ0은 실리콘 웨이퍼의 비저항(벌크 비저항)이다. 상기 (1)식에서는, 예컨대, 가스도프한 ＦＺ웨이퍼를 이용하여 제작된 논펀치스루 구조의 반도체 장치에 있어서, 비저항(ρ0)의 편차가 ±12% 이면, 내압(VB)의 편차도 12%로 되는 것을 나타내고 있다. 더욱이, 내압뿐만 아니라, 스위칭 특성의 편차도 같은 정도이다. 스위칭 특성의 편차가 12% 이상이 되는 것은 디바이스의 동작 보증상에 있어서 문제가 되는 수준이다. 스위칭 특성의 편차를 12% 이하로 억제하는 하나의 방법은, 비저항의 편차를 ±12%보다 낮게 하는 것이다. 이를 위해서는, 예컨대, 상술한 바와 비저항의 편차가 ±12%보다 작은 중성자조사에 의해 비저항이 제어된 중성자조사 웨이퍼를 이용하는 것이 유효하다.
그러나, 중성자조사에 의해 벌크 비저항을 조정하는 경우, 원자로가 필요하게 되지만, 원자로를 보유하기 위해서는 막대한 비용이 든다. 이 때문에, 하나의 반도체 제조 기업이 보유하는 것은 경제적으로 현실적이지 않다. 따라서, 원자로를 보유하는 외부기관에 대한 의뢰가 필요하게 되지만, 그러한 외부기관은 해외를 포함하여 몇 군데밖에 없다. 파워 반도체는 차량용(in-vehicle)이나 산업용을 비롯하여 수요가 증가하고 있으며, 이들 외부기관에서만 처리하는 것이 매우 곤란하게 되고 있다. 또한, 그 처리 가격도 높기 때문에, 중성자조사에 의한 방법 이외의 방법으로, 반도체 장치의 내압의 편차나, 스위칭 특성의 편차를, 확실하고도 저렴하게 저감 또는 해소할 방법을 찾아내는 것이 바람직하다.
중성자조사 웨이퍼를 이용하지 않고, 가스도프한 ＦＺ웨이퍼를 이용하여 반도체 장치를 제작하는 경우, 웨이퍼의 지름이 6인치 이상으로 커지면 커질수록 웨이퍼의 비저항의 편차도 커지는 방향에 있으므로, 상술한 비저항의 편차를 ±12%보다도 작게 하는 것은 기술적으로 한층 곤란하다. 또한, ＣＺ(초크랄스키, Czochralski) 웨이퍼를 이용하여 반도체 장치를 제작하는 경우, 원래 균일하며, 또한 높은 비저항을 가지는 ｎ형 웨이퍼를 제조하는 것이 어렵다. 이 때문에, ＣＺ웨이퍼를 이용하여, 비저항의 편차를 ±12%보다도 작게 하는 것은 어렵다. 따라서, ＦＺ웨이퍼의 비저항 편차가, 상술한 바와 같이, 설령 ±12% 정도 또는 그 이상 존재하고 있어도, 내압 편차에 대한 영향이 적은 새로운 디바이스 구조를 가지는 반도체 장치 및 그 제조 방법이 요망된다.
내압의 편차를 해소하는 방법에 대해서는, 상술한 특허문헌 3의 기재와 같이, 프로톤을 이온 주입에 의해 도입하고, 500℃의 열처리에서 n-드리프트층 전체로 확산시켜, 그 불순물농도를 제어하는 방법이 알려져 있다. 그렇지만, 실제로는, 수소관련 도너는 550℃ 이상에서 거의 소멸한다고 하는 데이터가 얻어지고 있기 때문에, n-드리프트층 전체와 같은 넓은 범위에 걸쳐 불순물농도를 제어하는 것은 어렵고, 특히, 고(高)내압의 반도체 장치에 필요한 저농도의 ｎ-드리프트층 내에 있어서의 불순물농도를 제어하는 것은 극히 어렵다. 이 때문에, 고내압의 반도체 장치를 제작함에 있어서, 상술한 특허문헌 3을 적용하였다고 해도, 내압의 편차를 저감하는 효과를 나타내기는 어렵다.
본 발명은, 상술한 종래 기술에 의한 문제점을 해소하기 위해서, 내압의 편차 및 스위칭 특성의 편차를 저감할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 제조 가격을 저감할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하고, 본 발명의 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치는, 제 1 도전형의 제 1 반도체층의 일방의 주면(主面) 측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과, 상기 제 1 반도체층의 타방의 주면 측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과, 상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다도 낮은 제 1 도전형의 브로드 버퍼 영역(broad buffer region)을 구비하고, 상기 브로드 버퍼 영역의 네트 도핑농도(net doping concentration)의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며, 상기 제 1 반도체층의 비저항(ρ0(Ω㎝))은 정격 전압(rated voltage)(V0(V))에 대하여, 0.12V0≤ρ0≤ 0.25V0을 만족시키는 것을 특징으로 한다.
또, 바람직하게는, 브로드 버퍼 영역의 네트 도핑농도의 총량이 5.2×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며, 상기 제 1 반도체층의 비저항(ρ0)이 정격 전압(V0(V))에 대하여, 0.133V0≤ρ0≤0.25V0을 만족시키는 것을 특징으로 한다.
또한, 바람직하게는, 상기 브로드 버퍼 영역을 상기 제 1 반도체층의 내부에 복수 구비하는 것을 특징으로 한다.
또, 바람직하게는, 상기 제 1 반도체층의 폭에 대하여 상기 복수의 브로드 버퍼 영역이 차지하는 폭의 합계값의 비율(γ)과, 내압과 동일한 값의 역(逆)전압이 인가되었을 때, 임계 전계강도(critical electric field intensity)에 대하여 상기 복수의 브로드 버퍼 영역에 있어서의 전계강도의 감소분의 합계값이 차지하는 비율(η)과, 상기 제 1 반도체층으로 되는 기판의 도너 농도의 규격값에 대한 측정값의 어긋남의 비율(α)이, 4α(γ/η)/{(2-α)(2+α)} <α를 만족시키는 것을 특징으로 한다.
또, 바람직하게는, 상기 제 1 반도체층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 한다.
또한, 상술한 과제를 해결하고, 본 발명의 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치는, 제 1 도전형의 드리프트층(drift layer)과, 상기 드리프트층의 제 1의 주면측에 설치된, 상기 드리프트층보다도 불순물농도가 높은 제 2 도전형의 베이스층과, 상기 드리프트층의 제 1의 주면측에, 상기 베이스층과 접하여 설치된, 상기 베이스층보다도 불순물농도가 높은 제 1 도전형의 이미터층과, 상기 드리프트층, 상기 베이스층 및 상기 이미터층에 접하는 절연막과, 상기 절연막을 사이에 두고, 상기 드리프트층, 상기 베이스층 및 상기 이미터층과 인접하는 게이트 전극과, 상기 드리프트층의 제 2의 주면측에 설치된, 상기 드리프트층보다도 불순물농도가 높은 제 2 도전형의 콜렉터층과, 상기 드리프트층의 내부에 설치된, 상기 드리프트층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 베이스층 및 콜렉터층보다도 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하고, 상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며, 상기 드리프트층의 비저항(ρ0(Ω㎝))이 정격 전압(V0(V))에 대하여, 0.12V0≤ρ0≤0.25V0을 만족시키는 것을 특징으로 한다.
또, 바람직하게는, 상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 5.2×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며, 상기 드리프트층의 비저항(ρ0(Ω㎝))이 정격 전압(V0(V))에 대하여, 0.133V0≤ρ0≤0.25V0을 만족시키는 것을 특징으로 한다.
또한, 바람직하게는, 상기 브로드 버퍼 영역을 상기 드리프트층의 내부에 복수 구비하는 것을 특징으로 한다.
또, 바람직하게는, 상기 드리프트층의 폭에 대하여 상기 복수의 브로드 버퍼 영역이 차지하는 폭의 합계값의 비율(γ)과, 내압과 동일한 값의 전압이 인가되었을 때, 임계 전계강도에 대하여 상기 복수의 브로드 버퍼 영역에 있어서의 전계강도의 감소분의 합계값이 차지하는 비율(η)과, 상기 드리프트층으로 되는 기판의 도너 농도의 규격값에 대한 측정값의 어긋남의 비율(α)이, 4α(γ/η)/{(2-α)(2+α)} <α를 만족시키는 것을 특징으로 한다.
또한, 바람직하게는, 상기 기판의 제 1의 주면측에서 상기 드리프트층 또는 상기 브로드 버퍼 영역과 접하고, 또한 상기 제 2의 주면측에서 상기 콜렉터층(collector layer)과 접하는 제 1 도전형 필드스톱층(field stop layer)을 더 구비하는 것을 특징으로 한다.
또, 바람직하게는, 상기 기판의 제 1의 주면측에서 상기 드리프트층 또는 상기 브로드 버퍼 영역과 접하고, 또한 상기 제 2의 주면측에서 상기 콜렉터층과 접하는 제 1 도전형 필드스톱층을 더 구비한다. 이때, 상기 드리프트층과 상기 브로드 버퍼 영역 및 상기 필드스톱층의 네트 도핑농도의 총량이 1.2×1012ａｔｏｍｓ/ｃｍ2 이상 2.0×1012ａｔｏｍｓ/ｃｍ2 이하인 것을 특징으로 한다.
또한, 바람직하게는, 상기 드리프트층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 한다.
또, 상술한 과제를 해결하고, 본 발명의 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치의 제조 방법은, 다음 특징을 가진다. 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 일방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과, 상기 제 1 반도체층의 타방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과, 상기 제 2 반도체층과 상기 제 3 반도체층간에 끼워지는 상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하는 반도체 장치를 제조하는데 있어서, 우선, 상기 제 1 반도체층의 일방의 주면측에, 상기 제 2 반도체층을 형성하는 제 1의 형성 공정을 행한다. 그 다음에, 상기 제 1 반도체층의 상기 제 2 반도체층측으로부터, 상기 제 1 반도체층에 도달하는 비정(飛程) 거리에서 수소 이온을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행하여, 상기 제 1 반도체층의 내부에 상기 브로드 버퍼 영역을 형성하는 제 2의 형성 공정을 행한다. 상기 제 2의 형성 공정에서는, 상기 제 1 반도체층의 내부에, 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 상기 브로드 버퍼 영역을 형성한다. 이때, 상기 제 1 반도체층의 비저항(ρ0)은 정격 전압(V0(V))에 대하여, 0.12V0≤ρ0≤0.25V0을 만족시킨다.
또, 바람직하게는, 상기 제 1의 형성 공정 전에, 산화 분위기에서 1000℃ 이상의 열처리를 행하여, 상기 제 1 반도체층에 산소를 도입하는 도입 공정을 행한다.
또한, 바람직하게는, 상기 도입 공정에서는, 상기 제 1 반도체층에, 1×1016ａｔｏｍｓ/ｃｍ3 이상의 농도로 산소를 도입하는 것을 특징으로 한다.
또, 상술한 과제를 해결하고, 본 발명의 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치의 제조 방법은, 다음 특징을 가진다. 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 일방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과, 상기 제 1 반도체층의 타방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과, 상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하는 반도체 장치를 제조하는데 있어서, V 상기 제 1 반도체층의 타방의 주면측으로부터, 상기 제 1 반도체층의, 이후의 공정에서 상기 제 3 반도체층이 형성되는 부위보다도 깊은 부위에 도달하는 비정 거리에서 수소 이온을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행하여, 상기 제 1 반도체층의 내부에, 상기 브로드 버퍼 영역을 형성하는 제 2의 형성 공정을 행한다. 상기 제 2의 형성 공정에서는, 상기 제 1 반도체층의 내부에, 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 상기 브로드 버퍼 영역을 형성한다. 이때, 상기 제 1 반도체층의 비저항(ρ0)은 정격 전압(V0(V))에 대하여, 0.12V0≤ρ0≤ 0.25V0을 만족시킨다.
또, 바람직하게는, 상기 제 1의 형성 공정 전에, 산화 분위기에서 1000℃ 이상의 열처리를 행하여, 상기 제 1 반도체층에 산소를 도입하는 도입 공정을 행한다.
또한, 바람직하게는, 상기 도입 공정에서는, 상기 제 1 반도체층에, 1×1016ａｔｏｍｓ/ｃｍ 3 이상의 농도로 산소를 도입하는 것을 특징으로 한다.
또, 바람직하게는, 상기 제 2의 형성 공정에서는, 상기 수소 이온의 조사에 의해 수소유기 도너를 형성함으로써 상기 브로드 버퍼 영역을 형성하는 것을 특징으로 한다.
또, 바람직하게는, 상기 제 1 반도체층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 한다.
상술한 본 발명에 따르면, 비저항(ρ0(Ω㎝))이 정격 전압(V0(V))에 대하여 0.12V0≤ρ0≤0.25V0을 만족시키는 제 1 반도체층(드리프트층)에, 브로드 버퍼 영역을 설치하고 있다. 브로드 버퍼 영역의 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하에 있다. 이것에 의해, 제 1 반도체층의 비저항의 편차가 ±12%정도 있었다고 하여도, 반도체 장치의 내압이, 제 1 반도체층의 비저항의 편차에 따라서 변화되는 범위를 작게 할 수 있다. 또한, 반도체 장치의 스위칭 특성이, 제 1 반도체층의 비저항의 편차에 따라서 변화되는 범위도 작게 할 수 있다.
또, 드리프트층의 내부에 브로드 버퍼 영역을 복수개 형성함으로써, 스위칭시의 공간전하영역의 확산방식(expansion)을 보다 정교하게 제어할 수 있다.
또한, 상기 제 1 반도체층의 일방의 주면측에, 제 2 반도체층(애노드·베이스층)을 형성한 후, 제 1 반도체층의 일방의 주면측 또는 타방의 주면측으로부터, 제 2 반도체층 또는 이후의 공정에서 형성되는 제 3 반도체층(캐소드·콜렉터층)보다 깊은 부위에 도달하는 비정 거리에서 수소 이온을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행한다. 이것에 의해, 제 1 반도체층(드리프트층)의 내부에, 상술한 조건의 브로드 버퍼 영역을 형성할 수 있다. 이때, 제 1 반도체층의 비저항(ρ0(Ω㎝))은 정격 전압(V0(V))에 대하여 상기 조건을 만족시킨다. 이것에 의해, 제 1 반도체층의 비저항의 편차가 ±12% 정도 있었다고 하여도, 반도체 장치의 내압이, 제 1 반도체층의 비저항의 편차에 따라서 변화되는 범위를 작게 할 수 있다. 또한, 반도체 장치의 스위칭 특성이, 제 1 반도체층의 비저항의 편차에 따라서 변화되는 범위도 작게 할 수 있다.
또, 제 2의 형성 공정에 있어서, 기판에 수소 이온을 조사했을 때의, 브로드 버퍼 영역 내에서의 전자 및 정공의 이동도의 저하를 억제할 수 있다.
상술한 발명에서는, ＦＺ웨이퍼를 이용하여 브로드 버퍼 구조의 반도체 장치를 저렴하게 제조할 수 있다.
본 발명에 따르면, 내압(耐壓)의 편차 및 스위칭 특성의 편차를 저감할 수 있다고 하는 효과를 나타낸다. 또한, 제조 가격을 저감할 수 있다고 하는 효과를 나타낸다.
도 1은, 실시의 형태 1에 관한 반도체 장치의 구성, 네트 도핑농도 분포(net doping concentration distribution)를 나타내는 도면이다.
도 2는, 실시의 형태 1에 관한 반도체 장치의 제조 프로세스를 나타내는 도면이다.
도 3은, 실시의 형태 1에 관한 반도체 장치의 제조 프로세스를 나타내는 도면이다.
도 4는, 벌크 비저항(bulk resistivity)과 반도체 장치의 내압(breakdown voltage)과의 관계에 대해서 나타내는 특성도이다.
도 5는, 벌크 비저항과 반도체 장치의 내압 편차 폭과의 관계를 나타내는 특성도이다.
도 6은, 종래의 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다.
도 7은, 실시의 형태 2에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다.
도 8은, 실시의 형태 3에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다.
도 9는, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스를 나타내는 도면이다.
도 10은, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스의 다른 일예를 나타내는 도면이다.
도 11은, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스의 다른 일예를 나타내는 도면이다.
도 12는, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스의 다른 일예를 나타내는 도면이다.
도 13은, 실시의 형태 4에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다.
도 14는, 드리프트층의 네트 도핑농도 분포 및 역전압(reverse-bias voltage)을 인가했을 때의 내부의 전계강도 분포의 관계를 나타내는 특성도이다.
이하, 본 발명에 관한 반도체 장치와 그 제조 방법의 실시예에 대해서, 도면을 참조해서 상세하게 설명한다. 본 발명은 그 요지를 초월하지 않는 한, 이하에 설명하는 실시예의 기재에 한정되는 것은 아니다. 이하의 설명에서는, 상기의 1 도전형을 ｎ형, 타도전형을 ｐ형으로 하지만, 반대의 극성으로도 얻어지는 효과는 동일하다.
(실시의 형태 1)
실리콘 웨이퍼의 ｎ-드리프트층의 불순물농도를 제어하기 위해서, 실리콘 웨이퍼에 프로톤 이온(H+)을 조사하고, n-드리프트층 내에 브로드 버퍼 구조를 형성한 다이오드 및 그 제조 방법에 대해서 설명한다.
도 1은, 실시의 형태 1에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다. 도 1에 있어서 반도체 장치의 단면도(지면 상측)에 나타낸 바와 같이, 실시의 형태 1에 관한 다이오드는, ｎ형의 반도체기판(웨이퍼)에 형성되어 있다. 웨이퍼의 벌크의 비저항은 ρ0(Ω㎝)이다. 이 웨이퍼의 일방의 주면측에, p애노드층(2)이 형성되어 있다. 또한, 웨이퍼의 타방의 주면측에는, n+캐소드층(3)이 형성되어 있다. p애노드층(2)(제 2 반도체층)과 n+캐소드층(3)(제 3 반도체층) 간에 끼워지는 반도체기판의 부분(제 1 반도체층)이 n-드리프트층(1)이다. p애노드층(2)의 표면에는 애노드 전극(4)이 형성되어 있다. n+캐소드층(3)의 표면에는, 캐소드 전극(5)이 형성되어 있다.
또, 도 1에 있어서, 애노드 전극(4)으로부터의 거리-네트 도핑농도(ｌｏｇ)의 특성도에 나타낸 바와 같이(지면 하측), n-드리프트층(1)의 네트 도핑농도는, n-드리프트층(1)의 거의 중간부근에 피크를 가지며, p애노드층(2) 및 n+캐소드층(3)을 향하여, 경사를 가지고 감소하고 있는, 산(山)형상으로 n-드리프트층(1)보다도 농도가 높은 마운드형상(mound-shaped)의 영역이 형성되어 있다. 이 ｎ형의 마운드형상의 영역을, 브로드 버퍼 영역(6)이라고 부른다. 브로드 버퍼 영역(6)의 불순물농도 분포의 극대값은, n+캐소드층(3) 및 p애노드층(2)의 불순물농도보다도 낮다. 다시 말해, 브로드 버퍼 영역(6)은, n-드리프트층(1)의 내부에 설치된, 웨이퍼의 벌크의 불순물농도보다도 높고, 또한 ｎ+캐소드층(3) 및 p애노드층(2)보다도 낮은 네트 도핑농도를 가지는 영역이다.
이러한 다이오드의 구성에 관해서, 본 발명에 관한 중요한 점은, 반도체 기판(웨이퍼)의 벌크의 비저항(ρ0(Ω㎝))이, 이 다이오드의 정격 전압(V0(V))에 대하여, 다음 (2)식을 충족시키는 것, 및 브로드 버퍼 영역(6)의 실효 도스량(effective dose)(동층에 있어서의 네트 도핑농도의 총량)이, 4.8×1011ａｔｏｍｓ/ｃｍ2이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 범위에 있는 것,의 2가지이다.
0.12V0≤ρ0≤0.25V0 … (2)
도 2, 3은, 실시의 형태 1에 관한 반도체 장치의 제조 프로세스를 나타내는 도면이다. 브로드 버퍼 영역(6)은, 웨이퍼의 일방의 주면측에 p애노드층(2)과 애노드 전극(4)을 구비한 웨이퍼에 대한, 애노드 전극측으로부터의 프로톤(H+)(11)(도 2(c), 도 3(c) 참조)의 조사와 열처리에 의해 형성할 수 있다. 이하, 실시의 형태 1에 관한 반도체 장치의 제조 프로세스에 대해서, 도 2, 도 3을 참조해서 상세하게 설명한다. 여기에서는, 하나의 예로서, 도 1에 예시한 치수 및 네트 도핑농도의 다이오드(정격 전압: V0=1200V, 정격 전류: 150A)를 제조하는 경우에 대해서 설명한다.
도 2(a)~도 2(g)에서는, 다이오드의 주요한 제조 공정을 순서대로 나타낸다. 우선, 웨이퍼(반도체기판)로서, 비저항이 144Ω㎝~300Ω㎝, 예컨대, 150Ω㎝(인 농도 2.0×1013ａｔｏｍｓ/ｃｍ3)이며, 두께 500㎛ 정도의 ＦＺ웨이퍼(10)를 준비한다. 이 ＦＺ웨이퍼(10)를 제 1 반도체층으로 한다. 이하, ＦＺ웨이퍼(10) 자체의 불순물농도를 벌크 농도, 그 비저항을 벌크 비저항이라고, 각각 지칭하기로 한다 (도 2(a)). 한편, 비저항(ρ(Ω㎝))과 도너 농도(N(ａｔｏｍｓ/ｃｍ3))의 관계는, 비저항이 1Ω㎝보다 높은 경우에 있어서, ρ=4.596×1015/N으로 나타낸다.
이어서, 표준적인 다이오드의 제조 프로세스에 의해, ＦＺ웨이퍼(10)의 일방의 주면측에, 제 2 반도체층으로 되는 ｐ애노드층(2), 도시하지 않은 가드 링(guard ring)을 포함하는 주변 내압구조부(耐壓構造部), 절연막(12) 및 애노드 전극(4)을 각각 형성한다. p애노드층(2)의 불순물농도는, 예컨대, 5×1016ａｔｏｍｓ/ｃｍ3이며, 그 접합 깊이는 표면으로부터, 예컨대, 3㎛이다. 또한, 애노드 전극(4)의 재료는, 예컨대, 실리콘 농도가 1ｗｔ％정도의 알루미늄 실리콘(ＡｌＳｉ) 등의 알루미늄 합금(이하, Ａｌ-Ｓｉ(1%)이라고 한다)이다(도 2(b)).
다음으로, 애노드 전극(4) 측의 표면으로부터, 사이클로트론(cyclotron)에 의해 가속된 프로톤(H+)(11)을 조사한다. 이때, 사이클로트론의 가속 전압은, 예컨대, 7.9ＭｅＶ이며, 프로톤(H+)(11)의 도스량은, 예컨대, 2.0×1012ａｔｏｍｓ/ｃｍ2이다. 또한, 알루미늄 업소버(aluminum absorber, 도시하지 않음)를 이용하며, 알루미늄 업소버의 두께를 조절해서 알루미늄 업소버를 통하여 ＦＺ웨이퍼(10)에 프로톤(H+)(11)을 조사함으로써, 프로톤(H+)(11)의 비정이 ＦＺ웨이퍼(10) 표면으로부터 60㎛가 되도록 한다. 도 2(c)에 있어서, 프로톤(H+)(11)의 조사에 의해 ＦＺ웨이퍼 내에 생긴 결정 결함(13)을 ×표로 나타낸다(도 2(c)).
이어서, 예컨대, 350℃로 1시간의 열처리를 질소분위기에서 행하여(수소를 포함하고 있어도 상관없음), 결정 결함(13)을 회복시킨다. 그것에 의해, 웨이퍼 표면으로부터 60㎛의 깊이인 곳을 중심으로 하여 그 전후로 20㎛ 정도 확산되는 ｎ형의 고농도영역이 형성된다. 이 고농도영역이, 브로드 버퍼 영역(6)(2줄의 파선 내)이다(도 2(d)).
그 다음에, ＦＺ웨이퍼(10)의 타방의 주면측(ＦＺ웨이퍼(10) 이면(裏面))의 연삭 및 웨트 에칭(30)을 행하여, ＦＺ웨이퍼(10)를 원하는 두께로 한다. 이 단계에서의 ＦＺ웨이퍼(10)의 두께는, 정격 전압 V0=1200V의 경우, 전형적으로는 100㎛~160㎛이다. 실시의 형태 1에서는, 이 단계에서의 ＦＺ웨이퍼(10)의 두께를 120㎛로 한다 (도 2(e)).
이어서, ＦＺ웨이퍼(10)의, 연삭 및 웨트 에칭(30)이 행해진 면(이면)에 대하여 인 등의 ｎ형 불순물을 이온 주입한다. 그때의 가속 전압은, 예컨대, 50ｋｅＶ이며, 도스량은, 예컨대, 1×1015ａｔｏｍｓ/ｃｍ2(불순물농도; 1×1019ａｔｏｍｓ/ｃｍ3)이다(도 2(f)). 그 다음에, 그 이온 주입면에 대하여, ＹＡＧ 제 2 고조파 레이저(YAG second harmonic laser) 등의 레이저광을 예를 들면 더블 펄스법(double pulse method)으로 조사한다. 이 레이저 조사에 의해, 그 전에 이온 주입된 인 등의 ｎ형 불순물이 전기적으로 활성화되며, n+캐소드층(3)으로 되는 제 3 반도체층이 형성된다(도 2(g)).
여기서, 더블 펄스법이란, 레이저광의 조사 에리어(irradiation area)마다, 복수의 레이저 조사 장치로부터 소정의 지연 시간만큼 조사 타이밍을 어긋나게 하여 복수의 펄스 레이저를 연속적으로 조사하는 방법이다. 더블 펄스법에 대해서는, 일본 특허공개공보 2005-223301호에 상술되어 있다. 더블 펄스법에 의해 레이저광을 조사할 때의 에너지 밀도는, 레이저광의 조사 에리어마다, 합계로 예컨대, 3J/ｃｍ2이다. 또한, 더블 펄스의 지연 시간은, 예컨대, 300ｎｓｅｃ이다.
마지막으로, n+캐소드층(3)의 표면에 알루미늄, 티탄, 니켈 및 금의 순으로 금속을 성막(成膜)하고, n+캐소드층(3)의 표면에 오믹접촉(ohmic contact)하는 캐소드 전극(5)을 형성하여, 다이오드가 완성된다. ＦＺ웨이퍼(10)의, p애노드층(2)과 n+캐소드층(3) 사이의 반도체기판 부분은 n-드리프트층(1)이 된다. 도 2(g)의 지면 우측에 나타내는 특성도(g-1)는, (g)에 나타내는 다이오드의 단면도에 대응하는 네트 도핑농도의 프로파일이다.
또한, 상술한 다이오드의 제조 프로세스를 시작하기 전에, 다음의 제조 공정을 추가하는 것이 바람직하다. 우선, 도시되어 있지 않지만, 도 2(a)의 ＦＺ웨이퍼(10)에 인 글래스(phospho-silicate glass)를 도포하고, 1300℃로 10시간의 드라이브인(drive-in process)에 의해 인과 산소를 웨이퍼 양면에서 확산시켜 도입한다. 그 후, 웨이퍼의 일방의 주면의 인 확산층을 깎아낸 후에 미러 연마(mirror-polished)를 한다. 이것에 의해, 웨이퍼의 타방의 주면(예컨대, 이면)에만, 산소를 1300℃에서의 고용도(solid solubility)에 상당하는 1×1018ａｔｏｍｓ/ｃｍ3까지 도입되고, 또한 웨이퍼의 농도보다도 고불순물농도의 인 확산층(표층 농도 1×1020ａｔｏｍｓ/ｃｍ3, 깊이 80㎛ 정도)이 존재하는 웨이퍼를 형성한다. 그 다음에, 이 웨이퍼를 이용하여 상술한 다이오드의 제조 프로세스(도 2(ｂ) 이후의 처리)를 행한다. 상기 공정을 추가하는 것이 바람직한 이유는, 상술한 특허문헌 3에 개시되어 있는 바와 같이, 웨이퍼의 이면에 형성되며, 웨이퍼의 농도보다도 고불순물농도의 인 확산층이 중금속 등의 불순물의 게터링층(layer for gettering)으로서 작용하고, 또한 애노드층 표면으로부터 브로드 버퍼 영역의 네트 도핑농도의 피크(이하, 피크 농도라고 함)까지의 사이(즉, 프로톤(H+)의 비정(Ｒｐ) 거리)의 산소농도를 높게 함으로써 프로톤(H+)(11)의 조사에 의한 브로드 버퍼 영역 내에서의 전자 및 정공의 이동도의 저하를 억제할 수 있기 때문이다.
또, 다결정 실리콘을 원료로 하는 ＦＺ웨이퍼와 같이, 원래, 함유 산소농도가 낮은 웨이퍼를 이용하는 경우, 산소를 포함하는 분위기에서의 1000℃ 이상의 고온의 드라이브인 공정이나, 열산화 공정을 행하여도 좋다. 그 이유는, 이들의 열처리에 의해, 산소가 실리콘 기판에 침입하여 확산되며, 웨이퍼 내의 산소농도를 높게 할 수 있기 때문이다. 이 경우의 산소는, 1×1016ａｔｏｍｓ/ｃｍ3 이상 1×1017ａｔｏｍｓ/ｃｍ3 이하의 농도로 분포되어, ＳＩＭＳ(Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ) 측정에서도 검출가능한 정도의 높은 불순물농도로 할 수 있으며, 상술한 브로드 버퍼 영역 내에서의 전자 및 정공의 이동도의 저하를 억제하는 효과와 동일한 효과를 얻을 수 있다. 산소농도는 1300℃ 이상의 열처리에 의해, 1×1018ａｔｏｍｓ/ｃｍ3 이상으로 할 수도 있지만, 이값을 초과하면, 산소석출물이나 산소유기 결함이 발생하는 경우가 있으므로, 1×1018ａｔｏｍｓ/ｃｍ3 이하가 바람직하다. 다시 말해, 애노드층 표면으로부터 브로드 버퍼 영역 피크 농도까지의 사이(즉, 프로톤(H+)의 비정(Ｒｐ) 거리)의 산소농도를 1×1016ａｔｏｍｓ/ｃｍ3 이상 1×1018ａｔｏｍｓ/ｃｍ3 이하로 하는 것이 바람직하다.
게다가, 웨이퍼로 프로톤(H+)을 조사함으로써 수소를 웨이퍼에 도입시킬 때 형성되는 홀(holes, 空孔)을 포함하는 복합 결함은, 도입된 산소에 의한 도너와 함께, 반도체 디바이스의 주(主)전류가 흐르는 활성부(active portion)뿐만 아니라 주변 내압구조부에도 형성되며, 주변 내압구조부의 바로 아래에도 ｎ형으로 웨이퍼의 농도보다도 고불순물농도의 인 확산층이 형성된다. 그 결과, 웨이퍼의 비저항이 높아지고, 또한, 주변 내압구조부의 바로 아래의 불순물농도가 높아지므로, ｐｎ주접합(main pn junction)에 대한 역바이어스 시에 확산되는 공핍층의 등전위선 밀도가 높아진다. 이것에 의해, 주변 내압구조부 표면의 절연막을 통하여 받는 외부전하에 의한 내압에 대한 영향을 작게 할 수 있다. 또한, 주변 내압구조부의 바로 아래에 있어서의 결함밀도가 증가함으로써, 이 근방의 라이프타임이 작아지므로, 도통(道通) 시 및 역(逆)회복시에 있어서의 활성부와 주변 내압구조부의 경계로의 전류 또는 잔류 캐리어의 집중을 회피할 수 있다.
또한, 조사하는 하전(荷電）입자(이온)에 의해 ｎ형의 도너를 나타내는 것으로, 상술한 수소(H+) 이온 이외에도, 리튬 이온(Ｌｉ+)이나 산소 이온(O-)이 있지만, 이들의 경우에는 질량이 수소 이온보다도 무거워져, 동일한 조사 에너지로는 충분히 넓은 비정을 얻을 수 없다. 따라서, 웨이퍼의 표면으로부터 60㎛ 정도의 깊이로 이온 주입을 행할 필요가 있는 경우에는, 수소 이온(H+)이 가장 바람직하다.
도 4는, 벌크 비저항과 반도체 장치의 내압과의 관계에 대해서 나타내는 특성도이다. 또한, 도 6은, 종래의 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다. 도 4에는, 본 발명에 관한 브로드 버퍼 영역(6)을 n-드리프트층(1) 내에 가지는 다이오드(도 1의 주요부 단면도에 나타내는 다이오드, 이하, 실시예라고 함)와, 비교로서, 종래의 브로드 버퍼 영역을 n-드리프트층 내에 가지는 다이오드(제 1의 종래예)와, 브로드 버퍼 영역을 가지지 않는 종래의 평탄한 도핑농도 분포(도 4 중에서는 평탄 농도 분포(flat concentration distribution)라고 기재)의 ｎ-드리프트층(1)을 구비하는 다이오드(도 6의 주요부 단면도에 나타내는 다이오드(이하, 제 2의 종래예라고 함)를 나타낸다. n-드리프트층(1)의 두께를 120㎛로 한다(이후, 도 1에 나타낸 바와 같이, n-드리프트층(1)의 두께는 엄밀하게는 120㎛로부터 p애노드층(2)과 n+캐소드층(3)의 두께를 뺀 116.5㎛지만, 편의상 120㎛로 표기한다).
브로드 버퍼 영역(6)을 n-드리프트층(1) 내에 가지는 다이오드(실시예 및 제 1의 종래예)에 대해서는, 브로드 버퍼 영역(6)의 실효 도스량을 다양하게 변경하고, 1.0×1011ａｔｏｍｓ/ｃｍ2, 2.5×1011ａｔｏｍｓ/ｃｍ2, 4.0×1011ａｔｏｍｓ/ｃｍ2, 4.8×1011ａｔｏｍｓ/ｃｍ2, 5.0×1011ａｔｏｍｓ/ｃｍ2, 5.2×1011ａｔｏｍｓ/ｃｍ2, 5.7×1011ａｔｏｍｓ/ｃｍ2, 6.0×1011ａｔｏｍｓ/ｃｍ2의 경우의, 각각 웨이퍼(기판)의 비저항(횡축)에 대한 반도체 장치의 내압의 변화를 나타낸다. 실시예는, 브로드 버퍼 영역(6)의 실효 도스량 4.8×1011ａｔｏｍｓ/ｃｍ2 이상의 것이다. 한편, n-드리프트층(1) 내에 평탄 도핑농도 분포를 가지는 종래의 다이오드(제 2의 종래예)에 대해서는, n-드리프트층(1)의 두께가 120㎛인 경우에 비저항을 변화시켰을 때의 내압값을 종래의 평탄 농도 분포라는 명칭을 붙인 플롯 선(plot line)으로 표시하고 있다.
우선, 종래의 평탄 도핑농도 분포에 대해서 보면, n-드리프트층의 두께가 일정한 조건(120㎛)에서는, 비저항이 증가하면 내압은 상승하며, 일정 값으로 수속되는 것을 나타내고 있다. 일반적으로 디바이스를 설계하는 경우, n-드리프트층의 두께와 비저항은, 내압, 도통 시의 손실 및 스위칭 특성의 밸런스를 고려해서 선택된다. 예를 들면, n-드리프트층의 두께는 정격 전압(V0(V))에 대하여 0.1V0(㎛) 정도의 값이 선택된다. 또한, 정격 전압(V0(V))과 기판의 전형적인 비저항(ρ0(Ω㎝))은 경험적으로, 다음 (3)식으로 나타낸다.
ρ0=0.045V0 …(3)
예컨대, 정격 전압 V0=600V에서는 27Ω㎝, V0=1200V에서는 54Ω㎝, V0=1700V에서는 77Ω㎝, V0=3300V에서는 149Ω㎝, V0=4500V에서는 203Ω㎝, V0=6500V에서는 293Ω㎝ 정도이다. 더욱이, 동작상의 여유도를 고려하여, 특히 1700V 이상의 고정격 전압에서는, 이들보다도 1.5배 정도 높은 쪽의 설정으로 하는 경우도 있다. 한편으로 스위칭시의 오버슛(overshoot) 전압을 억제하기 위해서, 상기의 값보다도 80%의 값으로 낮게 하는 경우도 있다.
따라서, 정격 전압 V0=1200V에서는, 제조된 디바이스가 나타내는 실제(實) 내압이 정격 전압의 20% 정도의 마진을 예상한 높은 실제 내압이 되도록 하기 위해서, 예컨대, 정격 전압 V0=1200V의 실제 내압을 1400V로 설정한다. 이때, 도 4로부터, 평탄 농도 분포로 표시된 종래의 다이오드에서는, 실제 내압이 1400V가 되는 기판의 비저항은 46Ω㎝가 된다. 마찬가지로, 도 4로부터 브로드 버퍼 영역의 실효 도스량이 1×1011ａｔｏｍｓ/ｃｍ2, 2.5×1011ａｔｏｍｓ/ｃｍ2, 4×1011ａｔｏｍｓ/ｃｍ2, 4.8×1011ａｔｏｍｓ/ｃｍ2, 5.0×1011ａｔｏｍｓ/ｃｍ2, 5.2×1011ａｔｏｍｓ/ｃｍ2, 5.7×1011ａｔｏｍｓ/ｃｍ2, 6×1011ａｔｏｍｓ/ｃｍ2로 표시된 다이오드의 실제 내압이 1400V가 되는 비저항은 각각 55Ω㎝, 68Ω㎝, 100Ω㎝, 144Ω㎝, 150Ω㎝, 160Ω㎝, 200Ω㎝, 250Ω㎝가 된다.
도 4에 나타낸 바와 같이, 반도체 장치의 내압의 편차의 범위는, 웨이퍼의 비저항에 따라서, 비저항의 편차의 범위(이하, 비저항 편차 범위라고 함)가 강하게 반영되어 있다. 즉, 웨이퍼의 비저항이 만일 소정의 폭(이하, 비저항 편차 폭이라고 함)을 가지고 변화될 때, 비저항 편차 폭은 반도체 장치의 내압의 편차의 폭(이하, 내압 편차 폭이라고 함)에 직결된다. 제 2의 종래예의 경우, 예컨대, 내압이 1400V가 되는 비저항은 46Ω㎝이다. 이 비저항값 46Ω㎝를 포함하는 전후의 30Ω㎝~80Ω㎝ 정도의 범위에서는, 내압값은 크게 변화되고 있다. 예를 들면 비저항의 편차가 46Ω㎝±12%(대략 41Ω㎝~52Ω㎝)라고 하면, 이 비저항 편차 범위에 대응하는 내압의 편차의 범위(이하, 내압 편차 범위라고 함)는 1290V~1480V정도가 된다. 즉, 이 내압 편차 범위는, 중심값 1385V에 대하여 약13.7%의 내압 편차 폭에 상당한다. 내압 편차 폭은, 시장이 요구하는 더욱 작은 값, 예컨대, 5% 이하가 요구된다. 이 때문에, 시장이 요구하는 내압 편차 폭을 충족시키기 위해서는, 비저항 편차 폭을 더욱 작게 하지 않으면 안된다. 그러나, 현상황의 고(高)비저항(예컨대, 20Ω㎝ 이상) ＦＺ웨이퍼의 비저항 편차 폭은, 상술한 바와 같이, 가스 도프에서 ±12%(편차 폭으로 24%) 이하, 중성자조사 웨이퍼에서 ±8%(편차 폭으로 16%)이하가 웨이퍼 메이커의 보증 범위이며, 중성자 조사 웨이퍼에서조차, 내압 편차 폭의 허용을 훨씬 초과하고 있다.
또, 제 1의 종래예(종래의 브로드 버퍼 구조를 가지는 다이오드)에서, 실효 도스량이 2.5×1011ａｔｏｍｓ/ｃｍ2의 브로드 버퍼 다이오드의 경우, 도 4(도면 중 A 참조)에 나타낸 바와 같이 1400V(정격 전압 V0=1200V)를 나타내는 비저항은 약68Ω㎝이다. 이 비저항이 ±12% 변화한다고 하면, 비저항 편차 범위는 약60Ω㎝~76Ω㎝가 된다. 도 4로부터, 비저항 편차 범위 약60Ω㎝~76Ω㎝에 대응하는 내압 편차 범위는 1320V~1460V가 된다. 이 내압 편차 범위는 중심값 1390V에 대하여 약10.1%의 내압 편차 폭에 상당한다. 제 1의 종래예의 내압 편차 폭 13.7%보다도 작아지지만, 시장이 요구하는 내압 편차 폭 5%보다 크므로, 아직 충분하지 않다. 마찬가지로 4.0×1011ａｔｏｍｓ/ｃｍ2의 브로드 버퍼 다이오드의 경우, 도 4로부터 1400V(정격 전압 V0=1200V)를 나타내는 비저항은 약100Ω㎝이다. 그 비저항의 편차 ±12%에 대응하는 내압 편차 범위는 1340V~1430V가 되며, 내압 편차 폭은 약6.5%이기 때문에, 아직 시장이 요구하는 내압 편차 폭 5% 이하를 충족시킬 수 없다.
한편, 실시예(본 발명에 관한 브로드 버퍼 구조를 가지는 다이오드)에서, 브로드 버퍼 영역의 실효 도스량이 4.8×1011ａｔｏｍｓ/ｃｍ2의 브로드 버퍼 다이오드의 경우, 도 4(도면 중 B 참조)로부터 1400V의 내압을 나타내는 비저항은 144Ω㎝가 된다. 이 비저항이 12% 변화하면, 비저항 편차 범위는 126.7Ω㎝~161.3Ω㎝가 된다. 이것에 대응하는 내압 편차 범위는 1363V~1425V가 된다. 즉, 내압 편차 폭은 중심값 1394V에 대하여 4.4%가 된다. 또한, 실효 도스량이 5.0×1011ａｔｏｍｓ/ｃｍ2, 5.7×1011ａｔｏｍｓ/ｃｍ2, 6.0×1011ａｔｏｍｓ/ｃｍ2의 브로드 버퍼 다이오드에서는, 마찬가지로 도 4로부터, 내압 1400V에 대응하는 비저항은 각각 150Ω㎝, 200Ω㎝, 250Ω㎝가 된다. 이들의 비저항이 12% 변화하면, 각각 비저항 편차 범위는 132Ω㎝~168Ω㎝, 176Ω㎝~114Ω㎝, 220Ω㎝~280Ω㎝가 된다. 이들의 비저항 편차 범위에 대응하는 내압 편차 범위는 순서대로 1371V~1431V, 1378V~1422V, 1380V~1415V이다. 즉, 내압 편차 폭은, 각각 순서대로 중심값 1401V에 대하여 4.3%, 중심값 1400V에 대하여 3.1%, 중심값 1397V에 대하여 2.5%가 된다. 따라서, 내압 편차 폭은 2%남짓(强) ~4%남짓까지 저감된다. 이 때문에, 실시예의 어느 것에 있어서도, 시장이 요구하는 내압 편차 폭 5% 이하를 충족시킨다는 것을 알 수 있다.
도 5는, 벌크 비저항과 반도체 장치의 내압 편차 폭과의 관계를 나타내는 특성도이다. 도 4에 나타내는 벌크 비저항과 반도체 장치의 내압 편차 폭(％）간의 관계에 대해서, 도 5에 정리했다. 즉, 도 4를 참조해서 설명한 바와 같이, 어떤 벌크 비저항의 값에 대하여 실제 내압이 1400V가 되는 브로드 버퍼 영역의 실효 도스량을 선정하고, 각각의 벌크 비저항이 12% 변화하였다고 했을 때의 내압 편차 범위로부터 구한 내압 편차 폭(％)을 세로축에 플롯(횡축은 벌크 비저항(Ω㎝))하였다.
벌크 비저항이 46Ω㎝이며 브로드 버퍼 영역을 가지지 않는 종래의 다이오드(제 2의 종래예)의 경우, 내압 편차 폭이 13.7%로 크고, 도저히 시장이 요구하는 내압 편차 폭을 충족시키지 않는다. 또한, 드리프트층에 브로드 버퍼 영역을 구비하고 있어도(제 1의 종래예), 벌크 비저항이 동(同) 55Ω㎝, 68Ω㎝, 100Ω㎝로 작은 경우, 각각 내압 편차 폭은 약11.5%, 약10.1%, 약6.5%이므로, 5.0%보다 크고, 시장이 요구하는 내압 편차 폭을 충족시키지 않기 때문에, 본 발명에는 포함되지 않는다. 게다가 또, 드리프트층에 브로드 버퍼 영역을 구비하고 있어도, 실효 도스량이 지나치게 높으면, 예를 들면, 1.0×1012ａｔｏｍｓ/ｃｍ2을 초과하면, 1400V에 이르는 벌크의 비저항이 300Ω㎝를 초과하게 되어, 본 발명에는 포함되지 않게 된다. 그 이유에 대해서는 후술한다.
이에 대하여, 브로드 버퍼 영역을 드리프트층에 가지는 본 발명에 관한 다이오드(실시예)에서는, 벌크 비저항 144Ω㎝에서는 내압 편차 폭이 4.4%, 벌크 비저항 150Ω㎝에서는 4.3%, 벌크 비저항 160Ω㎝에서는 4.0%, 벌크 비저항 200Ωｃｍ에서는 3.1%, 벌크 비저항 250Ω㎝에서는 2.5%로, 반도체 장치의 내압 편차 폭을 시장이 요구하는 내압 편차 폭 5.0% 이하로 저감할 수 있다는 것을 알 수 있다. 이 벌크 비저항 144Ω㎝, 150Ω㎝, 160Ω㎝, 200Ω㎝, 250Ω㎝의, 도 4로부터 대응하는 브로드 버퍼 영역의 실효 도스량은, 각각 4.8×1011ａｔｏｍｓ/ｃｍ2, 5.0×1011ａｔｏｍｓ/ｃｍ2, 5.2×1011ａｔｏｍｓ/ｃｍ2, 5.7×1011ａｔｏｍｓ/ｃｍ2, 6.0×1011ａｔｏｍｓ/ｃｍ2이다. 이 때문에, 도 4로부터 알 수 있는 바와 같이, 본 발명에 관한 브로드 버퍼 영역의 실효 도스량은 4.8×1011ａｔｏｍｓ/ｃｍ2이상 6.0×1011ａｔｏｍｓ/ｃｍ2 이하가 된다. 더욱이, 브로드 버퍼 영역의 실효 도스량을 1.0×1012ａｔｏｍｓ/ｃｍ2까지 높게 해도, 내압 편차 폭은 더욱 저감하며, 벌크 비저항은 300Ω㎝ 이하인 것을 확인했다.
즉, 본 발명에 관한 반도체 장치에서는, 실효 도스량을 4.8×1011ａｔｏｍｓ/ｃｍ2이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 브로드 버퍼 구조로 함으로써, 내압 편차 폭이 브로드 버퍼 영역을 가지지 않는 종래의 다이오드에 비해서, 1/3 이하까지 감소할 수 있다는 것을 알 수 있다. 보다 바람직하게는, 실효 도스량이 5.0×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하, 더욱 바람직하게는 5.2×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 브로드 버퍼 구조로 함으로써, 반도체 장치의 내압 편차 폭을 확실하게 4% 이하로 할 수 있다.
더욱 특필(特筆)해야 하는 것은, 벌크 비저항이 144Ω㎝ 이상에서는, 반도체 장치의 내압 편차 폭은 벌크 비저항에 의존하지 않는 것이다. 내압 편차 폭에는, 그 외에도 n-드리프트층의 두께, 혹은 브로드 버퍼 영역 형성에 의한 실효 도스량이라고 하는 파라미터의 편차도 당연히 포함된다. 그렇지만, 드리프트층의 두께의 편차는, 웨이퍼의 백 그라인딩(back grinding)과 에칭의 조합으로 3% 이하, 실효 도스량 제어는 프로톤(H+)의 주입과 어닐의 온도제어에 의해 1% 이하로 할 수 있다. 내압 편차 폭을 결정하는 요인 중, 최대의 요인은 비저항 편차 폭이므로, 내압 편차 폭을 저감시키는 것에 의한 효과는 크다는 것을 알 수 있다.
본 발명에서는, 정격 전압 V0=1200V 이외에 대해서도, 마찬가지로 내압 편차 폭을 저감할 수 있다. 그 이유는, 드리프트층 전체에 걸친 도핑농도의 총량(도스량)이, 정격 전압에 따르지 않고 거의 일정한 값(1.2×1012ａｔｏｍｓ/ｃｍ2 정도나 그 이하)이 되기 때문이다. 상술한 정격 전압 V0=1200V에서는, 내압 편차 폭이 시장이 요구하는 내압 편차 폭 5% 이하가 되는 것은 벌크 비저항 144Ω㎝ 이상이며, 이 수치 144는, 정격 전압의 수치 1200의 12% 정도（≒144/1200×100%)에 상당한다. 또한, 도 5에 나타낸 바와 같이, 벌크 비저항이, 정격 전압의 수치 1200의 12.5%에 상당하는 150Ω㎝ 이상이면, 내압 편차 폭은 더욱 축소한다. 더욱이, 웨이퍼 벌크 비저항이, 정격 전압의 수치 1200의 13.3%에 상당하는 160Ω㎝ 이상이면, 내압 편차 폭은 4% 이하가 되어, 확실하게 시장이 요구하는 내압 편차 폭 5% 이하가 된다. 마찬가지로 정격 전압 V0=600V에서는, 0.12V0=0.12×600=72가 되어, 벌크 비저항을 72Ω㎝로 한다. 따라서, 벌크 비저항 72Ω㎝ 이상에서 내압 편차 폭이 5% 이하가 된다. 이하 마찬가지로, 정격 전압 V0=1700V에서는 벌크의 비저항 204Ω㎝ 이상, 정격 전압 V0=3300V에서는, 벌크의 비저항 396Ω㎝ 이상, 정격 전압V0=4500V에서는 벌크의 비저항 540Ω㎝ 이상이며, 각각 내압 편차 폭이 5% 이하로 저감하는 것을 확인했다. 따라서, 본 발명의 반도체 장치에 관한 벌크 비저항, 즉, 반도체기판의 비저항(ρ0)은, 다음의 (4)식을 충족시키는 것이 필요한 요건이 된다.
ρ0 ≥ 0.12V0 … (4)
보다 바람직하게는, 비저항(ρ0)은 0.125V0 이상, 더욱 바람직하게는 0.133V0 이상으로 하면, 보다 확실하게 내압 편차 폭을 5% 이하로 할 수 있다.
한편, 비저항(ρ0)을 필요 이상으로 높게 하면, 일반적으로 스위칭시의 캐리어의 고갈이 촉진되어, 스위칭 파형이 발진하기 쉬워진다는 문제가 생긴다. 예를 들면, 정격 전압 V0=1200V의 경우, 벌크 비저항이 300Ω㎝를 초과하면, 드리프트층에 본 발명에 관한 브로드 버퍼 영역을 가지는 브로드 버퍼 구조의 다이오드이더라도, 역회복시의 캐리어의 고갈에 의한 발진 현상이 확인되었다. 또한, 벌크 비저항이 극히 높아지면, 이러한 발진 현상은, 다른 정격 전압의 경우에도 공통으로 나타나는 것을 알 수 있었다. 이러한 현상은, n-드리프트층 전체에 걸친 도핑농도의 총량(도스량)이 중요한 요소가 된다. 그것은, 역회복시에 신장(伸長)하는 공간전하영역의 신장 상태가, 푸와송(poisson)의 식에 따라 도핑농도의 총량(도스량)에 의존하기 때문이며, 그 결과, 스위핑(sweep)되는 캐리어의 총량도 도핑농도의 총량에 의해 결정되기 때문이다. 따라서, 정격 전압 V0=1200V에 대하여는, 300Ω㎝를 초과하며, 다른 정격 전압에 대해서도 V0=600V에서는 150Ω㎝를 초과하고, V0=1700V에서는 425Ω㎝를 초과하며, V0=3300V에서는 825Ω㎝를 초과하고, V0=4500V에서는 1125Ω㎝를 초과하는 경우에 동일한 발진 현상이 확인되었다. 이상의 정격 전압(V0)과 벌크 비저항(ρ0)과의 사이에는, ρ0 ≤0.25V0 라고 하는 관계식이 성립된다. 따라서, 벌크 비저항(ρ0)은, 다음의 (5)식을 충족시키는 것이 필요한 요건이 된다.
ρ0 ≤0.25V0 … (5)
본 발명에 관한 브로드 버퍼 구조에서 중요한 것은, 브로드 버퍼 영역이, n-드리프트층의 일부분에 형성되며, 기판농도(벌크의 불순물농도)나 그 이하의 네트 도핑농도의 부분과 접하고 있는 것이다. 이것에 의해, 벌크 농도와 독립하여 내압을 결정할 수 있고, 그 결과, 내압 편차 폭을 저감할 수 있다. 만일, 브로드 버퍼 영역이 n-드리프트층 전체에 걸쳐 분포되는 구조인 경우, 불순물농도의 제어와 내압은 이온 주입과 드라이브에만 의존하게 된다. 그 결과, 정격 전압이 바뀌어, 특히 고내압이 되면, n-드리프트층 내의 100㎛ 이상의 넓은 범위에 수소유기 도너를 분포시키고, 또한 그 불순물농도를 낮추어야 한다. n-드리프트층을 이러한 농도 분포로 하는 것은, 현 상황에서는 물리적으로 극히 곤란하다.
이에 대하여 본 발명은, 주된 정격 전압(V0)은 벌크 비저항(ρ0)에 근거해서 결정할 수 있다. 실제 내압은, 벌크의 네트 도핑농도(즉 비저항)로 수소유기 도너의 불순물농도를 가산함으로써 결정하고 있다. 따라서, 본 발명은, 반도체 장치의 내압에 따르지 않고 적용할 수 있고, 또한 비교적 오차가 작은 수소관련 도너의 실효 도스량으로, 비저항 편차 폭에 의한 내압 편차 폭에 대한 영향을 완화할 수 있다. 이로써, 내압 편차 폭이 작은 다이오드를 극히 용이하게 제조하는 것이 가능하게 된다.
또한, 이상 설명한 도 2(c)에서는, 프로톤(H+)(11)을 표면측(애노드 전극측)으로부터 조사했지만, 도 3(c)에 나타낸 바와 같이, 프로톤(H+)(11)을 이면측(캐소드 전극측)으로부터 조사해도 좋다. 도 3에 나타내는 제조 방법의, 그 이외의 공정은, 도 2에 나타내는 제조 방법과 동일하다. 즉, 도 2와 도 3의 차이는, (c)의 공정이다.
이상, 설명한 바와 같이, 실시의 형태 1에 관한 반도체 장치에 따르면, 벌크 비저항(ρ0(Ω㎝))이 정격 전압(V0(V))에 대하여 상기 (2)식을 충족시키는 기판으로 이루어지는 ｎ-드리프트층(1)에, 브로드 버퍼 영역(6)을 설치하고 있다. 브로드 버퍼 영역(6)의 네트 도핑농도의 총량이 상기 범위 내에 있다. 이로써, 벌크 비저항의 편차가 ±12%정도 있었다고 해도, 다이오드의 내압이, 벌크 비저항의 편차에 따라서 변화되는 범위를 작게 할 수 있다. 또한, 반도체 장치의 스위칭 특성이, 벌크 비저항의 편차에 따라서 변화되는 범위도 작게 할 수 있다. 따라서, 내압의 편차 및 스위칭 특성의 편차를 저감할 수 있다.
또, 실시의 형태 1에 관한 반도체 장치의 제조 방법에 따르면, ＦＺ웨이퍼(10)(n-드리프트층(1))의 일방의 주면 측에 p애노드층(2)을 형성한 후, ＦＺ웨이퍼(10)의 표면 또는 이면으로부터, p애노드층(2) 또는 이후 공정에서 형성되는 ｎ+캐소드층(3)보다 깊은 부위에 도달하는 비정 거리에서 프로톤(H+)(11)을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행한다. 이것에 의해, n-드리프트층(1)의 내부에, 상술한 조건의 브로드 버퍼 영역(6)을 형성할 수 있다. 이때, ＦＺ웨이퍼(10)의 비저항(벌크 비저항)(ρ0)은 정격 전압(V0)에 대하여 상기 조건을 만족시킨다. 이것에 의해, ＦＺ웨이퍼(10)의 비저항의 편차가 ±12% 정도 있었다고 해도, 반도체 장치의 내압이, ＦＺ웨이퍼(10)의 비저항의 편차에 따라서 변화되는 범위를 작게 할 수 있다. 또한, 반도체 장치의 스위칭 특성이, ＦＺ웨이퍼(10)의 비저항의 편차에 따라서 변화되는 범위도 작게 할 수 있다. 따라서, 내압의 편차 및 스위칭 특성의 편차를 저감할 수 있다.
또, 브로드 버퍼 영역(6)을 형성하기 위한 프로톤(H+)(11)을 조사하기 전에, ＦＺ웨이퍼(10)에 상기 조건에서 산소를 도입한다. 이것에 의해, 웨이퍼에 프로톤(H+)(11)을 조사했을 때의, 브로드 버퍼 영역(6) 내에서의 전자 및 정공의 이동도의 저하를 억제할 수 있다.
또한, ＦＺ웨이퍼(10)를 이용하여 브로드 버퍼 구조의 다이오드를 저렴하게 제조할 수 있다. 이것에 의해, 제조 가격을 저감할 수 있다.
(실시의 형태 2)
도 7은, 실시의 형태 2에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다. 실시의 형태 1에 있어서의 브로드 버퍼 영역(6)을, n-드리프트층(1) 내에 복수 구비해도 좋다.
실시의 형태 2에서는, 도 7에 나타낸 바와 같이, 브로드 버퍼 영역(6)이 복수개(도 7에서는 3개) 형성되어 있다. 이와 같이 브로드 버퍼 영역(6)을 복수개 설치함으로써, 스위칭시의 공간전하영역의 확산방식을 보다 섬세하게 제어할 수 있다. 복수개 형성할 때에도, 정격 전압 V0=1200V이면 벌크 비저항을 144Ω㎝ 이상으로 하는 것이 바람직한 것은, 실시의 형태 1과 동일하다. 더욱이, 브로드 버퍼 영역(6)을 복수개 만드는 경우에는, 브로드 버퍼 영역을 1개 형성하는 것보다도, 그 수에 따라서 보다 고불순물농도의 브로드 버퍼 영역이 형성되기 쉬워지므로, 스위칭시 혹은 전원전압 보유시의 공간전하영역에 있어서의 전계강도의 감소가 1개의 경우보다도 커지기 쉽다. 그러나, 그 결과, 반도체 장치의 내압이 낮아지는 경우도 있으므로, 벌크 비저항은 더욱 높게 하는 것이 좋으며, 목표로서는 0.15V0 이상인 것이 보다 바람직하다. 상한은, 상술한 0.25V0인 것은 동일하다. 그 이외의 구성은, 실시의 형태 1과 같다.
다음으로, 복수개의 브로드 버퍼 영역의 형성에 특유한 작용 효과를 설명한다. 도 14는, 드리프트층의 네트 도핑농도 분포 및 역전압을 인가했을 때의 내부의 전계강도 분포의 관계를 나타내는 특성도이다. 종래의 평탄한 농도 분포의 드리프트층을 가지는 다이오드와, 드리프트층에 복수개의 브로드 버퍼 영역을 가지는 본 발명의 다이오드에 있어서, 드리프트층의 네트 도핑농도 분포와, 역전압을 인가했을 때의 내부의 전계강도 분포를 대응시킨 도면이다. 도 14(a) 및 (b)는, 종래의 평탄 분포의 다이오드의 경우에 대해서, 내압과 동일한 값의 역전압이 인가되어 전계강도의 최대값이, 애벌란시 항복을 발생하는 임계 전계강도(EC)(약2.5×105V/ｃｍ)가 되었을 때의 전계강도 분포도((a))와, 도너 농도 분포((b))이다. 도 14의 (ｃ) 및 (d)는, 복수개의 브로드 버퍼 영역을 가지는 본 발명의 다이오드의 경우에 대해서, 내압과 동일한 값의 역전압이 인가되어 전계강도의 최대값이 임계 전계강도(EC)가 되었을 때의 전계강도 분포도((c))와, 도너 농도 분포((d))이다. 양쪽의 다이오드에 대해서, ＦＺ벌크 웨이퍼의 도너 농도의 규격값을 N0로 하고 실제의 ＦＺ벌크 웨이퍼의 도너 농도의 측정값이, (1+α)N0(혹은 (1-α)N0, α>0)인 것으로 한다. 혹은, 일련의 소자 형성 프로세스를 처리할 때, 동시에 유동하는 단위로서의 ＦＺ벌크 웨이퍼 처리 매수(예를 들면 50매)에 있어서의, ＦＺ벌크 웨이퍼의 도너 농도의 측정값의 표준편차가, (1+α)N0 (혹은 (1-α)N0, α>0)인 것으로 해도 좋다. 즉, 도너 농도의 편차의 비율이 ±α(α>0)인 것으로 한다.
여기서, 웨이퍼의 도너 농도의 측정 방법은, 공지된 확산 저항 측정법(spreading resistance profiling method), C-Ｖ법 등을 이용한다. 또한, 도 14(a) 및 (c)에서는, 설명을 간략화하기 위해서, 내압과 같은 정도의 전압이 인가되었을 때 공핍층이 ｎ형 캐소드층에 도달하지 않는, 소위 논펀치스루형에 대하여 나타내고 있지만, 마찬가지로 공핍층이 ｎ형 캐소드층에 도달하는 펀치 스루형이어도, 이하의 논의는 동일하게 성립한다.
종래의 다이오드에 대해서, ｐｎ접합으로부터의 깊이(x0)에서 전계강도(E)가 0이 되는 경계조건하에서 푸와송의 식을 풀면, 도너 농도가 N0인 때의 전압값(내압값)(φ0)은, φ0= -(1/2)x0EC가 된다. 벌크 도너 농도가 (1±α)N0만큼 변화했을 때의 내압값의 최대값 및 최소값(φ±)은, 경계조건으로서 각각 위치(x±)에서 전계강도가 0이 된다고 하면, φ±＝φ0/(1±α/2)가 되고, 그 결과, 내압값의 편차의 비율(△φ/φ0)은, 4α/ {(2-α)(2+α)}이 된다(여기서 △φ=φ--φ+).
한편, 복수개의 브로드 버퍼 영역을 가지는 본 발명의 다이오드의 경우에는, 엄밀하게 푸와송의 식을 푸는 것은 해가 복잡해지므로, 여기에서는 간편한 방법에 의해, 전압값의 편차의 비율(△φ/φ0)을 구한다. 우선, 도 14(d)에 나타낸 바와 같이, 벌크의 도너 농도(N0)에 대하여, β배의 농도와 W0의 폭을 가지는 브로드 버퍼 영역이, n개 형성되어 있는 것으로 한다. 여기서, 브로드 버퍼 영역의 불순물농도는 이상적인 분포이며, 편차가 없는 것으로 한다. 또한, β는 1보다도 큰 값으로 한다. 도 14(c)에 있어서, 각각의 브로드 버퍼 영역의 전계강도의 구배(句配)의 크기는 β배만큼 커지므로, 벌크 부분(농도(N0))보다도 큰 전계강도의 감소분(△E)이 발생한다. 이 전계강도의 『감소(reduction)』가 n회 계속된다고 하면, 드리프트층 전체의 폭(Ｗｄ)에 대하여 전계강도의 『감소』가 생기지 않고 있는 부분, 즉 브로드 버퍼 영역이 아닌 벌크 부분의 총 길이(總長)의 비율(γ)은, γ= (Wd-ｎＷ0)/Wd가 된다. n≥2, 0<W0<Wd이므로, γ는 0 이상 1 이하가 된다. 한편, 마찬가지로 전계강도의 최대값(EC)에 대하여, n회분만큼 감소된 전계강도(△E)의 비율(η)은, η=∑i△Ei/EC=qβN0ｎＷ0/(ECε0εSi)가 된다. 여기에서 q는 전하소량(電荷素量, elementary electric charge), ε0은 진공의 유전율, εSi는 실리콘의 비(比)유전율이다. η은 0 이상 1 이하이다. 즉, 복수개의 브로드 버퍼 영역을 가지는 경우의 전압값의 편차의 비율은, 평탄한 종래형 다이오드의 편차의 비율로부터, 벌크 농도의 편차가 영향을 미치지 않는 브로드 버퍼 영역의 기여와, 브로드 버퍼 영역에 있어서 전계강도가 『감소』된 부분의 기여를, 제거한 값이 되는 것으로 한다. 이러한 가정에 근거하여, 상기의 전압값의 편차의 비율(△φ/φ0)은, 평탄한 종래형 다이오드의 동 비율에 인자(γ/η)를 곱한 값이 되므로, △φ/φ0 = 4α(γ/η)/{(2-α)(2+α)}가 된다. 여기서, α는 0%보다 크고 12% 이하인 것으로 하면, 이 범위에서는 4α/{(2-α)(2+α)}≒α로 근사할 수 있으며, △φ/φ0 ≒α(γ/η)이 된다. 브로드 버퍼 영역의 총수(n)가 증가할수록, γ는 작아지므로, 전압값의 편차 폭(△φ/φ0)은 작아진다. 또한, 전계강도의 『감소』의 비율(η)은, 브로드 버퍼 영역의 농도의 벌크 농도(N0)보다도 커질수록(즉,β가 커질수록), 혹은 브로드 버퍼 영역의 개수(n)가 증가할수록, 커진다. 또한, 브로드 버퍼 영역의 폭(W0)에 대해서도, 값을 넓힐수록 η는 커진다. 따라서, 농도가 높고 폭이 넓은 브로드 버퍼 영역을 수많이 형성할수록, 이론적으로는, 전압(내압)의 편차 비율(△φ/φ0)은 작아진다.
예컨대, 규격값이 N0=2×1013ａｔｏｍｓ/ｃｍ3의 ＦＺ벌크 웨이퍼에 대하여, N0의 편차의 비율(α)을 12%로 하여, 형성된 브로드 버퍼 영역의 개수(n)를 3개, 폭(W0)을 6㎛, N0에 대한 브로드 버퍼 영역의 농도의 배수(β)를 10으로 한다. 이때, η는 2.19, γ는 0.85가 되므로, 내압의 편차 비율(△φ/φ0)은 0.047(4.7%)이 되어, α보다도 충분히 작게 할 수 있고, 또한 시장이 요구하는 내압 편차 폭 5%도 만족시킬 수 있다. 따라서, 복수개의 브로드 버퍼 영역을 형성하는데 있어서, 이하의 식(6)의 조건을 충족시키도록 형성하면, 내압값의 편차 비율(△φ/φ0)은 ＦＺ벌크 웨이퍼의 편차 비율보다도 작게 할 수 있으므로 바람직하다.
4α(γ/η)/{(2-α)(2+α)} < α …(6)
게다가, 4α(γ/η)/{(2-α)(2+α)} ≤ 0.05를 만족하도록 복수의 브로드 버퍼 영역을 형성하면, 확실하게 내압값의 편차 비율(△φ/φ0)은, 확실하게 ＦＺ벌크 웨이퍼의 편차 비율보다도 작게 할 수 있으므로, 또한 바람직하다.
또, 상기의 고찰은 어디까지나 이상적인 것이다. 예를 들면 β(벌크 농도(N0)에 대한 브로드 버퍼 영역의 농도의 배수)를 지나치게 크게 하거나, n(브로드 버퍼 영역의 개수)을 지나치게 늘리거나 하면, 전계강도의 『감소』의 총량이 커지고, 충분한 내압을 얻을 수 없게 된다. 또한, β가 1에 충분히 가까운 정도의 값일 때만, 전계강도의 『감소』(△E)가 벌크에 있어서의 전계강도의 감소분과 큰 차이가 없어지며, 브로드 버퍼 영역의 효과 그 자체가 작아져, 내압 편차의 억제로 이어지지 않는다. 따라서 β, W0, n에 대해서, 내압과 그 편차 상태, 및 역회복 발진 억제의 효과를 근거로 해서 정할 필요가 있다. 한편, 각 브로드 버퍼 영역의 형상은, 프로톤 조사에 의해 가우스 분포(Gaussian distribution)에 가까워진다. 또한, 가우스 분포의 확산 상태를 나타내는 반치폭(half width)은 상기의 Ｗ0에 상당하고, 프로톤의 가속 에너지에 의존한다. 이 프로톤 조사에 의해 브로드 버퍼 영역을 형성하는 경우, 상기의 고찰은, 예를 들면 도너 농도에 대해서, 어느 하나의 브로드 버퍼 영역에 걸쳐 적분한 값을 반치폭으로 평균화한 것이라고 생각한다. 바꿔 말하면, 전계강도의 『감소』(△E)는, 브로드 버퍼 영역의 적분값의 총량(실효 도스량)에 의해 결정되므로, 개개의 형상의 차이(직사각형이거나 가우스 분포이거나)에는, 크게 의존하지 않는다. 따라서, β, W0, n의 선택은, 실제로는 각 브로드 버퍼 영역의 적분 농도의 총량을 결정하는 것이 된다. 또한, 상술한 식(6)은, 정격 전압에 의존하지 않고 성립된다. 그 이유는, 정격 전압에 따라서 결정하는 벌크 웨이퍼의 농도에 대하여, 임계 전계강도(Ec)가 의존하는 정도는 약하고, 거의 일정한 값이라고 생각해도 좋은 것과, 또한 전계강도의 『감소』(△E)는, 개개의 브로드 버퍼 영역의 농도나 벌크 웨이퍼의 농도가 아니라, 이들 농도의 적분값(총량, 혹은 실효 도스량)에 의존하기 때문이다.
브로드 버퍼 영역(6)(도 7)의 실효 도스량은, 그 복수개의 합계가 실시의 형태 1에 나타낸 바와 같이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이면 좋다. 본 실시의 형태 2의 경우, 도 7에 나타내는 바와 같은 3개의 브로드 버퍼 영역(6)의 피크 농도와 반치폭으로 한 경우, 적분 농도는 애노드 전극(4)에 가까운 쪽으로부터 순서대로, 4×1011ａｔｏｍｓ/ｃｍ2(피크 농도가 2×1014ａｔｏｍｓ/ｃｍ3이며 반치폭이 20㎛), 3×1011ａｔｏｍｓ/ｃｍ2(피크 농도가 3×1014ａｔｏｍｓ/ｃｍ3이며 반치폭이 10㎛), 2×1011ａｔｏｍｓ/ｃｍ2(피크 농도가 4×1014ａｔｏｍｓ/ｃｍ3이며 반치폭이 5㎛)가 되며, 합계 9×1011ａｔｏｍｓ/ｃｍ2가 된다.
또, 브로드 버퍼 영역(6)의 개수는, 상기 실효 도스량을 충족시키도록 2개 이상이며, 또한 최대 5개 정도가 바람직하다. 한편으로, 3300V 이상의 정격 전압의 경우, 드리프트 영역의 총두께는 300㎛ 이상으로 되고, 두께에 충분히 여유가 있으므로, 필요에 따라서 브로드 버퍼 영역을 5개 이상 만들어도 좋다. 또한, 상기한 바와 같이, 내압의 편차 비율은, 브로드 버퍼 영역의 적분 농도의 총량이 일정하면, 개개의 브로드 버퍼 영역의 형상이나 위치를 바꾸어도 그다지 변화는 하지 않는다. 따라서, 예컨대 가장 애노드 전극에 가까운 브로드 버퍼 영역의 애노드 전극으로부터의 깊이를, Wd/2보다도 깊게 하여, ｐｎ접합 근방의 드리프트층의 저불순물농도(고저항)의 영역을 확보한다. 이렇게 함으로써, 역회복 시 또는, 우주선(cosmic ray)의 침입시에 있어서의 ｐｎ접합 근방의 전계강도의 증가를 억제할 수 있다. 혹은, 드리프트층의 정확히 중간이 되는 위치로부터 캐소드 전극측에 가까운 측의 브로드 버퍼 영역의 개수를, 상기 중간이 되는 위치로부터 애노드 전극에 가까운 측의 브로드 버퍼 영역개수(0개도 포함함)보다도 많게 하여도, 동일한 효과가 얻어지므로 바람직하다.
또, 브로드 버퍼 영역(6)을 복수개 형성하는 경우에도, 각각의 브로드 버퍼 영역(6)을 형성하기 위해서, 프로톤을 표면으로부터 조사해도 좋고, 이면으로부터 조사해도 좋다. 바람직하게는, 다이오드의 경우, 적어도 가장 애노드층에 가까운 브로드 버퍼 영역(6)은, 애노드층(2)의 표면으로부터 조사하여, 프로톤의 통과 영역 및 정지 영역의 캐리어 라이프타임값(carrier lifetime values)을 벌크보다도 낮게 하는 것이 바람직하다.
이상, 설명한 바와 같이, 실시의 형태 2에 따르면, 실시의 형태 1과 같은 효과를 얻을 수 있다. 또한, n-드리프트층(1)의 내부에 브로드 버퍼 영역(6)을 복수개 형성함으로써, 스위칭시의 공간전하영역의 확산방식을 보다 섬세하게 제어할 수 있다.
(실시의 형태 3)
도 8은, 실시의 형태 3에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다. 실시의 형태 1, 2에 관한 반도체 장치의 구성을 ＩＧＢＴ에 적용해도 좋다.
도 8에 있어서 반도체 장치의 단면도(지면 상측)에 나타내는 바와 같이, 실시의 형태 3에 관한 ＩＧＢＴ는, ｎ형의 반도체기판(웨이퍼)의 표면(제 1의 주면)측에, p베이스층(22)이 형성되어 있다. 웨이퍼의 이면(제 2의 주면) 측에는, p콜렉터층(28)이 형성되어 있다. p베이스층(22)과 p콜렉터층(28) 사이의 반도체기판의 부분이, n-드리프트층(21)이 된다. 벌크 비저항(ρ0(Ω㎝))은, 실시의 형태 1과 동일하다. 즉, 벌크 비저항은, 상기 (2)식 혹은 상기의 더욱 바람직한 범위에 있다. p베이스층(22)의 표면에는, 이미터 전극(24)이 형성되어 있다. p콜렉터층(28)의 표면에는, 콜렉터 전극(25)이 형성되어 있다. 웨이퍼의 표면측에는, p베이스층(22)을 관통하여, n-드리프트층(21)에 도달하는 트렌치가 형성되며, 그 내벽에 게이트 절연막(31)이 형성되어 있다. 트렌치의 내부에는, 이 게이트 절연막(31)을 통하여 게이트 전극(27)이 매립되어 있다. p베이스층(22) 내에는, n이미터층(29)이 형성되어 있다. 이미터 전극(24)은, p베이스층(22) 및 n이미터층(29)을 전기적으로 접속한다. 또한, 이미터 전극(24)은, 게이트 절연막(31) 및 게이트 전극(27) 위에 형성된 층간 절연막(32)에 의해 게이트 전극(27)으로부터 절연되어 있다.
또, 도 8에 있어서, 이미터 전극(24)으로부터의 거리-네트 도핑농도(ｌｏｇ)의 특성도에 나타낸 바와 같이(지면 하측), n-드리프트층(21)의 네트 도핑농도는, n-드리프트층(21)의 거의 중간부근에 피크를 가지고, p베이스층(22) 및 p콜렉터층(28)을 향하여, 경사를 가지고 감소하고 있다. 즉, n-드리프트층(21)의 내부에는, n-드리프트층(21)의 불순물농도보다 높고, 또한 상기 p베이스층(22) 및 p콜렉터층(28)보다도 네트 도핑농도가 낮은 ｎ형의 브로드 버퍼 영역(26)이 형성되어 있다. 브로드 버퍼 영역(26)의 실효 도스량(동층에 있어서의 네트 도핑농도의 총량)은, 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이거나 혹은 상기의 더욱 바람직한 범위에 있는 것은, 실시예 1의 다이오드와 동일하다. 이 브로드 버퍼 영역(26)은, p베이스층(22)과 이미터 전극(24)을 구비한 웨이퍼에 대한, 콜렉터 전극(25) 측으로부터의 프로톤(H+)(11)의 조사와 열처리에 의해 형성할 수 있다. 도 8에서는, 트렌치 게이트 구조 ＩＧＢＴ를 나타내고 있지만, 플래너 게이트 구조(planar gate)ＩＧＢＴ를 이용하여도 좋다.
ＩＧＢＴ는, 이면측에 p콜렉터층(28)이 형성되기 때문에, 이면측으로부터 소수 캐리어가 주입된다. 이 때문에, 턴오프(turn-off) 시에는, 주입된 소수 캐리어가 전하 중성영역(charge neutral region)을 통하여 공간전하영역에 도달하는 것을 저지할 필요가 있다. 또한, 애벌란시 파괴를 억제하기 위해서도, 공핍화되어 있지 않은 전하 중성영역은, 예를 들면 내압에 상당하는 전압이 인가되었을 때, 이면측으로부터 5~20㎛ 정도가 되도록 확보하는 것이 바람직하다. 이 때문에, 브로드 버퍼 영역(26)의 네트 도핑농도 분포의 피크를, n-드리프트층(21)의 중심의 깊이로부터 콜렉터 전극(25) 측으로 형성함으로써, 공핍층을 확실하게 방지하여, 상기의 전하 중성영역을 확보하는 것이 바람직하다.
다음으로, 실시의 형태 3에 관한 ＩＧＢＴ의 제조 프로세스에 대해서 상세하게 설명한다. 도 9는, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스를 나타내는 도면이다. 또한, 도 10~12는, 실시의 형태 3에 관한 반도체 장치의 제조 프로세스의 다른 일예를 나타내는 도면이다. 여기에서는, 일예로서, 도 8에 예시한 치수 및 네트 도핑농도의 ＩＧＢＴ(정격 전압: V0=1200V, 정격 전류: 150A)를 제조하는 경우에 대해서 설명한다.
도 9(a)~(i)에 따라서, 실시의 형태 3에 관한 ＩＧＢＴ의 제조 방법의 일예에 대해서 순서대로 설명한다. 우선, 웨이퍼(반도체기판)로서, 벌크 비저항이 144Ω㎝~300Ω㎝, 예컨대, 150Ω㎝(인 농도 2.0×1013ａｔｏｍｓ/ｃｍ3)이며, 두께 500㎛ 정도의 ＦＺ웨이퍼(10)를 준비한다. 이 ＦＺ웨이퍼(10)를 제 1 반도체층으로 한다(도 9(a)). 이 ＦＺ웨이퍼(10)는, 실시의 형태 1에 나타낸 바와 같이 사전에 실온 정도(예를 들면 20℃)의 고용도(solid solubility)보다도 고농도의 산소를 드라이브인(drive-in process)에 의해 확산시켜 도입해도 좋다.
계속하여, 표준적인 ＩＧＢＴ의 제조 프로세스에 의해, ＦＺ웨이퍼(10)의 일방의 주면측에, p베이스층(22), 도시하지 않은 가드 링을 포함하는 주변 내압구조부, 트렌치, 트렌치 내에 게이트 절연막(31), 게이트 전극(27), n이미터층(29), 층간 절연막(32)을 각각 형성한다(도 9(b)). p베이스층(22)의 불순물농도는, 예컨대, 2×1017ａｔｏｍｓ/ｃｍ3이며, 그 접합 깊이는 표면으로부터, 예컨대, 3㎛이다. n이미터층(29)의 불순물농도는, 1×1020ａｔｏｍｓ/ｃｍ3이며, 그 접합 깊이는 표면으로부터, 예컨대, 0.5㎛이다. 또한, 게이트 전극(27)의 재료는, 예컨대, 폴리실리콘을 이용하여도 좋다.
다음으로, ＦＺ웨이퍼(10)의 타방의 주면측(이후에 콜렉터 전극(25)을 형성하는 측)의 표면으로부터, 사이클로트론에 의해 가속된 프로톤(H+)(11)을 조사한다 (도 9(c)). 이때, 사이클로트론의 가속 전압은, 예컨대, 7.9ＭｅＶ이며, 프로톤(H+)(11)의 도스량은, 1.0×1014ａｔｏｍｓ/ｃｍ2이다. 또한, 알루미늄 업소버를 이용해서 그 두께를 조정하여, 실리콘 기판표면으로부터 90㎛가 되도록 한다. ＦＺ웨이퍼(10)의 두께가 예를 들면 500㎛인 경우에는, 프로톤(H+)(11)의 비정이 410㎛가 되도록 조정한다. 이 비정은, 정전가속기(electrostatic accelerator)를 이용하여, 가속 전압에 의해 비정 조정을 실시해도 좋고, 이 경우의 가속 전압은 7.5ＭｅＶ이다. 도 9(c)에 있어서, 프로톤(H+)(11)의 조사에 의해 ＦＺ웨이퍼(10) 내에 생긴 결정 결함(13)을 ×표로 나타낸다.
이어서, 예컨대, 500℃로 5시간의 열처리를 질소분위기에서 행하여(수소를 포함하고 있어도 상관없음), 결정 결함(13)을 회복시킨다. 그것에 의해, 웨이퍼 이면으로부터 30㎛의 깊이인 곳을 중심으로 하여 그 전후에 ｎ형의 고농도영역이 형성된다. 이 고농도영역에 의해, 소망하는 브로드 버퍼 영역(26)이 형성된다(도 9(d)).
다음으로, n이미터층(29)에 접하는 이미터 전극(24)을 형성한다. 또한, 가드 링을 포함하는 주변 내압구조부에 보호막(미도시)을 형성한다(도 9(e)). 이미터 전극(24)은, 예를 들면 Ａｌ-Ｓｉ(1%)이며, 보호막은, 예컨대 폴리이미드나 질화실리콘(ＳｉＮ)막이다.
그 다음에, ＦＺ웨이퍼(10) 이면의 연삭 및 웨트 에칭(30)을 행하여, ＦＺ웨이퍼(10)를 원하는 두께로 한다(도 9(f)). 이 단계에서 ＦＺ웨이퍼(10)의 두께는, 정격 전압 V0=1200V의 경우, 전형적으로는, 100㎛~160㎛이다. 실시의 형태 3(도 9)에서는, 이 단계에서의 ＦＺ웨이퍼(10)의 두께를 120㎛로 한다.
이어서, ＦＺ웨이퍼(10)의, 상술한 연삭 및 웨트 에칭(30)이 행해진 ＦＺ웨이퍼면(이면)으로부터 n필드스톱층(23)으로 되는 프로톤(H+) 혹은 인+(15) 등의 ｎ형 불순물을 조사한다. 활성화 후(후술)의 불순물농도는, 예컨대, 2×1016ａｔｏｍｓ/ｃｍ3이 되는 것과 같은 도스량을 설정한다(도 9(g)). 그 다음에, p콜렉터층(28)으로 되는 붕소+ (14) 등의 ｐ형 불순물을 이온 주입한다(도 9(h)). 그때의 가속 전압은, 예컨대, 50ｋｅＶ이며, 활성화 후의 불순물농도가 3×1017ａｔｏｍｓ/ｃｍ3이 되는 것과 같은 도스량으로 한다. 여기에서, n필드스톱층(23)의 실효 도스량은, 브로드 버퍼 영역(26)을 포함하며, 상기의 실효 도스량 조건을 충족시키는 범위로 한다.
그 다음에, 그 이온 주입면에 대하여, 레이저 어닐에 의한 전기적인 활성화를 행하여 p콜렉터층(28)이 형성된다. 활성화는, 레이저 어닐에 대신하여, 로 어닐(furnace annealing)로 하여도 좋다. 로 어닐로 했을 경우, 예컨대, 450℃로 5시간의 열처리를 질소분위기에서 행하여(수소를 포함하고 있어도 상관없음), 활성화를 행한다.
최후에, p콜렉터층(28)의 표면에, 예컨대, Ａｌ-Ｓｉ(1%), 티탄, 니켈 및 금의 순서로 금속을 성막하고, p콜렉터층(28)의 표면에 오믹접촉하는 콜렉터 전극(25)을 형성하여, ＩＧＢＴ가 완성된다(도 9(i)).
다음으로, 실시의 형태 3에 관한 변형예를 나타낸다. 도 10(a)~ (h)에 따라, 도 9에 나타내는 ＩＧＢＴ의 제조 방법(이하, 제1의 제조 방법이라고 함)의 변형예(이하, 제2의 제조 방법이라고 함)에 대해서 설명한다. 도 9에 나타내는 제1의 제조 방법과의 차이점은, 프로톤(H+)(11)의 조사(도 9(c) 참조)를, 이미터 전극(24) 및 보호막을 형성하고, ＦＺ웨이퍼(10)의 이면의 연삭 및 웨트 에칭(30)의 이후에 실시하는 점이다. 도 10에 나타내는 제2의 제조 방법은, 이미터 전극(24) 및 주변 내압구조부의 보호막의 내열온도가 프로톤(H+)을 조사한 후의 열처리 온도보다도 높은 경우에 유효하다.
구체적으로는, ＦＺ웨이퍼(10)의 준비로부터 소자표면구조인 ＭＯＳ게이트와 주변 내압구조부의 형성까지는, 도 9의 (ａ), (b)와 동일하다. 그 다음에, 또한 이미터 전극(24) 및 폴리이미드 등의 도시하지 않은 보호막을 형성한다(도 10(b)). 이어서, ＦＺ웨이퍼(10) 이면의 연삭 및 웨트 에칭(30)을 행하여, ＦＺ웨이퍼(10)를 원하는 두께로 한다(도 10(c)). 그 후, 프로톤(H+)(11)을 웨이퍼의 이면측으로부터 조사하고(도 10(d)), 열처리를 행한다(도 10(e)). 프로톤(H+)의 조사 시, 조사의 가속기에 의한 가속 전압 상한치의 범위에서 프로톤(H+)(11)의 비정을 조정한다. 예를 들면 정전가속기에서는, 이면으로부터의 비정을 30㎛로 하는 경우, 가속 에너지는 1.5ＭｅＶ이다. 혹은 사이클로트론형 가속기를 이용하여, 상술한 알루미늄 업소버에 의해 비정을 조정해도 좋다. 도 10(ｆ) 이후의 공정은, 제1의 제조 방법의 도 9(g) 이후와 동일하다. 이상의 제2의 제조 방법과 같이 ＩＧＢＴ를 형성하면, ＦＺ웨이퍼(10)를 얇게 한 후의 공정수를 적게 할 수 있어, 얇은 웨이퍼의 핸들링에 기인하는 웨이퍼의 깨짐이라는 불량을 경감할 수 있다.
도 11(a)~ (i)에 따라서, 도 9에 나타내는 제1의 제조 방법의 변형예(이하, 제3의 제조 방법이라고 함)에 대해서 설명한다. 도 9에 나타내는 제1의 제조 방법과의 차이점은, 도 9에 있어서의 이면의 연삭 및 웨트 에칭(30)과 (도 9(f)) 및 이미터 전극(24)의 형성 공정(도 9(e))을 교체하여 실시하는 점이다(각각 도 11(e) 및 도 11(f) 참조). 그 밖의 공정은 도 9에 나타내는 제1의 제조 방법과 동일하다. 프로톤(H+)(11)의 조사 후의 열처리 온도가 이미터 전극(24)의 내열온도보다도 높은 경우에는, 도 11에 나타내는 제3의 제조 방법을 이용하여, 실시의 형태 3에 관한 ＩＧＢＴ를 제작하는 것이 좋다.
도 12(a)~ (g)에 따라, 도 10에 나타내는 제2의 제조 방법의 변형예 (이하, 제4의 제조 방법이라고 함)에 대해서 설명한다. 도 10에 나타내는 제2의 제조 방법과의 차이점은, 도 10(f)에 나타낸 ｐ콜렉터층(28)에 인접하는 ｎ필드스톱층의 도입 공정(웨이퍼에 대한 인 혹은 프로톤(H+)의 도입)을 생략하고, 공핍층을 브로드 버퍼 영역(26)에 의해 저지하여, p콜렉터층에 도달하지 않는 구성을 가지는 ＩＧＢＴ를 제작하는 점이다. 이와 같이 하면, 홀의 주입 효율은, 거의 웨이퍼 이면의 ｐ콜렉터층(28)의 농도 및 도입 깊이의 조정만으로 행할 수 있다. 그 밖의 공정은 도 10에 나타내는 제2의 제조 방법과 같다.
또, 실시의 형태 3에서는, 트렌치 게이트 구조의 ＩＧＢＴ에 대해서 설명했지만, 플래너 게이트 구조의 ＩＧＢＴ에 적용해도 좋다.
이상, 설명한 바와 같이, 실시의 형태 3에 따르면, ＩＧＢＴ에 있어서도, 실시의 형태 1과 동일한 효과를 얻을 수 있다.
(실시의 형태 4)
도 13에서는, 실시의 형태 4에 관한 반도체 장치의 구성, 네트 도핑농도 분포를 나타내는 도면이다. 실시의 형태 3에 있어서의 브로드 버퍼 영역(26)을, n-드리프트층(21) 내에 복수 구비하고 있어도 좋다.
실시의 형태 4에서는, 도 13에 나타낸 바와 같이, 브로드 버퍼 영역(26)이 복수개(도 13에서는 3개) 형성되어 있다. 이렇게 브로드 버퍼 영역(26)을 복수개 설치함으로써, 스위칭시의 공간전하영역의 확산방식을 보다 섬세하게 제어할 수 있다. 복수개 형성할 때에도, 정격 전압 V0=1200V이면 벌크 비저항을 144Ω㎝ 이상으로 하는 것이 바람직한 것은, 실시의 형태 1과 같다. 더욱이, 브로드 버퍼 영역(26)을 복수 만드는 경우에는, 브로드 버퍼 영역을 1개 형성하는 것보다도, 그 수에 따라서 보다 고불순물농도의 브로드 버퍼 영역이 형성되기 쉬워지므로, 스위칭시 혹은 전원전압 유지시의 공간전하영역에 있어서의 전계강도의 감소가 1개의 경우보다도 커지기 쉽다. 그러나, 그 결과, 반도체 장치의 내압이 낮아지는 경우도 있으므로, 벌크 비저항은 더욱 높게 하는 것이 좋고, 목표로서는 0.15V0 이상인 것이 더욱 바람직하다. 상한은, 상술한 0.25V0인 것은 동일하다. 그 이외의 구성은, 실시의 형태 3과 같다.
브로드 버퍼 영역(26)의 실효 도스량은, 그 복수개의 합계가, 실시의 형태 1 에 나타낸 바와 같이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이면 좋다. 본 실시의 형태 4의 경우, 도 13에 나타내는 바와 같은 3개의 브로드 버퍼 영역(26)의 피크 농도와 반치폭으로 했을 경우, 이미터 전극(24)에 가까운 측으로부터 순서대로, 피크 농도가 4×1014ａｔｏｍｓ/ｃｍ3이며 반치폭이 10㎛, 피크 농도가 1.5×1015ａｔｏｍｓ/ｃｍ3이며 반치폭이 5㎛, 피크 농도가 3.5×1015ａｔｏｍｓ/ｃｍ3이며 반치폭이 3㎛이다. 각각의 브로드 버퍼 영역(26)의 적분 농도는, 이미터 전극(24)에 가까운 측으로부터 순서대로, 2×1011ａｔｏｍｓ/ｃｍ2, 3×1011ａｔｏｍｓ/ｃｍ2, 4×1011ａｔｏｍｓ/ｃｍ2이 되며, 합계 8×1011ａｔｏｍｓ/ｃｍ2이 된다. 더욱이 n필드스톱층(23)이 대략 1.0×1012ａｔｏｍｓ/ｃｍ2이 되도록 하고, ｎ형층(n-드리프트층(21), 브로드 버퍼 영역(26), n필드스톱층(23))의 실효 도스량 (적분 농도)의 총계는 1.8×1012ａｔｏｍｓ/ｃｍ2이 된다.
ＩＧＢＴ의 경우, 게이트가 온(on) 상태에서의 ＩＶ출력 파형에 스냅백 현상(snapback phenomenon)(미소(微小) 전류에 의해 전도도 변조(conductivity modulation)가 일어나지 않고 콜렉터-이미터 전극 간의 전압강하가 일단 크게 증가한 후에, 전도도 변조가 생겨 급격하게 전압강하가 감소하여 전류가 흐른다고 하는 음성저항을 나타내는 현상(negative resistance phenomenon)인 것)을 일으키지 않도록 설계할 필요가 있다. 이 때문에, 상기 3개의 ｎ형층의 적분 농도의 총계는, 2.0×1012ａｔｏｍｓ/ｃｍ2을 초과하지 않도록 하면 좋다. 한편, 오프 상태의 공핍층은 p콜렉터층(28)에 도달하지 않도록 해야 한다. 이 때문에, 상기 3개의 ｎ형층의 적분 농도의 총계는, 1.2×1012ａｔｏｍｓ/ｃｍ2보다 크게 해야 한다. 따라서, 상기 3개의 ｎ형층의 적분 농도의 총계는, 1.2×1012ａｔｏｍｓ/ｃｍ2 이상, 2.0×1012ａｔｏｍｓ/ｃｍ2 이하로 하면 좋다. 또한, p콜렉터층(28)에 접하는 ｎ필드스톱층(23)에서만 상기 적분 농도의 범위를 충족시켜도 좋다. 이 경우, 인을 도입함으로써 n필드스톱층(23)을 형성해도 좋고, 프로톤(H+)을 도입함으로써 n필드스톱층(23)을 형성해도 좋다. 상기 3개의 ｎ형층 전체에서 상기 적분 농도의 범위를 충족시키는 경우, 게이트가 온일 때 p콜렉터층으로부터 소수 캐리어의 홀이 스무스하게 주입되며 또한 내압도 안정적으로 얻어지게 된다.
ＩＧＢＴ의 경우에서도, 복수개의 브로드 버퍼 영역을 설치함으로써 나타내는 작용 효과는, 실시의 형태 2에 나타내는 다이오드에 있어서의 작용 효과와 기본적으로는 동일하다. 즉, 복수개의 브로드 버퍼 영역을 형성하는데 있어서, ＦＺ벌크 웨이퍼의 도너 농도의 편차의 비율이 ±α(α>0)이며, 브로드 버퍼 영역이 아닌 벌크 부분의 총 길이의 비율을 γ로 하고, 임계 전계강도(EC)에 대하여, 브로드 버퍼 영역에서 n회분만큼 감소한 전계강도(△E)의 비율을 η로 했을 때, 4α(γ/η)/ {(2-α)(2+α)} <α의 조건을 충족시키도록 형성하는 것이 바람직하다. 한편으로, 실시의 형태 3에 나타낸 바와 같이, ＩＧＢＴ에서는 이면 측에 p콜렉터층(28)을 형성하기 위해서, 이면측으로부터 소수 캐리어가 주입되므로, 공핍화되어 있지 않은 전하 중성영역을 이면측으로부터 5~20㎛는 확보하는 것이 바람직하다. 이를 위해, 브로드 버퍼 영역(26)의 네트 도핑농도 분포의 피크를, n-드리프트층(21)의 중심의 깊이로부터 콜렉터 전극(25) 측으로 형성함으로써, 공핍층을 확실하게 저지하여, 상기의 중성영역을 확보하는 것이 바람직하다. 즉, 복수개의 브로드 버퍼 영역(26)을, 드리프트층 중간보다도 콜렉터 전극 근처의 영역에 많이 형성하면, 전계강도의 『감소』(△E)(도 14(c) 참조)를 동영역에서 형성하는 것이 가능하게 되므로, 바람직하다. 구체적으로는, 드리프트층의 정확히 중간이 되는 위치로부터 콜렉터 전극 측에 가까운 측의 브로드 버퍼 영역의 개수가, 상기 중간이 되는 위치로부터 이미터 전극에 가까운 측의 브로드 버퍼 영역개수(0개도 포함한다)보다도 많으면 좋다.
또, 실시의 형태 4에서는, 브로드 버퍼 영역(26)을 복수개 형성하는 경우, ＦＺ웨이퍼(10)의 이면측(p콜렉터층(28)의 형성측)으로부터 프로톤(H+)을 조사하는 것이 바람직하다. 그 이유는, 웨이퍼의 표면으로부터 조사하면 게이트 산화막과 실리콘의 계면에 결정 결함이 형성되기 때문에, 게이트 전압의 특성에 영향을 미칠 가능성이 있기 때문이다. 또한, 포획 준위가 p베이스층(22)의 근방에도 잔류하면, 온 상태에서의 캐리어 분포가 변화되고, 온(on) 전압과 턴오프(turn-off) 손실의 트레이드 오프 특성이 악화될 가능성도 있기 때문이다.
이상, 설명한 바와 같이, 실시의 형태 4에 따르면, 실시의 형태 1~3과 같은 효과를 얻을 수 있다.
또한, 상기의 ｎ형 필드스톱층은, 실시의 형태 3, 4의 ＩＧＢＴ에서만 설명했지만, 실시예 1, 2의 다이오드에 적용하는 것도 가능하다. 즉, n+캐소드층(3)과 n-드리프트층(1)의 사이에서, n+캐소드층(3)보다도 낮은 불순물농도이며 또한 동층에 인접하도록, n필드스톱층을 인의 주입 혹은 프로톤(H+)을 조사해서 형성하면 좋다.
이상으로부터, 본 발명에 따르면, 내압 편차 폭이 작고, 턴오프 손실을 종래품보다도 크게 저감하고, 또한 소프트한 스위칭 특성을 가지는 다이오드 또는 ＩＧＢＴ를, 한층 정밀하게 제어하여 실현할 수 있다. 따라서, 전기적 손실이 낮은, 환경 문제를 고려한 ＩＧＢＴ모듈이나 ＩＰＭ(Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｊｕｌｅ)의 제공이 가능하게 된다. 더욱이, 상기와 같은 특성을 가지는 ＩＧＢＴ모듈을 이용한 ＰＷＭ 인버터 등의 전력변환 장치에 있어서, 과전압 파괴(overvoltage breakdown)나 ＥＭＩ의 발생을 억제하고, 발열 손실이 적은 전력변환 장치로 하는 것이 가능하다. 전력변환 장치는, 예컨대, 이하의 것이 있다. 컨버터-인버터 회로는, 효율적으로 유도 전동기(induction motor)나 서보모터(servo motor) 등을 제어하는 것이 가능하며, 산업이나 전철 등에서 널리 이용된다. 역률 개선 회로(power factor improvement circuit, ＰＦＣ회로)는, ＡＣ입력 전류를 정현파 형상으로 제어하여 파형 개선을 도모하는 회로이며, 스위칭 전원에 이용된다. 더욱이 본 발명의 ＩＧＢＴ의 칩 단면에 ｐ형의 분리층을 형성하여, 역저지형(reverse blocking)ＩＧＢＴ로 하면, 매트릭스 컨버터에도 사용가능하다. 매트릭스 컨버터는, ＤＣ링크 컨덴서가 불필요하므로, 엘리베이터 등, 콤팩트한 변환 장치가 필요한 용도로 활용가능하다. 이 역저지형ＩＧＢＴ에 본 발명을 적용할 때, n필드스톱층을 상술한 실시의 형태 3의 농도(예컨대, 2×1016ａｔｏｍｓ/ｃｍ3)보다도 낮은 불순물농도로 하거나 혹은 생략하고, 하나 또는 복수의 브로드 버퍼 영역의 농도를 조정하므로, 순방향 저지 상태(forward blocking state)의 공핍층이 p콜렉터층에 도달하지 않도록 한다. 이러한 구조로 함으로써, 역방향 저지 상태에서 p콜렉터층과 드리프트층의 ｐｎ접합으로부터 공핍층이 확대될 때, 상기 ｐｎ접합의 전계강도의 집중을 억제하고, 역방향 내압도 순방향 내압과 동일한 오더로 유지하는 것이 가능하다.
[산업상의 이용 가능성]
이상과 같이, 본 발명에 관한 반도체 장치 및 반도체 장치의 제조 방법은, 컨버터나 인버터 등의 전력변환 장치 등에 사용되는 파워 반도체 장치에 유용하다.
1, 21 n-드리프트층
2 p애노드층
3 n+캐소드층
4 애노드 전극
5 캐소드 전극
6, 26 브로드 버퍼 영역
10 ＦＺ웨이퍼
11 프로톤(H+)
12 절연막
13 결정 결함
14 붕소+
15 인+
22 p베이스층
23 n필드스톱층
24 이미터 전극
25 콜렉터 전극
27 게이트 전극
28 p콜렉터층
29 n이미터층
30 연삭 및 웨트 에칭
31 게이트 절연막
32 층간 절연막

Claims (20)

  1. 제 1 도전형의 제 1 반도체층과,
    상기 제 1 반도체층의 일방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과,
    상기 제 1 반도체층의 타방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과,
    상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다도 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하고,
    상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며,
    상기 제 1 반도체층의 비저항(ρ0(Ω㎝))이 정격 전압(V0(V))에 대하여,
    0.12V0≤ρ0≤ 0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 5.2×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며,
    상기 제 1 반도체층의 비저항(ρ0)이 정격 전압(V0(V))에 대하여,
    0.133V0≤ρ0≤0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 브로드 버퍼 영역을 상기 제 1 반도체층의 내부에 복수 구비하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제 1 반도체층의 폭에 대하여 상기 복수의 브로드 버퍼 영역이 차지하는 폭의 합계 값의 비율(γ)과, 내압과 동일한 값의 역(逆)전압이 인가되었을 때, 임계 전계강도(critical electric field intensity)에 대하여 상기 복수의 브로드 버퍼 영역에 있어서의 전계강도의 감소분의 합계값이 차지하는 비율(η)과, 상기 제 1 반도체층이 되는 기판의 도너 농도의 규격값에 대한 측정값의 편차(deviation)의 비율(α)이,
    4α(γ/η)/[(2-α)(2+α)] <α
    를 만족시키는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 1 도전형의 드리프트층과,
    상기 드리프트층의 제 1의 주면측에 설치된, 상기 드리프트층보다도 불순물농도가 높은 제 2 도전형의 베이스층과,
    상기 드리프트층의 제 1의 주면측에, 상기 베이스층과 접하여 설치된, 상기 베이스층보다도 불순물농도가 높은 제 1 도전형의 이미터층과,
    상기 드리프트층, 상기 베이스층 및 상기 이미터층에 접하는 절연막과,
    상기 절연막을 통하여, 상기 드리프트층, 상기 베이스층 및 상기 이미터층과 인접하는 게이트 전극과,
    상기 드리프트층의 제 2의 주면측에 설치된, 상기 드리프트층보다도 불순물농도가 높은 제 2 도전형의 콜렉터층과,
    상기 드리프트층의 내부에 설치된, 상기 드리프트층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 베이스층 및 콜렉터층보다도 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하고,
    상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며,
    상기 드리프트층의 비저항(ρ0(Ω㎝)이 정격 전압(V0(V))에 대하여,
    0.12V0≤ρ0≤0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 브로드 버퍼 영역의 네트 도핑농도의 총량이 5.2×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하이며,
    상기 드리프트층의 비저항(ρ0)이 정격 전압(V0(V))에 대하여,
    0.133V0≤ρ0≤0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 브로드 버퍼 영역을 상기 드리프트층의 내부에 복수 구비하고 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 드리프트층의 폭에 대하여 상기 복수의 브로드 버퍼 영역이 차지하는 폭의 합계값의 비율(γ)과, 내압과 동일한 값의 전압이 인가되었을 때, 임계 전계강도에 대하여 상기 복수의 브로드 버퍼 영역에 있어서의 전계강도의 감소분의 합계값이 차지하는 비율(η)과, 상기 드리프트층이 되는 기판의 도너 농도의 규격값에 대한 측정값의 편차의 비율(α)이,
    4α(γ/η)/[(2-α)(2+α)] <α
    를 만족시키는 것을 특징으로 하는 반도체 장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 제 1의 주면측에서 상기 드리프트층 또는 상기 브로드 버퍼 영역과 접하고, 또한 상기 제 2의 주면측에서 상기 콜렉터층과 접하는 제 1 도전형 필드스톱층(field stop layer)을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 제 1의 주면측에서 상기 드리프트층 또는 상기 브로드 버퍼 영역과 접하고, 또한 상기 제 2의 주면측에서 상기 콜렉터층과 접하는 제 1 도전형 필드스톱층을 더 구비하고,
    상기 드리프트층, 상기 브로드 버퍼 영역 및 상기 필드스톱층의 네트 도핑농도의 총량이 1.2×1012ａｔｏｍｓ/ｃｍ2 이상 2.0×1012ａｔｏｍｓ/ｃｍ2 이하인 것을 특징으로 하는 반도체 장치.
  12. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 드리프트층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 일방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과, 상기 제 1 반도체층의 타방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과, 상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하는 반도체 장치를 제조하는데 있어서,
    상기 제 1 반도체층의 일방의 주면측에, 상기 제 2 반도체층을 형성하는 제 1의 형성 공정과,
    상기 제 1 반도체층의 상기 제 2 반도체층 측으로부터, 상기 제 1 반도체층에 도달하는 비정(飛程) 거리에서 수소 이온을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행하여, 상기 제 1 반도체층의 내부에 상기 브로드 버퍼 영역을 형성하는 제 2의 형성 공정을 포함하고,
    상기 제 2의 형성 공정에서는, 상기 제 1 반도체층의 내부에, 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 상기 브로드 버퍼 영역을 형성하며,
    상기 제 1 반도체층의 비저항(ρ0)은 정격 전압(V0(V))에 대하여,
    0.12V0≤ρ0≤0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제 1의 형성 공정 전에, 산화 분위기에서 1000℃ 이상의 열처리를 행하여, 상기 제 1 반도체층에 산소를 도입하는 도입 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 도입 공정에서는, 상기 제 1 반도체층에, 1×1016ａｔｏｍｓ/ｃｍ3 이상의 농도로 산소를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 일방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 2 도전형의 제 2 반도체층과, 상기 제 1 반도체층의 타방의 주면측에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체층과, 상기 제 1 반도체층의 내부에 설치된, 상기 제 1 반도체층보다도 불순물농도가 높고, 또한 불순물농도 분포의 극대값이 상기 제 2 반도체층 및 상기 제 3 반도체층의 불순물농도보다 낮은 제 1 도전형의 브로드 버퍼 영역을 구비하는 반도체 장치를 제조하는데 있어서,
    상기 제 1 반도체층의 타방의 주면측으로부터, 상기 제 1 반도체층의, 이후의 공정에서 상기 제 3 반도체층이 형성되는 부위보다도 깊은 부위에 도달하는 비정 거리에서 수소 이온을 조사하고, 300℃ 이상 550℃ 이하의 열처리를 행하여, 상기 제 1 반도체층의 내부에, 상기 브로드 버퍼 영역을 형성하는 제 2의 형성 공정을 포함하고,
    상기 제 2의 형성 공정에서는, 상기 제 1 반도체층의 내부에, 네트 도핑농도의 총량이 4.8×1011ａｔｏｍｓ/ｃｍ2 이상 1.0×1012ａｔｏｍｓ/ｃｍ2 이하의 상기 브로드 버퍼 영역을 형성하며,
    상기 제 1 반도체층의 비저항(ρ0)은 정격 전압(V0(V))에 대하여,
    0.12V0≤ρ0≤0.25V0
    을 만족시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제 2의 형성 공정 전에, 산화 분위기에서 1000℃ 이상의 열처리를 행하여, 상기 제 1 반도체층에 산소를 도입하는 도입 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 도입 공정에서는, 상기 제 1 반도체층에, 1×1016ａｔｏｍｓ/ｃｍ 3 이상의 농도로 산소를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 제 2의 형성 공정에서는, 상기 수소 이온의 조사에 의해 수소유기 도너를 형성함으로써 상기 브로드 버퍼 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 제 1 반도체층은 ＦＺ실리콘 기판으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5523901B2 (ja) * 2010-04-02 2014-06-18 株式会社豊田中央研究所 Ｐｉｎダイオード
WO2012081664A1 (ja) * 2010-12-17 2012-06-21 富士電機株式会社 半導体装置およびその製造方法
WO2012157772A1 (ja) 2011-05-18 2012-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
EP2535940B1 (en) * 2011-06-14 2013-08-21 ABB Technology AG Bipolar diode and method for manufacturing the same
EP2551910B1 (en) * 2011-07-28 2020-05-06 STMicroelectronics S.r.l. Insulated gate semiconductor device with optimized breakdown voltage and manufacturing method thereof
US8836066B1 (en) * 2011-09-23 2014-09-16 Rockwell Collins, Inc. Avalanche photodiode configured for an image sensor
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
EP2782121B1 (en) * 2011-11-15 2021-01-06 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101702942B1 (ko) * 2011-12-15 2017-02-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조방법
EP2800143B1 (en) 2011-12-28 2020-04-08 Fuji Electric Co., Ltd. Semiconductor device and method for producing semiconductor device
CN103199107B (zh) * 2012-01-06 2016-02-10 上海华虹宏力半导体制造有限公司 半导体器件及制造方法
JP5741716B2 (ja) * 2012-01-19 2015-07-01 富士電機株式会社 半導体装置およびその製造方法
US9947761B2 (en) * 2012-03-19 2018-04-17 Fuji Electric Co., Ltd. Production method for semiconductor device
WO2013141141A1 (ja) * 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
JP5754545B2 (ja) * 2012-03-23 2015-07-29 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
EP2790209B1 (en) * 2012-03-30 2019-09-25 Fuji Electric Co., Ltd. Manufacturing method for semiconductor device
US8987787B2 (en) * 2012-04-10 2015-03-24 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US10181513B2 (en) * 2012-04-24 2019-01-15 Semiconductor Components Industries, Llc Power device configured to reduce electromagnetic interference (EMI) noise
US20130277793A1 (en) 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
US9685335B2 (en) 2012-04-24 2017-06-20 Fairchild Korea Semiconductor Ltd. Power device including a field stop layer
EP2790226A4 (en) * 2012-06-01 2015-08-12 Fuji Electric Co Ltd SEMICONDUCTOR COMPONENT
JP6102092B2 (ja) * 2012-06-22 2017-03-29 サンケン電気株式会社 半導体装置及びその製造方法
JP6090329B2 (ja) 2012-10-23 2017-03-08 富士電機株式会社 半導体装置およびその製造方法
DE102012020785B4 (de) * 2012-10-23 2014-11-06 Infineon Technologies Ag Erhöhung der Dotierungseffizienz bei Protonenbestrahlung
US9263271B2 (en) * 2012-10-25 2016-02-16 Infineon Technologies Ag Method for processing a semiconductor carrier, a semiconductor chip arrangement and a method for manufacturing a semiconductor device
CN103035693B (zh) * 2012-11-06 2016-02-10 上海华虹宏力半导体制造有限公司 场截止型绝缘栅双极晶体管及其制造方法
JP6143440B2 (ja) * 2012-11-22 2017-06-07 住重試験検査株式会社 半導体装置の製造方法及び基板処理システム
JP6265594B2 (ja) * 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
US9627517B2 (en) * 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor
KR102197376B1 (ko) 2013-03-25 2021-01-04 후지 덴키 가부시키가이샤 반도체 장치
WO2014199465A1 (ja) * 2013-06-12 2014-12-18 三菱電機株式会社 半導体装置
CN109065441B (zh) 2013-06-26 2023-06-30 富士电机株式会社 半导体装置及半导体装置的制造方法
EP3082168A4 (en) * 2013-12-10 2017-07-19 ULVAC, Inc. Insulated gate bipolar transistor and production method therefor
CN104716040B (zh) * 2013-12-13 2017-08-08 上海华虹宏力半导体制造有限公司 有效降低功耗的igbt器件的制作方法
CN105531825B (zh) * 2013-12-16 2019-01-01 富士电机株式会社 半导体装置及半导体装置的制造方法
CN103730356A (zh) * 2013-12-31 2014-04-16 上海集成电路研发中心有限公司 功率半导体器件背面制造方法
KR102189611B1 (ko) 2014-01-23 2020-12-14 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
JP6098540B2 (ja) * 2014-02-10 2017-03-22 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6287407B2 (ja) * 2014-03-19 2018-03-07 サンケン電気株式会社 半導体装置
CN105428404B (zh) * 2014-06-17 2021-02-19 快捷韩国半导体有限公司 功率器件及其制造方法
JP2016042498A (ja) * 2014-08-13 2016-03-31 キヤノン株式会社 インプリント装置および物品製造方法
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
DE112015000670T5 (de) 2014-09-17 2016-11-03 Fuji Electric Co., Ltd. Halbleitervorrichtungsverfahren zur Herstellung einer Halbleitervorrichtung
JP6237921B2 (ja) 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6269858B2 (ja) * 2014-11-17 2018-01-31 富士電機株式会社 炭化珪素半導体装置の製造方法
US10483152B2 (en) 2014-11-18 2019-11-19 Globalwafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
WO2016081313A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
WO2016140850A1 (en) 2015-03-03 2016-09-09 Sunedison Semiconductor Limited Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
JP6519649B2 (ja) * 2015-03-13 2019-05-29 三菱電機株式会社 半導体装置及びその製造方法
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
JP6268117B2 (ja) * 2015-03-27 2018-01-24 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換システム
DE102015208097B4 (de) 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
CN107667416B (zh) 2015-06-01 2021-08-31 环球晶圆股份有限公司 制造绝缘体上半导体的方法
WO2016194116A1 (ja) * 2015-06-01 2016-12-08 株式会社日立製作所 半導体装置、基板および電力変換装置
US10332782B2 (en) 2015-06-01 2019-06-25 Globalwafers Co., Ltd. Method of manufacturing silicon germanium-on-insulator
CN107004716B (zh) 2015-06-17 2020-12-18 富士电机株式会社 半导体装置
DE102015114177A1 (de) 2015-08-26 2017-03-02 Infineon Technologies Ag Halbleitervorrichtung, Siliziumwafer und Verfahren zum Herstellen eines Siliziumwafers
CN107408581B (zh) * 2015-09-16 2020-11-06 富士电机株式会社 半导体装置及半导体装置的制造方法
CN106558616B (zh) * 2015-09-24 2019-11-12 丰田合成株式会社 纵型场效应晶体管以及电力转换装置
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
JP6351874B2 (ja) * 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6662393B2 (ja) 2015-12-28 2020-03-11 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP6676988B2 (ja) 2016-01-29 2020-04-08 株式会社デンソー 半導体装置
US10468294B2 (en) 2016-02-19 2019-11-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
JP6610768B2 (ja) 2016-02-23 2019-11-27 富士電機株式会社 半導体装置
WO2017155806A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
EP3758050A1 (en) 2016-03-07 2020-12-30 GlobalWafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
JP6508099B2 (ja) * 2016-03-18 2019-05-08 三菱電機株式会社 半導体素子
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
US20180145130A1 (en) * 2016-05-17 2018-05-24 Littelfuse, Inc. Igbt with improved reverse blocking capability
US11142844B2 (en) 2016-06-08 2021-10-12 Globalwafers Co., Ltd. High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
DE102016114389B3 (de) 2016-08-03 2017-11-23 Infineon Technologies Austria Ag Halbleitervorrichtung mit Driftzone und rückseitigem Emitter und Verfahren zur Herstellung
WO2018030444A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6678549B2 (ja) 2016-09-27 2020-04-08 株式会社 日立パワーデバイス 半導体装置およびその製造方法、並びに電力変換システム
JP6733739B2 (ja) * 2016-10-17 2020-08-05 富士電機株式会社 半導体装置
WO2018080772A1 (en) 2016-10-26 2018-05-03 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
JP6784148B2 (ja) * 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
US10468295B2 (en) 2016-12-05 2019-11-05 GlobalWafers Co. Ltd. High resistivity silicon-on-insulator structure and method of manufacture thereof
WO2018125565A1 (en) 2016-12-28 2018-07-05 Sunedison Semiconductor Limited Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield
JP6661575B2 (ja) 2017-06-20 2020-03-11 三菱電機株式会社 半導体装置およびその製造方法
US20190006461A1 (en) * 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
CN107507870A (zh) * 2017-07-06 2017-12-22 全球能源互联网研究院有限公司 二极管
SG10201913850VA (en) 2017-07-14 2020-03-30 Sunedison Semiconductor Ltd Method of manufacture of a semiconductor on insulator structure
JP7073681B2 (ja) * 2017-11-07 2022-05-24 富士電機株式会社 半導体装置の製造方法および半導体装置
DE102017131354A1 (de) * 2017-12-27 2019-06-27 Infineon Technologies Ag Ein Halbleiterbauelement mit breitem Bandabstand und ein Verfahren zum Bilden eines Halbleiterbauelements mit breitem Bandabstand
JP6873937B2 (ja) * 2018-02-20 2021-05-19 株式会社東芝 半導体装置
JP7160943B2 (ja) 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
CN111886682A (zh) 2018-10-18 2020-11-03 富士电机株式会社 半导体装置及制造方法
JP7024688B2 (ja) * 2018-11-07 2022-02-24 株式会社デンソー 半導体装置
DE102018132236B4 (de) 2018-12-14 2023-04-27 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP6903799B2 (ja) * 2019-03-07 2021-07-14 ローム株式会社 スイッチング素子
JP2020188168A (ja) * 2019-05-15 2020-11-19 トヨタ自動車株式会社 絶縁ゲート型バイポーラトランジスタ
JP7268743B2 (ja) * 2019-08-09 2023-05-08 富士電機株式会社 半導体装置
US11233158B2 (en) * 2019-08-16 2022-01-25 Semiconductor Components Industries, Llc Semiconductor power device and method for manufacture
EP3920209A4 (en) * 2019-09-11 2022-05-11 Fuji Electric Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD OF FABRICATION
WO2021070584A1 (ja) * 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021075330A1 (ja) 2019-10-17 2021-04-22 富士電機株式会社 半導体装置および半導体装置の製造方法
US20210116888A1 (en) * 2019-10-21 2021-04-22 Semiconductor Components Industries, Llc Systems and methods for system optimization and/or failure detection
JP2021086949A (ja) * 2019-11-28 2021-06-03 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
JP7297654B2 (ja) * 2019-12-11 2023-06-26 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7323049B2 (ja) * 2020-03-04 2023-08-08 富士電機株式会社 半導体装置および半導体装置を備えた電力変換装置
CN115280472A (zh) * 2020-03-17 2022-11-01 信越半导体株式会社 单晶硅基板中的施主浓度的控制方法
CN113471273A (zh) * 2020-03-31 2021-10-01 比亚迪半导体股份有限公司 绝缘栅双极型晶体管及制备方法、电子设备
JP7264100B2 (ja) * 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
DE102020118404A1 (de) * 2020-07-13 2022-01-13 Infineon Technologies Ag Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren
JP2020182009A (ja) * 2020-08-12 2020-11-05 三菱電機株式会社 半導体装置およびその製造方法
JP7374054B2 (ja) 2020-08-20 2023-11-06 三菱電機株式会社 半導体装置
CN112599587B (zh) * 2020-12-08 2022-04-29 清华大学 一种具有缓冲层结构的半导体器件
CN116978937A (zh) * 2021-02-07 2023-10-31 华为技术有限公司 半导体器件及相关模块、电路、制备方法
CN113206013A (zh) * 2021-04-27 2021-08-03 上海积塔半导体有限公司 具有背面缓冲层结构的igbt器件及其制备方法
CN113517333A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 一种具有超结结构的mosfet器件及其制备方法
CN113644123A (zh) * 2021-06-28 2021-11-12 华为技术有限公司 半导体器件及相关芯片和制备方法
CN115472668A (zh) * 2022-05-05 2022-12-13 安世半导体科技(上海)有限公司 半导体器件及其制造方法
JP2023172669A (ja) 2022-05-24 2023-12-06 三菱電機株式会社 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318412A (ja) 2002-02-20 2003-11-07 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004039842A (ja) 2002-07-03 2004-02-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2009188336A (ja) 2008-02-08 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58216473A (ja) * 1982-06-11 1983-12-16 Hitachi Ltd ダイオ−ド
JPH08125200A (ja) 1994-10-25 1996-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP2000223720A (ja) 1999-01-29 2000-08-11 Meidensha Corp 半導体素子およびライフタイム制御方法
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP3951738B2 (ja) * 2001-02-23 2007-08-01 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10207522B4 (de) 2001-02-23 2018-08-02 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4590880B2 (ja) 2003-06-24 2010-12-01 富士電機システムズ株式会社 半導体素子の製造方法
DE102004030268B4 (de) 2003-06-24 2013-02-21 Fuji Electric Co., Ltd Verfahren zum Herstellen eines Halbleiterelements
DE102005041335B4 (de) 2004-08-31 2007-05-24 Infineon Technologies Ag Randstruktur und Verfahren zur Herstellung einer Randstruktur für ein Leistungshalbleiterbauelement
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
US7728409B2 (en) * 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
JP5272299B2 (ja) * 2005-11-10 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
WO2007055352A1 (ja) 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
ATE465510T1 (de) 2006-01-20 2010-05-15 Infineon Technologies Austria Verfahren zur behandlung eines sauerstoff enthaltenden halbleiterwafers und halbleiterbauelement
JP5228282B2 (ja) 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5396689B2 (ja) 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
JP5365009B2 (ja) 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP4743447B2 (ja) * 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
JP4929304B2 (ja) 2009-03-13 2012-05-09 株式会社東芝 半導体装置
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5925991B2 (ja) 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
KR101702942B1 (ko) * 2011-12-15 2017-02-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조방법
KR102197376B1 (ko) 2013-03-25 2021-01-04 후지 덴키 가부시키가이샤 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318412A (ja) 2002-02-20 2003-11-07 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004039842A (ja) 2002-07-03 2004-02-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2009188336A (ja) 2008-02-08 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

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