JP7323049B2 - 半導体装置および半導体装置を備えた電力変換装置 - Google Patents

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Description

本発明は、半導体装置、半導体装置の製造方法および半導体装置を備えた電力変換装置に関する。
従来、「IGBT(絶縁ゲートバイポーラトランジスタ)装置に、フィールドストップ層(FS層)」を設けた構成が知られている(例えば、特許文献1参照)。
特許文献1 WO2016/204126号
解決しようとする課題
IGBT装置等の半導体装置においては、ラッチアップ耐量等の特性が改善されることが好ましい。
一般的開示
上記課題を解決するために、本発明の第1の態様においては、上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板を備える半導体装置を提供する。半導体装置は、ドリフト領域と下面との間に配置され、半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域を備えてよい。半導体装置は、バッファ領域と下面との間に配置された第2導電型のコレクタ領域を備えてよい。バッファ領域における3個以上の濃度ピークは、下面に最も近い第1濃度ピークを有してよい。バッファ領域における3個以上の濃度ピークは、第1濃度ピークの次に下面に近い第2濃度ピークを有してよい。第2濃度ピークは、深さ方向において下面から5μm以上の距離に配置されてよい。第2濃度ピークは、第1濃度ピークよりもドーピング濃度が低くてよい。第2濃度ピークは、ドーピング濃度が1.0×1015/cm未満であってよい。バッファ領域における3個以上の濃度ピークは、第2濃度ピークよりも下面から離れて配置された高濃度ピークを有してよい。高濃度ピークは、第2濃度ピークよりもドーピング濃度が高くてよい。
高濃度ピークは、バッファ領域における3個以上の濃度ピークのうち、下面から最も離れたピークであってよい。
高濃度ピークは、バッファ領域における3個以上の濃度ピークのうち、第1濃度ピークを除いて、ドーピング濃度が最大の濃度ピークであってよい。
バッファ領域における3個以上の濃度ピークのうち、第1濃度ピーク以外の各濃度ピークのドーピング濃度が、1.0×1015/cm未満であってよい。
バッファ領域における3個以上の濃度ピークのうち、第1濃度ピーク以外の各濃度ピークのドーピング濃度が、3.0×1014/cm以上、5.0×1014/cm以下であってよい。
バッファ領域は、それぞれの濃度ピークの間に、ドーピング濃度が極小値となる谷部を有してよい。それぞれの谷部のドーピング濃度が、2.0×1014/cm以上、5.0×1014/cm以下であってよい。
コレクタ領域における第2導電型のドーパントのドーズ量が、8×1012/cm以下であってよい。
第1濃度ピークのドーピング濃度が、コレクタ領域のドーピング濃度の0.1倍以上、10倍以下であってよい。
第2濃度ピークのドーピング濃度が、第1濃度ピークのドーピング濃度の0.1倍以下であってよい。
高濃度ピークのドーピング濃度が、第1濃度ピークのドーピング濃度の0.1倍以下であってよい。
第2濃度ピークのドーピング濃度が、高濃度ピークのドーピング濃度の0.6倍以上、0.8倍以下であってよい。
バッファ領域における3個以上の濃度ピークは、第2濃度ピークと高濃度ピークとの間に配置され、第2濃度ピークよりもドーピング濃度が低い第3濃度ピークを含んでよい。
第3濃度ピークのドーピング濃度が、高濃度ピークのドーピング濃度の0.4倍以上、0.6倍以下であってよい。
第2濃度ピークの半値全幅が、高濃度ピークの半値全幅よりも大きくてよい。
第2濃度ピークの半値全幅が、他のいずれの濃度ピークの半値全幅よりも大きくてよい。
高濃度ピークの半値全幅が、第1濃度ピークの半値全幅の2倍以上であってよい。
第2濃度ピークの半値全幅が、第1濃度ピークの半値全幅の2倍以上であってよい。
バッファ領域における3個以上の濃度ピークは、第2濃度ピークと高濃度ピークとの間に配置された第3濃度ピークを含んでよい。第3濃度ピークの半値全幅が、第1濃度ピークの半値全幅の2倍以上であってよい。
高濃度ピークは、ドーピング濃度が極大値を示す深さ位置を含んで、深さ方向におけるドーピング濃度分布が平坦な平坦部分を有してよい。
第3濃度ピークは、ドーピング濃度が極大値を示す深さ位置を含んで、深さ方向におけるドーピング濃度分布が平坦な平坦部分を有してよい。
本発明の第2の態様においては、上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板を備える半導体装置を提供する。半導体装置は、ドリフト領域と下面との間に配置され、半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域を備えてよい。半導体装置は、バッファ領域と下面との間に配置された第2導電型のコレクタ領域を備えてよい。バッファ領域における3個以上の濃度ピークは、下面に最も近い第1濃度ピークと、下面から最も離れて配置され、第1濃度ピークよりもドーピング濃度が低く、且つ、第1濃度ピークの半値全幅の2倍以上の半値全幅を有する高濃度ピークとを含んでよい。
本発明の第3の態様においては、上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板を備える半導体装置を提供する。半導体装置は、ドリフト領域と下面との間に配置され、半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域を備えてよい。半導体装置は、バッファ領域と下面との間に配置された第2導電型のコレクタ領域を備えてよい。バッファ領域における3個以上の濃度ピークは、下面に最も近くに配置された第1濃度ピークを有してよい。第1濃度ピークは、ドーピング濃度がコレクタ領域の0.1倍以上、10倍以下であってよい。バッファ領域における3個以上の濃度ピークは、第1濃度ピークの次に下面の近くに配置された第2濃度ピークを有してよい。第2濃度ピークは、ドーピング濃度が、第1濃度ピークの0.1倍以下であってよい。
本発明の第4の態様においては、キャリア周波数が10kHz以上である第1または第2の態様に係る半導体装置を備えた電力変換装置を提供する。
本発明の第5の態様においては、半導体装置の製造方法を提供する。製造方法は、第1導電型のドリフト領域が設けられた半導体基板の下面から、3個以上の深さ位置に水素イオンを注入するイオン注入段階を備えてよい。イオン注入段階において、3個以上の深さ位置のうち下面に最も近い第1の深さ位置に、第1の装置を用いて水素イオンを注入し、且つ、3個以上の深さ位置のうち下面から最も離れた最深深さ位置に、第1の装置とは異なる第2の装置を用いて水素イオンを注入してよい。最深深さ位置における水素化学濃度の濃度ピークの半値全幅は、第1の深さ位置における水素化学濃度の濃度ピークの半値全幅の2倍以上であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置100の一例を示す上面図である。 図1における領域Dの拡大図である。 図2におけるe-e断面の一例を示す図である。 図3のF-F線の位置における、深さ方向のドーピング濃度分布の一例を示す図である。 バッファ領域20におけるドーピング濃度分布の拡大図である。 バッファ領域20におけるドーピング濃度分布の他の例を示す図である。 バッファ領域20におけるドーピング濃度分布の他の例を示す図である。 バッファ領域20におけるドーピング濃度分布の他の例を示す図である。 比較例に係るバッファ領域20におけるドーピング濃度分布を示す図である。 比較例に係るバッファ領域20におけるドーピング濃度分布を示す図である。 半導体装置のターンオフ時における、コレクタ・エミッタ間電圧Vceおよびコレクタ電流の時間波形の一例を示す図である。 比較例および実施例に係る半導体装置のラッチアップ耐量の一例を示す図である。 バッファ領域20におけるドーピング濃度分布の他の例を示す図である。 高濃度濃度ピーク25-4の拡大図である。 第1濃度ピーク25-1を形成するときの水素イオンの加速電圧と、アバランシェ破壊電圧との関係を示す図である。 バッファ領域20におけるドーピング濃度分布の他の例を示す図である。 半導体装置100の製造工程の一部の工程を示す図である。 熱処理段階S1503の後の、バッファ領域20における水素化学濃度分布の一例を示す図である。 図1から図12において説明した半導体装置100を用いた電力変換装置1302を説明する図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Z軸は地面に対する高さ方向を限定して示すものではない。なお、+Z軸方向と-Z軸方向とは互いに逆向きの方向である。正負を記載せず、Z軸方向と記載した場合、+Z軸および-Z軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をX軸およびY軸とする。また、半導体基板の上面および下面と垂直な軸をZ軸とする。本明細書では、Z軸の方向を深さ方向と称する場合がある。また、本明細書では、X軸およびY軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
また、半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。本明細書では、半導体基板の深さ方向における中心位置をZcと称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば10%以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をP型またはN型として説明している。本明細書においては、不純物とは、特にN型のドナーまたはP型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、N型の導電型を示す半導体またはP型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をN、アクセプタ濃度をNとすると、任意の位置における正味のネット・ドーピング濃度はN-Nとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔(V)、酸素(O)および水素(H)が結合したVOH欠陥は、電子を供給するドナーとして機能する。本明細書では、VOH欠陥を水素ドナーと称する場合がある。
本明細書においてP+型またはN+型と記載した場合、P型またはN型よりもドーピング濃度が高いことを意味し、P-型またはN-型と記載した場合、P型またはN型よりもドーピング濃度が低いことを意味する。また、本明細書においてP++型またはN++型と記載した場合には、P+型またはN+型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければSI単位系である。長さの単位をcmで表示することがあるが、諸計算はメートル(m)に換算してから行ってよい。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度(原子密度)は、例えば二次イオン質量分析法(SIMS)により計測できる。上述したネット・ドーピング濃度は、電圧-容量測定法(CV法)により測定できる。また、拡がり抵抗測定法(SR法)により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。CV法またはSR法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、N型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、P型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、N型領域のドーピング濃度をドナー濃度と称する場合があり、P型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にatоms/cm、または、/cmを用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。atоms表記は省略してもよい。
SR法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ(ディスオーダー)により、キャリアが散乱されることで生じる。
CV法またはSR法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン(ホウ素)のアクセプタ濃度は、これらの化学濃度の99%程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の0.1%から10%程度である。本明細書における各濃度は、室温における値でよい。室温における値は、一例として300K(ケルビン)(約26.9℃)における値を用いてよい。
図1は、半導体装置100の一例を示す上面図である。図1においては、各部材を半導体基板10の上面に投影した位置を示している。図1においては、半導体装置100の一部の部材だけを示しており、一部の部材は省略している。
半導体装置100は、半導体基板10を備えている。半導体基板10は、半導体材料で形成された基板である。一例として半導体基板10はシリコン基板であるが、半導体基板10の材料はシリコンに限定されない。
半導体基板10は、上面視において端辺162を有する。本明細書で単に上面視と称した場合、半導体基板10の上面側から見ることを意味している。本例の半導体基板10は、上面視において互いに向かい合う2組の端辺162を有する。図1においては、X軸およびY軸は、いずれかの端辺162と平行である。またZ軸は、半導体基板10の上面と垂直である。
半導体基板10には活性部160が設けられている。活性部160は、半導体装置100が動作した場合に半導体基板10の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部160の上方には、エミッタ電極が設けられているが図1では省略している。
活性部160には、IGBT等のトランジスタ素子を含むトランジスタ部70と、還流ダイオード(FWD)等のダイオード素子を含むダイオード部80の少なくとも一方が設けられている。図1の例では、トランジスタ部70およびダイオード部80は、半導体基板10の上面における所定の配列方向(本例ではX軸方向)に沿って、交互に配置されている。他の例では、活性部160には、トランジスタ部70およびダイオード部80の一方だけが設けられていてもよい。
図1においては、トランジスタ部70が配置される領域には記号「I」を付し、ダイオード部80が配置される領域には記号「F」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向(図1ではY軸方向)と称する場合がある。トランジスタ部70およびダイオード部80は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部70のY軸方向における長さは、X軸方向における幅よりも大きい。同様に、ダイオード部80のY軸方向における長さは、X軸方向における幅よりも大きい。トランジスタ部70およびダイオード部80の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部80は、半導体基板10の下面と接する領域に、N+型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部80と称する。つまりダイオード部80は、上面視においてカソード領域と重なる領域である。半導体基板10の下面には、カソード領域以外の領域には、P+型のコレクタ領域が設けられてよい。本明細書では、ダイオード部80を、後述するゲート配線までY軸方向に延長した延長領域81も、ダイオード部80に含める場合がある。延長領域81の下面には、コレクタ領域が設けられている。
トランジスタ部70は、半導体基板10の下面と接する領域に、P+型のコレクタ領域を有する。また、トランジスタ部70は、半導体基板10の上面側に、N型のエミッタ領域、P型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置100は、半導体基板10の上方に1つ以上のパッドを有してよい。本例の半導体装置100は、ゲートパッド164を有している。半導体装置100は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺162の近傍に配置されている。端辺162の近傍とは、上面視における端辺162と、エミッタ電極との間の領域を指す。半導体装置100の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド164には、ゲート電位が印加される。ゲートパッド164は、活性部160のゲートトレンチ部の導電部に電気的に接続される。半導体装置100は、ゲートパッド164とゲートトレンチ部とを接続するゲート配線を備える。図1においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線130と、活性側ゲート配線131とを有している。外周ゲート配線130は、上面視において活性部160と半導体基板10の端辺162との間に配置されている。本例の外周ゲート配線130は、上面視において活性部160を囲んでいる。上面視において外周ゲート配線130に囲まれた領域を活性部160としてもよい。また、外周ゲート配線130は、ゲートパッド164と接続されている。外周ゲート配線130は、半導体基板10の上方に配置されている。外周ゲート配線130は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線131は、活性部160に設けられている。活性部160に活性側ゲート配線131を設けることで、半導体基板10の各領域について、ゲートパッド164からの配線長のバラツキを低減できる。
活性側ゲート配線131は、活性部160のゲートトレンチ部と接続される。活性側ゲート配線131は、半導体基板10の上方に配置されている。活性側ゲート配線131は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線131は、外周ゲート配線130と接続されてよい。本例の活性側ゲート配線131は、Y軸方向の略中央で一方の外周ゲート配線130から他方の外周ゲート配線130まで、活性部160を横切るように、X軸方向に延伸して設けられている。活性側ゲート配線131により活性部160が分割されている場合、それぞれの分割領域において、トランジスタ部70およびダイオード部80がX軸方向に交互に配置されてよい。
また、半導体装置100は、ポリシリコン等で形成されたPN接合ダイオードである不図示の温度センス部や、活性部160に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置100は、上面視において、活性部160と端辺162との間に、エッジ終端構造部90を備える。本例のエッジ終端構造部90は、外周ゲート配線130と端辺162との間に配置されている。エッジ終端構造部90は、半導体基板10の上面側の電界集中を緩和する。エッジ終端構造部90は、活性部160を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
図2は、図1における領域Dの拡大図である。領域Dは、トランジスタ部70、ダイオード部80、および、活性側ゲート配線131を含む領域である。本例の半導体装置100は、半導体基板10の上面側の内部に設けられたゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。ゲートトレンチ部40およびダミートレンチ部30は、それぞれがトレンチ部の一例である。また、本例の半導体装置100は、半導体基板10の上面の上方に設けられたエミッタ電極52および活性側ゲート配線131を備える。エミッタ電極52および活性側ゲート配線131は互いに分離して設けられる。
エミッタ電極52および活性側ゲート配線131と、半導体基板10の上面との間には層間絶縁膜が設けられるが、図2では省略している。本例の層間絶縁膜には、コンタクトホール54が、当該層間絶縁膜を貫通して設けられる。図2においては、それぞれのコンタクトホール54に斜線のハッチングを付している。
エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に設けられる。エミッタ電極52は、コンタクトホール54を通って、半導体基板10の上面におけるエミッタ領域12、コンタクト領域15およびベース領域14と接触する。また、エミッタ電極52は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部30内のダミー導電部と接続される。エミッタ電極52は、Y軸方向におけるダミートレンチ部30の先端において、ダミートレンチ部30のダミー導電部と接続されてよい。
活性側ゲート配線131は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部40と接続する。活性側ゲート配線131は、Y軸方向におけるゲートトレンチ部40の先端部41において、ゲートトレンチ部40のゲート導電部と接続されてよい。活性側ゲート配線131は、ダミートレンチ部30内のダミー導電部とは接続されない。
エミッタ電極52は、金属を含む材料で形成される。図2においては、エミッタ電極52が設けられる範囲を示している。例えば、エミッタ電極52の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばAlSi、AlSiCu等の金属合金で形成される。エミッタ電極52は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域11は、活性側ゲート配線131と重なって設けられている。ウェル領域11は、活性側ゲート配線131と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域11は、コンタクトホール54のY軸方向の端から、活性側ゲート配線131側に離れて設けられている。ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のベース領域14はP-型であり、ウェル領域11はP+型である。
トランジスタ部70およびダイオード部80のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部70には、配列方向に沿って1以上のゲートトレンチ部40と、1以上のダミートレンチ部30とが交互に設けられている。本例のダイオード部80には、複数のダミートレンチ部30が、配列方向に沿って設けられている。本例のダイオード部80には、ゲートトレンチ部40が設けられていない。
本例のゲートトレンチ部40は、配列方向と垂直な延伸方向に沿って延伸する2つの直線部分39(延伸方向に沿って直線状であるトレンチの部分)と、2つの直線部分39を接続する先端部41を有してよい。図2における延伸方向はY軸方向である。
先端部41の少なくとも一部は、上面視において曲線状に設けられることが好ましい。2つの直線部分39のY軸方向における端部どうしを先端部41が接続することで、直線部分39の端部における電界集中を緩和できる。
トランジスタ部70において、ダミートレンチ部30はゲートトレンチ部40のそれぞれの直線部分39の間に設けられる。それぞれの直線部分39の間には、1本のダミートレンチ部30が設けられてよく、複数本のダミートレンチ部30が設けられていてもよい。ダミートレンチ部30は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部40と同様に、直線部分29と先端部31とを有していてもよい。図2に示した半導体装置100は、先端部31を有さない直線形状のダミートレンチ部30と、先端部31を有するダミートレンチ部30の両方を含んでいる。
ウェル領域11の拡散深さは、ゲートトレンチ部40およびダミートレンチ部30の深さよりも深くてよい。ゲートトレンチ部40およびダミートレンチ部30のY軸方向の端部は、上面視においてウェル領域11に設けられる。つまり、各トレンチ部のY軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域11に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板10の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板10の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板10の上面において、トレンチに沿って延伸方向(Y軸方向)に延伸して設けられている。本例では、トランジスタ部70にはメサ部60が設けられ、ダイオード部80にはメサ部61が設けられている。本明細書において単にメサ部と称した場合、メサ部60およびメサ部61のそれぞれを指している。
それぞれのメサ部には、ベース領域14が設けられる。メサ部において半導体基板10の上面に露出したベース領域14のうち、活性側ゲート配線131に最も近く配置された領域をベース領域14-eとする。図2においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域14-eを示しているが、それぞれのメサ部の他方の端部にもベース領域14-eが配置されている。それぞれのメサ部には、上面視においてベース領域14-eに挟まれた領域に、第1導電型のエミッタ領域12および第2導電型のコンタクト領域15の少なくとも一方が設けられてよい。本例のエミッタ領域12はN+型であり、コンタクト領域15はP+型である。エミッタ領域12およびコンタクト領域15は、深さ方向において、ベース領域14と半導体基板10の上面との間に設けられてよい。
トランジスタ部70のメサ部60は、半導体基板10の上面に露出したエミッタ領域12を有する。エミッタ領域12は、ゲートトレンチ部40に接して設けられている。ゲートトレンチ部40に接するメサ部60は、半導体基板10の上面に露出したコンタクト領域15が設けられていてよい。
メサ部60におけるコンタクト領域15およびエミッタ領域12のそれぞれは、X軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿って交互に配置されている。
他の例においては、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域12が設けられ、エミッタ領域12に挟まれた領域にコンタクト領域15が設けられる。
ダイオード部80のメサ部61には、エミッタ領域12が設けられていない。メサ部61の上面には、ベース領域14およびコンタクト領域15が設けられてよい。メサ部61の上面においてベース領域14-eに挟まれた領域には、それぞれのベース領域14-eに接してコンタクト領域15が設けられてよい。メサ部61の上面においてコンタクト領域15に挟まれた領域には、ベース領域14が設けられてよい。ベース領域14は、コンタクト領域15に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール54が設けられている。コンタクトホール54は、ベース領域14-eに挟まれた領域に配置されている。本例のコンタクトホール54は、コンタクト領域15、ベース領域14およびエミッタ領域12の各領域の上方に設けられる。コンタクトホール54は、ベース領域14-eおよびウェル領域11に対応する領域には設けられない。コンタクトホール54は、メサ部60の配列方向(X軸方向)における中央に配置されてよい。
ダイオード部80において、半導体基板10の下面と隣接する領域には、N+型のカソード領域82が設けられる。半導体基板10の下面において、カソード領域82が設けられていない領域には、P+型のコレクタ領域22が設けられてよい。カソード領域82およびコレクタ領域22は、半導体基板10の下面23と、バッファ領域20との間に設けられている。図2においては、カソード領域82およびコレクタ領域22の境界を点線で示している。
カソード領域82は、Y軸方向においてウェル領域11から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているP型の領域(ウェル領域11)と、カソード領域82との距離を確保して、耐圧を向上できる。本例のカソード領域82のY軸方向における端部は、コンタクトホール54のY軸方向における端部よりも、ウェル領域11から離れて配置されている。他の例では、カソード領域82のY軸方向における端部は、ウェル領域11とコンタクトホール54との間に配置されていてもよい。
図3は、図2におけるe-e断面の一例を示す図である。e-e断面は、エミッタ領域12およびカソード領域82を通過するXZ面である。本例の半導体装置100は、当該断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。
層間絶縁膜38は、半導体基板10の上面に設けられている。層間絶縁膜38は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜38には、図2において説明したコンタクトホール54が設けられている。
エミッタ電極52は、層間絶縁膜38の上方に設けられる。エミッタ電極52は、層間絶縁膜38のコンタクトホール54を通って、半導体基板10の上面21と接触している。コレクタ電極24は、半導体基板10の下面23に設けられる。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極52とコレクタ電極24とを結ぶ方向(Z軸方向)を深さ方向と称する。
半導体基板10は、N型またはN-型のドリフト領域18を有する。ドリフト領域18は、トランジスタ部70およびダイオード部80のそれぞれに設けられている。
トランジスタ部70のメサ部60には、N+型のエミッタ領域12およびP-型のベース領域14が、半導体基板10の上面21側から順番に設けられている。ベース領域14の下方にはドリフト領域18が設けられている。メサ部60には、N+型の蓄積領域16が設けられてもよい。蓄積領域16は、ベース領域14とドリフト領域18との間に配置される。
エミッタ領域12は半導体基板10の上面21に露出しており、且つ、ゲートトレンチ部40と接して設けられている。エミッタ領域12は、メサ部60の両側のトレンチ部と接していてよい。エミッタ領域12は、ドリフト領域18よりもドーピング濃度が高い。
ベース領域14は、エミッタ領域12の下方に設けられている。本例のベース領域14は、エミッタ領域12と接して設けられている。ベース領域14は、メサ部60の両側のトレンチ部と接していてよい。
蓄積領域16は、ベース領域14の下方に設けられている。蓄積領域16は、ドリフト領域18よりもドーピング濃度が高いN+型の領域である。蓄積領域16は、リンまたは水素ドナー等のドナーの濃度ピークを有してよい。ドリフト領域18とベース領域14との間に高濃度の蓄積領域16を設けることで、キャリア注入促進効果(IE効果)を高めて、オン電圧を低減できる。蓄積領域16は、各メサ部60におけるベース領域14の下面全体を覆うように設けられてよい。
ダイオード部80のメサ部61には、半導体基板10の上面21に接して、P-型のベース領域14が設けられている。ベース領域14の下方には、ドリフト領域18が設けられている。メサ部61において、ベース領域14の下方に蓄積領域16が設けられていてもよい。
トランジスタ部70およびダイオード部80のそれぞれにおいて、ドリフト領域18の下にはN+型のバッファ領域20が設けられてよい。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ドリフト領域18よりもドーピング濃度の高い濃度ピーク25を有する。濃度ピーク25のドーピング濃度とは、濃度ピーク25の頂点におけるドーピング濃度を指す。また、ドリフト領域18のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
本例のバッファ領域20では、半導体基板10の深さ方向(Z軸方向)におけるドーピング濃度分布が、3個以上の濃度ピーク25を有する。バッファ領域20の濃度ピーク25は、水素(プロトン)またはリン等のN型ドーパントをイオン注入することで形成してよい。バッファ領域20の濃度ピーク25は、例えば水素(プロトン)またはリンの濃度ピークと同一の深さ位置に設けられていてよい。バッファ領域20は、ベース領域14の下端から広がる空乏層が、P+型のコレクタ領域22およびN+型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部70において、バッファ領域20の下には、P+型のコレクタ領域22が設けられる。コレクタ領域22のアクセプタ濃度は、ベース領域14のアクセプタ濃度より高い。コレクタ領域22は、ベース領域14と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域22のアクセプタは、例えばボロンである。
ダイオード部80において、バッファ領域20の下には、N+型のカソード領域82が設けられる。カソード領域82のドナー濃度は、ドリフト領域18のドナー濃度より高い。カソード領域82のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域22およびカソード領域82は、半導体基板10の下面23に露出しており、コレクタ電極24と接続している。コレクタ電極24は、半導体基板10の下面23全体と接触してよい。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成される。
半導体基板10の上面21側には、1以上のゲートトレンチ部40、および、1以上のダミートレンチ部30が設けられる。各トレンチ部は、半導体基板10の上面21から、ベース領域14を貫通して、ドリフト領域18に到達している。エミッタ領域12、コンタクト領域15および蓄積領域16の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域18に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部70には、ゲートトレンチ部40およびダミートレンチ部30が設けられている。ダイオード部80には、ダミートレンチ部30が設けられ、ゲートトレンチ部40が設けられていない。本例においてダイオード部80とトランジスタ部70のX軸方向における境界は、カソード領域82とコレクタ領域22の境界である。
ゲートトレンチ部40は、半導体基板10の上面21に設けられたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に設けられる。つまりゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。
ゲート導電部44は、深さ方向において、ベース領域14よりも長く設けられてよい。当該断面におけるゲートトレンチ部40は、半導体基板10の上面21において層間絶縁膜38により覆われる。ゲート導電部44は、ゲート配線に電気的に接続されている。ゲート導電部44に所定のゲート電圧が印加されると、ベース領域14のうちゲートトレンチ部40に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部30は、当該断面において、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、半導体基板10の上面21に設けられたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー導電部34は、エミッタ電極52に電気的に接続されている。ダミー絶縁膜32は、ダミートレンチの内壁を覆って設けられる。ダミー導電部34は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜32よりも内側に設けられる。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。ダミー導電部34は、ゲート導電部44と同一の材料で形成されてよい。例えばダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。
本例のゲートトレンチ部40およびダミートレンチ部30は、半導体基板10の上面21において層間絶縁膜38により覆われている。なお、ダミートレンチ部30およびゲートトレンチ部40の底部は、下側に凸の曲面状(断面においては曲線状)であってよい。
図4は、図3のF-F線の位置における、深さ方向のドーピング濃度分布の一例を示す図である。図4の縦軸は、対数軸である。図4においては、半導体基板10の深さ方向における中央位置をZcとしている。
エミッタ領域12は、N型ドーパントの濃度ピークを有する。N型ドーパントは例えばリンであるが、これに限定されない。ベース領域14は、P型ドーパントの濃度ピークを有する。P型ドーパントは例えばボロンであるが、これに限定されない。蓄積領域16は、N型ドーパントの濃度ピークを有する。N型ドーパントは、例えば水素またはリンであるが、これに限定されない。
ドリフト領域18は、ドーピング濃度がほぼ一定の平坦領域を有してよい。平坦領域は、ドーピング濃度が、所定の最大値maxと所定の最小値minとの間となっている領域が、深さ方向において連続している部分である。最大値maxは、当該領域におけるドーピング濃度の最大値を用いてよい。最小値minは、最大値maxの50%の値であってよく、70%の値であってよく、90%の値であってもよい。
あるいは、平坦領域は、深さ方向の所定範囲におけるドーピング濃度分布の平均濃度に対して、ドーピング濃度分布の値が、当該ドーピング濃度分布の平均濃度の±50%以内にあってよく、±30%以内にあってよく、±10%以内にあってよい。
ドリフト領域18のドーピング濃度は、バルク・ドナー濃度と一致していてよい。本例の半導体基板10は、N型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板10の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばV族、VI族の元素であり、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、P型の領域にも含まれている。半導体基板10は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法(CZ法)、磁場印加型チョクラルスキー法(MCZ法)、フロートゾーン法(FZ法)のいずれかで製造されよい。本例におけるインゴットは、MCZ法で製造されている。
MCZ法で製造された基板に含まれる酸素化学濃度は一例として1×1017~7×1017atoms/cmである。FZ法で製造された基板に含まれる酸素化学濃度は一例として1×1015~5×1016atoms/cmである。バルク・ドナー濃度は、半導体基板10の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の90%から100%の間の値であってもよい。リンなどのV族、VI族のドーパントがドープされた半導体基板では、バルク・ドナー濃度は、1×1011/cm以上、3×1014/cm以下であってよい。V族、VI族のドーパントがドープされた半導体基板のバルク・ドナー濃度は、好ましくは1×1012/cm以上、2×1014/cm以下である。また、半導体基板10は、リン等のドーパントを含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度(NB0)は例えば1×1010/cm以上、5×1012/cm以下である。ノンドーピング基板のバルク・ドナー濃度(NB0)は、好ましくは1×1011/cm以上である。ノンドーピング基板のバルク・ドナー濃度(NB0)は、好ましくは5×1012/cm以下である。
ドリフト領域18は、バルク・ドナー濃度よりもドーピング濃度が高い領域を有していてもよい。半導体基板10に、ヘリウムイオン、水素イオンまたは電子等の荷電粒子を照射すると、荷電粒子が通過した通過領域には、荷電粒子が通過したことにより、単原子空孔(V)、複原子空孔(VV)等の、空孔を主体とする格子欠陥が形成される。空孔に隣接する原子は、ダングリング・ボンドを有する。格子欠陥には格子間原子や転位等も含まれ、広義ではドナーやアクセプタも含まれ得るが、本明細書では空孔を主体とする格子欠陥を空孔型格子欠陥、空孔型欠陥、あるいは単に格子欠陥と称する場合がある。また、半導体基板10への荷電粒子注入により、格子欠陥が多く形成されることで、半導体基板10の結晶性が強く乱れることがある。本明細書では、この結晶性の乱れをディスオーダーと称する場合がある。
また、半導体基板10の全体には酸素が含まれる。当該酸素は、半導体のインゴットの製造時において、意図的にまたは意図せずに導入される。また、荷電粒子の通過領域の少なくとも一部の領域には、水素が含まれてよい。当該水素は、半導体基板10の内部に意図的に注入されてよい。例えば、バッファ領域20の濃度ピーク25を形成するために、水素イオンが注入されてよい。熱処理等によりバッファ領域20に注入された水素が拡散することで、半導体基板10の内部では、水素(H)、空孔(V)および酸素(O)が結合し、VOH欠陥が形成される。
VOH欠陥は、電子を供給するドナーとして機能する。本明細書では、VOH欠陥を単に水素ドナーと称する場合がある。半導体基板10に水素ドナーを形成することで、荷電粒子の通過領域におけるドナー濃度を、バルク・ドナー濃度よりも高くできる。通常は、半導体基板10に形成すべき素子の特性、特に定格電圧または耐圧に対応させて、所定のバルク・ドナー濃度を有する半導体基板10を準備しなければならない。これに対して、水素ドナーを形成する場合、荷電粒子のドーズ量を制御することで、半導体基板10のドナー濃度を調整できる。このため、素子の特性等に対応していないバルク・ドナー濃度の半導体基板を用いて、半導体装置100を製造できる。半導体基板10の製造時におけるバルク・ドナー濃度のバラツキは比較的に大きいが、荷電粒子のドーズ量は比較的に高精度に制御できる。このため、荷電粒子を注入することで生じる格子欠陥の濃度も高精度に制御でき、通過領域のドナー濃度を高精度に制御できる。
本例のバッファ領域20におけるドーピング濃度分布は、深さ方向において異なる位置に設けられた複数の濃度ピーク25を有する。濃度ピーク25は、ドナー濃度のピークである。濃度ピーク25は、不純物として水素を有してよく、ドナーとして水素ドナーを有してよい。複数の濃度ピーク25を設けることで、空乏層がコレクタ領域22に達することを、より抑制できる。
図4の例では、最も下面23に近い濃度ピーク25-1、次に下面23に近い濃度ピーク25-2、次に下面23に近い濃度ピーク25-3、最も下面23から離れた濃度ピーク25-4を示している。他の例では、濃度ピーク25の個数は3個であってよく、5個以上であってもよい。
コレクタ領域22は、P型ドーパントの濃度ピークを有する。P型ドーパントは例えばボロンであるがこれに限定されない。コレクタ領域22の濃度ピークの値をC1とする。濃度C1は、下面23に接する位置におけるドーピング濃度の値であってもよい。
図5は、バッファ領域20におけるドーピング濃度分布の拡大図である。バッファ領域20は、第1濃度ピーク25-1、第2濃度ピーク25-2および高濃度ピーク25-4を有する。
第1濃度ピーク25-1は、深さ方向において下面23に最も近い濃度ピーク25である。第1濃度ピーク25-1は、複数の濃度ピーク25のうち、ドーピング濃度P1が最大のピークであってもよい。なお、各濃度ピーク25のドーピング濃度は、ドーピング濃度分布における頂点のドーピング濃度である。ドーピング濃度P1は、1.0×1015/cm以上であってよく、5.0×1015/cm以上であってよく、1.0×1016/cm以上であってもよい。ドーピング濃度P1を高濃度にすることで、ベース領域14の下端から伸びる空乏層が、コレクタ領域22に達することを抑制できる。
第1濃度ピーク25-1のドーピング濃度P1は、コレクタ領域22のドーピング濃度C1の0.1倍以上、10倍以下であってよい。ドーピング濃度P1は、ドーピング濃度C1の0.2倍以上であってよく、0.5倍以上であってよく、1倍以上であってもよい。ドーピング濃度P1は、ドーピング濃度C1の5倍以下であってよく2倍以下であってよく、1倍以下であってよく、0.5倍以下であってもよい。
コレクタ領域22における第2導電型のドーパントの実効ドーズ量は、8×1012/cm以下であってよい。実効ドーズ量とは、所定の深さ範囲においてドーピング濃度を積分した積分値のことである。コレクタ領域22の実効ドーズ量は、コレクタ領域22以外の領域とコレクタ領域22とのpn接合から、コレクタ領域22が露出する下面23までのドーピング濃度の積分値である。実効ドーズ量は、ドーパントのイオン注入の注入ドーズ量と一致してよく、注入ドーズ量より小さくてもよい。本例では略一致している。当該実効ドーズ量は、コレクタ領域22におけるドーピング濃度を、下面23からバッファ層とのpn接合までの範囲で積分して算出してよく、ピークのドーピング濃度に半値全幅を掛けて算出してもよい。当該ドーズ量は、6×1012/cm以下であってよく、5×1012/cm以下であってもよく、3×1012/cm以下であってよく、2×1012/cm以下であってよく、1×1012/cm以下であってよい。一方、オン電圧のばらつきを減らす観点から、当該ドーズ量は、3×1011/cm以上であってよく、5×1011/cm以上であってよく、8×1011/cm以上であってよく、1×1012/cm以上であってよい。コレクタ領域22の深さ範囲は、0.1μm以上0.5μm以下であってよい。
第1濃度ピーク25-1の深さ位置Z1は、下面23から4μm以下に配置されてよく、3μm以下に配置されてよく、2μm以下に配置されてもよい。半導体基板10の深さ方向の厚みをT(μm)とした場合、深さ位置Z1と下面23との距離は、0.04×T以下であってよく、0.03×T以下であってよく、0.02×T以下であってもよい。
第2濃度ピーク25-2は、深さ方向において第1濃度ピーク25-1の次に下面23に近い濃度ピーク25である。第2濃度ピーク25-2の深さ位置Z2は、半導体基板10の深さ方向において下面23から5μm以上離れて配置されている。深さ位置Z2は、下面23から7μm以上離れて配置されてよく、10μm以上離れて配置されていてもよい。また、半導体基板10の深さ方向の厚みをT(μm)とした場合、深さ位置Z2は、下面23から0.05×T以上離れて配置されてよく、0.07×T以上離れて配置されてよく、0.1×T以上離れて配置されてもよい。
第2濃度ピーク25-2のドーピング濃度P2は、第1濃度ピーク25-1のドーピング濃度P1より低い。具体的には、ドーピング濃度P2は、1.0×1015/cm未満である。ドーピング濃度P2は、7.0×1014/cm以下であってよく、5.0×1014/cm以下であってもよい。ドーピング濃度P2は、第1濃度ピーク25-1のドーピング濃度P1の0.1倍以下であってよい。ドーピング濃度P2は、第1濃度ピーク25-1のドーピング濃度P1の0.07倍以下であってよく、0.05倍以下であってもよい。
第2濃度ピーク25-2のドーピング濃度P2が高いと、半導体装置100のターンオフ時等において空乏層が第2濃度ピーク25-2に到達したときに、コレクタ-エミッタ間電圧Vceの時間波形の傾きdVce/dtが大きくなる。空乏層が第2濃度ピーク25-2に到達するときは、Vceが電源電圧Vcc程度の場合がある。Vceが十分高いときにdVce/dtが大きくなると、室温等におけるラッチアップ耐量が低下してしまう。ラッチアップ耐量は、ターンオフ時に半導体装置100がラッチアップしない上限のコレクタ電流量である。本例では、ドーピング濃度P2を1.0×1015/cm未満とすることで、空乏層が第2濃度ピーク25-2に到達したときのdVce/dtの増大を抑制でき、ラッチアップ耐量を向上できる。
高濃度ピーク25-4は、第2濃度ピーク25-2よりも下面23から離れて配置されている。つまり高濃度ピーク25-4は、第2濃度ピーク25-2よりも上面21側に配置されている。高濃度ピーク25-4のドーピング濃度P4は、第2濃度ピーク25-2のドーピング濃度P2よりも高い。ただし、高濃度ピーク25-4のドーピング濃度P4は、第1濃度ピーク25-1のドーピング濃度P1よりも低い。高濃度ピーク25-4を設けることで、第2濃度ピーク25-2のドーピング濃度P2を低くしても、バッファ領域20におけるドーピング濃度の積分値を維持しやすくなる。このため、バッファ領域20において、空乏層の広がりを抑制する機能を維持できる。
ドーピング濃度P4は、1.0×1015/cm未満であってよい。ドーピング濃度P4は、8.0×1014/cm以下であってよく、6.0×1014/cm以下であってもよい。ドーピング濃度P4は、第1濃度ピーク25-1のドーピング濃度P1の0.1倍以下であってよい。ドーピング濃度P4は、第1濃度ピーク25-1のドーピング濃度P1の0.08倍以下であってよく、0.06倍以下であってもよい。
また、高濃度ピーク25-4を第2濃度ピーク25-2よりも上面21側に配置しているので、より上面21側で空乏層の広がりを抑制できる。また、後述するように、空乏層が広がるベース領域14に近い濃度ピーク25のほうが、空乏層が到達したときのdVce/dtへの影響が小さい。このため、高濃度ピーク25-4を第2濃度ピーク25-2よりも上面21側に配置することで、dVce/dtの増加も抑制できる。
高濃度ピーク25-4は、バッファ領域20の複数の濃度ピーク25のうち、下面23から最も離れた濃度ピークであってよい。この場合、高濃度ピーク25-4は、ドリフト領域18と接していてよい。高濃度ピーク25-4の深さ位置Z4は、下面23から15μm以上離れて配置されてよく、20μm以上離れて配置されてよく、25μm以上離れて配置されてもよい。半導体基板10の深さ方向の厚みをT(μm)とした場合、深さ位置Z4は、下面23から0.15×T以上離れて配置されてよく、0.2×T以上離れて配置されてよく、0.25×T以上離れて配置されてもよい。なお、深さ位置Z4は、半導体基板10の下面23側に配置されてよい。つまり、深さ位置Z4は、下面23と深さ位置Zcとの間に配置されてよい。深さ位置Z4と下面23との距離は、40μm以下であってよく、30μm以下であってもよい。深さ位置Z4と下面23との距離は、0.4×T以下であってよく、0.3T以下であってもよい。
第2濃度ピーク25-2と、高濃度ピーク25-4との間に、1つ以上の濃度ピーク25が設けられていてもよい。図5の例では、第2濃度ピーク25-2と、高濃度ピーク25-4との間に、第3濃度ピーク25-3が設けられている。高濃度ピーク25-4は、複数の濃度ピーク25のうち、第1濃度ピーク25-1を除いてドーピング濃度が最大となる濃度ピークであってよい。つまり、第3濃度ピーク25-3のドーピング濃度P3は、高濃度ピーク25-4のドーピング濃度P4よりも低い。第3濃度ピーク25-3のドーピング濃度P3は、第2濃度ピーク25-2のドーピング濃度P2よりも低くてよく、高くてもよい。
第3濃度ピーク25-3の深さ位置Z3は、下面23から10μm以上離れて配置されてよく、15μm以上離れて配置されてもよい。半導体基板10の深さ方向の厚みをT(μm)とした場合、深さ位置Z3は、下面23から0.1×T以上離れて配置されてよく、0.15×T以上離れて配置されてもよい。深さ位置Z3と下面23との距離は、25μm以下であってよく、20μm以下であってもよい。深さ位置Z3と下面23との距離は、0.25×T以下であってよく、0.2×T以下であってもよい。
第2濃度ピーク25-2の深さ位置Z2と深さ位置Z1との距離(|Z2-Z1|)は、深さ位置Z2と深さ位置Z3との距離(|Z3-Z2|)よりも大きくてよい。つまり、第2濃度ピーク25-2は、第1濃度ピーク25-1と第3濃度ピーク25-3の間において、第3濃度ピーク25-3寄りに配置されてよい。また、第3濃度ピーク25-3の深さ位置Z3と深さ位置Z4との距離は、深さ位置Z3と深さ位置Z2との距離よりも大きくてよい。つまり、第3濃度ピーク25-3は、第2濃度ピーク25-2と高濃度ピーク25-4との間において、第2濃度ピーク25-2寄りに配置されてよい。これにより、dVce/dtが比較的に大きくなりやすい濃度ピーク25を、他の濃度ピーク25から離れて配置できる。
バッファ領域20における複数の濃度ピーク25のうち、第1濃度ピーク25-1以外の各濃度ピーク25のドーピング濃度が、1.0×1015/cm未満であってよい。これにより、第1濃度ピーク25-1以外の濃度ピーク25におけるdVce/dtの傾き増大を抑制できる。第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度は、0.9×1015/cm以下であってよく、0.8×1015/cm以下であってよく、0.7×1015/cm以下であってよく、0.6×1015/cm以下であってよく、0.5×1015/cm以下であってもよい。
また、第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度は、3.0×1014/cm以上であってよい。各濃度ピーク25のドーピング濃度を一定以上とすることで、バッファ領域20における空乏層の広がり抑制機能を維持しやすくなる。第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度は、4.0×1014/cm以上であってよく、5.0×1014/cm以上であってもよい。一例として、第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度は、3.0×1014/cm以上、5.0×1014/cm以下ある。
第2濃度ピーク25-2のドーピング濃度P2は、高濃度ピーク25-4のドーピング濃度P4の0.6倍以上、0.8倍以下であってよい。第3濃度ピーク25-3のドーピング濃度P3は、高濃度ピーク25-4のドーピング濃度P4の0.4倍以上、0.6倍以下であってよい。高濃度ピーク25-4以外の濃度ピーク25のドーピング濃度を一定以上に維持することで、空乏層の広がりを抑制しやすくなる。また、高濃度ピーク25-4以外の濃度ピーク25のドーピング濃度を一定以下に維持することで、dVce/dtの傾き増大を抑制できる。
なお、バッファ領域20におけるドーピング濃度分布は、それぞれの濃度ピーク25から下面23に向かってドーピング濃度が減少する下側裾27と、それぞれの濃度ピーク25から上面21に向かってドーピング濃度が減少する上側裾28とを有する。図5においては、第2濃度ピーク25-2に対して下側裾27および上側裾28の符号を付しているが、他の濃度ピーク25も下側裾27および上側裾28を有している。
本例の濃度ピーク25は、下面23から水素等のN型ドーパントをイオン注入することで形成する。この場合、N型ドーパントは、注入位置と上面21との間の領域に比べて、注入位置と下面23との間の領域に比較的に多く存在する。このため本例のドーピング濃度分布の下側裾27は、上側裾28よりもなだらかにドーピング濃度が減少する。
図6は、バッファ領域20におけるドーピング濃度分布の他の例を示す図である。本例では、各濃度ピーク25の間においてドーピング濃度が極小値となる箇所を、谷部26と称する。谷部26以外のドーピング濃度分布は、図5の例と同一であってよく、異なっていてもよい。第1濃度ピーク25-1と第2濃度ピーク25-2との間には、深さZV1の位置に濃度V1の第1谷部26-1が配置されており、第2濃度ピーク25-2と第3濃度ピーク25-3との間には、深さZV2の位置に濃度V2の第2谷部26-2が配置されており、第3濃度ピーク25-3と高濃度ピーク25-4との間には、深さZV3の位置に濃度V3の第3谷部26-3が配置されている。なお、高濃度ピーク25-4とドリフト領域18との間には、深さZV3から上面21に向かう方向において、ドーピング濃度がほぼバルク・ドナー濃度Nとなる最初の位置Zdに、第4谷部26-4が配置されているとしてよい。
それぞれの谷部26のドーピング濃度V1、V2、V3は、1.0×1014/cm以上であってよい。谷部26のドーピング濃度を、比較的に高く維持することで、第2濃度ピーク25-2のドーピング濃度P2を小さくしても、バッファ領域20における総ドーズ量を維持して空乏層の広がり抑制機能を維持しやすくなる。本例の各濃度ピーク25のドーピング濃度の大小関係および比率、ならびに、深さ位置の関係は、図5の例と同一であってよい。
第2濃度ピーク25-2の実効ドーズ量N2は、第1濃度ピーク25-1の実効ドーズ量N1より低い。具体的には、実効ドーズ量N2は、2.0×1011/cm未満である。実効ドーズ量N2は、1.5×1011/cm以下であってよく、1.0×1011/cm以下であってもよい。実効ドーズ量N2は、第1濃度ピーク25-1の実効ドーズ量N1の0.1倍以下であってよい。実効ドーズ量N2は、第1濃度ピーク25-1の実効ドーズ量N2の0.07倍以下であってよく、0.05倍以下であってもよい。第n番目の濃度ピーク25-nの実効ドーズ量Nnは、下面23側に隣接する第n-1番目のピークとの間の谷部26-(n-1)の位置ZVn-1から、上面21側に隣接する第n+1番目のピークとの間の谷部26-nの位置ZVnまでの間で、ドーピング濃度を積分した積分値であってよい。ただし、最も上面21側の濃度ピーク25-Lの実効ドーズ量NLは、谷部26-(L-1)の位置ZVL-1から、位置Zdまでの間で、ドーピング濃度を積分した積分値であってよい。Lは第L番目のピークである。Lは1以上でよく、本例ではLは4である。
図7は、バッファ領域20におけるドーピング濃度分布の他の例を示す図である。本例のバッファ領域20においては、それぞれの谷部26のドーピング濃度V1、V2、V3が、図6の例よりも高くなっている。本例の谷部26のドーピング濃度V1、V2、V3は、いずれも2.0×1014/cm以上、5.0×1014/cm以下である。これにより、空乏層の広がりを抑制しやすくなる。
本例の第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度は、3.0×1014/cm以上、6.0×1014/cm以下であってよい。つまり、第1濃度ピーク25-1以外の濃度ピーク25と、全ての谷部26のドーピング濃度が、2.0×1014/cm以上、6.0×1014/cm以下である。これにより、第1濃度ピーク25-1以外の濃度ピーク25のドーピング濃度を小さくしてdVce/dtの増大を抑制しつつ、バッファ領域20のドーズ量を維持して空乏層の広がりを抑制できる。本例の各濃度ピーク25のドーピング濃度の大小関係および比率、ならびに、深さ位置の関係は、図5の例と同一であってよい。
本例では、各濃度ピーク25の半値全幅を比較的に大きくすることで、谷部26のドーピング濃度を高く維持している。濃度ピーク25の形状は、下面23からイオン注入したN型ドーパントの分布の形状に依存する。例えば下面23にアブソーバーを設けて、高い加速エネルギーで水素イオンを注入すると、水素イオンの飛程のばらつきが大きくなり、注入された水素の化学濃度分布の半値全幅は大きくなる。このような方法で、図7に示したようなドーピング濃度分布を得ることができる。
図8は、バッファ領域20におけるドーピング濃度分布の他の例を示す図である。本例では、第1濃度ピーク25-1の半値全幅をFWHM1、第2濃度ピーク25-2の半値全幅をFWHM2、第3濃度ピーク25-3の半値全幅をFWHM3、高濃度ピーク25-4の半値全幅をFWHM4とする。
通常は、下面23からの距離が大きい濃度ピーク25ほど、イオン注入の飛程が大きくなるので、半値全幅FWHMは大きくなる。本例では、第2濃度ピーク25-2の半値全幅FWHM2は、高濃度ピーク25-4の半値全幅FWHM4よりも大きい。これにより、第2濃度ピーク25-2のドーピング濃度P2を低くしても、第2濃度ピーク25-2の近傍におけるドーピング濃度の積分値を大きくできる。このため、空乏層の広がりを抑制しやすくなる。半値全幅FWHM2は、半値全幅FWHM4の2倍以上であってよく、3倍以上であってよく、4倍以上であってもよい。上述したように、第2濃度ピーク25-2を形成する段階において、下面23にアブソーバーを設けて、高い加速エネルギーで水素イオンを注入することで、半値全幅FWHM2を大きくできる。他の濃度ピーク25を形成する段階においては、下面23にアブソーバーを設けなくてよい。
第2濃度ピーク25-2の半値全幅FWHM2は、他のいずれの濃度ピーク25の半値全幅FWHMよりも大きくてよい。第2濃度ピーク25-2の半値全幅FWHM2は、他の濃度ピーク25の半値全幅FWHMのうち最大の半値全幅FWHMに対して、2倍以上であってよく、3倍以上であってよく、4倍以上であってもよい。第2濃度ピーク25-2の半値全幅FWHM2以外のドーピング濃度分布は、図5から図7において説明したいずれかの例と同様である。
図9は、比較例に係るバッファ領域20におけるドーピング濃度分布を示す図である。本例では、第2濃度ピーク25-2のドーピング濃度P2が、1.0×1015/cmよりも大きい。また、高濃度ピーク25-4のドーピング濃度P4は、第2濃度ピーク25-2のドーピング濃度P2の10%から20%程度である。
図10は、比較例に係るバッファ領域20におけるドーピング濃度分布を示す図である。本例では、第2濃度ピーク25-2のドーピング濃度P2が、1.0×1015/cmよりも小さいが、高濃度ピーク25-4のドーピング濃度P4は、第2濃度ピーク25-2のドーピング濃度P2よりも小さい。
図11は、半導体装置のターンオフ時における、コレクタ・エミッタ間電圧Vceおよびコレクタ電流の時間波形の一例を示す図である。本例の半導体装置は、図9に示した比較例に係るドーピング濃度分布を有する。
半導体装置をターンオフすると、コレクタ電流は減少し、コレクタ・エミッタ間電圧Vceは上昇する。また、ベース領域14(図3参照)の下端から空乏層が徐々に広がる。空乏層が各濃度ピーク25に到達したタイミングで、一時的にdVce/dtが増加する。傾きdVce/dtの増加は、Vceの値が大きいときほどより顕著になる。Vceの値は、空乏層が下面23に近づくほど大きくなる。このため、ドーピング濃度の大きい濃度ピーク25が、下面23の近傍に配置されていると、空乏層が当該濃度ピーク25に到達したタイミングで、dVce/dtが大きく増加してしまう。
図11の比較例では、第2濃度ピーク25-2のドーピング濃度が大きい。このため、当該空乏層が、第2濃度ピーク25-2に到達した時刻t2において、コレクタ・エミッタ間電圧の傾きdVce/dtが大きく増加している。これにより、比較例に係る半導体装置は、ラッチアップしやすくなる。図11においては、時刻t2近傍のコレクタ・エミッタ電圧Vceの時間波形の拡大図を、破線の丸枠内に示している。
これに対して、図5から図8に示した半導体装置100においては、第2濃度ピーク25-2のドーピング濃度を小さくしている。このため、半導体装置100は、空乏層が第2濃度ピーク25-2に到達したときのdVce/dtの増加を抑制できる。また、比較的にドーピング濃度の大きい高濃度ピーク25-4を設けることで、空乏層の広がり抑制機能を維持しつつ、高濃度ピーク25-4を下面23から離れた位置に設けているので、空乏層が高濃度ピーク25-4に到達したときのdVce/dtの増加も抑制できる。これにより、半導体装置100は、ラッチアップ耐量を向上できる。なお、実施例における電圧波形を、図11の電圧波形の点線波形および丸枠内の点線波形で示している。点線で書かれていない時間の実施例における電圧波形は、比較例の実線と同じである。
図12は、比較例および実施例に係る半導体装置のラッチアップ耐量の一例を示す図である。図12のラッチアップ耐量は、室温におけるラッチアップ耐量である。比較例1に係る半導体装置は図9に示すドーピング濃度分布を有し、比較例2に係る半導体装置は図10に示すドーピング濃度分布を有し、実施例1に係る半導体装置100は図5に示すドーピング濃度分布を有し、実施例2に係る半導体装置100は図6に示すドーピング濃度分布を有する。
比較例1は、図9に示したように、高濃度ピーク25-4のドーピング濃度が低い。このため、空乏層がドーピング濃度の高い第2濃度ピーク25-2に到達しやすい。また、第2濃度ピーク25-2のドーピング濃度が高いので、dVce/dtが増加しやすく、ラッチアップ耐量が小さくなっている。
比較例2は、図10に示したように、第2濃度ピーク25-2のドーピング濃度は低いものの、高濃度ピーク25-4のドーピング濃度が第2濃度ピーク25-2よりも低い。このため、空乏層が第2濃度ピーク25-2に到達しやすく、ラッチアップ耐量が若干小さくなっている。
実施例1および2は、図5および図6に示したように、高濃度ピーク25-4のドーピング濃度が、第2濃度ピーク25-2のドーピング濃度よりも高い。このため、空乏層が第2濃度ピーク25-2まで到達することを抑制できる。また、空乏層が第2濃度ピーク25-2に到達した場合でも、第2濃度ピーク25-2のドーピング濃度が低いので、dVce/dtの増加を抑制できる。このため、ラッチアップ耐量を大きくできる。なお、図7および図8に示した例においても、比較例1および2よりもラッチアップ耐量を向上できた。
高周波動作に用いられる半導体装置100は、スイッチング損失を低減するために、コレクタ領域22のドーピング濃度が低く設定されている場合がある。例えば、半導体装置100のコレクタ領域22のドーピング濃度は、7.0×1016/cm以下である。コレクタ領域22のドーピング濃度は、1.0×1016/cm以上であってよく、6.0×1016/cm以上であってもよい。
半導体装置100のラッチアップ耐量は、一般には高温時よりも室温時のほうが高くなる。しかし、コレクタ領域22のドーピング濃度を低くすると、室温時のラッチアップ耐量が、高温時のラッチアップ耐量よりも低下する場合がある。この現象は、コレクタ領域22のドーピング濃度を低くすることで、コレクタ領域22からのキャリア注入量が小さくなり、室温でのdVce/dtが高温時のdVce/dtよりも大きくなったことにより発生する。
コレクタ領域22のドーピング濃度を高くすれば、室温時のラッチアップ耐量を改善できる。しかし、コレクタ領域22からのキャリア注入量が増大して、スイッチング損失が増加してしまう。このため、高周波動作の用途においては、スイッチング損失の抑制と、室温時のラッチアップ耐量の向上を両立することが特に困難である。本例の半導体装置100は、コレクタ領域22のドーピング濃度を増加させずに、室温時のラッチアップ耐量を向上させることができる。
図13は、バッファ領域20におけるドーピング濃度分布の他の例を示す図である。本例のバッファ領域20は、それぞれの濃度ピーク25の半値全幅FWHMの大きさが、図1から図12において説明した例と相違する。他の構造は、図1から図12において説明したいずれかのバッファ領域20と同一であってよく、異なっていてもよい。
本例では、高濃度ピーク25-4の半値全幅FWHM4が、第1濃度ピーク25-1の半値全幅FWHM1の2倍以上である。半値全幅FWHM4は、半値全幅FWHM1の4倍以上であってよく、10倍以上であってもよい。半導体基板10の上面21に近い高濃度ピーク25-4の半値全幅FWHM4を大きくすることで、高濃度ピーク25-4におけるドーピング濃度の積分値を大きくできる。このため、室温でのラッチアップ耐量を高くできる。また、高濃度ピーク25-4のピーク濃度を低くしても、高濃度ピーク25-4におけるドーピング濃度の積分値を維持しやすくなる。このため、高濃度ピーク25-4におけるピーク濃度を低くして、短絡時の電圧または電流波形の発振を抑制しやすくなる。なお短絡とは、エミッタ電極52およびコレクタ電極24との間に、通常動作時よりも大きな電圧が印加された状態を指す。
また、第1濃度ピーク25-1の半値全幅FWHM1を小さくすることで、第1濃度ピーク25-1を形成するときに、コレクタ領域22に高濃度のドナーが形成されることを抑制できる。このため、第1濃度ピーク25-1のドーピング濃度によるコレクタ領域22のドーピング濃度への影響を低減でき、IGBTがON状態でのVce飽和電圧(Vce(sat))のばらつきを抑制できる。また、第1濃度ピーク25-1の半値全幅FWHM1を小さくすることで、第1濃度ピーク25-1を下面23の近傍に形成しても、コレクタ領域22のドーピング濃度への影響を抑制できる。このため、第1濃度ピーク25-1を下面23の近傍に形成しやすくなり、裏面アバランシェ破壊の発生を抑制しやすくなる。
なお、ドーピング濃度分布において極小値となる部分を谷部とする。濃度ピーク25に隣り合う谷部のドーピング濃度が、当該濃度ピーク25のドーピング濃度の極大値の半分以上の場合には、当該谷部を半値全幅FWHMの端部としてよい。例えば濃度ピーク25を挟む二つの谷部のドーピング濃度のいずれもが、濃度ピーク25のドーピング濃度の極大値の半分以上の場合、当該二つの谷部の間隔を、当該濃度ピーク25の半値全幅FWHMとしてよい。また、ドリフト領域18のドーピング濃度が、高濃度ピーク25-4のドーピング濃度P4の半分以上の場合、ドリフト領域18と高濃度ピーク25-4の境界位置を、半値全幅FWHM4の上端位置としてよい。ドリフト領域18と高濃度ピーク25-4の境界位置は、深さ位置Z4から半導体基板10の上面21に向かう方向において、高濃度ピーク25-4のドーピング濃度が、ドリフト領域18のドーピング濃度と最初に同一となる位置である。
また、第2濃度ピーク25-2の半値全幅FWHM2は、第1濃度ピーク25-1の半値全幅FWHM1の2倍以上であってよく、4倍以上であってよく、10倍以上であってもよい。第2濃度ピーク25-2の半値全幅FWHM2を大きくすることで、室温でのラッチアップ耐量を更に高くできる。
また、第3濃度ピーク25-3の半値全幅FWHM3は、第1濃度ピーク25-1の半値全幅FWHM1の2倍以上であってよく、4倍以上であってよく、10倍以上であってもよい。第3濃度ピーク25-3の半値全幅FWHM3を大きくすることで、室温でのラッチアップ耐量を更に高くできる。また、短絡時の電圧または電流波形の発振を更に抑制しやすくなる。
バッファ領域20の濃度ピーク25のうち、第1濃度ピーク25-1以外の全ての濃度ピーク25が、半値全幅FWHM1の2倍以上の半値全幅を有してよく、4倍以上の半値全幅を有してよく、10倍以上の半値全幅を有してもよい。また、バッファ領域20の濃度ピーク25の半値全幅は、下面23からの距離が離れるほど大きくなってよい。
それぞれの濃度ピーク25の半値全幅は、例えば、それぞれの深さ位置に水素イオンを注入する装置の種類を異ならせることで制御できる。例えば、サイクロトロン型の注入装置を用いた場合には、濃度ピーク25の半値全幅は比較的に大きくなる。また、当該注入装置を用いた場合、加速電圧が大きくなると、半値全幅も大きくなる。第1濃度ピーク25-1は、サイクロトロン型ではない注入装置を用いてイオン注入されてよい。第1濃度ピーク25-1以外の濃度ピーク25の少なくとも一つは、サイクロトロン型の注入装置を用いてイオン注入されてよい。
第2濃度ピーク25-1は、下面23に向かうスロープを下面23まで延長した場合のドーピング濃度の値が、ドリフト領域18のドーピング濃度以下となることが好ましい。また、第2濃度ピーク25-2の半値全幅FWHM2の範囲と、第3濃度ピーク25-3の半値全幅FWHM3の範囲とが、深さ方向に離れていることが好ましい。また、第3濃度ピーク25-3の半値全幅FWHM3の範囲と高濃度ピーク25-4の半値全幅25-4の範囲とが、深さ方向に離れていることが好ましい。
一例として、第2濃度ピーク25-2および第3濃度ピーク25-3の半値全幅は、3μm以上、4μm以下である。高濃度ピーク25-4の半値全幅は、4μm以上、6μm以下である。また、第2濃度ピーク25-2および第3濃度ピーク25-3を形成する場合の水素イオンの加速エネルギーは、2.2MeV以上、2.7MeV以下であってよい。高濃度ピーク25-4を形成する場合の水素イオンの加速エネルギーは、2.7MeV以上、3.6MeV以下であってよい。
図13の例では、高濃度ピーク25-4のドーピング濃度P4が、第2濃度ピーク25-2のドーピング濃度P2よりも小さい。一例としてドーピング濃度P4は、ドーピング濃度P2の70%以下であってよく、50%以下であってよく、30%以下であってもよい。
また、第3濃度ピーク25-3のドーピング濃度P3は、ドーピング濃度P4より小さくてよい。ドーピング濃度P4と、ドーピング濃度P3の相対的な関係は、図1から図12において説明した例と同様であってよい。ドーピング濃度P3は、第2濃度ピーク25-2のドーピング濃度P2より小さい。一例としてドーピング濃度P3は、ドーピング濃度P2の70%以下であってよく、50%以下であってよく、30%以下であってもよい。
また、第2濃度ピーク25-2のドーピング濃度P2は、第1濃度ピーク25-1のドーピング濃度P1の20%以下であってよく、10%以下であってもよい。ドーピング濃度P2は、ドーピング濃度P1の1%以上であってよく、5%以上であってもよい。それぞれの濃度ピーク25におけるドーズ量は、図1から図12において説明した例と同様であってよい。また、第2濃度ピーク25-2の深さ位置Z2は、第2濃度ピーク25-2の中央の位置よりも下面23側に位置してよく、上面21側に位置してもよい。なお、ピークの中央とは、ピークの半値全幅FWHMの範囲の中央を指す。ピークの深さ位置は、ピークの頂点(極大値)の位置を指す。本例では、第2濃度ピーク25-2の深さ位置Z2は、第2濃度ピーク25-2の中央の位置よりも下面23側に位置する。第3濃度ピーク25-3の深さ位置Z3、第4濃度ピーク25-4の深さ位置Z4についても、第2濃度ピークの深さ位置Z2と同様に、それぞれのピークの中央の位置よりも下面23側に位置してよく、上面21側に位置してもよい。
図14は、高濃度ピーク25-4の拡大図である。本例の高濃度ピーク25-4は、深さ方向におけるドーピング濃度分布が平坦な平坦部分141を有する。平坦部分141は、ドーピング濃度が極大値を示す深さ位置(本例ではZ4)を含む、所定の深さ範囲にわたって設けられる。平坦部分141の深さ方向における長さは、1μm以上であってよく、2μm以上であってよく、3μm以上であってよく、5μm以上であってもよい。また、ドーピング濃度分布が平坦な部分とは、ドーピング濃度が極大値(本例ではP4)以下、下限濃度PL以上である領域が連続している部分を指す。下限濃度PLは、ドーピング濃度の極大値(本例ではP4)の95%であってよく、90%であってよく、85%であってよく、80%であってよく、70%であってもよい。これにより、高濃度ピーク25-4の半値全幅を大きくできる。
図14においては、高濃度ピーク25-4が平坦部分141を有する例を説明した。第2濃度ピーク25-2および第3濃度ピーク25-3の少なくとも一方も、平坦部分141を有してよい。第1濃度ピーク25-1以外の全ての濃度ピーク25が平坦部分141を有してもよい。
図15は、第1濃度ピーク25-1を形成するときの水素イオンの加速電圧と、アバランシェ破壊電圧との関係を示す図である。水素イオンの加速電圧が大きいほど、第1濃度ピーク25-1と下面23との距離が大きくなる。アバランシェ破壊電圧は、半導体基板10のバッファ領域20近傍の領域でアバランシェ破壊が生じたエミッタ/コレクタ間電圧である。また、図15においては、コレクタ領域22を形成するときのアクセプタイオンのドーズ量が、1.0×1013ions/cmの場合と、1.5×1013ions/cmの場合の測定結果を示している。
図15に示すように、第1濃度ピーク25-1を下面23の近くに形成するほど、アバランシェ破壊電圧を大きくできる。このため、第1濃度ピーク25-1の半値全幅FWHM1を小さくすることが好ましい。これにより、第1濃度ピーク25-1を下面23の近くに配置しても、コレクタ領域22への影響を低減できる。
図16は、バッファ領域20におけるドーピング濃度分布の他の例を示す図である。本例のバッファ領域20は、それぞれの濃度ピーク25の半値全幅FWHMが、図13および図14において説明したいずれかの例と同様である。また、それぞれの濃度ピーク25のドーピング濃度P1からP4が、図1から図12において説明したいずれかの例と同様である。本例によれば、図1から図15において説明したように、ラッチアップ耐量を向上できる。本例によれば、図13から図15において説明したように、アバランシェ破壊電圧を大きくでき、また、短絡時における電圧および電流波形の発振を抑制できる。
図17は、半導体装置100の製造工程の一部の工程を示す図である。本例の製造方法は、上面側構造形成段階S1501、イオン注入段階S1502、熱処理段階S1503を有する。
上面側構造形成段階S1501において、半導体基板10の上面21側の構造を形成する。半導体基板10は、N型の基板であってよい。この場合、他の領域が形成されずに残存した領域がドリフト領域18となる。上面21側の構造とは、半導体基板10の深さ位置の中央よりも上面21側の構造を指してよい。上面21側の構造は、例えばエミッタ領域12、ベース領域14、蓄積領域16、トレンチ部等を含む。上面21側の構造は、半導体基板10の上面21の上方に配置された層間絶縁膜38等の各絶縁膜、および、エミッタ電極52等の各導電部材を含んでよい。
イオン注入段階S1502において、ドリフト領域18が設けられた半導体基板10の下面23から、3個以上の深さ位置(例えば、深さ位置Z1、Z2、Z3、Z4)に水素イオンを注入する。ここで、3個以上の深さ位置のうち、半導体基板10の下面23に最も近い第1の深さ位置(例えばZ1)に、第1の装置を用いて水素イオンを注入する。第1の装置は、例えばサイクロトロン型ではない装置である。また、3個以上の深さ位置のうち、下面23から最も離れた最深深さ位置(例えばZ4)に、第1の装置とは異なる第2の装置を用いて水素イオンを注入する。第2の装置は、同一の深さ位置に同一のドーズ量で水素イオンを注入した場合に、水素化学濃度分布の半値全幅が第1の装置よりも大きくなる装置である。第2の装置は、例えばサイクロトロン型の装置である。S1502においては、第1の深さ位置(Z1)以外の全ての深さ位置(例えばZ2、Z3、Z4)に、第2の装置を用いてイオン注入してよい。第1の装置による水素イオン注入と、第2の装置による水素イオン注入は、いずれを先に行ってもよい。
熱処理段階S1503において半導体基板10を熱処理して、バッファ領域20に注入した水素イオンを水素ドナー化する。これにより、バッファ領域20は、図13から図16において説明したドーピング濃度分布を有する。
熱処理段階S1503の前に、半導体基板10の下面23を研削して、半導体基板10の厚みを調整してよい。熱処理段階S1503の前または後に、コレクタ領域22およびカソード領域82を形成してよい。熱処理段階S1503より後に、コレクタ電極24を形成してよい。このような工程により、半導体装置100を製造できる。
図18は、熱処理段階S1503の後の、バッファ領域20における水素化学濃度分布の一例を示す図である。水素化学濃度分布は、図13から図16において説明したバッファ領域20のドーピング濃度分布と同様である。本例のバッファ領域20は、複数の水素濃度ピーク125を有する。水素濃度ピーク125-kは、濃度ピーク25-kに対応する。対応する水素濃度ピーク125-kおよび濃度ピーク25-kは、同一の深さ位置に配置されてよい。2つのピークが同一の深さ位置に配置されるとは、一方のピークの頂点が、他方のピークの半値全幅内に配置されることを指してよい。
水素濃度ピーク125間の濃度値および半値全幅の相対的な関係は、対応する濃度ピーク25間の濃度値および半値全幅の相対的な関係と同様である。例えば、最深深さ位置(本例ではZ4)における水素濃度ピーク125-4の半値全幅FWHM4hは、第1の深さ位置(本例ではZ1)における水素濃度ピーク125-1の半値全幅FWHM1hの2倍以上であってよく、4倍以上であってよく、10倍以上であってもよい。
図19は、図1から図18において説明した半導体装置100を用いた電力変換装置1302を説明する図である。電力変換装置1302は、電源1300から供給される電力の電圧、電流、周波数、波形等の特性を変換して負荷1304に供給する。本例の半導体装置100は、高周波動作する用途の電力変換装置1302に用いられてよい。例えば半導体装置100は、スイッチング周波数(キャリア周波数)が10kHz以上の用途の電力変換装置1302に用いられてよい。電力変換装置1302の用途の一例としては、溶接機のインバータ回路が挙げられる。電力変換装置1302における半導体装置100のスイッチング周波数は、20kHz以上であってよく、30kHz以上であってもよい。また、電力変換装置1302における半導体装置100のスイッチング周波数は、200kHz以下であってよく、100kHz以下であってよい。なお、高周波動作する電力変換装置の用途は、溶接機のインバータ回路に限らない。例えば、無停電電源装置のインバータ回路、EV(電気自動車)やEHV(電気ハイブリッド自動車)のパワートレインのインバータ回路や昇圧コンバータ回路、エアーコンディショナーのインバータ回路等であってよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、11・・・ウェル領域、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・上面、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、25・・・濃度ピーク、26・・・谷部、27・・・下側裾、28・・・上側裾、29・・・直線部分、30・・・ダミートレンチ部、31・・・先端部、32・・・ダミー絶縁膜、34・・・ダミー導電部、38・・・層間絶縁膜、39・・・直線部分、40・・・ゲートトレンチ部、41・・・先端部、42・・・ゲート絶縁膜、44・・・ゲート導電部、52・・・エミッタ電極、54・・・コンタクトホール、60、61・・・メサ部、70・・・トランジスタ部、80・・・ダイオード部、81・・・延長領域、82・・・カソード領域、90・・・エッジ終端構造部、100・・・半導体装置、125・・・水素濃度ピーク、130・・・外周ゲート配線、131・・・活性側ゲート配線、141・・・平坦部分、160・・・活性部、162・・・端辺、164・・・ゲートパッド、1300・・・電源、1302・・・電力変換装置、1304・・・負荷

Claims (16)

  1. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面に近く、前記深さ方向において前記下面から5μm以上の距離に配置されており、前記第1濃度ピークよりもドーピング濃度が低く、且つ、前記ドーピング濃度が1.0×1015/cm未満である第2濃度ピークと、
    前記第2濃度ピークよりも前記下面から離れて配置され、前記第2濃度ピークよりも前記ドーピング濃度が高い高濃度ピークとを含み
    前記第2濃度ピークの半値全幅が、他のいずれかの前記濃度ピークの半値全幅よりも大きい
    半導体装置。
  2. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面に近く、前記深さ方向において前記下面から5μm以上の距離に配置されており、前記第1濃度ピークよりもドーピング濃度が低く、且つ、前記ドーピング濃度が1.0×10 15 /cm 未満である第2濃度ピークと、
    前記第2濃度ピークよりも前記下面から離れて配置され、前記第2濃度ピークよりも前記ドーピング濃度が高い高濃度ピークとを含み、
    前記高濃度ピークの半値全幅が、前記第1濃度ピークの半値全幅の2倍以上である
    半導体装置。
  3. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面に近く、前記深さ方向において前記下面から5μm以上の距離に配置されており、前記第1濃度ピークよりもドーピング濃度が低く、且つ、前記ドーピング濃度が1.0×10 15 /cm 未満である第2濃度ピークと、
    前記第2濃度ピークよりも前記下面から離れて配置され、前記第2濃度ピークよりも前記ドーピング濃度が高い高濃度ピークとを含み、
    前記第2濃度ピークの半値全幅が、前記第1濃度ピークの半値全幅の2倍以上である
    半導体装置。
  4. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面に近く、前記深さ方向において前記下面から5μm以上の距離に配置されており、前記第1濃度ピークよりもドーピング濃度が低く、且つ、前記ドーピング濃度が1.0×10 15 /cm 未満である第2濃度ピークと、
    前記第2濃度ピークよりも前記下面から離れて配置され、前記第2濃度ピークよりも前記ドーピング濃度が高い高濃度ピークとを含み、
    前記バッファ領域における3個以上の前記濃度ピークは、前記第2濃度ピークと前記高濃度ピークとの間に配置された第3濃度ピークを含み、
    前記第3濃度ピークの半値全幅が、前記第1濃度ピークの半値全幅の2倍以上である
    半導体装置。
  5. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面に近く、前記深さ方向において前記下面から5μm以上の距離に配置されており、前記第1濃度ピークよりもドーピング濃度が低く、且つ、前記ドーピング濃度が1.0×10 15 /cm 未満である第2濃度ピークと、
    前記第2濃度ピークよりも前記下面から離れて配置され、前記第2濃度ピークよりも前記ドーピング濃度が高い高濃度ピークとを含み、
    前記高濃度ピークは、前記ドーピング濃度が極大値を示す深さ位置を含んで、前記深さ方向における前記ドーピング濃度分布が平坦な平坦部分を有する
    半導体装置。
  6. 前記バッファ領域は、それぞれの前記濃度ピークの間に、前記ドーピング濃度が極小値となる谷部を有し、
    それぞれの前記谷部の前記ドーピング濃度が、2.0×1014/cm以上、5.0×1014/cm以下である
    請求項1から5のいずれか一項に記載の半導体装置。
  7. 前記コレクタ領域における第2導電型のドーパントのドーズ量が、8×1012/cm以下である
    請求項1から6のいずれか一項に記載の半導体装置。
  8. 前記第1濃度ピークの前記ドーピング濃度が、前記コレクタ領域の前記ドーピング濃度の0.1倍以上、10倍以下である
    請求項1からのいずれか一項に記載の半導体装置。
  9. 前記第2濃度ピークの半値全幅が、前記高濃度ピークの半値全幅よりも大きい
    請求項に記載の半導体装置。
  10. 前記第2濃度ピークの半値全幅が、他のいずれの濃度ピークの半値全幅よりも大きい
    請求項に記載の半導体装置。
  11. 前記第3濃度ピークは、前記ドーピング濃度が極大値を示す深さ位置を含んで、前記深さ方向における前記ドーピング濃度分布が平坦な平坦部分を有する
    請求項に記載の半導体装置。
  12. 上面および下面を有し、第1導電型のドリフト領域が設けられた半導体基板と、
    前記ドリフト領域と前記下面との間に配置され、前記半導体基板の深さ方向におけるドーピング濃度分布が3個以上の濃度ピークを有する、第1導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に配置された第2導電型のコレクタ領域と
    を備え、
    前記バッファ領域における3個以上の前記濃度ピークは、
    前記下面に最も近い第1濃度ピークと、
    前記第1濃度ピークの次に前記下面の近くに配置された第2濃度ピークと、
    前記第2濃度ピークよりも前記上面の近くに配置された上面側濃度ピークと
    を含み、
    前記第2濃度ピークの半値全幅が、前記上面側濃度ピークの半値全幅よりも大きい半導体装置。
  13. 前記上面側濃度ピークは、前記3個以上の前記濃度ピークのうち、前記上面に最も近くに配置されている
    請求項12に記載の半導体装置。
  14. 前記上面側濃度ピークは、前記第2濃度ピークの次に前記下面の近くに配置されている
    請求項12に記載の半導体装置。
  15. 前記第2濃度ピークの半値全幅が、他のいずれの濃度ピークの半値全幅よりも大きい
    請求項12に記載の半導体装置。
  16. キャリア周波数が10kHz以上である
    請求項1から15のいずれか一項に記載の半導体装置を備えた電力変換装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024100926A1 (ja) * 2022-11-08 2024-05-16 富士電機株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001501382A (ja) 1997-07-22 2001-01-30 シーメンス アクチエンゲゼルシヤフト 電界効果によって制御可能なバイポーラトランジスタとその製造方法
JP2008227414A (ja) 2007-03-15 2008-09-25 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
DE102014115303B4 (de) * 2014-10-21 2019-10-31 Infineon Technologies Ag HALBLEITERVORRICHTUNG MIT HILFSSTRUKTUR EINSCHLIEßLICH TIEFPEGELDOTIERSTOFFEN
CN112490281A (zh) 2015-06-17 2021-03-12 富士电机株式会社 半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001501382A (ja) 1997-07-22 2001-01-30 シーメンス アクチエンゲゼルシヤフト 電界効果によって制御可能なバイポーラトランジスタとその製造方法
JP2008227414A (ja) 2007-03-15 2008-09-25 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2019106544A (ja) 2009-11-02 2019-06-27 富士電機株式会社 半導体装置
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法

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