CN105428404B - 功率器件及其制造方法 - Google Patents

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Abstract

本发明提供了功率器件及其制造方法。一种具有快速开关特性、同时保持EMI噪声为最小的功率器件，并提供了一种制造这样的功率器件的方法。所述功率器件包括：第一场阑层，所述第一场阑层具有第一导电类型；第一漂移区，所述第一漂移区形成于所述第一场阑层上，并具有呈低于所述第一场阑层的杂质浓度的第一导电类型；掩埋区，所述掩埋区形成于所述第一漂移区上，并具有呈高于所述第一漂移区的杂质浓度的所述第一导电类型；第二漂移区，所述第二漂移区形成于所述掩埋区上；功率器件单元，所述功率器件单元形成于所述第二漂移区的上部处；以及集电极区，所述集电极区形成于所述第一场阑层的下方。

Description

功率器件及其制造方法
相关专利申请的交叉引用
本专利申请要求2013年4月23日向美国专利与商标局提交的美国部分继续专利申请No.13/868,629、2014年6月26日向美国专利与商标局提交的美国部分继续专利申请No.14/316,248和2014年6月17日向美国专利与商标局提交的美国临时申请No.62/013,304，以及2015年6月2日向韩国知识产权局提交的韩国专利申请No.10-2015-0078244的优先权，这些申请的公开内容均全文以引用方式并入本文。
技术领域
本发明涉及功率器件及其制造方法，更具体地讲，涉及能够最小化电磁干扰(EMI)噪声的功率器件及其制造方法。
背景技术
近来，绝缘栅双极型晶体管(IGBT)作为功率半导体器件获得了越来越多的关注，这种功率半导体器件不仅能满足高功率MOSFET的快速开关特性，还能满足双极结型晶体管(BJT)的大功率特性。在多种IGBT结构中，场阑(FS)型IGBT可被理解为软穿通型的IGBT或浅穿通型的IGBT。这种FS-IGBT可被理解为非穿通(NPT)IGBT技术和穿通(PT)IGBT技术的组合，根据该技术组合可提供相关的优点，诸如低饱和集电极电压(Vce,sat)、并行操作简单易行和耐用性强。
然而，FS-IGBT的这种快速开关特性在关断开关期间可能导致EMI噪声增大的缺点。
发明内容
本发明构思的示例性实施例克服了以上缺点和以上未述及的其他缺点。另外，不需要本发明构思克服上述缺点，本发明构思的示例性实施例可能克服不了上述问题中的任一种。
本发明技术构思的目标是提供具有快速开关特性、同时还能最小化电磁干扰(EMI)噪声的功率器件，及其制造方法。
为了实现上述技术目标，本发明提供了下述功率器件。根据一个实施例，功率器件可包括：第一场阑层，该第一场阑层具有第一导电类型；第一漂移区，该第一漂移区形成于第一场阑层上，并具有呈低于第一场阑层的杂质浓度的第一导电类型；掩埋区，该掩埋区形成于第一漂移区上，并具有呈高于第一漂移区的杂质浓度的第一导电类型；第二漂移区，该第二漂移区形成于掩埋区上；功率器件单元，该功率器件单元形成于第二漂移区的上部处；以及集电极区，该集电极区形成于第一场阑层下方。
该功率器件可另外包括第二场阑层，第二场阑层设置在第一场阑层与第一漂移区之间，并具有设置有比第一场阑层高的杂质浓度部分的第一导电类型。
第二场阑层可具有比掩埋区高的杂质浓度。
第二场阑层可具有这样的杂质浓度：该杂质浓度从第一场阑层增加至达到最大杂质浓度，并且然后向第一漂移区降低。
第一漂移区可通过在第二场阑层上外延生长而形成。
第二场阑层可通过离子注入工艺形成，以使得杂质浓度高于第一场阑层。
第二场阑层可由具有第一杂质浓度的第一区和具有第二杂质浓度的第二区形成，第二杂质浓度高于第一杂质浓度。
第二区的平均杂质浓度可高于第一区的平均杂质浓度。
第二漂移区可具有呈低于掩埋区的杂质浓度的第一导电类型，并且第一漂移区和第二漂移区各自可具有在深度方向上恒定的杂质浓度分布。
第一漂移区和第二漂移区的杂质浓度可基本上相同。
第二漂移区可包括第一导电类型柱和第二导电类型柱，它们各自通过在掩埋区上沿垂直方向延伸并在水平方向上呈交替布置形成，并且第一导电类型柱可具有比掩埋区低的杂质浓度。
掩埋区可具有这样的杂质浓度：该杂质浓度从第一漂移区增加至达到最大杂质浓度，并且然后向第二漂移区降低。
掩埋区可具有这样的杂质浓度分布：在这种杂质浓度分布中，第一漂移区和第二漂移区关于具有最大杂质浓度的部分呈对称形状。
第一场阑层可沿深度方向具有恒定的杂质浓度分布。
集电极区可具有不同于第一导电类型的第二导电类型。
第二漂移区的厚度值可大于第一漂移区的厚度值。
功率器件单元可包括：基极区，该基极区设置在第二漂移区的上部处，并具有不同于第一导电类型的第二导电类型；发射极区，该发射极区设置在基极区内的表面部分上，并具有第一导电类型；以及栅电极，该栅电极通过将栅极绝缘层插置在第二漂移区、基极区和发射极区上形成。
功率器件单元可包括：基极区，该基极区设置在第二漂移区的上部处，并具有不同于第一导电类型的第二导电类型；发射极区，该发射极区设置在基极区内的表面部分上，并具有第一导电类型；栅电极，该栅电极设置在基极区和发射极区的一个侧表面上，并通过掩埋于第二漂移区中形成；以及栅极绝缘层，该栅极绝缘层设置在基极区、发射极区和第二漂移区与栅电极之间。
根据本发明的实施例，一种用于制造功率器件的方法可包括：制备具有第一导电类型的半导体基板；通过在半导体基板前表面上外延生长来形成第一漂移区，以提供比半导体基板低的第一导电类型杂质浓度；通过在第一漂移区的前表面上离子注入具有第一导电类型的杂质离子来形成掩埋区；在掩埋区上形成第二漂移区；在第二漂移区的上部处形成功率器件单元；通过磨削与半导体基板的前表面相对的后表面来形成第一场阑层；以及在第一场阑层的下部处形成集电极区。
形成第二漂移区可包括在掩埋区前表面上外延生长，以提供比半导体基板低的第一导电类型杂质浓度。
第二漂移区可被形成为具有呈低于掩埋区的杂质浓度的第一导电类型，并且第一漂移区和第二漂移区各自可具有在深度方向上恒定的杂质浓度分布。
形成第二漂移区可包括外延生长，以提供与第一漂移区基本上相同的第一导电类型杂质浓度。
掩埋区可被形成为使得杂质浓度从第一漂移区增加至达到最大杂质浓度，并且然后向第二漂移区降低。
掩埋区的杂质浓度分布可被形成为使得第一漂移区与第二漂移区之间形成对称。
在形成第一漂移区之前，该方法可另外包括：通过在半导体基板的前表面上离子注入具有第一导电类型的杂质离子来形成具有比半导体基板高的杂质浓度部分的第二场阑层。
第二场阑层可具有比掩埋区高的杂质浓度。
形成第二场阑层可包括：第一离子注入和第二离子注入，所述第一离子注入是通过在半导体基板的前表面上离子注入具有第一导电类型的杂质离子来形成注入层，而所述第二离子注入是向注入层的一部分中离子注入具有第一导电类型的杂质离子以使得注入层的该部分的杂质浓度高于该注入层的其余部分的杂质浓度。
形成功率器件单元可包括：在第二漂移区表面的预定区域上形成具有不同于第一导电类型的第二导电类型的基极区；在基极区表面的预定区域上形成具有第一导电类型的发射极区；通过将栅极绝缘层插置在第二漂移区、基极区和发射极区上形成栅电极；以及在基极区和发射极区上形成发射极电极。
形成功率器件单元可包括：在第二漂移区表面的预定区域上形成具有不同于第一导电类型的第二导电类型的基极区；在基极区表面的预定区域上形成具有第一导电类型的发射极区；通过从第二漂移区的表面挖掘至预定深度来形成与基极区和发射极区的一个侧表面相邻的在其中具有接收空间的沟槽；形成用于覆盖沟槽的内表面的栅极绝缘层；在其中形成有栅极绝缘层的沟槽内形成栅电极；以及在基极区和发射极区上形成发射极电极。
形成集电极区可包括：在第二场阑层的下部中离子注入具有不同于第一导电类型的第二导电类型的杂质离子。
利用根据本发明实施例的功率器件及其制造方法，空穴的电流拖尾可减小，使得关断开关期间的快速开关能够实现。另外，根据本发明实施例的功率器件及其制造方法可最小化EMI噪声生成，因为其可以阻止关断开关期间的过冲(即电压过度增加)。
因此，根据本发明实施例的功率器件及其制造方法可具有快速开关特性，同时保持EMI噪声最小。
附图说明
图1为根据本发明实施例的功率器件的横截面图；
图2为表示根据本发明实施例的功率器件的关断开关特性的曲线图；
图3为表示根据本发明实施例的功率器件的杂质浓度取决于深度的分布的曲线图；
图4至图11为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图；
图12为热处理根据本发明实施例的功率器件的掩埋区前后，杂质浓度取决于深度的分布曲线图的对比图；
图13为根据本发明实施例的功率器件的横截面图；
图14为根据本发明实施例的功率器件的横截面图；
图15至图18为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图；
图19为根据本发明实施例的功率器件的横截面图；
图20为根据本发明实施例的功率器件的横截面图；
图21为表示根据本发明实施例的功率器件的第二场阑层的杂质浓度分布的曲线图；
图22至图25为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图；
图26为根据本发明实施例的功率器件的横截面图；
图27为根据本发明实施例的功率器件的横截面图；
图28为示出一种用于制造根据本发明实施例的功率器件的方法的横截面图；
图29至图33为根据本发明实施例的功率器件的横截面图。
具体实施方式
现将参考附图更详细地描述本发明的某些示例性实施例，以有助于对本发明的构成和效果的全面理解。然而，本发明不限于本文所公开的实施例，而是能够以具有多种修改形式的多种构型来实施。因此，显而易见的是，提供本发明示例性实施例的目的在于完善本发明，并充分告知本领域技术人员本发明的范围。为了便于说明，某些元件可从实际尺寸放大，且相应元件可按放大或缩小的比例示出。
当元件被表述为在另一元件“上”或与另一元件“接触”时，可以理解，该元件可直接接触或连接至另一元件，或经由可能存在于两者间的又一元件来接触或连接。反之，当某个元件被表述为“直接在”另一元件“上”或与另一元件“直接接触”时，可以理解为在两者间没有任何居间元件。描述元件之间关系的其他表达诸如“在…之间”和“直接在…之间”可以相同的方式来解释。
虽然可使用“第一”或“第二”的表达来描述多种元件，但不应理解为限制这些元件。这些表达可仅用于将一个元件与另一元件区分开的目的。例如，在不脱离本发明范围的情况下，第一元件可被称为第二元件，或同样地，第二元件可被称为第一元件。
除非另外明确表述，否则单数表达涵盖复数表达。本文使用的词语如“包括”或“具有”是意图指示存在特性、数量、步骤、操作、元件、部件或它们的组合，并且可解释为能开放添加一个或多个另外的特性、数量、步骤、操作、元件、部件或它们的组合。
除非另外定义，否则本文使用的术语和表达均可以本领域技术人员普遍所知的相应含义来解释。
在下文中，本发明的某些实施例将参考附图来详细地说明。
图1为根据本发明实施例的功率器件的横截面图。
参见图1，功率器件1000a包括第一场阑层110、第一漂移区130、掩埋区125、第二漂移区135、基极区140、发射极区150和集电极区160。功率器件1000a可另外包括第二场阑层120。
第一场阑层110可基于半导体基板形成。例如，第一场阑层110可通过使用具有第一导电类型的半导体基板来形成。本文的半导体基板可为其上掺杂杂质以提供足以在场阑-绝缘栅双极型晶体管(FS-IGBT)中形成场阑层的杂质浓度(即，以提供足以阻止耗尽区扩展到形成于半导体基板与第一漂移区130相对的表面上的第二导电类型集电极区160的杂质浓度)的基板。例如，形成第一场阑层110的半导体基板的杂质浓度可为大约1E14至1E16/cm3。例如，第一导电类型可为N型，第二导电类型可为P型，形成第一场阑层110的半导体基板可为掺杂有N型杂质的N0半导体基板。
如所描述，基于半导体基板的第一场阑层110在深度方向(即从第一漂移区130到集电极区160的方向)上可具有几乎恒定的杂质浓度分布。即，第一场阑层110可具有总体均匀的杂质浓度。
另外，构造第一场阑层110的半导体基板可为通过有利于生产大直径晶片的直拉(CZ)技术生产的基板。由于与通过浮区(FZ)技术生产的基板相比，通过CZ技术生产的半导体基板更具经济效益，因此后者可有助于实现经济的功率器件。
第二场阑层120可通过在第一场阑层110上离子注入第一导电类型杂质离子而形成。具体地讲，第二场阑层120可通过在第一导电类型半导体基板的上部区域上离子注入第一导电类型杂质离子并用热处理活化这些杂质离子而形成。第二场阑层120的杂质浓度可具有这样的分布：从第一场阑层110的杂质浓度逐渐增加至高达最大杂质浓度，随后逐渐降低至第二场阑层120上的漂移区130的杂质浓度。例如，第二场阑层120的最大杂质浓度可为大约1E15/cm3至2E17/cm3。当然，最大杂质浓度并不限于以上给出的具体例子。
由于第一场阑层110是基于半导体基板形成，而第二场阑层120通过离子注入工艺形成，因此第一场阑层110和第二场阑层120可分别互换地用作基板场阑层110和注入场阑层120。第二场阑层120可与第一场阑层110一起用以防止耗尽区扩展。另外，第二场阑层120可起阻挡空穴从集电极区160流向第一漂移区130的屏障的作用。
第一漂移区130可通过在第二场阑层120上生长具有第一导电类型的外延层而形成。第一漂移区130可被形成为具有比第一场阑层110的杂质浓度低的杂质浓度。具体地讲，第一漂移区130可通过在第二场阑层120上生长第一导电类型外延层而形成，这种第一导电类型外延层具有适用于第一导电类型功率器件的击穿电压的杂质浓度。例如，第一漂移区130可具有相对较低的杂质浓度，这种相对较低的杂质浓度可为1E14/cm3或以下。
掩埋区125可通过在第一漂移区130上离子注入第一导电类型杂质离子而形成。具体地讲，掩埋区125可通过在第一漂移区130上离子注入第一导电类型杂质离子并利用热处理活化这些杂质离子而形成。用于活化杂质离子的热处理可在形成第二漂移区135之后执行。因此，在用于活化杂质离子的热处理中，离子注入到第一漂移区130上的杂质离子可部分地扩散到第二漂移区135的下部区域，从而共同构造掩埋区125。
掩埋区125的杂质浓度可具有这样的分布：从第一漂移区130的杂质浓度逐渐增加至高达最大杂质浓度，随后逐渐降低至第一漂移区130上的第二漂移区130的杂质浓度。例如，掩埋区125的最大杂质浓度可为大约2E14/cm3至1E16/cm3。当然，最大杂质浓度并不限于以上给出的具体例子。例如，掩埋区125可被形成为具有5μm至20μm的厚度，但也不限于此。因此，掩埋区125的厚度可由所注入的杂质离子的量和用于活化杂质离子的热处理确定。
掩埋区125可具有比第二场阑层120的最大杂质浓度低的杂质浓度。掩埋区125的最大杂质浓度可具有比第一场阑层110低的杂质浓度。通过在第一漂移区130上离子注入第一导电类型杂质离子而形成的掩埋区125可具有比第一漂移区130高的杂质浓度。另外，掩埋区125可具有比第二漂移区135高的杂质区域。
第二漂移区135可通过在掩埋区125上生长具有第一导电类型的外延层而形成。该第二漂移区135可被形成为使得其具有比掩埋区125的杂质浓度低的杂质浓度。具体地讲，第二漂移区135可通过在掩埋区125上生长第一导电类型外延层而形成，这种第一导电类型外延层具有适用于第一导电类型功率器件的击穿电压的杂质浓度。例如，第二漂移区135可具有相对低的杂质浓度，这种相对低的杂质浓度可为1E14/cm3或以下。
第一漂移区130的厚度与第二漂移区135的厚度的总和可根据FS-IGBT所需的击穿电压而变。例如，当FS-IGBT需要大约600V的击穿电压时，第一漂移区130的厚度与第二漂移区135的厚度的总和可为大约60μm。第二漂移区135的厚度值可大于第一漂移区130的厚度值。例如，第一漂移区130可具有大约5μm至20μm的厚度，而第二漂移区135可具有大约40μm至55μm的厚度，但也不限于此。如所描述，第一漂移区130的厚度和第二漂移区135的厚度各自可根据FS-IGBT所需的击穿电压而变。
第一漂移区130和第二漂移区135可被形成为具有基本上相同的杂质浓度，并且掩埋区125可为介于第一漂移区130与第二漂移区135之间具有相对较高杂质浓度的部分。假设第一漂移区130和第二漂移区135是一个单漂移区130、135时，掩埋区125可为设置在漂移区130、135内具有比漂移区130、135高的杂质浓度的部分。
基极区140和发射极区150可形成于第二漂移区135上表面的一部分处。基极区140可通过在第二漂移区135的上表面上选择性地离子注入具有第二导电类型的杂质离子并利用热处理使这些杂质离子扩散和/或活化而形成。例如，基极区140可为高浓度P型(P+)杂质区域。基极区140可与第二漂移区135一起形成P-N结。取决于浓度，基极区140可包括形成于上侧的第一基极区(P++)，和形成于第一基极区(P++)下方的第二基极区(P-)(未示出)。例如，第一基极区(P++)可具有1E19/cm3的杂质浓度，而第二基极区(P-)可具有大约1E17/cm3的杂质浓度。
发射极区150可通过在基极区140内上表面的预定区域上离子注入具有第一导电类型的杂质离子并利用热处理使这些杂质离子扩散和/或活化而形成。例如，发射极区150可为高浓度N型(N+)杂质区域。例如，发射极区150可具有大约1E18/cm3至1E20/cm3的杂质浓度。
发射极电极200可跨越基极区140和发射极区150。另外，栅电极300可形成于第二漂移区135、基极区140和发射极区150上方，而栅极绝缘层310形成于栅电极300与第二漂移区135、基极区140和发射极区150之间。通过施加电压，栅电极300可在存在于第二漂移区135与发射极区150之间的基极区140处设置沟道。
虽然未示出，但可形成覆盖发射极电极200和栅电极300的绝缘层和/或钝化层等。
集电极区160可形成于第一场阑层110下方。即，在磨削半导体基板的后表面之后，集电极区160可通过向半导体基板的后表面离子注入具有第二导电类型的杂质离子并利用热处理活化这些杂质离子而形成。集电极区160可被形成为具有相对小的厚度。例如，集电极区160可被形成为具有1μm或以下的厚度。例如，集电极区160可为高浓度P型(P+)杂质区域。集电极区160的杂质浓度值可大于第一场阑层110和第二场阑层120的杂质浓度值。集电极电极400可形成于集电极区160的下表面上。
虽然已在上文例示N型功率器件，但当然也可以通过改变对应区域中杂质的导电类型来实现P型功率器件。
图2为表示根据本发明实施例的功率器件的关断开关特性的曲线图。
参见图2，其将根据本发明技术构思的功率器件PI的关断开关特性与参考例子REF的关断开关特性进行了比较。参考例子REF可为其上未形成图1示出的掩埋区125的功率器件。
不同于根据本发明技术构思的功率器件PI，参考例子REF出现过冲，这种过冲是关断开关期间出现的电压过度升高。根据本发明技术构思的功率器件PI可最小化电磁干扰(EMI)噪声生成，因为功率器件PI很少出现过冲。
图3为表示根据本发明实施例的功率器件的杂质浓度取决于深度的分布的曲线图。
参见图1和图3，掩埋区125的杂质浓度可显示这样的分布：在这种分布中，对应于第一漂移区130的部分和对应于第二漂移区135的部分关于具有最大杂质浓度的部分对称。即，掩埋区125可具有这样的杂质浓度分布：在这种分布中，第一漂移区130和第二漂移区135关于具有最大杂质浓度的部分彼此对称。
如果漂移区130、135是连续生长的外延层，且如果掩埋区125是通过在作为连续生长的外延层的漂移区130、135中离子注入而形成的部分，那么掩埋区125在深度方向Z上的杂质浓度分布便可能在离子注入方向上(即沿注入杂质的路径)具有相对伸长的拖尾形状。因此，考虑到漂移区130、135的厚度可取决于掩埋区125的杂质浓度分布的拖尾形状而显著减小，漂移区130、135必须被形成为具有相对更大的厚度。
然而，根据本发明的实施例，掩埋区125通过离子注入工艺而形成于第一漂移区130的上部处，此后，第二漂移区135形成于掩埋区125上。因此，由于掩埋区125不具有沿深度方向Z的拖尾形杂质浓度分布(这种分布沿注入杂质的路径相对伸长)，故第一漂移区130和第二漂移区135可被形成得相对较薄。
第一场阑层110可具有总体均匀的杂质浓度。第二场阑层120的杂质浓度可具有这样的分布：从第一场阑层110的杂质浓度逐渐增加至高达最大杂质浓度，随后从最大杂质浓度逐渐降低至第一场阑层110上的漂移区130的杂质浓度。第一漂移区130可被形成为具有比第一场阑层110的杂质浓度低的杂质浓度。掩埋区125可具有比第一漂移区130和第二漂移区135高的杂质区域。
同时参见图1至图3，第一场阑层110和第二场阑层120用作最小化空穴从集电极区160向第一漂移区130和第二漂移区135流动的屏障。由于功率器件1000a处于关断开关状态时的空穴电流拖尾可减轻，因此快速开关得以实现。
另外，具有比第二场阑层120和掩埋区125低的杂质浓度的第一漂移区130可设置在第二场阑层120与掩埋区125之间。因此，当功率器件1000a处于关断开关状态时，从集电极区160经由第一场阑层110和第二场阑层120注入的空穴聚集于第一漂移区130和第二漂移区135中，从而避免在关断开关期间因掩埋区125造成的对第一漂移区130中空穴的移除延迟所导致的过冲。因此，可最小化EMI噪声生成。
因此，根据本发明技术构思的功率器件1000a可在关断开关期间执行快速开关，同时避免原本会因过冲生成的EMI噪声。
另外，由于存在具有比第一场阑层110高的杂质浓度的第二场阑层120，因而即便在第一场阑层110的厚度减小时仍可形成具有相反导电性的集电极区160。因此，可以充分减小第一场阑层110的厚度，并因而最终使第一场阑层110的厚度与第二场阑层120的厚度的总和最小化。
此外，由于第一场阑层110是通过基于半导体基板的后表面磨削形成，故针对第一场阑层110的高能离子注入工艺和相关的退火扩散工艺并非必需。
图4至图11为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图。具体地讲，图4至图11为示出用于制造图1示出的功率器件1000a的方法的相应步骤的横截面图。
参见图4，制备具有第一导电类型的半导体基板100。例如，第一导电类型可为N型，在这种情况下，制备其上掺杂N型杂质离子的N0半导体基板100。此时，半导体基板100可为掺杂有N型杂质的基板，其具有FS-IGBT的第一场阑层所需的杂质浓度，即，具有足以阻止耗尽区扩展到将形成于集电极侧的表面上的P型集电极区的杂质浓度。例如，制备具有大约1E14至1E16/cm3的杂质浓度的N0半导体基板100。如图3示出的第一场阑层110的杂质浓度分布所证实，半导体基板100内的杂质浓度分布可具有相对于半导体基板100的深度方向Z的某种杂质分布。
同时，半导体基板100可为通过一般有利于生产大直径晶片的直拉(CZ)技术生产的基板。当然，通过浮区(FZ)技术生产的基板并未被排除。
参见图5，通过执行第一离子注入工艺(注入工艺1)形成第二场阑层120，该第一离子注入工艺是在半导体基板100的上部区域上离子注入第一导电类型杂质离子。第二场阑层120的杂质浓度可沿深度方向改变，并可包括1E15至1E17/cm3的杂质浓度部分。可将第二场阑层120形成为较小厚度，该厚度可约为数微米。视具体情况而定，可将第二场阑层120形成为约数十μm厚。
参见图6，通过在第二场阑层120上生长具有第一导电类型的外延层而形成第一预漂移区130a。第一预漂移区130a可具有比半导体基板100的杂质浓度低的杂质浓度。可通过生长具有适用于N型功率器件(如FS-IGBT)击穿电压的浓度的N型外延层来形成第一预漂移区130a。可将第一预漂移区130a的厚度形成为使得第一预漂移区130a的至少一部分在以下将描述的掩埋区125(图7)形成于第一预漂移区130a上方之后余留下来。例如，可将第一预漂移区130a形成为约10μm至25μm的厚度。在形成掩埋区125(图7)后，余留第一预漂移区130a的至少一部分与图7示出的第一漂移区130对应，且第一漂移区130可包括维持第一预漂移区130a的杂质浓度的部分。
同时，可在外延生长期间调节第一预漂移区130a的掺杂杂质的浓度。因此，第一预漂移区130a在深度(或厚度)方向上的杂质浓度分布可以是恒定的或可变的。即，第一预漂移区130a的杂质浓度分布可视设计者的意图而变。例如，第一预漂移区130a的杂质浓度可能不随深度而变。
参见图7，通过执行第二离子注入工艺(注入工艺2)形成掩埋区125，该第二离子注入工艺是在图6示出的第一预漂移区130a的上部区域上离子注入第一导电类型杂质离子。掩埋区125的杂质浓度可根据深度方向Z变化，掩埋区125的最大杂质浓度可为大约2E14/cm3至1E16/cm3。例如，可将掩埋区125形成为具有5μm至20μm的厚度。在形成掩埋区125后，其中余留第一预漂移区130a的一部分可变成第一漂移区130。例如，第一漂移区130可具有大约5μm至20μm的厚度。
参见图8，通过在掩埋区125上生长具有第一导电类型的外延层而形成第二漂移区135。第二漂移区135可具有比半导体基板100的杂质浓度低的杂质浓度。可通过生长具有适用于N型功率器件(如FS-IGBT)击穿电压的浓度的N型外延层来形成第二漂移区135。第二漂移区135的厚度可根据FS-IGBT所需的击穿电压而变。例如，当需要大约600V的击穿电压时，第一漂移区130的厚度与第二漂移区135的厚度的总和可为大约60μm。第二漂移区135的厚度可大于第一漂移区130的厚度。例如，可将第一漂移区130形成为大约5μm至20μm的厚度，且可将第二漂移区135形成为大约40μm至55μm的厚度。
同时，可在外延生长期间调节第二漂移区135的杂质浓度。因此，第二漂移区135在深度(或厚度)方向Z上的杂质浓度分布可以是恒定的或可变的。即，第二漂移区135的杂质浓度分布可视设计者的意图而变。例如，第二漂移区135的杂质浓度可能不随深度而变。
参见图9，通过在漂移区130上表面的预定区域上选择性地注入具有不同于第一导电类型的第二导电类型(例如，P型)的杂质离子并扩散和/或活化该杂质离子而形成基极区140。例如，基极区140可为P型高浓度(P+)杂质区，并且可与第二漂移区135形成P-N结。
通过在基极区140内上表面的预定区域上选择性地离子注入第一导电类型杂质离子(例如，N型杂质离子)并扩散和/或活化该杂质离子而形成发射极区150。例如，发射极区150可为N型高浓度(N+)杂质区。此时，可在注入杂质离子之后执行的热处理期间执行上述扩散工艺。
参见图10，在发射极区150形成之后，形成跨越基极区140和与其接触的发射极区150的发射极电极200。另外，栅极绝缘层310形成于第二漂移区135的表面区域上，以及基极区140和发射极区150的上表面的一部分上，并且栅电极300形成于栅极绝缘层310上。通过施加电压，栅电极300可将基极区140介于第二漂移区135与发射极区150之间的部分设置为沟道。
另外，尽管并未示出，但在发射极电极200和栅电极300形成之后，可另外形成覆盖发射极电极200和栅电极300的绝缘层和/或钝化层。
参见图11，通过移除图10的半导体基板100的一部分而形成第一场阑层110。即，例如在功率器件或FS-IGBT结构中，在第一场阑层110基本上以相对小于第一漂移区130和第二漂移区135的厚度的厚度形成时，此处的半导体基板100非常厚。因此，执行一种工艺以通过磨削来减小半导体基板100的后表面的厚度。同时，由于集电极区160将形成于第一场阑层110下方，因此半导体基板100在磨削后的剩余厚度是考虑到集电极区160的厚度而设置。例如，当功率器件1000a(图1)设置为约110μm的厚度时，可将半导体基板在磨削后的剩余厚度，也即第一场阑层110的厚度考虑为约5-15μm。此时，可为集电极区160考虑例如约0.3至1μm的非常小的厚度。当然，磨削后的剩余厚度或集电极区的厚度并不限于上述这些值。
考虑到该剩余厚度，通过磨削半导体基板100的后表面而形成第一场阑层110。如上所述，由于第一场阑层110是通过磨削半导体基板100的后表面而形成，因此可省略用于第一场阑层的高能量离子注入工艺和相关联的退火扩散工艺。另外，由于离子注入的第二场阑层120已形成于半导体基板的上部区域上，因此基于半导体基板的第一场阑层110可形成为足够小的厚度。
另外，由于半导体基板100在磨削工艺前维持足够厚度，因此半导体基板100可在形成基极区140、发射极区150、发射极电极200和栅电极300以及此后形成的绝缘层的过程中用作足够支撑的基板。因此，涉及使用薄基板的处理中的不利限制(诸如基板卷曲现象)或涉及用于控制此类卷曲现象的热处理的限制可得到解决。
接着，通过在第一场阑层110的接地表面上离子注入(注入工艺3)与第一导电类型相反的第二导电类型的杂质离子(例如，P型杂质离子)并退火以扩散该杂质离子而在第一场阑层110的后表面上形成集电极区160。此时，可根据器件的断开特性来确定集电极区160的杂质浓度。例如，集电极区160可为P型高浓度(P+)杂质区，并且可形成有可为1μm或以下的小厚度。
接着，可通过在集电极区160的下表面上形成集电极电极400而形成功率器件1000a，诸如FS-IGBT，如图1所示。
根据本发明的实施例，由于掩埋区125是在通过离子注入工艺形成第一漂移区130和第二漂移区135的过程中间形成，因此掩埋区125沿深度方向Z的杂质浓度分布在第一漂移区130与第二漂移区135之间关于具有最大杂质浓度的部分对称。因此，可以形成厚度相对小的第一漂移区130和第二漂移区135。
图12为热处理根据本发明实施例的功率器件的掩埋区前后，杂质浓度取决于深度的分布曲线图的对比图。
同时参见图1和图12，根据本发明的技术概念的功率器件1000a的掩埋区125包括第一区R1和与第一区R1相邻的第二区R2，其中第一区R1具有从第一漂移区130增加的杂质浓度，第二区R2具有向第二漂移区135降低的杂质浓度。第一区R1和第二区R2可具有关于掩埋区125的最大杂质浓度部分呈对称形状的杂质浓度分布。掩埋区125的杂质浓度可在用于活化杂质离子的热处理之前(AIMP)和之后(AAN)都呈对称形状。
如果用于形成掩埋区125的离子注入是在第二漂移区135形成之后而执行，则由于离子注入工艺期间在第二漂移区135中生成的缺陷，掩埋区125沿深度方向Z的杂质浓度分布将具有朝离子注入方向，即朝第二漂移区135相对伸长的拖尾形状。然而，由于用于形成根据本发明技术概念的功率器件1000a的掩埋区125的离子注入是在第二漂移区形成之前执行，因此在第二漂移区135中并未生成缺陷。因此，掩埋区125可具有这样的杂质浓度分布：在这种杂质浓度分布中，第一漂移区130和第二漂移区135分别关于具有最大杂质浓度的部分呈对称形状。
图13为根据本发明实施例的功率器件的横截面图。
参见图13，功率器件1000b包括第一场阑层110、第一漂移区130、掩埋区125、第二漂移区135、基极区140以及发射极区150和集电极区160。图13中示出的功率器件1000b具有与图1中示出的功率器件1000a相同的构型，不同之处在于图13中的功率器件1000b并不包括第二场阑层120。因此，将省略有关与图1的元件或构型重叠的那些的多余说明。
掩埋区125可起到聚集经由第一场阑层110从集电极区160注入到第一漂移区130的空穴的作用，同时还用作最小化空穴向第二漂移区135的流动的屏障。因此，图13中示出的功率器件1000b可不包括图1中示出的第二场阑层120，这可根据功率器件诸如FS-IGBT结构所需的击穿电压和驱动电流来选择。
图14为根据本发明实施例的功率器件的横截面图。
图14中示出的功率器件1000c具有与图1中示出的功率器件1000a相同的构型，不同之处在于基极区140、发射极区150、栅电极300a和栅极绝缘层310a存在差异。因此，为简洁起见，将不说明或仅简要说明以上已参考图1描述的那些内容。
参见图14，功率器件1000c可形成于沟槽-栅极结构中。通过在第二漂移区135的表面挖掘至预定深度来在第二漂移区135的上侧形成在其中形成有接收空间的沟槽T。栅极绝缘层310a形成为覆盖沟槽T的内表面。
沟槽T可与基极区140和发射极区150中每者的一个侧表面相邻。栅极绝缘层310a可形成为部分地覆盖发射极区150的上表面，但根据实施例，栅极绝缘层310a可不形成于发射极区150的上表面上。
栅电极300a形成于在其中形成有栅极绝缘层310a的沟槽T的内部接收空间中。栅电极300a的上表面可与第二漂移区135的上表面处于相同平面，但也不限于此。栅电极300a的上表面可突出超过第二漂移区135的上表面。
同时，如图所示，基极区140和发射极区150可布置成邻近其中形成有栅电极300a和栅极绝缘层310a的沟槽T的一个侧壁。
与功率器件1000b的例子相比，功率器件1000c的例子可减少栅电极300a占据的面积，因为栅电极300a形成于沟槽T中。
图15至图18为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图。具体地讲，图15至图18为示出一种用于制造图14所示功率器件1000c的方法的相应步骤的横截面图，其中示出了图8之后的步骤。在本文中，可在图示中省略可与图4至图11中的步骤重叠的那些。
参见图15，第二场阑层120、第一漂移区130、掩埋区125、第二漂移区135、基极区140和发射极区150形成于半导体基板100上。第二漂移区135暴露于相邻基极区140和发射极区150之间的区域可窄于图9中示出的第二漂移区135暴露于基极区140和发射极区150之间的区域。此外，通过与以上参考图4至图9说明的方法相同的方法形成第二场阑层120、第一漂移区130、掩埋区125、第二漂移区135、基极区140和发射极区150。
参见图16，通过在第二漂移区135的表面挖掘至预定深度来在第二漂移区135的上侧形成在其中形成有接收空间的沟槽T。可通过光刻和蚀刻工艺形成沟槽T。沟槽T具有与基极区140和发射极区150中每者的一个侧表面相邻的侧壁。
参见图17，形成覆盖沟槽T的内表面的栅极绝缘层310a。接着，在其中形成有栅极绝缘层310a的沟槽T的内部接收空间中形成栅电极300a。另外，形成跨越基极区140和与其接触的发射极区150的发射极电极200。
虽然图17示出栅极绝缘层310a覆盖发射极区150的上表面，但根据实施例，栅极绝缘层310a可不形成于发射极区150的上表面上。如图17所示，栅电极300a的上端可与漂移区130的上表面处于相同平面，或尽管未示出，栅电极300a的上端可突出超过漂移区130的上表面。
参见图18，通过移除图17的半导体基板100的一部分形成第一场阑层110。接着，通过在第一场阑层110的下表面上离子注入(注入工艺3)与第一导电类型相反的第二导电类型的杂质离子并退火以扩散该杂质离子而在第一场阑层110的后表面上形成集电极区160。
图19为根据本发明实施例的功率器件的横截面图。
参见图19，功率器件1000d具有与图14中示出的功率器件1000c相同的构型，不同之处在于功率器件1000d并不包括第二场阑层120。因此，为简洁起见，将省略有关与以上已说明的元件或构型重叠的那些的多余说明。
图20为根据本发明实施例的功率器件的横截面图。
参见图20，功率器件1000e包括第一场阑层110、第一漂移区130、掩埋区125、第二漂移区135、基极区140、发射极区150和集电极区160。功率器件1000e可另外包括第二场阑层120a。图20中示出的功率器件1000e具有与图1中示出的功率器件1000a相同的构型，不同之处在于第二场阑层120a。因此，为简洁起见，将省略有关与以上已说明的元件或构型重叠的那些的多余说明。
第二场阑层120a可包括第一区122和第二区124。第二场阑层120a的一部分可为第一区122，并且第二场阑层120a排除第一区122后的其余部分可为第二区124。第二场阑层120a的第一区122和第二区124可与彼此接触。即，第二场阑层120a的第一区122和第二区124可形成高低结。
第二场阑层120a的第二区124可具有比第一区122高的杂质浓度。第二场阑层120a的第二区124可具有比在相同水平上(即在高度方向上的相同水平上)的第一区122高的杂质浓度。第二场阑层120a的第一区122可具有第一杂质浓度，并且第二场阑层120a的第二区124可具有高于第一杂质浓度的第二杂质浓度。
在向第二场阑层120a中离子注入第一导电类型的杂质离子以形成第一杂质浓度的第一离子注入工艺之后，对第二区124执行部分附加离子注入工艺，其中另外地离子注入第一导电类型的杂质离子以形成第二杂质浓度。因此，第二区124的平均杂质浓度可高于第一区122的平均杂质浓度。
同时，由于第二场阑层120a的第二区124可减少在功率器件关断开关期间空穴的电流拖尾，因此能够实现快速开关。
如图20所示，第二场阑层120a的第二区124可沿水平方向设置在功率器件1000e的中部，但实施例不限于此。因此，第二区124可形成于功率器件1000e需要最大限度减少空穴注入的区域，并且可根据区域来调节所注入的空穴的量。
第二场阑层120a的第一区122和第二区124可各自具有比第一场阑层110高的杂质浓度。第二场阑层120a的第一区122和第二区124的杂质浓度可各自具有根据深度改变的杂质浓度。
图21为表示根据本发明实施例的功率器件的第二场阑层的杂质浓度分布的曲线图。
参见图21，示出了第二场阑层120a在深度方向Z上的杂质浓度分布，每个杂质浓度分布分别跨越第一区122和第二区124。作为第一区122的杂质浓度的第一杂质浓度可具有比作为第二区124的杂质浓度的第二杂质浓度小的值。虽然第一区122和第二区124各自的杂质浓度可在相同水平上具有恒定值，但也存在这样的区段，其中杂质浓度因在第一区122和第二区124之间交界处的扩散而从第二杂质浓度改变为第一杂质浓度。第一区122可具有第一最大杂质浓度D1，并且第二区124可具有大于第一最大杂质浓度D1的第二最大杂质浓度D2。
第一漂移区130可沿深度方向Z具有恒定杂质浓度D4。当然，如以上已描述，第一漂移区130可形成为具有根据深度而改变的杂质浓度。基于半导体基板的第一场阑层110可具有不随深度而变的恒定杂质浓度D3。
第一区122的杂质浓度从第一漂移区130的杂质浓度D4逐渐增加最高至第一最大杂质浓度D1，并且然后逐渐降低至达到第一场阑层110的杂质浓度D3。
第二区124相对于深度方向Z的杂质浓度分布的趋势几乎类似于第一区122相对于深度方向Z的杂质浓度分布的趋势。
第二区124的杂质浓度从第一漂移区130的杂质浓度D4逐渐增加最高至第二最大杂质浓度D2，并且然后逐渐降低至达到第一场阑层110的杂质浓度D3。
图22至图25为逐步示出一种用于制造根据本发明实施例的功率器件的方法的横截面图；
参见图22，通过执行第一离子注入工艺(注入工艺1)形成注入层122a，该第一离子注入工艺是在半导体基板100的上部区域上注入第一导电类型杂质离子。注入层122a的杂质浓度可沿深度方向改变，并可包括1E15至1E17/cm3的杂质浓度部分。可将注入层122a形成为较小厚度，该厚度可为约数μm。根据情况，该厚度可为约数十μm。
参见图23，光致抗蚀剂层510形成于注入层122a上，同时部分地覆盖注入层122a。可通过光刻工艺形成光致抗蚀剂层510。注入层122a被光致抗蚀剂层510覆盖的区域可为图20中示出的第一区122。
参见图24，使用光致抗蚀剂层510作为掩模，通过执行部分附加离子注入工艺(注入工艺1-2)形成第二区124，该部分附加离子注入工艺是在注入层122a被如图23所示光致抗蚀剂层510暴露的部分上离子注入具有第一导电类型的杂质离子。此时，图23中的注入层122a被光致抗蚀剂层510覆盖的区域为第一区122。
参见图25，在图24中示出的部分附加离子注入工艺(注入工艺1-2)之后，通过剥除工艺去除光致抗蚀剂层510。
同时参见图23至图25，通过第一离子注入工艺(注入工艺1)和部分附加离子注入工艺(注入工艺1-2)，可形成第二场阑层120a的第一区122和第二区124。第一离子注入工艺(注入工艺1)使得第一导电类型杂质被注入到第一区122中，并且第一离子注入工艺(注入工艺1)和部分附加离子注入工艺(注入工艺1-2)可一起使得第一导电类型杂质被注入到第二区124中。因此，第二区124的杂质浓度可高于第一区122的杂质浓度。
在形成第二场阑层120a的过程中，可通过热处理执行扩散和/或活化工艺。根据例子，可省略扩散工艺。另外，通过热处理的扩散和/或活化工艺可在第一离子注入工艺(注入工艺1)之后和在部分附加离子注入工艺(注入工艺1-2)之后执行，或另选地仅在部分附加离子注入工艺(注入工艺1-2)之后执行。
图26为根据本发明实施例的功率器件的横截面图。
参见图26，功率器件1000f是其中施加图20所示功率器件1000e的第二场阑层120a而非图14所示功率器件1000c的第二场阑层120的例子。由于可基于以上参考图14和图26提供的描述来实现该例子，为简洁起见，将省略进一步的详细描述。即，可通过以上参考图4、图22至图25、图6至图8以及图15至图18描述的方法形成功率器件1000f。
图27为根据本发明实施例的功率器件的横截面图。
参见图27，替代图1所示功率器件1000c的第二漂移区135，功率器件1002a施加第一导电类型柱层135a和第二导电类型柱层137。在以下描述中，将不另外说明或仅简要说明以上已参考图1描述的那些内容。
功率器件1002a包括形成于掩埋区125上的第一导电类型柱层135a和第二导电类型柱层137。基极区140可形成于第一导电类型柱层135a和第二导电类型柱层137的上表面的一部分上。
第一导电类型柱层135a和第二导电类型柱层137可分别为第一导电类型的杂质区和第二导电类型的杂质，它们在掩埋区125上垂直延伸。第一导电类型柱层135a和第二导电类型柱层137包括在水平方向上交替地布置在掩埋区125上的超结结构。在功率器件1002a的接通开关期间，第一导电类型柱层135a为从发射极电极200流向集电极电极400的电荷提供导电路径。即，第一导电类型柱层135a可执行图1中示出的第二漂移区135的功能。在功率器件1002a的关断开关期间，第一导电类型柱层135a和第二导电类型柱层137通过反向偏压彼此耗尽，并由此可具有足够高的击穿电压特性。具体地讲，当电荷量在第一导电类型柱层135a和第二导电类型柱层137之间彼此平衡时，第一导电类型柱层135a和第二导电类型柱层137在关断状态下完全耗尽，由此用作理想的绝缘体。
图28为示出一种用于制造根据本发明实施例的功率器件的方法的横截面图。具体地讲，图28示出图7之后的步骤。在本文中，可省略可与图4至图11中的步骤重叠的任何步骤。
参见图28，可通过在掩埋区125上生长具有第一导电类型的外延层并随后将第二漂移区135的一部分去除从而暴露掩埋区125的上部以形成图8中示出的第二漂移区135，来形成第一导电类型柱层135a。接着，可通过生长具有第二导电类型的外延层在第二漂移区135的去除部分中的空间中形成第二导电类型柱层137。
另选地，可通过下述方法形成第一导电类型柱层135a和第二导电类型柱层137。在未掺杂的无掺杂外延层(未示出)形成于掩埋区125上之后，通过在无掺杂外延层上部区域上离子注入第一导电类型和第二导电类型的杂质离子，在无掺杂外延层上部区域的不同部分上形成第一导电类型注入区(未示出)和第二导电类型注入区(未示出)。通过重复形成无掺杂外延层并且形成第一导电类型注入区和第二导电类型注入区，在具有第一导电类型注入区和第二导电类型注入区的上部区域上形成由多个无掺杂外延层形成的多层结构。接着，通过热处理，注入到多个无掺杂外延层中每个的上部区域中的第一导电类型杂质离子被扩散，使得第一导电类型注入区彼此连接，由此形成第一导电类型柱层135a。同时，第二导电类型的杂质离子可被扩散以使得第二导电类型注入区彼此连接，由此形成第二导电柱层137。根据用于扩散杂质离子的热处理条件，第一导电类型柱层135a和第二导电类型柱层137可彼此接触，如图28所示。另选地，无掺杂外延层可有一部分余留于第一导电类型柱层135a与第二导电类型柱层137之间。
以与以上参考图9说明的类似方式，基极区140可形成于第一导电类型柱层135a和第二导电类型柱层137上部的表面的预定区域处，并且发射极区150可形成于基极区140内的上表面的预定区域处。
图29至图33为根据本发明实施例的功率器件的横截面图。
参见图29至图33，可基于以上参考图1至图28提供的描述实现功率器件1002b、1002c、1002d、1002e、1002f，因为它们都是其中将图13所示功率器件1000b、图14所示功率器件1000c、图19所示功率器件1000d、图20所示功率器件1000e和图26所示功率器件1000f的第二漂移层135用图28所示第一导电类型柱层135a和第二导电类型柱层137替代的例子。因此，为简洁期间，将省略详细描述。
上述示例性实施例和优点仅是示例性的，并且不应被理解为是限制性的。可将本教导容易地应用于其他类型的装置。另外，对示例性实施例的描述旨在是例示性的而不限制权利要求书的范围，并且许多替代方案、修改和变型对本领域的技术人员而言将显而易见。
[参考编号说明]
1000a、1000b、1000c、1000d、1000e、1000f、1002a、1002b、1002c、1002d、1002e、1002f：功率器件；100：半导体基板；110：第一场阑层；120、120a：第二场阑层；122：第一区；124：第二区；125：掩埋区；130：第一漂移区；135：第二漂移区；135a：第一导电类型柱层；137：第二导电类型柱层；140：基极区；150：发射极区；160：集电极区；200：发射极电极；300、300a：栅电极；310、310a：栅极绝缘层；400：集电极电极；510：光致抗蚀剂层

Claims (29)

1.一种功率器件，包括：
第一场阑层，所述第一场阑层具有第一导电类型并且由半导体基板形成，所述第一场阑层的杂质浓度为所述半导体基板的杂质浓度；
第一漂移区，所述第一漂移区通过外延生长形成于所述半导体基板的前表面上，并具有呈低于所述第一场阑层的杂质浓度的所述第一导电类型；
掩埋区，所述掩埋区形成于所述第一漂移区上，并具有呈高于所述第一漂移区的杂质浓度的所述第一导电类型；
第二漂移区，所述第二漂移区形成于所述掩埋区上并且具有比所述掩埋区的杂质浓度低的杂质浓度；
功率器件单元，所述功率器件单元形成于所述第二漂移区的上部处；
集电极区，所述集电极区形成于所述第一场阑层的下方；以及
第二场阑层，所述第二场阑层具有所述第一导电类型，所述第二场阑层的的杂质浓度高于所述第一场阑层的杂质浓度，所述第二场阑层设置在所述第一场阑层与所述第一漂移区之间，
所述掩埋区的杂质浓度具有最大杂质浓度，所述最大杂质浓度满足：低于所述第一场阑层的杂质浓度和/或低于所述第二场阑层的杂质浓度；所述第一漂移区和所述第二漂移区各自具有在深度方向上恒定的杂质浓度分布。
2.根据权利要求1所述的功率器件，其中，所述第二场阑层具有高于所述掩埋区的杂质浓度。
3.根据权利要求1所述的功率器件，其中，所述第二场阑层具有这样的杂质浓度：所述杂质浓度从所述第一场阑层增加至达到最大杂质浓度，并且然后向所述第一漂移区降低。
4.根据权利要求1所述的功率器件，其中，所述第一漂移区通过在所述第二场阑层上外延生长形成。
5.根据权利要求1所述的功率器件，其中，所述第二场阑层是通过离子注入工艺形成以使得所述杂质浓度高于所述第一场阑层。
6.根据权利要求1所述的功率器件，其中，所述第二场阑层包括处于相同水平的第一区和第二区，所述第一区具有第一杂质浓度，所述第二区具有高于所述第一杂质浓度的第二杂质浓度。
7.根据权利要求6所述的功率器件，其中，所述第二区的平均杂质浓度高于所述第一区的平均杂质浓度。
8.根据权利要求1所述的功率器件，其中，所述第二漂移区具有所述第一导电类型。
9.根据权利要求6所述的功率器件，其中，所述第一漂移区和所述第二漂移区的杂质浓度基本相同。
10.根据权利要求1所述的功率器件，其中，所述第二漂移区包括第一导电类型柱和第二导电类型柱，它们各自通过在所述掩埋区上沿垂直方向延伸并在水平方向上呈交替布置形成，并且
所述第一导电类型柱具有低于所述掩埋区的杂质浓度。
11.根据权利要求1所述的功率器件，其中，所述掩埋区包括第一区和与所述第一区相邻的第二区，其中所述第一区具有从所述第一漂移区增加的杂质浓度，所述第二区具有向所述第二漂移区降低的杂质浓度。
12.根据权利要求11所述的功率器件，其中，所述掩埋区具有这样的杂质浓度分布：在所述杂质浓度分布中，所述第一漂移区和所述第二漂移区关于具有最大杂质浓度的部分呈对称形状。
13.根据权利要求1所述的功率器件，其中，所述第一场阑层具有在深度方向上恒定的杂质浓度分布。
14.根据权利要求1所述的功率器件，其中，所述集电极区具有不同于所述第一导电类型的第二导电类型。
15.根据权利要求1所述的功率器件，其中，所述第二漂移区的厚度值大于所述第一漂移区的厚度值。
16.根据权利要求1所述的功率器件，其中，所述功率器件单元包括：
基极区，所述基极区设置在所述第二漂移区的上部处，并且具有不同于所述第一导电类型的第二导电类型；
发射极区，所述发射极区设置在所述基极区内的表面部分上，并且具有第一导电类型；以及
栅电极，所述栅电极通过将栅极绝缘层插置在所述第二漂移区、所述基极区和所述发射极区上形成。
17.根据权利要求1所述的功率器件，其中，所述功率器件单元包括：
基极区，所述基极区设置在所述第二漂移区的上部处，并且具有不同于所述第一导电类型的第二导电类型；
发射极区，所述发射极区设置在所述基极区内的表面部分上，并且具有第一导电类型；
栅电极，所述栅电极设置在所述基极区和所述发射极区的一个侧表面上，并通过掩埋于所述第二漂移区中形成；以及
栅极绝缘层，所述栅极绝缘层设置在所述基极区、所述发射极区和所述第二漂移区与所述栅电极之间。
18.根据权利要求1所述的功率器件，其中，所述第二场阑层是通过离子注入工艺形成以使得所述杂质浓度高于所述第一场阑层。
19.根据权利要求1所述的功率器件，其中，所述第二场阑层包括处于相同水平的第一区和第二区，所述第一区具有第一杂质浓度，所述第二区具有高于所述第一杂质浓度的第二杂质浓度。
20.一种用于制造功率器件的方法，包括：
制备具有第一导电类型的半导体基板；
通过在所述半导体基板的前表面上离子注入具有所述第一导电类型的杂质离子来形成第二场阑层，所形成的第二场阑层的杂质浓度高于所述半导体基板高的杂质浓度；
通过在所述半导体基板前表面上外延生长来形成第一漂移区，以提供比所述半导体基板低的所述第一导电类型的杂质浓度；
通过在所述第一漂移区的前表面上离子注入具有所述第一导电类型的杂质离子来形成掩埋区；
在所述掩埋区上形成第二漂移区，所述第二漂移区具有比所述掩埋区的杂质浓度低的杂质浓度；
在所述第二漂移区的上部处形成功率器件单元；
通过磨削与所述半导体基板的前表面相对的后表面来形成第一场阑层，所述第一场阑层的杂质浓度为所述半导体基板的杂质浓度；以及
在所述第一场阑层的下部处形成集电极区，
所述第二场阑层设置在所述第一场阑层与所述第一漂移区之间，
所述掩埋区的杂质浓度具有最大杂质浓度，所述最大杂质浓度满足：低于所述第一场阑层的杂质浓度和/或低于所述第二场阑层的杂质浓度；所述第一漂移区和所述第二漂移区各自具有在深度方向上恒定的杂质浓度分布。
21.根据权利要求20所述的方法，其中，所述形成所述第二漂移区可包括：在所述掩埋区的前表面上外延生长，以提供比所述半导体基板低的所述第一导电类型的所述杂质浓度。
22.根据权利要求21所述的方法，其中，所述第二漂移区形成为所述第一导电类型。
23.根据权利要求21所述的方法，其中，所述形成所述第二漂移区可包括：外延生长，以提供与所述第一漂移区基本上相同的所述第一导电类型的所述杂质浓度。
24.根据权利要求23所述的方法，其中，所述掩埋区被形成为使得所述杂质浓度从所述第一漂移区增加至达到最大杂质浓度，并且然后向所述第二漂移区降低。
25.根据权利要求24所述的方法，其中，所述掩埋区的杂质浓度分布被形成为使得在所述第一漂移区与所述第二漂移区之间形成对称。
26.根据权利要求20所述的方法，其中，所述形成所述第二场阑层包括：
第一离子注入，所述第一离子注入通过在所述半导体基板的前表面上离子注入具有所述第一导电类型的杂质离子来形成注入层；以及
第二离子注入，所述第二离子注入向所述注入层的一部分中离子注入具有所述第一导电类型的杂质离子以使得所述注入层的部分的杂质浓度高于所述注入层的其余部分的杂质浓度。
27.根据权利要求20所述的方法，其中，所述形成所述功率器件单元包括：
在所述第二漂移区的表面的预定区域上形成具有不同于所述第一导电类型的第二导电类型的基极区；
在所述基极区的表面的预定区域上形成具有所述第一导电类型的发射极区；
通过将栅极绝缘层插置在所述第二漂移区、所述基极区和所述发射极区上形成栅电极；以及
在所述基极区和所述发射极区上形成发射极电极。
28.根据权利要求20所述的方法，其中，所述形成所述功率器件单元包括：
在所述第二漂移区的表面的预定区域上形成具有不同于所述第一导电类型的第二导电类型的基极区；
在所述基极区的表面的预定区域上形成具有所述第一导电类型的发射极区；
通过从所述第二漂移区的表面挖掘至预定深度来形成与所述基极区和所述发射极区的一个侧表面相邻的在其中具有接收空间的沟槽；
形成用于覆盖所述沟槽的内表面的栅极绝缘层；
在其中形成有所述栅极绝缘层的所述沟槽内形成栅电极；以及
在所述基极区和所述发射极区上形成发射极电极。
29.根据权利要求20所述的方法，其中，所述形成所述集电极区包括：
在第二场阑层的下部中离子注入具有不同于所述第一导电类型的第二导电类型的杂质离子。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006461A1 (en) * 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US10957768B1 (en) * 2019-10-07 2021-03-23 Infineon Technologies Ag Silicon carbide device with an implantation tail compensation region

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5569941A (en) * 1992-10-20 1996-10-29 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with a buried gapped semiconductor region
US20060286753A1 (en) * 2005-06-08 2006-12-21 Reiner Barthelmess Method for Producing a Stop Zone in a Semiconductor Body and Semiconductor Component Having a Stop Zone
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
CN103378142A (zh) * 2012-04-24 2013-10-30 快捷韩国半导体有限公司 功率器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
CN103137473B (zh) * 2011-12-02 2016-02-10 上海华虹宏力半导体制造有限公司 以具有外延层的衬底制造场终止型igbt器件的方法
KR101876579B1 (ko) * 2012-09-13 2018-07-10 매그나칩 반도체 유한회사 전력용 반도체 소자 및 그 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5569941A (en) * 1992-10-20 1996-10-29 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with a buried gapped semiconductor region
US20060286753A1 (en) * 2005-06-08 2006-12-21 Reiner Barthelmess Method for Producing a Stop Zone in a Semiconductor Body and Semiconductor Component Having a Stop Zone
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
CN103378142A (zh) * 2012-04-24 2013-10-30 快捷韩国半导体有限公司 功率器件及其制造方法

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