JP6351874B2 - 炭化珪素エピタキシャル基板および炭化珪素半導体装置 - Google Patents

炭化珪素エピタキシャル基板および炭化珪素半導体装置 Download PDF

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Description

本発明は、炭化珪素エピタキシャル基板および炭化珪素半導体装置に関するものである。
炭化珪素単結晶は、大きな絶縁破壊電界強度および高い熱伝導率など、優れた物性を有している。このため、半導体材料として従来広く用いられてきたシリコンに代わり炭化珪素を用いた半導体装置、すなわち炭化珪素半導体装置、は、高性能の半導体装置、特にパワーデバイス、として期待されている。炭化珪素には、同一の化学式であっても結晶構造の異なる結晶多形（いわゆる２Ｈ、３Ｃ、４Ｈ、６Ｈ、８Ｈ、１５Ｒ型など）が存在する。これらの中でも、大きな電圧を扱うようなパワーデバイスの用途には４Ｈ型の炭化珪素が適している。ここで、「Ｈ」は結晶多形が六方晶系（Ｈｅｘａｇｏｎａｌ）であることを表しており、「４」はＳｉ（シリコン）およびＣ（カーボン）からなる２原子層が４回積層されたものが単位構造であることを表している。４Ｈ型の炭化珪素は、パワーデバイス向け基板の材料としての利点を特に有している。具体的には、そのバンドギャップが３．２６ｅＶと大きく、また、ｃ軸に平行な方向と垂直な方向とでの電子移動度の異方性が小さい。
炭化珪素単結晶基板は、一般的に、ＳｉおよびＣを含む原料を坩堝内で昇華させることで種結晶上での結晶成長を行う手法（昇華再結晶法）により製造される。１つの基板からできるだけ多くの炭化珪素半導体装置を高い歩留まりで得るためには、炭化珪素単結晶基板の全体が、単一の結晶多形を有する均一な結晶であることが求められる。このような要件を満たしつつ、生産性を高めるために、基板のサイズを大きくするための努力がなされている。市販されている基板の直径は、従来１００ｍｍ（４インチ）までであったところ、現在では１５０ｍｍ（６インチ）まで大きくなってきている。
炭化珪素半導体装置の製造には、炭化珪素単結晶基板と、その上にエピタキシャル成長によって設けられた炭化珪素層とを有する炭化珪素エピタキシャル基板が用いられる。エピタキシャル成長は、典型的には、Ｓｉ原子およびＣ原子を含む原料ガスを用いた化学気相成長（ＣＶＤ）法によって行われる。エピタキシャル層の少なくとも一部は、半導体素子構造が形成される活性層として用いられる。活性層の不純物濃度および厚みを調整することで、半導体装置の耐電圧および素子抵抗が調整される。具体的には、活性層中の不純物濃度が低いほど、また、活性層の厚みが大きいほど、高い耐電圧を有する半導体装置が得られる。
市販の炭化珪素単結晶基板は、シリコン単結晶基板などと比して、結晶欠陥を高密度で有している。結晶欠陥は、エピタキシャル成長の際に単結晶基板からエピタキシャル成長層へと（すなわち活性層にまで）伝播することで、炭化珪素半導体装置の動作に悪影響を与え得る。炭化珪素の代表的な結晶欠陥としては、貫通らせん転位、貫通刃状転位、基底面転位、積層欠陥などが挙げられる。基底面転位は、２本の部分転位に分解し、それらの間に積層欠陥を伴っている。この積層欠陥は、ｐｉｎダイオードなどのバイポーラデバイスが順方向に通電された際に、注入されたキャリアをトラップするとともにその面積を拡大させていく。これに起因して、デバイスの順方向電圧降下の増大が引き起こされることが知られている（たとえば、非特許文献１：ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ９９， ０１１１０１（２００６）を参照）。以下、この現象を「通電劣化」と称する。また、本明細書内における「基底面転位」の表現は、上記「２本の部分転位」の意を含むものとする。
（０００１）面から数度傾いた面を表面にもつ炭化珪素基板中の基底面転位の多くは、ＣＶＤ法によるエピタキシャル成長時に、デバイスへの影響の程度がより低い貫通刃状転位に転換することが知られている。前述した通電劣化の抑制のため、基板中の基底面転位がエピタキシャル成長時に貫通刃状転位転換する割合（転換率）を向上させるべく、様々な取組がなされている。
たとえば、特開２００７−２５０６９３号公報（特許文献１）によれば、第１のエピタキシャル成長層の途中に、３×１０19ｃｍ-3以上の不純物濃度を有する第２のエピタキシャル成長層が形成される。第２のエピタキシャル成長層においては結晶歪みが急激に大きくなる。上記公報によれば、転位の方向性を変えることで、電気特性に悪影響を及ぼし難い転位への転換が可能である旨が記載されている。しかしながらこの方法では、高い不純物濃度を有する第２のエピタキシャル成長層を形成すること自体が、積層欠陥を発生させる要因となり得る（たとえば非特許文献２：ＰＨＹＳＩＣＡ Ｂ ３７６−３７７， ３３８（２００６）を参照）。また、第１のエピタキシャル成長層と第２のエピタキシャル成長層との間での不純物濃度プロファイルの急峻な変化が、基底面転位を新たに発生させてしまい得る。よってこの方法の有効性は実際のところ低かった。
また、たとえば、特開２００８−７４６６１号公報（特許文献２）によれば、炭化珪素単結晶基板上に、基底面転位密度を抑制する抑制層と、抑制層上に形成された活性層とを有する炭化珪素エピタキシャル基板が開示されている。抑制層は、活性層側へ階段状に窒素濃度が低減した構造を有している。
特開２００７−２５０６９３号公報 特開２００８−７４６６１号公報
ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ９９， ０１１１０１（２００６） ＰＨＹＳＩＣＡ Ｂ ３７６−３７７， ３３８（２００６）
上記の特開２００８−７４６６１号公報に記載の方法を本発明者らが検討したところ、炭化珪素エピタキシャル基板中の活性層の基底面転位密度は抑制されたものの、この基板を用いて作製されたバイポーラデバイスの通電劣化は十分には抑制されなかった。
なお、本明細書における「バイポーラデバイス」は、バイポーラ動作のみを行うものに加えて、バイポーラ動作とユニポーラ動作とを行うものも含む。よって、一般的にはユニポーラデバイスに区分されることが多いＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であっても、その寄生ｐｉｎダイオードがバイポーラ素子として動作する場合は、本明細書における「バイポーラデバイス」に相当する。このような寄生ｐｉｎダイオードは、しばしば、ＭＯＳＦＥＴの内蔵ダイオードとして活用されている。
本発明は以上のような課題を解決するためになされたものであり、その目的は、バイポーラ動作時の通電劣化を抑制することができる、炭化珪素エピタキシャル基板および炭化珪素半導体装置を提供することである。
本発明の炭化珪素エピタキシャル基板は、一の導電型の炭化珪素単結晶基板と、上記一の導電型の第１の炭化珪素層と、上記一の導電型の第２の炭化珪素層と、上記一の導電型の第３の炭化珪素層とを有している。炭化珪素単結晶基板は第１の不純物濃度を有している。第１の炭化珪素層は、炭化珪素単結晶基板上に設けられており、第１の不純物濃度よりも低い第２の不純物濃度を有している。第２の炭化珪素層は、第１の炭化珪素層上に設けられており、第１の不純物濃度よりも高い第３の不純物濃度を有している。第３の炭化珪素層は、第２の炭化珪素層上に設けられており、第２の不純物濃度よりも低い第４の不純物濃度を有している。
本発明の炭化珪素半導体装置は、一の導電型の炭化珪素単結晶基板と、上記一の導電型の炭化珪素単結晶基板と、上記一の導電型の第１の炭化珪素層と、上記一の導電型の第２の炭化珪素層と、上記一の導電型の第３の炭化珪素層と、上記一の導電型と異なる導電型の第４の炭化珪素層とを有している。炭化珪素単結晶基板は第１の不純物濃度を有している。第１の炭化珪素層は、炭化珪素単結晶基板上に設けられており、第１の不純物濃度よりも低い第２の不純物濃度を有している。第２の炭化珪素層は、第１の炭化珪素層上に設けられており、第１の不純物濃度よりも高い第３の不純物濃度を有している。第３の炭化珪素層は、第２の炭化珪素層上に設けられており、第２の不純物濃度よりも低い第４の不純物濃度を有している。第４の炭化珪素層は第３の炭化珪素層上に設けられている。
なお上記において、「炭化珪素単結晶基板上に設けられ」との文言は、特段の記載を伴わない限り、炭化珪素単結晶基板上に直接設けられることと、単結晶基板上に何らかの層を介して設けられることとのいずれをも意味し得る。「第１の炭化珪素層上に設けられ」、「第２の炭化珪素層上に設けられ」および「第３の炭化珪素層上に設けられ」の文言についても同様である。
本発明の炭化珪素エピタキシャル基板によれば、炭化珪素エピタキシャル基板を製造するためのエピタキシャル成長時に、炭化珪素単結晶基板中の基底面転位が第１の炭化珪素層によって貫通刃状転位に転換される。これにより、エピタキシャル成長時に第３の炭化珪素層中へ基底面転位が伝播することが抑制される。さらに、この炭化珪素エピタキシャル基板を用いた炭化珪素半導体装置のバイポーラ動作時に、第１の炭化珪素層から第３の炭化珪素層の方へ向かう基底面転位の伸長が第２の炭化珪素層によって妨げられる。よってバイポーラ動作時において、第３の炭化珪素層中の基底面転位の伸長および拡大に起因した通電劣化を抑制することができる。
本発明の炭化珪素半導体装置によれば、炭化珪素エピタキシャル基板を製造するためのエピタキシャル成長時に、炭化珪素単結晶基板中の基底面転位が第１の炭化珪素層によって貫通刃状転位に転換される。これにより、エピタキシャル成長時に第３の炭化珪素層中へ基底面転位が伝播することが抑制される。さらに、第４の炭化珪素層と第３の炭化珪素層と炭化珪素単結晶基板との積層構造によるｐｉｎ構造を利用したバイポーラ動作時に、第１の炭化珪素層から第３の炭化珪素層の方へ向かう基底面転位の伸長が第２の炭化珪素層によって妨げられる。よってバイポーラ動作時において、第３の炭化珪素層中の基底面転位の伸長および拡大に起因した通電劣化を抑制することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素エピタキシャル基板の構成を概略的に示す断面図である。 比較例の炭化珪素エピタキシャル基板の構成を概略的に示す断面図である。 比較例の炭化珪素半導体装置のバイポーラ動作時における炭化珪素エピタキシャル基板中での基底面転位の伸長の様子を示す部分断面図である。 図１の炭化珪素半導体装置のバイポーラ動作時における炭化珪素エピタキシャル基板中での基底面転位の伸長の様子を示す部分断面図である。 本発明の実施の形態１における第１の変形例の炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態１における第２の変形例の炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態２における炭化珪素エピタキシャル基板の構成を概略的に示す断面図と、その模式的な不純物濃度プロファイルと、を示す図である。 本発明の実施の形態３における炭化珪素エピタキシャル基板の構成を概略的に示す断面図と、その模式的な不純物濃度プロファイルと、を示す図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
図１および図２を参照して、本実施の形態のｐｉｎダイオード１００（炭化珪素半導体装置）は、炭化珪素エピタキシャル基板５１を用いて製造されたものである。言い換えれば、ｐｉｎダイオード１００は炭化珪素エピタキシャル基板５１を有している。炭化珪素エピタキシャル基板５１は、ｎ型（一の導電型）の炭化珪素単結晶基板１０と、ｎ型の第１の炭化珪素層２１と、ｎ型の第２の炭化珪素層２２と、ｎ型の第３の炭化珪素層２３（活性層）とを有している。第１の炭化珪素層２１は炭化珪素単結晶基板１０上に設けられている。第１の炭化珪素層２１は炭化珪素単結晶基板１０上に直接設けられていてよい。第２の炭化珪素層２２は第１の炭化珪素層２１上に設けられている。第２の炭化珪素層２２は第１の炭化珪素層２１上に直接設けられていてよい。第３の炭化珪素層２３は第２の炭化珪素層２２上に設けられている。第３の炭化珪素層２３は第２の炭化珪素層２２上に直接設けられていてよい。第１の炭化珪素層２１、第２の炭化珪素層２２および第３の炭化珪素層２３は、炭化珪素単結晶基板１０上のエピタキシャル成長によって形成されたエピタキシャル層である。エピタキシャル成長はＣＶＤ法によって行われ得る。
炭化珪素単結晶基板１０は第１の不純物濃度を有している。第１の不純物濃度は、５×１０17ｃｍ-3以上、１×１０19ｃｍ-3以下であることが好ましい。第１の炭化珪素層２１は、第１の不純物濃度よりも低い第２の不純物濃度を有している。第２の不純物濃度は、エピタキシャル成長において炭化珪素単結晶基板１０から伝播してきた基底面転位ＤＢａが第１の炭化珪素層２１中の転換点ＰＮで貫通刃状転位ＤＴに転換する率が高くなるように選択されることが好ましい。この目的を満たすため、第２の不純物濃度は、５×１０16ｃｍ-3以上、１×１０19ｃｍ-3以下であることが好ましい。第２の炭化珪素層２２は、第１の不純物濃度よりも高い第３の不純物濃度を有している。新たな結晶欠陥を発生させないようにするため、第３の不純物濃度は２×１０19ｃｍ-3以下であることが好ましい。さらに、第３の不純物濃度の下限値は、第１の不純物濃度よりも高い必要があり、具体的には５×１０18ｃｍ-3以上である。第３の炭化珪素層２３は、第１の不純物濃度よりも低い第４の不純物濃度を有している。第４の不純物濃度は、第２の不純物濃度よりも低いことが好ましく、具体的には１×１０14ｃｍ-3以上、５×１０16ｃｍ-3以下が好ましく、たとえば５×１０15ｃｍ-3程度である。
炭化珪素単結晶基板１０は、六方晶系の結晶構造を有しており、好ましくは結晶多形４Ｈを有している。炭化珪素単結晶基板１０の、第１の炭化珪素層２１が設けられている表面（図中、上面）は、｛０００１｝面に対して０°よりも大きいオフ角を有している。このオフ角は、０．０５°以上であることが好ましく０．１°以上であることがより好ましい。ある程度の大きさのオフ角が設けられることで、炭化珪素単結晶基板１０の結晶構造と同様の結晶構造を有するエピタキシャル層の形成が容易となる。またこのオフ角は、８°以下であることが好ましく、５°以下であることがより好ましい。オフ角が過度に大きくないことで、炭化珪素単結晶基板１０の表面上における基底面転位の密度が過度に大きくなることが避けられる。また上記オフ角は、｛０００１｝面である（０００１）面および（０００-１）面のうち、（０００１）面を基準とした角度であることが好ましい。
ｐｉｎダイオード１００はさらに、ｐ型（一の導電型と異なる導電型）の第４の炭化珪素層１２４と、カソード電極１０１（第１の電極）と、アノード電極１０２（第２の電極）と、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域１２３と、絶縁膜１３３とを有している。第４の炭化珪素層１２４は第３の炭化珪素層２３上に設けられている。第４の炭化珪素層１２４は第３の炭化珪素層２３上に直接設けられていてよい。カソード電極１０１は炭化珪素単結晶基板１０に電気的に接続されている。カソード電極１０１は炭化珪素単結晶基板１０にオーミック接続されている。そのような接続を得るために、カソード電極１０１は炭化珪素単結晶基板１０上に直接設けられていてよい。アノード電極１０２は第４の炭化珪素層１２４に電気的に接続されている。アノード電極１０２は第４の炭化珪素層１２４にオーミック接続されている。そのような接続を得るために、アノード電極１０２は第４の炭化珪素層１２４上に直接設けられていてよい。
図３を参照して、比較例の炭化珪素エピタキシャル基板５９においても、炭化珪素エピタキシャル基板５１（図２）と同様に、エピタキシャル成長時の基底面転位ＤＢａの伸長が第１の炭化珪素層２１中の転換点ＰＮで止められている。一方で、炭化珪素エピタキシャル基板５９（図３）には第２の炭化珪素層２２が設けられていない。
図４を参照して、上記のように第２の炭化珪素層２２を欠く炭化珪素エピタキシャル基板５９を用いて製造されたｐｉｎダイオード（図１参照）に順方向電流が流されたところ、大きな通電劣化が生じた。この理由を発明者らが調査したところ、通電に伴って、転換点ＰＮより深く（図中の下側）に存在する基底面転位ＤＢａ（言い換えれば積層欠陥）から、第３のエピタキシャル層２３（活性層）中へ、基底面転位ＤＢｚが伸長および拡大していることが明らかとなった。よって、炭化珪素エピタキシャル基板５９を用いてｐｉｎダイオードが製造された場合、バイポーラ動作に伴う通電劣化が大きいことになる。
そこで本発明者らは、転換点ＰＮより下側に存在する基底面転位ＤＢａからの基底面転位の伸長を妨げる構成がエピタキシャル層中に必要であると考えた。その一環として基底面転位の伸長と炭化珪素中の不純物濃度との関係を調査したところ、基底面転位はより不純物濃度の低い方向へと伸長することがわかった。また不純物濃度が高い領域においては基底面転位の伸長が抑制され、特に不純物濃度５×１０18ｃｍ-3以上の領域においては伸長がほぼ防止されることが分かった。
以上のような発見に基づき、本実施の形態の炭化珪素エピタキシャル基板５１（図２）は、第１の炭化珪素層２１上に第２の炭化珪素層２２が設けられたものとされた。第２の炭化珪素層２２の不純物濃度（第３の不純物濃度）は、炭化珪素単結晶基板１０の不純物濃度（第１の不純物濃度）よりも高く、好ましくは５×１０18ｃｍ-3以上とされた。
図５を参照して、第２の炭化珪素層２２が設けられた炭化珪素エピタキシャル基板５１を用いて製造されたｐｉｎダイオード１００（図１）に順方向電流が流されたところ、通電劣化は起きにくかった。これは、転換点ＰＮより深く（図中の下側）に存在する基底面転位ＤＢａからバイポーラ動作時に伸長してきた基底面転位ＤＢｂが、第２の炭化珪素層２２に達した後は、さらには伸長しにくかったため、と考えられる。
この検証のため、炭化珪素単結晶基板１０の直上にエピタキシャル層として、徐々に不純物濃度が低くなる濃度傾斜層（後述するバッファ層２９（図８）と同様の層）のみを有する炭化珪素エピタキシャル基板が準備された。この炭化珪素エピタキシャル基板に対して、疑似的な通電劣化を生じさせるために、紫外レーザーが照射された。それにより拡大された積層欠陥をエピタキシャル成長面側から観察した。その結果、積層欠陥の幅は、不純物濃度が高い位置ほど幅が狭くなっていた。このことから、高不純物濃度層が基底面転位（すなわち積層欠陥）の拡大を抑制する理由は、高不純物濃度層内において積層欠陥（言い換えればそれを縁取る２つの部分転位）が移動しにくくなるためと考えられる。積層欠陥は、２つの部分転位のうちＳｉコアと呼ばれる一方の部分転位が結晶内を移動することで拡大することが知られている。Ｓｉコアの部分転位は、より不純物濃度の低い側へ移動する傾向がある。このため、第２の炭化珪素層２２の不純物濃度（第３の不純物濃度）は、炭化珪素単結晶基板１０の不純物濃度（第１の不純物濃度）よりも高くする必要があり、好ましくはその２倍以上の不純物濃度を有している。ただし第２の炭化珪素層２２の不純物濃度が２×１０19ｃｍ-3を超えると、エピタキシャル成長時に新たな結晶欠陥の発生を引き起こしやすい。このため第２の炭化珪素層２２の不純物濃度は２×１０19ｃｍ-3以下であることが好ましい。
本実施の形態のｐｉｎダイオード１００（図１）によれば、炭化珪素エピタキシャル基板５１（図２）を製造するためのエピタキシャル成長時に、炭化珪素単結晶基板１０中の基底面転位ＤＢａが第１の炭化珪素層２１によって貫通刃状転位ＤＴに転換される。これにより、エピタキシャル成長時に第３の炭化珪素層２３中へ基底面転位が伝播することが抑制される。さらに、第４の炭化珪素層１２４と第３の炭化珪素層２３と炭化珪素単結晶基板１０との積層構造によるｐｉｎ構造を利用したバイポーラ動作時に、第１の炭化珪素層２１から第３の炭化珪素層２３の方へ向かう基底面転位ＤＢｂ（図５）の伸長が第２の炭化珪素層２２によって妨げられる。よってバイポーラ動作時において、第３の炭化珪素層２３中の基底面転位の伸長および拡大に起因した通電劣化を抑制することができる。
ｐｉｎダイオード１００（図１）において、カソード電極１０１は炭化珪素単結晶基板１０に電気的に接続されており、アノード電極１０２は第４の炭化珪素層１２４に電気的に接続されている。これにより、カソード電極１０１およびアノード電極１０２を主電極とする縦型半導体装置が構成される。縦型の炭化珪素半導体装置においてはバイポーラ動作時の通電劣化が問題となりやすいところ、本実施の形態によりそれを抑制することができる。
また、カソード電極１０１は炭化珪素単結晶基板１０にオーミック接続されており、アノード電極１０２は第４の炭化珪素層１２４にオーミック接続されている。これにより、カソード電極１０１とアノード電極１０２との間が、第４の炭化珪素層１２４と第３の炭化珪素層２３と炭化珪素単結晶基板１０との積層構造によるｐｉｎ構造により接続される。このｐｉｎ構造を利用したバイポーラ動作において、従来、通電劣化が生じやすかったところ、本実施の形態によりそれを抑制することができる。
本実施の形態の炭化珪素エピタキシャル基板５１（図２）によれば、炭化珪素エピタキシャル基板５１を製造するためのエピタキシャル成長時に、炭化珪素単結晶基板１０中の基底面転位ＤＢａが第１の炭化珪素層２１によって貫通刃状転位ＤＴに転換される。これにより、エピタキシャル成長時に第３の炭化珪素層２３中へ基底面転位が伝播することが抑制される。さらに、この炭化珪素エピタキシャル基板５１を用いたｐｉｎダイオード１００（図１）のバイポーラ動作時に、第１の炭化珪素層２１から第３の炭化珪素層２３の方へ向かう基底面転位ＤＢｂの伸長が第２の炭化珪素層２２によって妨げられる。よってバイポーラ動作時において、第３の炭化珪素層２３中の基底面転位の伸長および拡大に起因した通電劣化を抑制することができる。
好ましくは、第３の炭化珪素層２３の不純物濃度（第４の不純物濃度）は、第１の炭化珪素層２１の不純物濃度（第２の不純物濃度）よりも低い。これにより、第３の炭化珪素層２３の不純物濃度を十分に低くすることができる。よって、第４の不純物濃度が第２の不純物濃度よりも高い場合に比して、炭化珪素エピタキシャル基板５１を用いたｐｉｎダイオード１００（図１）の耐電圧を高くすることができる。
好ましくは、第２の炭化珪素層２２の不純物濃度（第３の不純物濃度）は２×１０19ｃｍ-3以下である。これにより、第２の炭化珪素層２２の形成時の積層欠陥の発生を抑制することができる。
なお炭化珪素半導体装置は、ｐｉｎダイオード１００（図１）に限定されるものではなく、他のバイポーラデバイスであってもよい。前述したように、一般的にユニポーラデバイスに区分されることが多いＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であっても、その寄生ｐｉｎダイオードがバイポーラ素子として動作し得る場合は、本明細書における「バイポーラデバイス」に相当する。ＭＯＳＦＥＴはプレーナゲート型ＭＯＳＦＥＴ２００（図６）であってもよい。プレーナゲート型ＭＯＳＦＥＴ２００（図６）は、炭化珪素エピタキシャル基板５１と、ベース層２２４（第４の炭化珪素層）と、ソース層２２３と、ゲート絶縁膜２３１と、ゲート電極２３２と、ドレイン電極２０１（第１の電極）と、ソース電極２０２（第２の電極）とを有している。またＭＯＳＦＥＴはトレンチゲート型ＭＯＳＦＥＴ３００（図７）であってもよい。トレンチゲート型ＭＯＳＦＥＴ３００は、炭化珪素エピタキシャル基板５１と、ベース層３２４（第４の炭化珪素層）と、ソース層３２３と、ゲート絶縁膜３３１と、ゲート電極３３２と、ドレイン電極３０１（第１の電極）と、ソース電極３０２（第２の電極）とを有している。
＜実施の形態２＞
図８を参照して、本実施の形態の炭化珪素エピタキシャル基板５２はバッファ層２９を有している。バッファ層２９は、第１の面Ｓ１と、第１の面Ｓ１と反対の第２の面Ｓ２とを有している。バッファ層２９は炭化珪素から作られている。バッファ層２９は、第２の炭化珪素層２２上でのエピタキシャル成長によって形成され得る。
第１の面Ｓ１は第２の炭化珪素層２２に面しており、第２の面Ｓ２は第３の炭化珪素層２３に面している。第１の面Ｓ１は第２の炭化珪素層２２に直接面していてよい。第２の面Ｓ２は第３の炭化珪素層２３に直接面していてよい。第１の面Ｓ１が第２の炭化珪素層２２に直接面し、かつ第２の面Ｓ２が第３の炭化珪素層２３に直接面することで、第３の炭化珪素層２３は第２の炭化珪素層２２上にバッファ層２９のみを介して設けられる。バッファ層２９は、第１の面Ｓ１から第２の面Ｓ２へ向かって連続的に減少する不純物濃度プロファイルを有している。
バッファ層２９の不純物濃度プロファイルは、図８に示すように線形に変化することが好ましいが、急峻な変化を伴わなければ線形でなくてもよく、上述したように連続的な変化であれば許容される。逆に、不純物濃度プロファイルが不連続に（言い換えれば離散的に）変化する階段構造を有する場合、エピタキシャル成長時に当該不連続界面において新たな結晶欠陥が生じやすい。これは、不純物濃度が不連続な界面では、結晶の格子定数も不連続となり、その結果歪が生じるためである。たとえば、厚み１０μｍ程度のバッファ層２９において、不純物濃度は第１の面Ｓ１から第２の面Ｓ２に向かって厚み１μｍあたり２×１０18ｃｍ-3程度で減少するものとされる。これにより、不純物濃度の変化がバッファ層２９と第３の炭化珪素層２３との界面で急峻とならないようにすることができる。
活性層としての第３の炭化珪素層２３における新たな結晶欠陥の発生をより低減するためには、図８の不純物濃度プロファイルに示されるように、他の界面においても濃度変化が急峻とならないよう、不純物濃度が滑らかに変化するように各層が接続されることが好ましい。この場合、厳密にいえば、第２の炭化珪素層２２と第３の炭化珪素層２３との間だけでなく、炭化珪素単結晶基板１０と第１の炭化珪素層との間、および第１の炭化珪素層と第２の炭化珪素層との間の各々にも、バッファ層（図８の断面図において図示せず）が設けられているともいえる。
上記以外の構成については、上述した炭化珪素エピタキシャル基板５１（図２：実施の形態１）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、バッファ層２９により、第２の炭化珪素層２２と第３の炭化珪素層２３との間での不純物濃度の急峻な変化が抑制される。これにより、エピタキシャル成長時に新たな結晶欠陥が発生することを抑制することができる。よって、実施の形態１で説明した効果をより高めることができる。なお、炭化珪素エピタキシャル基板５２を用いて、実施の形態１とほぼ同様の炭化珪素半導体装置を製造することができる。
＜実施の形態３＞
図９を参照して、本実施の形態の炭化珪素エピタキシャル基板５３は、実施の形態２（図８）における炭化珪素エピタキシャル基板５２のバッファ層２９に代わり、バッファ層２９ｖを有している。バッファ層２９と同様、バッファ層２９ｖは、第１の面Ｓ１と、第１の面Ｓ１と反対の第２の面Ｓ２とを有している。バッファ層２９ｖは炭化珪素から作られている。バッファ層２９ｖは、第２の炭化珪素層２２上でのエピタキシャル成長によって形成され得る。
実施の形態２と同様、第１の面Ｓ１は第２の炭化珪素層２２に面しており、第２の面Ｓ２は第３の炭化珪素層２３に面している。第１の面Ｓ１は第２の炭化珪素層２２に直接面していてよい。第２の面Ｓ２は第３の炭化珪素層２３に直接面していてよい。第１の面Ｓ１が第２の炭化珪素層２２に直接面し、かつ第２の面Ｓ２が第３の炭化珪素層２３に直接面することで、第３の炭化珪素層２３は第２の炭化珪素層２２上にバッファ層２９ｖのみを介して設けられる。バッファ層２９ｖは、第１の面Ｓ１から第２の面Ｓ２へ向かって連続的に減少する不純物濃度プロファイルを有している。
ここで第１の面Ｓ１と第２の面Ｓ２との間の地点を中間地点ＰＩとする。中間地点ＰＩは、第１の面Ｓ１と第２の面Ｓ２との間に位置する、第１の面Ｓ１および第２の面Ｓ２の各々から離れた地点であればよく、第１の面Ｓ１および第２の面Ｓ２から等距離に位置する必要はない。本実施の形態によれば、バッファ層２９ｖは、その不純物濃度が、第１の面Ｓ１から中間地点ＰＩへ向かって連続的に第１の減少率で減少し、かつ中間地点ＰＩから第２の面Ｓ２へ向かって第２の減少率で連続的に減少する不純物濃度プロファイルを有している。第１の減少率は第２の減少率よりも小さい。
バッファ層２９（図８）とバッファ層２９ｖ（図９）との間でその不純物濃度プロファイルを比較すると、バッファ層２９ｖにおいては、第２の炭化珪素層２２の直上からバッファ層２９ｖの厚み方向における中間地点ＰＩまでの不純物濃度の変化がより緩やかとされている。これにより、第２の炭化珪素層２２と第３の炭化珪素層２３との界面での歪の発生が抑制される。よって、新たな結晶欠陥の発生をさらに抑制することができる。
バッファ層２９ｖは、たとえば、次のように形成される。まず、第２の炭化珪素層２２上に、表面に向かって厚み１μｍあたり２×１０17ｃｍ-3（第１の減少率）で不純物濃度が減少するように、厚み１０μｍの第１の炭化珪素領域が堆積される。第１の炭化珪素領域上に、表面に向かって厚み１μｍあたり２×１０18ｃｍ-3（第２の減少率）で不純物濃度が減少するように、厚み５μｍの第２の炭化珪素領域が堆積される。これにより総厚み１５μｍのバッファ層２９ｖが形成され、第１の炭化珪素領域と第２の炭化珪素領域との間の界面の位置が中間地点ＰＩに対応する。
なお上記の例においては、中間地点ＰＩは、不純物濃度プロファイルが折れ曲がる地点に対応している。しかしながら中間地点ＰＩは、必ずしもそのような地点である必要はなく、不純物濃度プロファイルが上述した条件を満たすように仮想的に定められればよい。また上記の例においては第１および第２の減少率の各々は一定であるが、これらは厚み方向において変化してもよい。言い換えれば、上記第１および第２の炭化珪素領域の各々において、不純物濃度プロファイルは、必ずしも直線で変化する必要はなく、曲線で変化してもよい。その場合、第１および第２の減少率の各々は、平均的な値によって代表されればよい。
炭化珪素エピタキシャル基板５３の、上記以外の構成については、前述した炭化珪素エピタキシャル基板５２（図８：実施の形態２）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
なお、上記各実施の形態においては、「一の導電型」がｎ型の場合について説明したが、「一の導電型」はｐ型であってもよい。
＜実施例＞
（実施例１）
炭化珪素単結晶基板１０（図２）として、オフ角４度、直径７５ｍｍ（３インチ）、結晶多形４Ｈ、導電型ｎ型、不純物濃度５×１０18ｃｍ-3を有する炭化珪素基板が用意された。炭化珪素基板の表面は、あらかじめ、機械研磨および化学機械研磨により鏡面に加工されていた。表面における基底面転位密度は５００個ｃｍ-2であった。
次に、この表面に存在する有機物汚染および金属汚染などを除去するための表面洗浄が実施された。具体的には、まず、炭化珪素単結晶基板１０がアンモニア水と過酸化水素水との混合溶液を加熱したものに浸された。次に、炭化珪素単結晶基板１０が、加熱された塩酸と過酸化水素水との混合溶液に浸された。次に、炭化珪素単結晶基板１０が、フッ化水素を含む水溶液に浸された。次に、純水による置換処理が施された。次に炭化珪素単結晶基板１０が乾燥された。表面洗浄前の表面には、たとえば、金属元素などの異物が存在し得る。このような異物は、エピタキシャル成長時に新たな結晶欠陥が発生する原因となり得る。
なお、後述するエピタキシャル成長の最初の段階で導入される水素ガスにも、表面汚染を除去する作用がある。しかしながら、表面洗浄を十分に行う意味でも、また、成長炉内の清浄度を保つ意味でも、表面上の異物は、炭化珪素単結晶基板１０がエピタキシャル成長のための反応炉に導入される前に除去しておくことが望ましい。
続いて、炭化珪素単結晶基板１０がエピタキシャル成長用のＣＶＤ装置の反応炉内に導入された。反応炉内の温度は１５７５℃とされた。キャリアガスである水素ガスを供給し始めた後に炭化珪素原料ガスおよび不純物原料ガスを導入することでエピタキシャル成長が開始された。具体的には、炭化珪素ガスおよび不純物原料ガスの流量を調整することで、まず、不純物濃度５×１０17ｃｍ-3の第１の炭化珪素層２１が５００ｎｍの厚みで形成された。続いて、窒素ガス流量を調整することで、不純物濃度１×１０19ｃｍ-3の第２の炭化珪素層２２が１μｍの厚みで形成された。さらに、不純物濃度が３×１０16ｃｍ-3の第３の炭化珪素層２３が１０μｍの厚みで形成された。炭化珪素原料ガスにはモノシランおよびプロパンが用いられた。不純物原料ガスには、窒素（Ｎ）原子を含有するガス、具体的には窒素ガス、が用いられた。なお窒素ガスに代わり、リン（Ｐ）原子を含有するガスを用いることもできる。また、成長させられるエピタキシャル層がｐ型の場合は、アルミニウム（Ａｌ）原子またはボロン（Ｂ）原子を含むガスが用いられ得る。
以上により、炭化珪素エピタキシャル基板５１を得た。その全体のフォトルミネッセンスイメージを取得したところ、第３の炭化珪素層２３中の基底面転位密度は３００個ｃｍ-2であった。この炭化珪素エピタキシャル基板５１を用いて、バイポーラ素子であるｐｉｎダイオード１００（図１）が作製された。作製された複数の素子のうち、活性層としての第３の炭化珪素層２３中に基底面転位が存在しない素子が選択された。当該素子に対して５０Ａｃｍ-2の電流密度で６０分間の順方向通電が行われた。その結果、ダイオードの特性に変化はみられなかった。また、活性層としての第３の炭化珪素層２３中に基底面転位が存在する素子について、基底面転位の断面構造が観察された。その結果、基底面転位は、第２の炭化珪素層２２と第３の炭化珪素層２３との界面から形成されていた。
（実施例２）
実施例１と同様に準備された炭化珪素単結晶基板１０（図８）上に、エピタキシャル成長層が形成された。具体的には、まず、不純物濃度が５×１０18ｃｍ-3となるように窒素ガス流量を調整された状態で成長が開始された。成長が始まると同時に窒素ガス流量を一定の割合で減少させることで、炭化珪素単結晶基板１０上に、不純物濃度が５×１０18ｃｍ-3から５×１０17ｃｍ-3まで線形に減少するようなバッファ層が２００ｎｍの厚みで形成された。続いて、不純物濃度が５×１０17ｃｍ-3の第１の炭化珪素層２１が形成された。次に、不純物濃度が５×１０17ｃｍ-3から１×１０19ｃｍ-3まで線形に増加するようなバッファ層を５００ｎｍの厚みで成長させた後に、不純物濃度が１×１０19ｃｍ-3の第２の炭化珪素層２２が５００ｎｍの厚みで形成された。さらに、不純物濃度が５×１０19ｃｍ-3から３×１０16ｃｍ-3まで線形に減少するようなバッファ層２９が１０μｍの厚みで形成された。バッファ層２９上に不純物濃度が３×１０16ｃｍ-3の第３の炭化珪素層２３が１０μｍの厚みで形成された。
以上により、炭化珪素エピタキシャル基板５２を得た。その全体のフォトルミネッセンスイメージを取得したところ、第３の炭化珪素層２３中の基底面転位密度は５０個ｃｍ-2であった。これらの基底面転位の断面構造を確認しところ、基底面転位は炭化珪素単結晶基板１０から伝播してきたものであった。この炭化珪素エピタキシャル基板５２を用いて、バイポーラ素子であるｐｉｎダイオードが作製された。作製された複数の素子のうち、活性層としての第３の炭化珪素層２３中に基底面転位が存在しない素子が選択された。当該素子に対して５０Ａｃｍ-2の電流密度で６０分間の順方向通電が行われた。その結果、ダイオードの特性に変化はみられなかった。
（比較例）
実施例１と同様に準備された炭化珪素単結晶基板１０（図３）上に、エピタキシャル成長層が形成された。具体的には、まず、不純物濃度５×１０17ｃｍ-3の第１の炭化珪素層２１が５００ｎｍの厚みで形成された。続いて、窒素ガス流量を調整することで、不純物濃度が３×１０16ｃｍ-3の第３の炭化珪素層２３が１０μｍの厚みで形成された。以上により、炭化珪素エピタキシャル基板５９を得た。その全体のフォトルミネッセンスイメージを取得したところ、第３の炭化珪素層２３中の基底面転位密度は１００個ｃｍ-2であった。この炭化珪素エピタキシャル基板５９を用いて、バイポーラ素子であるｐｉｎダイオードが作製された。
作製された複数の素子のうち、活性層としての第３の炭化珪素層２３中に基底面転位が存在しない素子が選択された。当該素子に対して５０Ａｃｍ-2の電流密度で６０分間の順方向通電が行われた。その結果、通電に伴い順方向電圧降下の増大がみられた。このような劣化がみられた素子について、その電極などを除去した後に、フォトルミネッセンスイメージが取得された。その結果、拡大した積層欠陥が確認された。炭化珪素単結晶基板１０と第１の炭化珪素層２１との界面に積層欠陥が交錯する位置周辺の断面構造を確認した結果、第１の炭化珪素層２１（図４）中で、炭化珪素単結晶基板１０から伝播してきた基底面転位ＤＢａが貫通刃状転位ＤＴに転換している様子と、転換点ＰＮより下側の基底面転位ＤＢａ（すなわち積層欠陥）から第３の炭化珪素層２３へ基底面転位ＤＢｚが伸長している様子とが観察された。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
Ｓ１ 第１の面、Ｓ２ 第２の面、ＤＴ 貫通刃状転位、ＰＮ 転換点、ＤＢａ，ＤＢｂ，ＤＢｚ 基底面転位、１０ 炭化珪素単結晶基板、２１ 第１の炭化珪素層、２２ 第２の炭化珪素層、２３ 第３の炭化珪素層，第３のエピタキシャル層、２９，２９ｖ バッファ層、５１〜５３ 炭化珪素エピタキシャル基板、１００ ｐｉｎダイオード（炭化珪素半導体装置）、１０１ カソード電極（第１の電極）、１０２ アノード電極（第２の電極）、１２３ ＪＴＥ領域、１２４ 第４の炭化珪素層、１３３ 絶縁膜、２００ プレーナゲート型ＭＯＳＦＥＴ（炭化珪素半導体装置）、３００ トレンチゲート型ＭＯＳＦＥＴ（炭化珪素半導体装置）、２０１，３０１ ドレイン電極（第１の電極）、２０２，３０２ ソース電極（第２の電極）、２２３，３２３ ソース層、２２４，３２４ ベース層（第４の炭化珪素層）、２３１，３３１ ゲート絶縁膜、２３２，３３２ ゲート電極。

Claims (10)

  1. 第１の不純物濃度を有する一の導電型の炭化珪素単結晶基板（１０）と、
    前記炭化珪素単結晶基板（１０）上に設けられ、前記第１の不純物濃度よりも低い第２の不純物濃度を有する前記一の導電型の第１の炭化珪素層（２１）と、
    前記第１の炭化珪素層（２１）上に設けられ、前記第１の不純物濃度よりも高い第３の不純物濃度を有する前記一の導電型の第２の炭化珪素層（２２）と、
    前記第２の炭化珪素層（２２）上に設けられ、前記第２の不純物濃度よりも低い第４の不純物濃度を有する前記一の導電型の第３の炭化珪素層（２３）と、
    を備える、炭化珪素エピタキシャル基板（５１〜５３）。
  2. 前記第３の不純物濃度は２×１０19ｃｍ-3以下である、請求項１に記載の炭化珪素エピタキシャル基板（５１〜５３）。
  3. 前記第３の不純物濃度は５×１０18ｃｍ-3以上である、請求項１または２に記載の炭化珪素エピタキシャル基板（５１〜５３）。
  4. 前記第２の不純物濃度は５×１０16ｃｍ-3以上、１×１０19ｃｍ-3以下である、請求項１から３のいずれか１項に記載の炭化珪素エピタキシャル基板（５１〜５３）。
  5. 前記第４の不純物濃度は１×１０14ｃｍ-3以上、５×１０16ｃｍ-3以下である、請求項１から４のいずれか１項に記載の炭化珪素エピタキシャル基板（５１〜５３）。
  6. 第１の面（Ｓ１）と前記第１の面（Ｓ１）と反対の第２の面（Ｓ２）とを有し、炭化珪素から作られたバッファ層（２９，２９ｖ）をさらに備え、
    前記第１の面（Ｓ１）は前記第２の炭化珪素層（２２）に面しており、前記第２の面（Ｓ２）は前記第３の炭化珪素層（２３）に面しており、前記バッファ層（２９，２９ｖ）は、前記第１の面（Ｓ１）から前記第２の面（Ｓ２）へ向かって連続的に減少する不純物濃度プロファイルを有している、請求項１から５のいずれか１項に記載の炭化珪素エピタキシャル基板（５１〜５３）。
  7. 第１の面（Ｓ１）と前記第１の面（Ｓ１）と反対の第２の面（Ｓ２）とを有し、炭化珪素から作られたバッファ層（２９ｖ）をさらに備え、
    前記第１の面（Ｓ１）は前記第２の炭化珪素層（２２）に面しており、前記第２の面（Ｓ２）は前記第３の炭化珪素層（２３）に面しており、
    前記バッファ層（２９ｖ）の前記第１の面（Ｓ１）と前記第２の面（Ｓ２）との間の地点を中間地点とすると、前記バッファ層（２９ｖ）は、不純物濃度が、前記第１の面（Ｓ１）から前記中間地点へ向かって連続的に第１の減少率で減少し、かつ前記中間地点から前記第２の面（Ｓ２）へ向かって第２の減少率で連続的に減少する不純物濃度プロファイルを有しており、
    前記第１の減少率は前記第２の減少率よりも小さい、
    請求項１から５のいずれか１項に記載の炭化珪素エピタキシャル基板（５３）。
  8. 第１の不純物濃度を有する一の導電型の炭化珪素単結晶基板（１０）と、
    前記炭化珪素単結晶基板（１０）上に設けられ、前記第１の不純物濃度よりも低い第２の不純物濃度を有する前記一の導電型の第１の炭化珪素層（２１）と、
    前記第１の炭化珪素層（２１）上に設けられ、前記第１の不純物濃度よりも高い第３の不純物濃度を有する前記一の導電型の第２の炭化珪素層（２２）と、
    前記第２の炭化珪素層（２２）上に設けられ、前記第２の不純物濃度よりも低い第４の不純物濃度を有する前記一の導電型の第３の炭化珪素層（２３）と、
    前記第３の炭化珪素層（２３）上に設けられた、前記一の導電型と異なる導電型の第４の炭化珪素層（１２４，２２４，３２４）と、
    を備える、炭化珪素半導体装置（１００，２００，３００）。
  9. 前記炭化珪素単結晶基板（１０）に電気的に接続された第１の電極（１０１，２０１，３０１）と、
    前記第４の炭化珪素層（１２４，２２４，３２４）に電気的に接続された第２の電極（１０２，２０２，３０２）と、
    をさらに備える、請求項８に記載の炭化珪素半導体装置（１００，２００，３００）。
  10. 前記第１の電極（１０１，２０１，３０１）は前記炭化珪素単結晶基板（１０）にオーミック接続されており、前記第２の電極（１０２，２０２，３０２）は前記第４の炭化珪素層（１２４，２２４，３２４）にオーミック接続されている、請求項９に記載の炭化珪素半導体装置（１００，２００，３００）。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107636808B (zh) * 2015-12-18 2021-03-23 富士电机株式会社 碳化硅半导体基板、碳化硅半导体基板的制造方法、半导体装置及半导体装置的制造方法
WO2017179377A1 (ja) * 2016-04-14 2017-10-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10707075B2 (en) * 2016-11-28 2020-07-07 Mitsubishi Electric Corporation Semiconductor wafer, semiconductor device, and method for producing semiconductor device
WO2018123148A1 (ja) * 2016-12-27 2018-07-05 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6791274B2 (ja) * 2017-02-20 2020-11-25 日立金属株式会社 炭化ケイ素積層基板およびその製造方法
JP6986944B2 (ja) 2017-12-06 2021-12-22 昭和電工株式会社 ＳｉＣエピタキシャルウェハの評価方法及び製造方法
JP6802818B2 (ja) * 2018-03-06 2020-12-23 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法
JP7447392B2 (ja) * 2018-09-10 2024-03-12 株式会社レゾナック ＳｉＣ基板の評価方法及びＳｉＣエピタキシャルウェハの製造方法
JP7055725B2 (ja) * 2018-09-14 2022-04-18 株式会社東芝 半導体装置
JP6952670B2 (ja) * 2018-10-22 2021-10-20 株式会社東芝 半導体装置、基板、及び、半導体装置の製造方法
JP7263740B2 (ja) * 2018-11-06 2023-04-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7129889B2 (ja) 2018-11-09 2022-09-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
IT201800010396A1 (it) * 2018-11-16 2020-05-16 St Microelectronics Srl Sistema e metodo per la rilevazione della concentrazione di particelle metalliche
US20220059658A1 (en) 2018-12-04 2022-02-24 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and silicon carbide semiconductor device
JP6956064B2 (ja) * 2018-12-10 2021-10-27 株式会社東芝 半導体装置、基板、及び、半導体装置の製造方法。
CN109904152A (zh) * 2019-01-24 2019-06-18 江苏东海半导体科技有限公司 集成肖特基二极管的沟槽mosfet的制备方法
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
JP7363423B2 (ja) * 2019-12-02 2023-10-18 株式会社デンソー 炭化珪素単結晶の製造方法
CN111599858B (zh) * 2019-12-24 2021-08-20 湖南大学 一种抑制dv/dt，di/dt噪音产生的高压SiC IGBT的结构
JP7361634B2 (ja) * 2020-03-02 2023-10-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2021187697A (ja) * 2020-05-28 2021-12-13 住友金属鉱山株式会社 炭化珪素単結晶基板の製造方法
JP7216248B1 (ja) 2021-07-13 2023-01-31 昭和電工株式会社 ＳｉＣデバイス及びＳｉＣデバイスの製造方法
JP7187620B1 (ja) 2021-07-13 2022-12-12 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法
CN116897434A (zh) * 2021-09-03 2023-10-17 富士电机株式会社 碳化硅半导体装置及碳化硅半导体基板
US20230084128A1 (en) * 2021-09-16 2023-03-16 Hitachi Metals, Ltd. Silicon carbide substrate and method of manufacturing the same
CN114864529A (zh) * 2022-05-18 2022-08-05 北京青禾晶元半导体科技有限责任公司 一种碳化硅复合基板及其制造方法与应用
WO2024058044A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素エピタキシャル基板、エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185215B2 (ja) * 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
DE10207522B4 (de) * 2001-02-23 2018-08-02 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE10360574B4 (de) * 2003-12-22 2008-11-27 Infineon Technologies Ag Leistungshalbleiterbauelement mit sanftem Abschaltverhalten
US7528040B2 (en) * 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
DE102005046707B3 (de) * 2005-09-29 2007-05-03 Siced Electronics Development Gmbh & Co. Kg SiC-PN-Leistungsdiode
JP2007250693A (ja) 2006-03-14 2007-09-27 Mitsubishi Materials Corp ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
JP4937685B2 (ja) 2006-09-21 2012-05-23 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5147244B2 (ja) 2007-01-17 2013-02-20 関西電力株式会社 バイポーラ型半導体素子
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
JP5530602B2 (ja) 2008-04-09 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5458509B2 (ja) * 2008-06-04 2014-04-02 日立金属株式会社 炭化珪素半導体基板
CN102687277B (zh) * 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5687422B2 (ja) 2009-11-30 2015-03-18 株式会社東芝 半導体装置
JP4880052B2 (ja) 2010-05-11 2012-02-22 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
US8916880B2 (en) * 2010-08-24 2014-12-23 Mitsubishi Electric Corporation Silicon carbide epitaxial wafer and semiconductor device
SE1051137A1 (sv) 2010-10-29 2012-04-30 Fairchild Semiconductor Förfarande för tillverkning av en kiselkarbid bipolär transistor och kiselkarbid bipolär transistor därav
US8772788B2 (en) * 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
JP2012253108A (ja) * 2011-06-01 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP5869291B2 (ja) * 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP5741712B2 (ja) * 2011-12-15 2015-07-01 富士電機株式会社 半導体装置の製造方法
WO2014065080A1 (ja) * 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法
JP2015053462A (ja) * 2013-08-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN103474478A (zh) * 2013-09-17 2013-12-25 西安电子科技大学 一种碳化硅sbd器件
WO2015170500A1 (ja) * 2014-05-08 2015-11-12 三菱電機株式会社 ＳｉＣエピタキシャルウエハおよび炭化珪素半導体装置の製造方法
US9373710B2 (en) * 2014-05-15 2016-06-21 Infineon Technologies Ag Insulated gate bipolar transistor
US9577045B2 (en) * 2014-08-04 2017-02-21 Fairchild Semiconductor Corporation Silicon carbide power bipolar devices with deep acceptor doping
US9543427B2 (en) * 2014-09-04 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for fabricating the same
JP6392604B2 (ja) * 2014-09-24 2018-09-19 国立大学法人京都大学 ゲートドライバ
JPWO2016092887A1 (ja) * 2014-12-12 2017-04-27 三菱電機株式会社 炭化珪素半導体装置
JP6457363B2 (ja) * 2015-09-11 2019-01-23 株式会社東芝 半導体装置
JP2017168666A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP6508099B2 (ja) * 2016-03-18 2019-05-08 三菱電機株式会社 半導体素子
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
DE102016112721B4 (de) * 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
JP6946764B2 (ja) * 2017-06-09 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6815285B2 (ja) * 2017-06-26 2021-01-20 株式会社東芝 半導体装置

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