JP6239097B2

JP6239097B2 - ＳｉＣエピタキシャルウエハ

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Publication number: JP6239097B2
Application number: JP2016517826A
Authority: JP
Inventors: 陽一郎三谷; 信之冨田; 貴規田中; 彰仁大野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-05-08
Filing date: 2015-02-26
Publication date: 2017-11-29
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Description

本技術は、ＳｉＣエピタキシャルウエハに関し、特に、デバイス歩留りが高いＳｉＣエピタキシャルウエハに関するものである。

炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、また、絶縁破壊電界強度、飽和電子速度および熱伝導度などの物性値が優れており、半導体パワーデバイス材料として優れた性質を有する。特に、このＳｉＣを用いたパワーデバイスでは、電力損失の大幅な低減および小型化などが可能となり、電源電力変換時の省エネルギー化が実現できる。よって、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）は、電気自動車の高性能化または太陽電池システムなどの高機能化などに貢献でき、低炭素社会実現という観点で、キーデバイスとなる可能性を有している。

ＳｉＣパワーデバイスを製造するにあたって、あらかじめ熱化学気相堆積（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法などにより、ＳｉＣ基板上に半導体デバイスの活性領域としてドリフト層を形成することが必須である。当該形成は、エピタキシャル成長により行われる。ドリフト層は、結晶中におけるキャリア濃度、および、膜厚が、精密に制御されて作りこまれている。基板に加えてこのようなエピタキシャル成長層が必要とされる理由は、デバイスの設計仕様によりキャリア濃度および膜厚がほぼ規定されるためであり、また、通常、ドリフト層には、基板のキャリア濃度より一層高精度の制御性が求められるためである。

ＳｉＣ基板上にエピタキシャル成長層を形成させたウエハを、以下、エピタキシャルウエハと称する。ＳｉＣデバイスは、エピタキシャルウエハに対し様々な加工が施されることによって作製される。そのため、一枚のウエハから所望の特性を有するデバイスが作製される個数の割合、つまり、いわゆる素子歩留りは、エピタキシャル成長層の電気的特性の均一性に強く依存している。

すなわち、エピタキシャルウエハ面内において、他の領域よりも絶縁破壊電界が小さかったり、または、一定の電圧を印加した際に相対的に大きな電流が流れたりする局所的な領域が存在すれば、当該領域を含むデバイスの電気的特性は劣ったものとなる。たとえば、耐電圧特性が悪くなることで、相対的に小さな印加電圧においてもいわゆるリーク電流が流れる不具合が生じる。言い換えれば、素子歩留りを第一義的に規定する要素は、エピタキシャルウエハの結晶学的な均一性である。かかる均一性を阻害する要因として、エピタキシャル成長時の不具合により、エピタキシャルウエハ表面に観察されるキャロット欠陥の存在が知られている。

ＳｉＣ結晶には、ポリタイプと呼ばれる特有の周期性が存在する。すなわち、化学量論的組成がＳｉとＣとで一対一であり、かつ、結晶格子が六方最密充填構造であっても、本構造におけるｃ軸に沿って原子配列に別種の周期性が存在する。この原子スケールでの周期および結晶格子の対称性によって、ＳｉＣの物性は規定される。現在デバイス応用の観点から最も注目を集めているＳｉＣ結晶は、４Ｈ−ＳｉＣと呼ばれるタイプである。同じ結晶型をエピタキシャル成長させるために、炭化珪素バルク基板の表面は、結晶のある面方位から傾斜させた面に設定され、一般的には（０００１）面からたとえば＜１１−２０＞方向に８°または４°傾斜させた表面を持つように加工される。

デバイス歩留りを向上させるため、ＳｉＣバルク基板およびＳｉＣエピタキシャル成長層の結晶性を改善させる方法が提案されている。

たとえば、特許文献１では、炭化珪素基板上に表面粗さのＲａ値が０．５ｎｍ以上１ｎｍ以下である抑止層および活性層が設けられている。形成された抑止層は、Ｃ／Ｓｉ比が１以下であり、厚さが１μｍ以下である。また、形成された活性層は、Ｃ／Ｓｉ比が１より大きく、厚さが５０μｍ以下である。このような構成により、エピタキシャル欠陥の少ない高品質なエピタキシャル膜を有するエピタキシャルＳｉＣ単結晶基板を提供することが可能である旨が記載されている。

また、たとえば、特許文献２では、炭化珪素基板上に抑止層および活性層が設けられている。形成された抑止層は、成長温度が１５００℃未満であり、成長速度が１μｍ／ｈ以下であり、厚さが１μｍ以下である。また、形成された活性層は、成長温度が１５００℃以上であり、成長速度が３μｍ／ｈ以上であり、厚さが５０μｍ以下である。このような構成により、エピタキシャル欠陥の少ない高品質なエピタキシャル膜（抑止層および活性層）を有するエピタキシャルＳｉＣ単結晶基板を提供することが可能である旨が記載されている。

また、非特許文献１には、比較的低Ｃ／Ｓｉ比条件でエピタキシャル成長を行うことによって、結晶欠陥を大幅に低減させることが可能である旨が記載されている。

特開２００８−７４６６４号公報特開２００７−２８４２９８号公報

Ｊ．Ｈａｓｓａｍｅｔａｌ，「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆｔｈｅｃａｒｒｏｔｄｅｆｅｃｔｉｎ４Ｈ−ＳｉＣｅｐｉｔａｘｉａｌｌａｙｅｒｓ」，ＪｏｕｒｎａｌｏｆＣｒｙｓｔａｌＧｒｏｗｔｈ，２０１０，ＶＯＬＵＭＥ３１２，ｐｐ１８２８−１８３７

しかしながら、特許文献１および特許文献２に記載された発明によれば、ＳｉＣエピタキシャル層とＳｉＣ基板との界面を起点とする欠陥の低減については考慮されているが、界面近傍を起点とする欠陥、具体的には、ＳｉＣ基板とＳｉＣエピタキシャル層との間の格子定数差に起因する格子不整合によってＳｉＣエピタキシャル層に応力がかかり、エピタキシャル層の成長中において生じる欠陥については全く考慮されていない。そのため、デバイス歩留まりの向上に対して十分な効果が得られない。

本技術は、上記のような問題を解決するためのものであり、デバイスの歩留りが十分に高いＳｉＣエピタキシャルウエハを提供することを目的とするものである。

本発明の一態様に関する炭化珪素半導体装置は、炭化珪素基板と、前記炭化珪素基板上に形成された欠陥低減層と、前記欠陥低減層上に形成されたドリフト層とを備え、前記欠陥低減層と前記炭化珪素基板との界面近傍以外から発生したキャロット欠陥数が、前記欠陥低減層と前記炭化珪素基板との界面近傍から発生したキャロット欠陥数の４．５倍以上７．５倍以下であることを満たす。

本発明の上記態様によれば、ドリフト層と炭化珪素基板との界面を起点とする欠陥のみならず、ドリフト層と炭化珪素基板との界面近傍を起点とする欠陥をも低減させることが可能となり、効果的にデバイス歩留りを向上させることができる。

本技術の目的、特徴、局面および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

キャロット欠陥の表面形状を示す図である。キャロット欠陥の起点位置と、各起点位置のキャロット欠陥が存在するデバイス素子が不良となる確率との関係を示す図である。エピタキシャル成長層表面に現れる欠陥の長さから起点位置を推定する方法の概略図である。キャロット欠陥の起点位置と、キャロット欠陥の起点位置の相対頻度との関係を示す図である。実施形態に関する炭化珪素半導体装置の構造を示す断面図である。実施形態に関する、デバイス素子が不良となる確率と欠陥起点位置の相対頻度との積の、キャロット欠陥の起点位置との関係を示す図である。キャロット欠陥密度とエピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比との関係を示す図である。実施形態に関する炭化珪素半導体装置の構造、および、各層のキャリア濃度（不純物濃度）を示す図である。実施形態に関する炭化珪素半導体装置の構造、および、各層のキャリア濃度（不純物濃度）を示す図である。実施形態に関する炭化珪素半導体装置の構造、および、各層のキャリア濃度（不純物濃度）を示す図である。実施形態に関するデバイス素子が不良となる確率と欠陥起点位置の相対頻度との積の、キャロット欠陥の起点位置との関係を示す図である。実施形態に関する炭化珪素半導体装置の構造、および、各層のキャリア濃度（不純物濃度）を示す図である。

以下、添付の図面を参照しながら実施形態について説明する。以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

＜第１実施形態＞
＜構成＞
図１は、典型的なキャロット欠陥の表面形状を示す図である。図１は、光学顕微鏡像を示している。

キャロット欠陥は線状形状である。これらの欠陥の中には、特にＭｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）またはｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）などのデバイスにおいて、耐圧不良などの致命的な不具合を生じさせるデバイスキラー欠陥が存在することが知られている。

発明者らは、デバイスに悪影響を与えるキャロット欠陥に関して鋭意研究を行い、起点位置がＳｉＣエピタキシャル成長層とＳｉＣ基板との界面に近い欠陥ほど、デバイス不良の原因となり易いことを明らかとした。発明者らは、数種類の耐圧仕様に対応したＳｉＣエピタキシャル成長層に見られる、キャロット欠陥の起点位置と、当該ＳｉＣエピタキシャル成長層を含むデバイス構造作製後の素子特性とを比較評価し、図２の関係を明らかにした。

図２は、ＳｉＣエピタキシャル成長層表面に存在するキャロット欠陥の起点位置と、各起点位置のキャロット欠陥が存在するデバイス素子が不良となる確率との関係を示す図である。縦軸は、デバイス不良となる確率を示しており、横軸は、キャロット欠陥の起点位置をＳｉＣエピタキシャル成長層の膜厚を１とした比率で表している。そして横軸では、１に近づくほどＳｉＣエピタキシャル層と基板との界面付近でキャロット欠陥が発生していることを示し、０に近づくほどＳｉＣエピタキシャル層上部でキャロット欠陥が発生していることを示している。なお、欠陥の長さに基づく欠陥起点位置の推定は、図３で示されるように、欠陥長さＬ÷ｔａｎθ（θはＳｉＣ基板のオフ角）で実施した。また、ここで言う素子の不良とは、主に耐圧不良およびゲート不良を示している。

加えて、発明者らは、エピタキシャル成長層に存在するキャロット欠陥に対して、起点位置の内訳についても調査した。その結果は図４に示されている。

図４は、キャロット欠陥の起点位置と、キャロット欠陥の起点位置の相対頻度との関係を示す図である。図４において、縦軸は、相対頻度を示し、横軸は、図２と同様に、キャロット欠陥の起点位置をＳｉＣエピタキシャル成長層の膜厚を１とした比率で表している。そして横軸では、１に近づくほどＳｉＣエピタキシャル層と基板との界面付近でキャロット欠陥が発生していることを示し、０に近づくほどＳｉＣエピタキシャル層上部でキャロット欠陥が発生していることを示している。

図４によれば、ウエハ面内に存在するすべての欠陥の内、エピタキシャル成長層と基板との界面近傍から発生している欠陥がその大部分を占めていることが明らかとなった。

以上から、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生しているキャロット欠陥が、ウエハ面内に存在する全キャロット欠陥の内で最も多くを占めており、且つ、デバイスに悪影響を与え易いと考えられる。

図５は、本実施形態に関する炭化珪素半導体装置としてのＳｉＣエピタキシャルウエハの構造を示す断面図である。ＳｉＣエピタキシャルウエハは、ＳｉＣ基板１と、ＳｉＣ基板１のＳｉ面またはＣ面上にエピタキシャル成長で形成された欠陥低減層２と、欠陥低減層２上にエピタキシャル成長で形成されたＳｉＣのドリフト層３とを備える。

ＳｉＣエピタキシャルウエハは、たとえば、昇華法によって成長したインゴットをスライスし、鏡面研磨することによって得られるＳｉＣ基板１上に、ＳｉＣエピタキシャル成長層を形成することによって作製される。しかし、一般的に、キャロット欠陥と呼ばれる結晶欠陥が、１個／ｃｍ^２程度の密度でエピタキシャル成長層表面に発生し、デバイスに悪影響を与える。

そのため、これらの欠陥を低減させること、または、発生してもデバイスへの悪影響が出ないようにすることが必須である。

図２および図４によれば、欠陥がデバイス不良を引き起こす確率とキャロット欠陥の長さ（起点位置）とには明確な正の相関があり、また、キャロット欠陥は、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生しているものが多いことがわかる。

以上のことから、発明者らは更なる研究を行い、図２の結果と図４の結果とをキャロット欠陥の起点位置ごとに掛け合わせた値をデバイスキラー欠陥密度を検討する際の新たな指標とした。これは、各起点位置のキャロット欠陥に対して、発生頻度と不良率とを掛け合わせたものであるため、デバイスキラー欠陥数と本質的に等価と見なせる。

図６は、デバイス素子が不良となる確率と欠陥長さの相対頻度との積の、キャロット欠陥の長さとの関係を示す図である。図６において、各起点位置の値を足し合わせた値がデバイスキラー欠陥の総数と見なせる。そのため、デバイス特性に悪影響を与えることなく、デバイスキラー欠陥密度を１／２にするためには、欠陥長さが０．８１から１までの範囲のキャロット欠陥を発生させないようにすればよく、その結果、デバイス歩留りが大幅に向上する。

非特許文献１には、ＳｉＣエピタキシャル成長層の形成を比較的低Ｃ／Ｓｉ比で行うことによって、キャロット欠陥が低減可能であるとの報告がある。発明者らが、この報告と同様な研究を行った結果を図７に示す。

図７は、キャロット欠陥密度とエピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比との関係を示す図である。図７より、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比を０．９以下とすることにより、キャロット欠陥が大幅に低減することがわかる。ただし、低Ｃ／Ｓｉ比条件下でのエピタキシャル成長は、基板面内におけるキャリア濃度の均一性を悪化させるので、図５に示されるように、欠陥低減層２上に高Ｃ／Ｓｉ比条件でドリフト層３を形成する必要がある。欠陥低減層２およびドリフト層３を形成する際には、ＳｉＣ基板１上に、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比を０．９以下とした欠陥低減層２を、所望のＳｉＣエピタキシャル成長層の厚さの（１−０．８１）倍以上の厚さで形成することで、欠陥の長さを今までの長さの０．８１倍以下まで低減させることが可能となる。これによって、欠陥低減層２中での、デバイス不良の原因となる欠陥の発生を抑制することができる。

すなわち、欠陥低減層２の厚さをｔ１、ドリフト層３の厚さをｔ２とした場合に、
の式を満たすようにｔ１およびｔ２を設定することで、デバイスキラー欠陥密度が極めて低いＳｉＣエピタキシャルウエハが得られる。なお、欠陥低減層２の厚さは、生産性のおよびデバイス不良抑制効果を考慮すると、たとえば、１μｍより大きく１００μｍ以下であることが想定される。また、ドリフト層３の厚さとしては、上記関係式およびデバイス仕様の観点より、たとえば、５μｍ以上２００μｍ以下であることが想定される。

＜製造方法＞
上記に説明したＳｉＣエピタキシャルウエハの製造方法を、以下に説明する。

まず、ＳｉＣ基板１を準備する。ＳｉＣ基板１は、不純物濃度が平均で１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下で窒素がドーピングされた、４Ｈ−ＳｉＣのｎ型基板である。基板厚みは、３００μｍ以上４００μｍ未満であり、（０００１）面からの傾斜角を有している。

準備したＳｉＣ基板を、７５℃（±５℃）に加熱したアンモニア水と過酸化水素水との混合溶液（１：９）中に１０分間浸した後、さらに、７５℃（±５℃）に加熱した塩酸と過酸化水素水との混合溶液（１：９）に浸す。そして、体積比率５％程度のフッ酸を含む水溶液に浸した後、純水により置換処理を施して、ＳｉＣ基板に対する表面洗浄を行う。

洗浄を行った後、ＳｉＣ基板１をＣＶＤ装置の反応炉内に設置し、所望の加熱温度まで昇温する。そして、キャリアガスおよびＳｉＣ基板表面におけるクリーニングガスとして水素を、材料ガスとしてモノシランおよびプロパンを、ドーパントガスとして窒素をそれぞれ導入し、ＳｉＣエピタキシャル成長を開始させる。

図８は、エピタキシャルウエハの構造、および、各層のキャリア濃度（不純物濃度）を示す図である。

ＳｉＣエピタキシャル成長は、図８に示されるように、まず、ＳｉＣ基板上に、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比を０．５以上０．９以下とし、キャリア濃度が１×１０^１７ｃｍ^−３以上５×１０^１８ｃｍ^−３以下の範囲内になるように、また、キャリア濃度の面内分布が１０％以上となるように窒素流量を制御して、欠陥低減層をｔ１の厚さで形成する。ここで、キャリア濃度の面内分布とは、面内の複数の地点において測定されたキャリア濃度の標準偏差を平均値で割り、さらにそれを１００倍して百分率で示した値である。その後、形成された欠陥低減層上に、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比を１以上１．５以下とし、キャリア濃度が５×１０^１４ｃｍ^−３以上５×１０^１６ｃｍ^−３以下の範囲内になるように、また、キャリア濃度の面内分布が１０％以下となるように窒素流量を制御して、ドリフト層をｔ２の厚さで形成する。その際、
の式を満たすようにｔ１およびｔ２を設定する。

以上の工程により、デバイスキラー欠陥が極めて低密度なＳｉＣエピタキシャル成長ウエハが作製される。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、炭化珪素半導体装置が、炭化珪素基板であるＳｉＣ基板１と、ＳｉＣ基板１上に形成された欠陥低減層２と、欠陥低減層２上に形成されたドリフト層３とを備える。

欠陥低減層２は、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比が０．５以上０．９以下であり、ドリフト層３は、エピタキシャル成長時の供給材料ガスのＣ／Ｓｉ比が１以上１．５以下である。

欠陥低減層２の厚さｔ１は、ドリフト層３の厚さｔ２に対し、
の関係を満たす。

このような構成によれば、欠陥低減層の厚さを上記関係式を満たすように設定することにより、発生する欠陥がデバイスキラーとなる確率を大幅に低減することができる。すなわち、本質的なデバイスキラー欠陥密度の低減が可能となり、デバイス歩留りが向上する。また、デバイス不良を引き起こすドリフト層３とＳｉＣ基板１との界面を起点とする欠陥のみならず、ドリフト層３とＳｉＣ基板１との界面近傍を起点とする欠陥をも低減させることが可能となり、効果的にデバイス歩留りを向上させることができる。

図１１は、本実施形態を適用した場合と適用しなかった場合とにおいて、キャロット欠陥の不良率と長さの相対頻度との積を示している。なお、図１１は、本実施形態を適用した場合と適用しなかった場合との差異を明確にするため、起点位置を０．８１から１の範囲で抜き出しており、１に近づくほどＳｉＣエピタキシャル層と基板との界面付近でキャロット欠陥が発生していることを示し、０．８１に近づくほどＳｉＣエピタキシャル層上部でキャロット欠陥が発生していることを示している。

図１１に示されるように、本実施形態を適用した場合、デバイス不良を引き起こすＳｉＣエピタキシャル層とＳｉＣ基板との界面近傍を起点とするキャロット欠陥が低減する。その結果、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍以外から発生したキャロット欠陥の数が、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生したキャロット欠陥の数の４．５倍から７．５倍となり、本質的なデバイスキラー欠陥密度が低減され、デバイス歩留りが向上する。

なお、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍以外から発生したキャロット欠陥数に対する、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生したキャロット欠陥数の比率が４．５倍より低い場合は、本実施形態を適用しない場合に近づくため、デバイス不良を引き起こすＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生したキャロット欠陥が十分に低減しない。また、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍以外から発生したキャロット欠陥数に対する、ＳｉＣエピタキシャル成長層とＳｉＣ基板との界面近傍から発生したキャロット欠陥数の比率が７．５倍より高い場合は、デバイス特性への欠陥低減層のキャリア濃度の面内分布悪化の影響が顕著となるため、結果的にデバイス歩留まりが低下してしまう。

＜第２実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。

第１実施形態では、図８に示されるように、ＳｉＣ基板１上に形成した欠陥低減層２のキャリア濃度と欠陥低減層２上に形成したドリフト層３のキャリア濃度とが異なる場合について記載されている。

図９は、エピタキシャルウエハの構造、および、各層のキャリア濃度（不純物濃度）を示す図である。図９に示されるように、第１実施形態とは異なり、欠陥低減層２ａのキャリア濃度とドリフト層３のキャリア密度とを同一としてもよい。また、ＳｉＣ基板１と欠陥低減層２ａとの間に、たとえば、２×１０^１８ｃｍ^−３のキャリア濃度から欠陥低減層２ａのキャリア濃度まで、欠陥低減層２ａに近づくにつれて徐々に（連続的に）または段階的にキャリア濃度を小さくした、厚さ１μｍ程度の濃度傾斜層４ａを追加してもよい。

＜効果＞
以下に、本実施形態による効果を例示する。

欠陥低減層２ａをデバイス動作領域の一部として使用することができ、特に、厚膜のＳｉＣエピタキシャル成長層を形成する場合に、スループットの向上が見込まれる。

欠陥低減層２ａをデバイス動作領域として使用できるため、ドリフト層３と比較して欠陥低減層２ａを厚く形成し、欠陥低減層２ａの割合を高くすることも可能である。

＜第３実施形態＞
第１実施形態では、図８に示されるように、ＳｉＣ基板１上に欠陥低減層２を形成した後、直接ドリフト層３を形成する手法が示されている。

図１０は、エピタキシャルウエハの構造、および、各層のキャリア濃度（不純物濃度）を示す図である。図１０に示されるように、欠陥低減層２とドリフト層３との間に、欠陥低減層２のキャリア濃度からドリフト層３のキャリア濃度まで、ドリフト層３に近づくにつれて徐々に（連続的に）または段階的にキャリア濃度を小さくした、濃度傾斜層４ｂを追加してもよい。

＜効果＞
以下に、本実施形態による効果を例示する。

欠陥低減層２とドリフト層３との間のキャリア濃度の差に起因するキャロット欠陥の発生を抑制することができ、デバイスキラー欠陥の更なる低密度化が可能である。

＜第４実施形態＞
第１実施形態では、図８に示されるように、ＳｉＣ基板１上にキャリア濃度が１×１０^１７ｃｍ^−３以上５×１０^１８ｃｍ^−３以下の範囲内となるように窒素流量を制御して欠陥低減層２ｂを形成した後、ドリフト層３を形成する手法が示されている。

図１２は、エピタキシャルウエハの構造、および、各層のキャリア濃度（不純物濃度）を示す図である。

図１２に示されるように、欠陥低減層２ｂのキャリア濃度（不純物濃度）を、たとえば、２×１０^１８ｃｍ^−３のキャリア密度からドリフト層３のキャリア密度まで、ドリフト層３に近づくにつれて徐々に（連続的に）または段階的にキャリア濃度を小さくしてもよい。なお、上記の欠陥低減層２ｂを、図９に示される構造または図１０に示される構造にそれぞれ適用してもよい。

＜効果＞
以下に、本実施形態による効果を例示する。

ＳｉＣ基板１とドリフト層３との間のキャリア濃度の差に起因するキャロット欠陥の発生を抑制することができ、デバイスキラー欠陥の更なる低密度化が可能である。

なお、エピタキシャル成長の条件を適宜設定することにより、キャリア濃度の所望のプロファイルを得ることが可能である。

上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載したものに限られるものではない。よって、例示されていない無数の変形例（任意の構成要素の変形または省略、さらには、異なる実施形態間の自由な組み合わせを含む）が、本発明の範囲内において想定され得る。

１ＳｉＣ基板、２，２ａ，２ｂ欠陥低減層、３ドリフト層、４ａ，４ｂ濃度傾斜層。

Claims

炭化珪素基板と、
前記炭化珪素基板上に形成された欠陥低減層と、
前記欠陥低減層上に形成されたドリフト層とを備え、
前記欠陥低減層と前記炭化珪素基板との界面近傍以外から発生したキャロット欠陥数が、前記欠陥低減層と前記炭化珪素基板との界面近傍から発生したキャロット欠陥数の４．５倍以上７．５倍以下であることを満たす、
ＳｉＣエピタキシャルウエハ。
前記欠陥低減層および前記ドリフト層において、前記欠陥低減層のキャリア濃度分布が１０％以上であり、前記ドリフト層のキャリア濃度分布が１０％以下である、
請求項１に記載のＳｉＣエピタキシャルウエハ。
前記欠陥低減層の厚さは、１［μｍ］より大きく１００［μｍ］以下である、
請求項１または請求項２に記載のＳｉＣエピタキシャルウエハ。
前記ドリフト層の厚さは、５［μｍ］以上２００［μｍ］以下である、
請求項１または請求項２に記載のＳｉＣエピタキシャルウエハ。
前記炭化珪素基板は、４Ｈ−ＳｉＣである、
請求項１から請求項４のうちのいずれか１項に記載のＳｉＣエピタキシャルウエハ。
前記欠陥低減層のキャリア濃度は、前記ドリフト層のキャリア濃度と等しい、
請求項１から請求項４のうちのいずれか１項に記載のＳｉＣエピタキシャルウエハ。
前記欠陥低減層と前記炭化珪素基板との間に形成された、濃度傾斜層をさらに備え、
前記濃度傾斜層のキャリア濃度は、前記炭化珪素基板と接触する側から前記欠陥低減層と接触する側へ向かうにつれて、連続的に、または、段階的に減少する、
請求項１から請求項４のうちのいずれか１項に記載のＳｉＣエピタキシャルウエハ。
前記欠陥低減層と前記ドリフト層との間に形成された、濃度傾斜層をさらに備え、
前記濃度傾斜層のキャリア濃度は、前記欠陥低減層と接触する側から前記ドリフト層と接触する側へ向かうにつれて、連続的に、または、段階的に減少する、
請求項１から請求項４のうちのいずれか１項に記載のＳｉＣエピタキシャルウエハ。
前記欠陥低減層のキャリア濃度は、前記炭化珪素基板と接触する側から前記ドリフト層と接触する側へ向かうにつれて、連続的に、または、段階的に減少する、
請求項１から請求項４のうちのいずれか１項に記載のＳｉＣエピタキシャルウエハ。