CN102341893B - 碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置的制造方法 Download PDF

Info

Publication number
CN102341893B
CN102341893B CN201080010581.7A CN201080010581A CN102341893B CN 102341893 B CN102341893 B CN 102341893B CN 201080010581 A CN201080010581 A CN 201080010581A CN 102341893 B CN102341893 B CN 102341893B
Authority
CN
China
Prior art keywords
epitaxial film
growth
layer
growth temperature
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080010581.7A
Other languages
English (en)
Other versions
CN102341893A (zh
Inventor
浜野健一
大塚健一
富田信之
多留谷政良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN102341893A publication Critical patent/CN102341893A/zh
Application granted granted Critical
Publication of CN102341893B publication Critical patent/CN102341893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

在偏角为5度以下的SiC半导体基板上成膜使聚束台阶高度和因平台上的反应种的迁移不良引起的结晶缺陷都减少的外延层。在偏角为5度以下的SiC半导体基板的表面上，且与该表面相接地，在生长温度T1下从时刻t1到时刻t2的期间内成膜第一层外延层。使反应炉的温度从生长温度T1降温至生长温度T2，在第一层外延层的表面上，且与该表面相接地，在生长温度T2(＜T1)下从时刻t3到时刻t4的期间内使第二层外延层外延生长。如上所述，将外延层设为两层结构，相比第一外延层将第二外延层的生长温度设定为低。

Description

碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅(以下称为“SiC”)半导体装置的制造方法。
背景技术
为了形成SiC半导体装置，需要在SiC基板上使作为半导体元件的活性区域的外延层生长。这种外延层通过台阶流动生长(step flowgrowth)而形成。在SiC基板的结晶表面上存在细小凹凸，将高低差部称为“台阶”，将什么也没有的表面称为“平台”。在台阶流动生长中，通过使晶片倾斜，从而在平台上扩散附着于结晶表面的反应种，从到达台阶的反应种依次侵吞，得到平坦的表面结构。一般而言，晶片的倾斜从基板的(0001)面朝向[11-20]方向形成。上述的倾斜角被称为“偏角(off angle)”，至此，一般的偏角分别在4H-SiC基板中为8度、在6H-SiC中为3.5度。
在专利文献1中提出了从基板的(0001)面向[11-20]方向对带有8度偏角的4H-SiC基板进行外延生长，在由此生成的外延层之上进一步提高生长温度来进行外延生长，从而能减少从SiC基板连续的底面(Basal Plane)位错的密度。
专利文献1：日本特开2006-120897号公报
发明内容
但是，近年来，出于SiC基板的生产成本的问题，以低偏角化为目标，希望使用偏角为4度以下的SiC基板。进而，当考虑SiC基板的加工余量以及偏角的基板面内分布时，需要假设偏角为5度以下的SiC基板。而且，关于一般市售的SiC基板，在偏角为0度的精确面基板中，由于加工性上的问题，也并不会形成完全的(0001)面，而是稍稍带有偏角。
从以上观点来看，需要从精确面基板对形成有5度以下的偏角的SiC基板的晶片进行外延生长。
随着基板的偏角变小，平台宽度变长，反应种无法到达台阶而是停留在平台上形成核，以该核为起点引起二维核生长的概率上升。特别是在外延层的生长温度低时，由于在平台上的反应种的迁移长度变短，因此易于产生因平台表面上的反应种的迁移不良引起的结晶缺陷。
在此基础上，随着基板的偏角变小，由于表面能量的问题，易于产生被称为“聚束台阶(bunching step)”的表面粗糙。特别是在外延层的生长温度高时，产生聚束台阶变得显著的问题。
在偏角为5度以下的低偏角SiC基板上使SiC外延层生长时，随着偏角的下降，相对于反应种的迁移长度，平台宽度会大幅增加。因此，反应种易于停留在平台上形成核，以该核为起点的结晶缺陷的发生概率上升。特别是，与生长过程中相比，在生长初期的基板与生成在其上的外延层的界面附近更易于发生这些结晶缺陷。
为了减少上述的结晶缺陷，认为有效的方法是提高生长温度，变长反应种的迁移长度。
但是，在生长温度比较高的条件下进行了几μm以上厚度的外延层的生长时，存在产生较大的聚束台阶导致表面粗糙这样的问题。
本发明是为了解决在偏角为5度以下的SiC基板中新认识到的上述问题而作成的，主要目的在于得到一种碳化硅半导体装置的制造方法，包括聚束台阶以及因迁移不良而引起的结晶缺陷都较少的外延层，或者能够扩大上述外延层的工艺余量(也称为工艺窗口)。
本发明的主题所涉及的碳化硅半导体装置的制造方法的特征在于，包括：在具有偏角的碳化硅半导体基板的主表面上，使第一外延层生长的工序；以及在所述第一外延层的上表面上，且与所述第一外延层的所述上表面相接地，以比所述第一外延层的生长温度低的生长温度使第二外延层生长的工序。
根据本发明的主题，能够抑制聚束台阶的发生，并且能够在具有偏角的SiC基板上生成以反应种的迁移不良为起点而引起的结晶缺陷少的外延膜。即，以高温度使第一外延层外延生长，从而抑制上述结晶缺陷，并以比第一外延层的生长温度低的温度使第二外延层生长，从而降低聚束台阶的高度。据此，能够一并减少聚束台阶高度以及以迁移不良为起点的结晶缺陷密度。
通过以下的详细说明和附图，本发明的目的、特征、方式、以及优点会更加明确。
附图说明
图1是表示作为通过实施方式1所涉及的SiC半导体装置的制造方法制造的SiC半导体装置的半导体元件结构的一例的纵型n沟道SiC-MOSFET的结构的纵剖面图。
图2是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图3是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图4是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图5是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图6是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图7是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图8是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图9是表示本实施方式所涉及的纵型n沟道SiC-MOSFET的制造方法的纵剖面图。
图10是表示制作出图1所示的第一漂移层和第二漂移层为止的反应炉内的温度曲线的图。
图11是表示观测到的以迁移不良为起点的结晶缺陷的图。
图12是表示观测到的以迁移不良为起点的结晶缺陷的图。
图13是表示观测到的以迁移不良为起点的结晶缺陷的图。
图14是表示制作出图1所示的第一漂移层和第二漂移层为止的反应炉内的温度曲线的图。
图15是表示通过实施方式2所涉及的制造方法作成的具有偏角为5度以下的SiC基板的SiC肖特基二极管的结构的纵剖面图。
图16是表示通过实施方式3所涉及的制造方法作成的具有偏角为5度以下的SiC基板的SiC-MOSFET的结构的纵剖面图。
图17是表示通过实施方式4所涉及的制造方法作成的具有偏角为5度以下的SiC基板的SiC-MOSFET的结构的纵剖面图。
图18是表示外延层的生长温度与聚束台阶的高度的关系的图。
图19是表示外延层的生长温度与因迁移不良引起的结晶缺陷密度的关系的图。
符号说明
1：n型(相当于第一导电型)SiC基板、
2：由n型SiC构成的第一漂移层、
3：以比第一漂移层低的生长温度进行了外延生长的由n型SiC构成的第二漂移层、
4：p型(相当于第二导电型)基极层、
5：n型源极区、
6：栅极绝缘膜、
7：栅极电极、
8：源极电极、
9：漏极电极
10：由n型SiC构成的第一外延层、
11：以比第一外延层低的生长温度进行了外延生长的由n型SiC构成的第二外延层、
12：由n型SiC构成的第一外延层、
13：以比第一外延层低的生长温度进行了外延生长的由n型SiC构成的第二外延层、
14：终端结构、
15：欧姆电极、
16：肖特基电极。
具体实施方式
(实施方式1)
本实施方式所涉及的SiC半导体装置的制造方法的特征点在于：当制作SiC半导体元件(纵型MOSFET或IGBT等)的漂移层时，使第一层外延膜(第一漂移层)生长来形成第一漂移层，在其上以比第一层外延膜的生长温度低的温度使第二层外延膜(第二漂移层)生长，从而形成该漂移层。
图1的纵剖面图表示作为通过本实施方式所涉及的SiC半导体装置的制造方法制造的SiC半导体装置的半导体元件结构的一例的纵型n沟道SiC-MOSFET。在图1中，各参照符号表示以下的结构要素。即，1表示偏角为5度以下(例如偏角为4度)的n型(相当于第一导电型)SiC基板、2表示由n型SiC组成的外延生长层即第一漂移层(第一外延层)、3表示在比第一漂移层2的生长温度低的生长温度下进行外延生长而得到的由n型SiC组成的第二漂移层(第二外延层)、4表示p型(相当于第二导电型)的基极区(阱区，well region)、5表示n型源极区、6表示栅极绝缘膜、7表示栅极电极、8表示源极电极、9表示漏极电极。因此，图1的纵型n沟道SiC-MOSFET中的漂移层由第一和第二漂移层2、3这两层组成。
另外，图2～图9的各图是表示本实施方式所涉及的SiC半导体装置的制造方法，具体而言是表示纵型n沟道SiC-MOSFET的制造方法的纵剖面图。以下，基于图2～图9的各图，描述本实施方式所涉及的SiC半导体装置的制造方法。
首先，如图2所示，1)通过外延结晶生长法，在偏角为5度以下(例如偏角被设定为4度)的n型SiC基板1的主表面或上表面上，形成由n型SiC构成的第一漂移层2作为第一层外延膜，进而，2)在第一漂移层2的上表面上，且与第一漂移层2的上表面相接地，通过比第一漂移层2的生长温度低的生长温度下的外延结晶生长法，形成第二漂移层3作为第二层外延膜(图2)。上述一系列的外延结晶生长工序相当于本实施方式的核心部分，因此后面详细描述。
外延结晶生长后，在第二漂移层3中在规定间隔分离的部位，形成由抗蚀剂等构成的掩膜(未图示)之后，离子注入杂质，形成一对p型基极区4。图3表示去除了上述掩膜后的元件的纵剖面结构。在第二漂移层3中作为导电型为p型的杂质，例如可以举出硼(B)或铝(Al)。
进而，在上述各p型基极区4中，在形成由抗蚀剂等构成的掩膜(未图示)之后，离子注入杂质，形成n型源极区5。图4表示去除了上述掩膜后的元件的纵剖面结构。作为n型杂质，例如可以举出磷(P)或氮(N)。
离子注入后如果继续通过热处理装置(未图示)在高温下对晶片进行热处理，则n型和p型的注入离子被电激活。图5表示该热处理后的元件的纵剖面结构。
然后，如图6所示，通过热氧化或堆积形成栅极绝缘膜6。然后，在栅极绝缘膜6上成膜栅极电极7之后，如图7所示图案形成栅极电极7。栅极电极7被图案形成为如下形状：一对基极区4和一对源极区5位于同电极7的两端部的下方，位于一对基极区4间的第二漂移层3的一部分位于同电极7的中央正下方。
进而，各源极区5上的栅极绝缘膜6的残余部分通过光刻技术和蚀刻技术去除(图8)，去除后，在源极区5露出的部分上成膜且图案形成源极电极8(图9)。然后，在SiC基板1的背面侧形成漏极电极9，从而完成如图1所示的元件结构的主要部分。
接着，在本实施方式所涉及的SiC半导体装置的制造方法中对具有特征的第一和第二漂移层2、3的制作工序进行详细描述。
图10是表示制作出图1所示的第一漂移层2和第二漂移层3为止的反应炉内的温度曲线的图。在图10中，横轴表示经过时间，纵轴表示反应炉内的温度。下面根据图10，使用图1的参照符号，对上述一系列的制膜工序进行描述。
首先，在时刻t0中，使载体气体(H2)流过反应炉内，开始升温。接着，从反应炉内的温度达到第一生长温度T1的时刻t1起，向反应炉内导入硅烷(SiH4)、丙烷(C3H8、)、以及氮(N2)的气体，开始进行外延生长。从时刻t1到经过了规定时间的时刻t2之间，进行第一外延层2的生长。然后，使反应炉内的温度下降至第二外延层3的生长温度T2(＜T1)。于是，在从反应炉内的温度下降至生长温度T2的时刻t3到时刻t4的规定时间内，进行第二外延层3的外延生长。然后，转移到经过了上述规定时间的时刻t4，使反应炉内的温度下降。
此外，在分别进行第一和第二漂移层2、3的生长之前，以去除SiC基板1的损坏层为目的，还可以进行利用H2或HCl气体或它们的混合气体等的气体蚀刻。
这里，图11、图12、以及图13表示作为以迁移不良为起点的结晶缺陷的代表性结晶缺陷(观测结果)。图11～图13所示的结晶缺陷在俯视时均形成为三角形状。而且，图11所示的结晶缺陷在深度方向上具有几十nm～几百nm的凹陷，图12所示的结晶缺陷的一部分在深度方向上具有凹陷。另外，图13所示的结晶缺陷具有三角形状整体在深度方向上凹陷几十nm的结构。
如图11～图13所示，在偏角为5度以下的SiC基板的上表面(主表面)与在其上外延生长的外延膜的界面中，大多被确认以迁移不良为起点的结晶缺陷。因此，上述结晶缺陷的密度强烈依赖于第一层外延膜的成膜条件。例如，在生长温度1600℃下生长第一层外延膜，接着在生长温度1550℃下使第二层外延膜生长时的上述结晶缺陷的密度，与始终在生长温度1550℃下进行外延膜的生长时的上述结晶缺陷的密度相比，约为1/10左右。另一方面，关于聚束台阶的高度，在上述生长温度的条件下使两层外延膜生长时，与始终在生长温度1600℃下进行外延膜的生长时相比，聚束台阶的高度被抑制为1/2左右。但是，上述例子为使具有约0.5μm左右的厚度的第一层外延膜层压在偏角为5度以下的SiC基板的主表面上的情况。与此相对，在第一层外延膜的厚度约为0.2μm左右的情况下，关于聚束台阶的高度，能够得到与使约0.5μm左右的第一层外延膜层压在SiC基板的主表面上的情况同等程度的值，但结晶缺陷密度与始终在生长温度1550℃下进行外延生长时的结晶缺陷密度相比，停留在1/3左右。虽说如此，即使第一层外延膜的膜厚比约0.5μm薄时，也能够得到上述结晶缺陷的密度降低这种效果。另一方面，在第一层外延膜的膜厚较厚的情况下，结晶缺陷密度会充分减少，但特别是当第一层外延膜的膜厚超过1.0μm时，认为在第二层外延膜的生长前表面粗糙变得显著，聚束台阶的高度变大。当考虑以上的观点时，可以说第一层外延膜的厚度优选为0.3μm以上0.8μm以下的范围内的值。
上述结果为将第一层外延膜的成膜完成时(图10的时刻t2)与第二层外延膜的成膜开始时(图10的时刻t3)之间的降温速度设定为20℃/分而得到的结果。在第一层外延膜的生长温度高于第二层外延膜的生长温度的情况下，当停止生长气体并对反应炉内的温度进行降温时，如果降温速度慢，则可能引起氢蚀刻导致的表面粗糙。相反，如果降温速度快，则无法充分控制温度而引起下冲(undershoot)，从而生长温度暂时下降到需要以上，有可能成为结晶缺陷增加的原因。因此，可以说优选将降温速度设定为5℃/分以上30℃/分以下的范围内的值。
进而，本次显示了在第一层外延膜与第二层外延膜中固定C/Si比来使第一层和第二层外延膜生长时的结果，但例如相比第一层外延膜提高第二层外延膜的C/Si比等，改变第一层外延膜的C/Si比和第二层外延膜的C/Si比来进行外延生长，也能够得到与上述同样的效果。
在此基础上，例如与第一层外延膜的生长速度相比提高第二层外延膜的生长速度等，也可以在生长过程中改变硅烷(SiH4)、丙烷(C3H8、)、以及氮(N2)的气体流量或流量比。
另外，如果生长温度高，则碳化硅中作为一般的n型掺杂剂的氮的侵吞效率提高。这里，SiC基板的杂质浓度为5×1018cm-3～1×1019cm-3，与此相对，作为漂移层的外延层的杂质浓度按照用途一般为5×1015cm-3～5×1016cm-3左右。因此，在SiC基板的主表面与其上的外延层的界面中，会产生1×102cm-3的杂质浓度差。所以，在SiC基板的主表面上以生长温度T1形成第一层外延膜，进而在其上以生长温度T2(＜T1)连续形成第二层外延膜，从而形成n型漂移层(2+3)的制造方法中，也能够期待第一层外延膜作为缓解该杂质浓度差1×102cm-3的缓冲层发挥功能的效果。
另外，在图10中在流过生长气体的状态下进行反应炉内的温度的降温(T1→T2)，但也可以在该降温期间内减少生长气体的流量。
进而，在第一漂移层2的生长完成后，如图14的反应炉内的温度曲线所示，也可以在时刻t2与时刻t3间的降温期间内中断流入生长气体并对反应炉内的温度进行降温，进而以缓解SiC基板的主表面或表面上的C的脱离为目的，还可以在进行第一漂移层2的外延生长之前(图14的时刻t01)，在反应炉内流过丙烷气体。以与上述同样的理由，也可以在第一漂移层2的生长完成时刻t2与第二漂移层3生长开始时刻t3的期间内切断流入硅烷和氮的气体，在反应炉内仅流过丙烷气体。
这里应注意的点是第一层外延层的表面粗糙会延续至其上的第二层外延层。因此，第一层外延层的生长温度优选为使得因反应种的迁移不良造成的结晶缺陷少且聚束台阶的高度比较小的温度。另外，第二层外延层的生长温度优选为使得聚束台阶的高度变小的温度。
图18是表示外延层的生长温度与聚束台阶的高度的关系的图，图19是表示外延层的生长温度与因迁移不良引起的结晶缺陷密度的关系的图。这些为将外延层的生长膜厚设为约2μm左右时的例子。由图18、图19可知，外延层的生长温度在1550℃以上1650℃以下的范围内，因迁移不良造成的结晶缺陷密度与聚束台阶的高度这两者变小。另外还可知，在1450℃以上1550℃以下的范围内的值时，聚束台阶的高度变小。
因此，第一层外延层的生长温度优选为1550℃以上1650℃以下，更优选为1570℃以上1620℃以下。另外，第二层外延层的生长温度优选为1450℃以上1550℃以下，更优选为1470℃以上1520℃以下。
另外，在上述例子中，将SiC基板的偏角的方向设为<11-29>方向，但如果存在台阶与平台，则认为同样得到已描述的效果，因此例如将SiC基板的偏角的方向设为<1-100>方向时、或者在SiC基板的其他面形成倾斜(off)时，也具有同等的效果。
进而，在上述例子中，设想了偏角为5度以下的n型SiC基板上的n型外延层，但只要是形成有5度以下的偏角的SiC基板，在1)n型SiC基板上的p型外延层的形成、2)p型SiC基板上的p型外延层的形成、或者3)p型SiC基板上的n型外延层的形成的各种情况下，同样适用已描述的在生长温度为T1＞T2的条件下形成由两层外延层构成的漂移层的制造方法，并能够得到同等的效果。
另外，这次作为生长气体，使用了硅烷、丙烷，但使用乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)等其他生长气体、其他碳化氢气体也能够得到与上述同样的效果。
如上所述，根据本实施方式，当在形成有5度以下的偏角的SiC基板的主表面上通过外延层形成半导体装置的漂移层时，能够降低因反应种的迁移不良引起的结晶缺陷的密度，且将聚束台阶的高度也能够抑制为比较小。另外，由于第二层外延层的生长温度比第一层外延层的生长温度低，因此均热性提高，外延层厚以及载体浓度面内分布得到改善。进而，也能够扩大在晶片间或在批次间的外延生长的余量。
另外，通过采用本实施方式所涉及的制造方法制造出的漂移层2、3，能够抑制SiC半导体装置中的沟道部中的载体的散布。
(实施方式2)
图15是表示本实施方式所涉及的SiC肖特基二极管(以下称为“SIC-SBD”)的结构的纵剖面图。以下对图15的SiC-SBD的制造方法进行描述。
首先，在偏角为5度以下(例如偏角被设定为4度)的由SiC组成的n型(第一导电型)基板1的主表面或表面上，与该主表面相接地在生长温度T1下使n型第一外延层2外延生长。接着，在第一外延层2的上表面上，且与该上表面相接地，在比第一外延层2的生长温度T1低的生长温度T2(参照图10或图14)下使n型第二外延层3外延生长，之后对同层3的表面进行牺牲氧化。
接着，为了制作用于提高耐压的终端结构14，在n型第二外延层3的表面上形成具有希望的图案的光致抗蚀剂图案形成掩膜(未图示)。然后，从该掩膜之上注入杂质离子，在n型第二外延层3内形成应作为最终的终端结构14的离子注入层。之后，去除上述掩膜和牺牲氧化膜。
之后，通过进行用于使注入的杂质原子激活的激活退火处理，从而形成p型(第二导电型)终端结构14。
最后，在SiC基板的背面上形成进行欧姆接合的欧姆电极15，在由第二外延层3的表面和终端结构14的表面构成的基板表面上形成进行肖特基接合的肖特基电极16。
经过以上的制造过程，与实施方式1的纵型SiC-MOSFET的情况同样地，完成具备聚束台阶的高度被抑制得较小且因原料的迁移不良引起的结晶缺陷的密度被降低的外延层(2+3)的SiC-SBD。
(实施方式3)
图16是表示通过本实施方式所涉及的制造方法作成的具有偏角为5度以下的SiC基板的SiC-MOSFET结构的纵剖面图。图16的SiC-MOSFET与图1的SiC-MOSFET在结构上的不同点在于：漂移层由一层的外延层3构成，在p型基极区4的表面内未形成源极区5的表面部分上、以及由一对基极区4的相对置的该表面部分彼此夹着的漂移层3的表面上，配设两层的n型第一和第二外延层10、11。在图16中，第一和第二外延层10、11形成SiC-MOSFET的沟道部。
本实施方式的目的在于提出用于抑制漂移层3的表面上的第一和第二外延层10、11内的聚束台阶的高度、进而降低外延层彼此的界面中引起的缺陷晶格的密度的制造方法。下面根据图16，描述本实施方式所涉及的制造方法。
在图16中，通过注入到漂移层3内的p型基极区4内的离子的激活退火处理形成n型源极区5为止的处理工序，除了形成第一漂移层2的工序以外，是与实施方式1中已描述的工艺相同的工艺。在此基础上，在激活注入离子后，进行牺牲氧化，形成n型第一外延层10，接着以在第一外延层10的正上方且与同层10的表面相接的方式，以比第一外延层10的生长温度低的生长温度使n型第二外延层11外延生长。
接着，在第一和第二外延层10、11上形成抗蚀剂掩膜(未图示)，除了作为沟道的部分以外去除第一和第二外延层10、11。据此，沟道部被图案形成为如下形状：一对基极区4和源极区5位于该沟道部的两端部下方，夹在相对置的基极区4间的漂移层3的部分位于该沟道部的中央正下方。
接着，通过热氧化或堆积形成栅极绝缘膜6。在该栅极绝缘膜6的正上方成膜栅极电极7之后进行图案形成。栅极电极7被图案形成为如下形状：一对基极区4和源极区5位于同电极7的两端部的下方，夹在相对置的基极区4间的漂移层3的一部分位于同电极7的中央部的下方。
进而，各源极区5上的栅极绝缘膜6的残余部分通过光刻技术和蚀刻技术去除，在其去除后，在源极区5露出的部分上成膜源极电极8之后进行图案形成。另外，在SiC基板1的背面上形成漏极电极9。经过以上的处理工序，完成如图16所示的元件结构的主要部分。
在本实施方式中，由于在(第一外延层10的生长温度T1)＞(第二外延层11的生长温度T2)的条件下，在漂移层3的上表面上使第一和第二外延层10、11外延生长，因此能够得到以下优点：1)能够降低以外延层即漂移层3与第一外延层10的界面为起点的晶格缺陷的密度；并且，2)在第二外延层11内也能够抑制聚束台阶的高度。
此外，代替本实施方式中的漂移层3，将在实施方式1中已描述的第一和第二漂移层2、3也可以适用于本实施方式。据此，能够成倍地得到已描述的实施方式1的效果。
(实施方式4)
图17是表示通过本实施方式所涉及的制造方法作成的具有偏角为5度以下的SiC基板的SiC-MOSFET结构的纵剖面图。在图17所示的SiC-MOSFET中，在漂移层3上以与漂移层3不同的载体浓度使两层的n型第一和第二外延层12、13生长，构成这些n型第一和第二外延层12、13作为本SiC-MOSFET的沟道部。本实施方式的主要目的在于提出用于抑制漂移层3的表面上的第一和第二外延层12、13内的聚束台阶的高度、进而降低外延层彼此的界面中引起的缺陷晶格的密度的制造方法。
在偏角为5度以下的SiC基板1上使漂移层3外延生长后，以与漂移层3不同的载体浓度在生长温度T1下使n型第一外延层12外延生长。进而，以在第一外延层12的上表面上且与该上表面相接的方式，以比第一外延层12的生长温度T1低的生长温度T2进行外延生长，从而形成第二外延层13。然后，通过采用与实施方式1的漂移层的形成后的工艺同样的工艺，完成图17所示的元件结构的主要部分。
在本实施方式中，由于在(第一外延层12的生长温度T1)＞(第二外延层13的生长温度T2)的条件下，在漂移层3的上表面上使第一和第二外延层12、13外延生长，因此能够得到以下优点：1)能够降低以外延层即漂移层3与第一外延层12的界面为起点的晶格缺陷的密度；并且，2)在第二外延层13内也能够抑制聚束台阶的高度。
此外，代替本实施方式中的漂移层3，将在实施方式1中已描述的第一和第二漂移层2、3也可以适用于本实施方式。据此，能够成倍地得到已描述的实施方式1的效果。
这里详细说明了本发明，但上述说明在所有方式中为示例，本发明并不限定于此。解释为未被示例的无数变形例在不脱离本发明的范围内可以设想且得到。

Claims (8)

1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
在反应炉内，在具有偏角的碳化硅半导体基板的主表面上，使第一外延层生长的第一生长工序；以及
在所述反应炉内，在所述第一外延层的上表面上，且与所述第一外延层的所述上表面相接地，将所述反应炉内的温度设为比所述第一外延层的生长温度低的生长温度来使第二外延层生长的第二生长工序，
在所述第一生长工序以及所述第二生长工序中，作为生长气体使用包含硅原子的气体以及包含碳原子的气体，
所述第一外延层的生长温度为1550℃以上1650℃以下，
所述第二外延层的生长温度为1450℃以上1550℃以下，
在所述第一生长工序之后，设置了通过使所述反应炉内的温度从所述第一外延层的生长温度降温而成为所述第二外延层的生长温度的降温期间。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述包含硅原子的气体是硅烷、乙硅烷、二氯硅烷中的某一个，
所述包含碳原子的气体是碳化氢气体。
3.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述碳化硅半导体基板的所述偏角为5度以下。
4.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述第一外延层与所述碳化硅半导体基板的所述主表面相接地被进行外延生长。
5.根据权利要求1至4中的任一项所述的碳化硅半导体装置的制造方法，其特征在于，
所述第一外延层的厚度是0.3μm以上0.8μm以下。
6.根据权利要求1至4中的任一项所述的碳化硅半导体装置的制造方法，其特征在于，
所述第一外延层的生长温度为1570℃以上1620℃以下。
7.根据权利要求1至4中的任一项所述的碳化硅半导体装置的制造方法，其特征在于，
所述第二外延层的生长温度为1470℃以上1520℃以下。
8.根据权利要求1至4中的任一项所述的碳化硅半导体装置的制造方法，其特征在于，
所述第一外延层的生长温度与所述第二外延层的生长温度之差是50℃以上150℃以下。
CN201080010581.7A 2009-03-05 2010-02-15 碳化硅半导体装置的制造方法 Active CN102341893B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-051551 2009-03-05
JP2009051551 2009-03-05
PCT/JP2010/052153 WO2010101016A1 (ja) 2009-03-05 2010-02-15 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN102341893A CN102341893A (zh) 2012-02-01
CN102341893B true CN102341893B (zh) 2015-03-25

Family

ID=42709577

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080010581.7A Active CN102341893B (zh) 2009-03-05 2010-02-15 碳化硅半导体装置的制造方法

Country Status (6)

Country Link
US (1) US8569106B2 (zh)
JP (1) JP5393772B2 (zh)
KR (1) KR20110116203A (zh)
CN (1) CN102341893B (zh)
DE (1) DE112010000953B4 (zh)
WO (1) WO2010101016A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064873A (ja) * 2010-09-17 2012-03-29 Rohm Co Ltd 半導体装置およびその製造方法
JP5865777B2 (ja) * 2012-05-16 2016-02-17 三菱電機株式会社 炭化珪素エピタキシャルウェハの製造方法
JP5814881B2 (ja) 2012-07-31 2015-11-17 株式会社東芝 トランジスタ及びその製造方法
KR20140055338A (ko) * 2012-10-31 2014-05-09 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
JP6036200B2 (ja) * 2012-11-13 2016-11-30 富士電機株式会社 炭化珪素半導体装置の製造方法
KR102098209B1 (ko) * 2013-02-05 2020-04-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
KR102119755B1 (ko) * 2012-11-30 2020-06-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
KR102053077B1 (ko) * 2012-11-30 2020-01-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
US11309389B2 (en) 2012-11-30 2022-04-19 Lx Semicon Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
KR102128495B1 (ko) * 2013-05-21 2020-06-30 엘지이노텍 주식회사 에피택셜 웨이퍼
KR102131245B1 (ko) * 2013-06-28 2020-08-05 엘지이노텍 주식회사 에피택셜 웨이퍼
JP2014154666A (ja) 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
CN104995718B (zh) * 2013-02-13 2018-06-15 三菱电机株式会社 SiC外延晶片的制造方法
JP6150075B2 (ja) * 2014-05-01 2017-06-21 信越半導体株式会社 エピタキシャルウェーハの製造方法
WO2015170500A1 (ja) * 2014-05-08 2015-11-12 三菱電機株式会社 ＳｉＣエピタキシャルウエハおよび炭化珪素半導体装置の製造方法
US9728628B2 (en) * 2014-08-29 2017-08-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same
CN104779141A (zh) * 2015-04-16 2015-07-15 中国科学院半导体研究所 低偏角碳化硅同质外延材料的制作方法
CN104934318B (zh) * 2015-06-08 2018-12-04 国网智能电网研究院 一种n型低缺陷碳化硅外延片的制备方法
CN105006425A (zh) * 2015-06-08 2015-10-28 国网智能电网研究院 一种无台阶聚集低偏角碳化硅外延生长方法
CN105006423B (zh) * 2015-06-08 2018-12-18 国网智能电网研究院 一种p型低偏角碳化硅外延片的制备方法
CN105826186B (zh) * 2015-11-12 2018-07-10 中国电子科技集团公司第五十五研究所 高表面质量碳化硅外延层的生长方法
JP6672962B2 (ja) * 2016-03-31 2020-03-25 住友電気工業株式会社 炭化珪素半導体基板および半導体装置の製造方法
JP6796407B2 (ja) * 2016-06-27 2020-12-09 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP6939959B2 (ja) * 2019-04-03 2021-09-22 住友電気工業株式会社 半導体装置
JP2022020995A (ja) * 2020-07-21 2022-02-02 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
WO2009013914A1 (ja) * 2007-07-26 2009-01-29 Ecotron Co., Ltd. ＳｉＣエピタキシャル基板およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248385A (en) * 1991-06-12 1993-09-28 The United States Of America, As Represented By The Administrator, National Aeronautics And Space Administration Process for the homoepitaxial growth of single-crystal silicon carbide films on silicon carbide wafers
JP3047666B2 (ja) * 1993-03-16 2000-05-29 富士電機株式会社 シリコンオキサイド半導体膜の成膜方法
JPH10256666A (ja) 1997-03-13 1998-09-25 Hitachi Ltd 窒化物系化合物半導体の結晶成長方法及び半導体発光素子
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
KR100744590B1 (ko) * 2002-03-29 2007-08-01 동경 엘렉트론 주식회사 하지 절연막의 형성 방법 및 반도체 제조 장치
CN100405545C (zh) 2003-06-06 2008-07-23 三垦电气株式会社 氮化物类半导体元件及其制造方法
JP4449357B2 (ja) 2003-07-08 2010-04-14 日立電線株式会社 電界効果トランジスタ用エピタキシャルウェハの製造方法
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
JP2006120897A (ja) 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 炭化珪素素子及びその製造方法
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
EP2083448A4 (en) * 2006-11-10 2010-11-17 Sumitomo Electric Industries SEMICONDUCTOR DEVICE OF SILICON CARBIDE AND METHOD OF MANUFACTURING THE SAME
JPWO2008062729A1 (ja) * 2006-11-21 2010-03-04 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5274030B2 (ja) * 2007-03-07 2013-08-28 リコー光学株式会社 投射光学系およびプロジェクタ装置および画像読取装置
JP2008222509A (ja) 2007-03-14 2008-09-25 Matsushita Electric Ind Co Ltd ＳｉＣエピタキシャル膜付き単結晶基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
WO2009013914A1 (ja) * 2007-07-26 2009-01-29 Ecotron Co., Ltd. ＳｉＣエピタキシャル基板およびその製造方法

Also Published As

Publication number Publication date
DE112010000953T5 (de) 2012-07-26
US20110312161A1 (en) 2011-12-22
KR20110116203A (ko) 2011-10-25
DE112010000953B4 (de) 2017-08-24
JP5393772B2 (ja) 2014-01-22
WO2010101016A1 (ja) 2010-09-10
US8569106B2 (en) 2013-10-29
JPWO2010101016A1 (ja) 2012-09-06
CN102341893A (zh) 2012-02-01

Similar Documents

Publication Publication Date Title
CN102341893B (zh) 碳化硅半导体装置的制造方法
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
US8283674B2 (en) Semiconductor device with silicon carbide channel
US8901570B2 (en) Epitaxial silicon carbide single crystal substrate and process for producing the same
CN1828836B (zh) 外延半导体衬底的制造方法和半导体器件的制造方法
CN108292686A (zh) 碳化硅外延基板及碳化硅半导体装置
CN108807154B (zh) 碳化硅外延晶片、碳化硅绝缘栅双极型晶体管及制造方法
KR20100090767A (ko) 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
CN107407007B (zh) SiC外延晶片、SiC外延晶片的制造方法
CN105264644A (zh) 硅系基板、半导体装置及半导体装置的制造方法
KR20100092931A (ko) 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
JP2016063190A (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置
KR20170070104A (ko) 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼
US11232950B2 (en) Structure of epitaxy on heterogeneous substrate and method for fabricating the same
CN109155239A (zh) 碳化硅外延基板及碳化硅半导体装置
CN102869816A (zh) 碳化硅衬底
JP2006120897A (ja) 炭化珪素素子及びその製造方法
JP6295537B2 (ja) 炭化珪素基板ならびに半導体素子
JP4826373B2 (ja) 単結晶ウェハの製造方法
JP2011166129A (ja) 半導体基板、電子デバイス及び半導体基板の製造方法
CN113488375B (zh) 一种抑制外延边缘Crown缺陷的方法
TWI360186B (zh)
JP5954677B2 (ja) ＩＩＩ／ＶＳｉテンプレートの製造方法およびＩＩＩ／Ｖ半導体ベースの半導体部品をモノリシック集積化する方法
JP2011023502A (ja) 炭化珪素半導体素子及びその製造方法並びに炭化珪素エピタキシャル基板の製造方法
JP2006216632A (ja) Ｓｏｉウエハの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant