KR20110116203A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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겐이치 하마노
겐이치 오츠카
노부유키 도미타
마사요시 다루타니
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미쓰비시덴키 가부시키가이샤
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Abstract

번칭 스텝 높이와, 테라스 상에서의 반응종의 마이그레이션 불량에 기인한 결정 결함을 함께 감소시킨 에피텍셜층을, 오프각이 5도 이하인 SiC 반도체 기판 상에 성막한다. 오프각이 5도 이하인 SiC 반도체 기판의 표면 상에 또한 당해 표면에 접하고, 성장 온도 T1에서 제 1 층째의 에피텍셜층을 시각 t1로부터 시각 t2의 기간 내에 성막한다. 반응로의 온도를 성장 온도 T1로부터 성장 온도 T2로 강온시키고, 제 1 층째의 에피텍셜층의 표면 상에 또한 당해 표면에 접하여, 성장 온도 T2(<T1)에서 제 2 층째의 에피텍셜층을 시각 t3으로부터 시각 t4의 기간 내에 에피텍셜 성장시킨다. 이상과 같이, 에피텍셜층을 2층 구조로 하고, 제 1 에피텍셜층보다 제 2 에피텍셜층의 성장 온도를 낮게 설정한다.

Description

탄화규소 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소(이하 「SiC」라고 함) 반도체 장치의 제조 방법에 관한 것이다.
SiC 반도체 장치를 형성하기 위해서는, SiC 기판 상에, 반도체 소자의 활성 영역으로 되는 에피텍셜층(epitaxial layer)을 성장시킬 필요성이 있다. 이 에피텍셜층은 스텝 플로우 성장(step-flow growth)에 의해서 이루어진다. SiC 기판의 결정 표면에는, 잔 요철이 존재하고 있으며, 단차부를 「스텝」, 아무것도 없는 표면을 「테라스(terrace)」라고 한다. 스텝 플로우 성장에서는, 웨이퍼에 경사를 부여하는 것에 의해, 결정 표면에 부착된 반응종이 테라스 상을 확산하여, 스텝에 도착한 반응종으로부터 순차적으로 취입되어, 평탄한 표면 모폴로지(morphology)가 얻어진다. 일반적으로는, 웨이퍼의 경사는 기판의 (0001)면으로부터 [11-20]방향으로 향해 형성된다. 상기의 경사각은 「오프각(off angle)」이라고 하며, 지금까지는 4H-SiC 기판에서는 8도, 6H-SiC에서는 3.5도가 각각 일반적인 오프각이었다.
특허문헌 1에서는, 기판의 (0001)면으로부터 [11-20]방향으로 8도의 오프각이 부여된 4H-SiC 기판에 대해 에피텍셜 성장을 행하고, 그것에 의해 생성된 에피텍셜층 상에 성장 온도를 더 높여 에피텍셜 성장을 행함으로써, SiC 기판으로부터 인계되는 Basal Plane 전위의 밀도를 줄이는 것이 제안되어 있다.
특허문헌 1: 일본 특허 공개 제2006-120897호 공보
그러나, 최근은, SiC 기판의 생산 비용의 문제로부터 저오프각화가 주목받고 있으며, 오프각이 4도 이하인 SiC 기판을 사용하는 것이 요구되고 있다. 또한, SiC 기판의 가공 마진 및 오프각의 기판면내 분포를 고려하면, 오프각이 5도 이하인 SiC 기판을 상정할 필요성이 있다. 더구나, 일반적으로 시판되고 있는 SiC 기판에 대해, 오프각이 0도인 저스트-플레인 기판(just-plane substrate)에서도, 가공성상의 문제로 인해, 완전한 (0001)면이 형성되어 있는 것이 아니고, 조금이지만 오프각이 부여되어 있다.
이상의 관점에서, 저스트-플레인 기판으로부터 5도 이하의 오프각이 형성된 SiC 기판의 웨이퍼에 대해 에피텍셜 성장을 행할 필요성이 발생되어 오고 있다.
기판의 오프각이 작아짐에 따라, 테라스 폭은 길어져, 반응종이 스텝까지 도달할 수 없어 테라스 상에 머물러 핵으로 되고 그 핵을 기점으로 하여 2차원 핵 성장을 일으킬 확률이 상승한다. 특히, 에피텍셜층의 성장 온도가 낮은 경우에는, 테라스 상에서의 반응종의 마이그레이션 길이(length of migration)가 짧아지기 때문에, 테라스 표면에서의 반응종의 마이그레이션 불량에 기인한 결정 결함이 발생하기 쉬워진다.
또한, 기판의 오프각이 작아짐에 따라, 표면 에너지의 문제로 인해, 「번칭 스텝(bunching step)」이라고 하는 표면 거칠음이 생겨 쉬워진다. 특히, 에피텍셜층의 성장 온도가 높은 경우에는, 번칭 스텝이 현저하게 된다고 하는 불량이 생긴다.
오프각이 5도 이하인 저오프각 SiC 기판 상에 SiC 에피텍셜층을 성장시키는 경우에는, 오프각의 저하에 따라 반응종의 마이그레이션 길이에 대해 테라스 폭이 대폭 증가하게 된다. 그 때문에, 반응종이 테라스 상에 머물러 핵을 형성하기 쉬워지고, 그 핵을 기점으로 한 결정 결함의 발생 확률이 상승한다. 특히, 이들의 결정 결함은 성장 중보다, 성장 초기의 기판과 그 위에 생성되는 에피텍셜층의 계면 부근에서 발생하기 쉽다.
상기의 같은 결정 결함을 감소시키기 위해서는, 성장 온도를 높이고, 반응종의 마이그레이션 길이를 길게 하는 것이 유효한 방법이라고 생각된다.
그러나, 성장 온도가 비교적 높은 조건 하에서, 수 ㎛ 이상의 두께의 에피텍셜층의 성장을 행한 경우에는, 큰 번칭 스텝이 발생하여 표면이 거칠어진다고 하는 문제점이 있었다.
본 발명은, 오프각이 5도 이하인 SiC 기판에서 새롭게 인식되게 된 상기의 문제점을 해결하기 위해서 이루어진 것으로, 번칭 스텝 및 마이그레이션 불량에 기인한 결정 결함이 모두 적은 에피텍셜층을 포함하거나, 혹은, 상기 에피텍셜층의 프로세스 마진(process margin)(프로세스 윈도우(process window)라고도 함)을 넓힐 수 있는 탄화규소 반도체 장치의 제조 방법을 얻는 것을 그 주목적으로 한다.
본 발명의 주제에 따른 탄화규소 반도체 장치의 제조 방법은, 오프각을 갖는 탄화규소 반도체 기판의 주면 상에, 제 1 에피텍셜층을 성장시키는 공정과, 상기 제 1 에피텍셜층의 상면(上面) 상이고 또한 상기 제 1 에피텍셜층의 상기 상면과 접하고, 상기 제 1 에피텍셜층의 성장 온도보다 낮은 성장 온도에서 제 2 에피텍셜층을 성장시키는 공정을 구비하는 것을 특징으로 한다.
본 발명의 주제에 의하면, 번칭 스텝의 발생을 억제하면서, 반응종의 마이그레이션 불량이 기점으로 되어 야기되는 결정 결함이 적은 에피텍셜막을, 오프각을 갖는 SiC 기판 상에 생성할 수 있다. 즉, 제 1 에피텍셜층을 높은 온도에서 에피텍셜 성장시킴으로써 상기의 결정 결함을 억제하고, 제 1 에피텍셜층의 성장 온도보다 낮은 온도에서 제 2 에피텍셜층을 성장시키는 것에 의해, 번칭 스텝의 높이를 저감한다. 이것에 의해, 번칭 스텝 높이 및 마이그레이션 불량이 기점으로 되는 결정 결함 밀도를 함께 감소시킬 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은 이하의 상세한 설명과 첨부 도면에 의해서 보다 명백해진다.
도 1은 실시 형태 1에 따른 SiC 반도체 장치의 제조 방법에 의해서 제조되는 SiC 반도체 장치의 반도체 소자 구조의 일례로서, 수직형(vertical)의 n 채널 SiC-MOSFET의 구조를 나타내는 종단면도,
도 2는 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 3은 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 4는 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 5는 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 6은 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 7은 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 8은 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 9는 본 실시 형태에 따른 수직형 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도,
도 10은 도 1에 나타내여진 제 1 드리프트층 및 제 2 드리프트층을 제작하기까지의 반응로 내의 온도 프로파일을 나타낸 도면,
도 11은 관측된, 마이그레이션 불량을 기점으로 하는 결정 결함을 나타내는 도면,
도 12는 관측된, 마이그레이션 불량을 기점으로 하는 결정 결함을 나타내는 도면,
도 13은 관측된, 마이그레이션 불량을 기점으로 하는 결정 결함을 나타내는 도면,
도 14는 도 1에 나타내여진 제 1 드리프트층 및 제 2 드리프트층을 제작하기까지의 반응로 내의 온도 프로파일을 나타낸 도면,
도 15는 실시 형태 2에 따른 제조 방법에 의해 작성된, 오프각이 5도 이하인 SiC 기판을 갖는 SiC 쇼트키 다이오드(schottky diode)의 구조를 나타내는 종단면도,
도 16은 실시 형태 3에 따른 제조 방법에 의해 작성된, 오프각이 5도 이하인 SiC 기판을 갖는 SiC-MOSFET의 구조를 나타내는 종단면도,
도 17은 실시 형태 4에 따른 제조 방법에 의해 작성된, 오프각이 5도 이하인 SiC 기판을 갖는 SiC-MOSFET의 구조를 나타내는 종단면도,
도 18은 에피텍셜층의 성장 온도와 번칭 스텝의 높이의 관계를 나타내는 도면,
도 19는 에피텍셜층의 성장 온도와 마이그레이션 불량에 기인하는 결정 결함 밀도의 관계를 나타낸 도면이다.
(실시 형태 1)
본 실시 형태에 따른 SiC 반도체 장치의 제조 방법의 특징점은, SiC 반도체 소자(수직형 MOSFET 또는 IGBT 등)의 드리프트층(drift layer)을 만들 때에, 제 1 층째의 에피텍셜막(제 1 드리프트층)을 성장시켜 제 1 드리프트층을 형성하고, 그 위에 제 1 층째의 에피텍셜막의 성장 온도보다 낮은 온도에서 제 2 층째의 에피텍셜막(제 2 드리프트층)을 성장시키는 것에 의해 당해 드리프트층을 형성하는 점에 있다.
본 실시 형태에 따른 SiC 반도체 장치의 제조 방법에 의해서 제조되는 SiC 반도체 장치의 반도체 소자 구조의 일례로서, 수직형의 n 채널 SiC-MOSFET를 도 1의 종단면도에 나타낸다. 도 1에 있어서, 각 참조 부호는 다음 구성요소를 나타낸다. 즉, 1은 오프각이 5도 이하(예컨대 오프각은 4도)인 n형(제 1 도전형에 해당)의 SiC기판, 2는 n형의 SiC로 이루어지는, 에피텍셜 성장층인 제 1 드리프트층(제 1 에피텍셜층), 3은 제 1 드리프트층(2)의 성장 온도보다 낮은 성장 온도 하에서 에피텍셜 성장시켜 얻은 n형의 SiC로 이루어지는 제 2 드리프트층(제 2 에피텍셜층), 4는 p형(제 2 도전형에 해당)의 베이스 영역(웰 영역), 5는 n형의 소스 영역, 6은 게이트 절연막, 7은 게이트 전극, 8은 소스전극, 9는 드레인 전극을 각각 나타낸다. 따라서, 도 1의 수직형 n 채널 SiC-MOSFET에서의 드리프트층은 제 1 및 제 2 드리프트층(2, 3)의 2층으로 이루어진다.
또, 도 2~도 9의 각 도면은 본 실시 형태에 따른 SiC 반도체 장치의 제조 방법을, 구체적으로는, 수직형의 n 채널 SiC-MOSFET의 제조 방법을 나타내는 종단면도이다. 이하, 도 2~도 9의 각 도면에 근거하여, 본 실시 형태에 따른 SiC 반도체 장치의 제조 방법을 기재한다.
우선, 도 2에 나타내는 바와 같이, 1) 에피텍셜 결정 성장법에 의해, 오프각이 5도 이하(예컨대 오프각이 4도로 설정되어 있음)인 n형의 SiC 기판(1)의 주면(主面) 내지는 상면(上面) 상에, n형의 SiC로 이루어지는 제 1 드리프트층(2)을 제 1 층째의 에피텍셜막으로서 형성하고, 또한, 2) 제 1 드리프트층(2)의 상면 상에, 또한, 제 1 드리프트층(2)의 상면에 접하고, 제 1 드리프트층(2)의 성장 온도보다 낮은 성장 온도 하에서의 에피텍셜 결정 성장법에 의해, 제 2 드리프트층(3)을 제 2 층째의 에피텍셜막으로서 형성한다(도 2). 이러한 일련의 에피텍셜 결정 성장 공정은 본 실시 형태의 핵심 부분에 해당하기 때문에, 이후에 상술한다.
에피텍셜 결정 성장 후, 제 2 드리프트층(3) 중에서 소정의 간격으로 이격한 부위에, 레지스트 등으로 이루어지는 마스크(도시하지 않음)를 형성한 후에 불순물을 이온 주입하여 1쌍의 p형의 베이스 영역(4)을 형성한다. 도 3은 상기 마스크를 제거한 후의 소자의 종단면 구조를 나타내고 있다. 제 2 드리프트층(3) 중에서 도전형이 p형으로 되는 불순물로서는, 예컨대 보론(B) 혹은 알루미늄(Al)을 들 수 있다.
또한, 상기 각 p형 베이스 영역(4) 중에, 레지스트 등으로 이루어지는 마스크(도시하지 않음)를 형성한 후에 불순물을 이온 주입하여 n형의 소스 영역(5)을 형성한다. 도 4는 상기 마스크를 제거한 후의 소자의 종단면 구조를 나타낸다. n형 불순물로서는, 예컨대 인(P) 혹은 질소(N)를 들 수 있다.
이온 주입 후에 연속하여 열처리 장치(도시하지 않음)에 의해서 웨이퍼를 고온에서 열처리하면, n형 및 p형의 주입 이온이 전기적으로 활성화된다. 도 5는 당해 열처리 후의 소자의 종단면 구조를 나타낸다.
그 후, 도 6에 나타낸 바와 같이, 게이트 절연막(6)을 열산화 혹은 퇴적에 의해서 형성한다. 그리고, 게이트 절연막(6) 상에 게이트 전극(7)을 성막한 후에, 도 7에 나타낸 바와 같이 게이트 전극(7)을 패터닝한다. 게이트 전극(7)은, 1쌍의 베이스 영역(4) 및 1쌍의 소스 영역(5)이 게이트 전극(7)의 양 단부의 아래쪽에 위치하고, 1쌍의 베이스 영역(4) 사이에 위치하는 제 2 드리프트층(3)의 일부분이 게이트 전극(7)의 중앙 바로 아래에 위치하는 형상으로 패터닝된다.
또한, 각 소스 영역(5) 상의 게이트 절연막(6)의 나머지 부분은, 포토리소그래피 기술 및 에칭 기술에 의해서 제거되고(도 8), 제거 후, 소스 영역(5)이 노출된 부분 상에 소스 전극(8)을 성막하고 또한 패터닝한다(도 9). 그 후, SiC 기판(1)의 이면(裏面)측에 드레인 전극(9)을 형성하는 것에 의해, 도 1에 나타내는 소자 구조의 주요부가 완성된다.
다음으로, 본 실시 형태에 따른 SiC 반도체 장치의 제조 방법에 있어서 특징적인 제 1 및 제 2 드리프트층(2, 3)의 제작 공정에 대하여 상술한다.
도 10은 도 1에 나타내어진 제 1 드리프트층(2) 및 제 2 드리프트층(3)을 제작하기까지의 반응로 내의 온도 프로파일을 나타낸 도면이다. 도 10에 있어서, 가로축은 경과 시간을, 세로축은 반응로 내의 온도를 나타낸다. 이하, 도 10을 기초로 하여, 도 1의 참조 부호를 이용하면서, 이러한 일련의 막 제조 공정에 대해 기재한다.
우선, 시각 t0에 있어서, 캐리어 가스(H2)를 반응로 내에 흘리고, 승온을 개시한다. 다음으로, 반응로 내의 온도가 제 1 성장 온도 T1에 도달한 시각 t1로부터, 모노실란(SiH4), 프로판(C3H8) 및 질소(N2)의 가스를 반응로 내에 도입하고, 에피텍셜 성장을 개작한다. 시각 t1로부터 소정의 시간이 경과한 시각 t2까지의 사이에 제 1 에피텍셜층(2)의 성장을 행한다. 그 후, 반응로 내의 온도를 제 2 에피텍셜층(3)의 성장 온도 T2(<T1)까지 강하시킨다. 그리고, 반응로 내의 온도가 성장 온도 T2까지 강하한 시각 t3으로부터 시각 t4까지의 소정의 시간 내에 제 2 에피텍셜층(3)의 에피텍셜 성장을 행한다. 그리고, 상기 소정의 시간이 경과한 시각 t4 이행하고, 반응로 내의 온도를 강하시킨다.
또, 제 1 및 제 2 드리프트층(2, 3) 각각의 성장을 행하기 전에, SiC 기판(1)의 손상층(damaged layer) 제거의 목적으로, H2 혹은 HCl의 가스 또는 그들의 혼합 가스 등에 의한 가스 에칭을 행하더라도 좋다.
여기서, 마이그레이션 불량을 기점으로 하는 결정 결함으로서 대표적인 것(관측 결과)을 도 11, 도 12 및 도 13에 나타낸다. 도 11~도 13에 나타내어지는 결정 결함은, 모두, 평면에서 보아서는, 삼각 형상을 이루고 있다. 그리고, 도 11에 나타내어지는 결정 결함은 깊이 방향으로 수십㎚~수백㎚의 오목부를 갖고, 도 12에 나타내어지는 결정 결함의 일부는 깊이 방향으로 오목부를 갖는다. 또, 도 13에 나타내어지는 결정 결함은 삼각 형상의 전체가 깊이 방향으로 수십㎚ 오목한 구조를 갖고 있다.
도 11~도 13에 나타내어지는 바와 같은, 마이그레이션 불량을 기점으로 하는 결정 결함은 오프각이 5도 이하인 SiC 기판의 상면(주면)과 그 위에 에피텍셜 성장되는 에피텍셜막의 계면에서 많이 확인된다. 그 때문에, 상기 결정 결함의 밀도는 제 1 층째의 에피텍셜막의 성막 조건에 강하게 의존한다. 예컨대, 성장 온도 1600℃ 하에서 제 1 층째의 에피텍셜막을 성장하고, 연속하여 제 2 층째의 에피텍셜막을 성장 온도 1550℃ 하에서 성장시킨 경우에 있어서의 상기 결정 결함의 밀도는 일관해서 성장 온도 1550℃ 하에서 에피텍셜막의 성장을 행한 경우에 있어서의 상기 결정 결함의 밀도와 비교하여, 약 1/10 정도로 된다. 한편, 번칭 스텝(bunching step)의 높이에 대해서는, 상기의 성장 온도의 조건 하에서 2층의 에피텍셜막을 성장시킨 경우, 일관해서 성장 온도 1600℃ 하에서 에피텍셜막의 성장을 행한 경우와 비교하여, 번칭 스텝의 높이는 1/2 정도로 억제된다. 단, 상기의 예는, 약 0.5㎛ 정도의 두께를 갖는 제 1 층째의 에피텍셜막을, 오프각이 5도 이하인 SiC 기판의 주면 상에 적층시킨 경우이다. 이에 반하여, 제 1 층째의 에피텍셜막의 두께가 약 0.2㎛ 정도인 경우에는, 번칭 스텝의 높이에 대해서는, 약 0.5㎛ 정도의 제 1 층째의 에피텍셜막을 SiC 기판의 주면 상에 적층시킨 경우와 동일한 정도의 값이 얻어지지만, 결정 결함 밀도는, 일관해서 성장 온도 1550℃ 하에서 에피텍셜 성장을 행한 경우의 결정 결함 밀도와 비교하여, 1/3 정도로 멈춘다. 그렇지만, 제 1 층째의 에피텍셜막의 막 두께가 약 0.5㎛보다 얇은 경우이더라도, 상기 결정 결함의 밀도의 저감화라고 하는 효과는 얻어진다. 한편, 제 1 층째의 에피텍셜막의 막 두께가 두꺼운 경우에서는, 결정 결함 밀도의 감소는 충분하지만, 특히 제 1 층째의 에피텍셜막의 막 두께가 1.0㎛을 초과하면, 제 2 층째의 에피텍셜막의 성장 전에 표면 거칠음이 현저하게 되어, 번칭 스텝의 높이가 커진다고 생각된다. 이상의 관점을 고려하면, 제 1 층째의 에피텍셜막의 두께는 0.3㎛ 이상 0.8㎛ 이하의 범위 내의 값이 바람직하다고 말할 수 있다.
상기의 결과는, 제 1 층째의 에피텍셜막의 성막 완료시(도 10의 시각 t2)와, 제 2 층째의 에피텍셜막의 성막 개시시(도 10의 시각 t3) 사이의 강온 속도를 20℃/분으로 설정하여 얻어진 결과이다. 제 1 층째의 에피텍셜막의 성장 온도가 제 2 층째의 에피텍셜막의 그것보다 높은 경우에 있어서, 성장 가스를 정지하여 반응로 내의 온도를 강온하는 경우에, 강온 속도가 느리면, 수소 에칭에 의한 표면 거칠음이 일어날 가능성이 있다. 반대로, 강온 속도가 빠르면, 온도를 제어하여 못하여 언더슈트(undershoot)를 일으킴으로써, 일시적으로 필요 이상으로 성장 온도가 저하되어, 결정 결함 증가의 원인으로 될 가능성이 있다. 그 때문에, 강온 속도는 5℃/분 이상 30℃/분 이하의 범위 내의 값으로 설정되는 것이 바람직하다고 말할 수 있다.
또한, 금회는 제 1 층째의 에피텍셜막과 제 2 층째의 에피텍셜막에서 C/Si비를 고정하여 제 1 층째 및 제 2 층째의 에피텍셜막을 성장시킨 경우에 대한 결과를 나타내고 있지만, 예컨대 제 1 층째의 에피텍셜막보다 제 2 층째의 에피텍셜막의 C/Si비를 높게 하는 등, 제 1 층째의 에피텍셜막의 C/Si비와 제 2 층째의 에피텍셜막의 C/Si비를 바꿔서 에피텍셜 성장을 행하더라도, 상기와 동일한 효과가 얻어진다.
또한, 예컨대 제 1 층째의 에피텍셜막의 성장 속도에 비하여 제 2 층째의 에피텍셜막의 성장 속도를 높이는 등, 성장 중에 모노실란(SiH4), 프로판(C3H8) 및 질소(N2)의 가스의 유량이나 유량비를 바꾸더라도 좋다.
또, 성장 온도가 높으면, 탄화규소에서 일반적인 n형의 도펀트로 되는 질소의 취입 효율이 높아진다. 여기서, SiC 기판의 불순물 농도는 5×1018㎝-3~1×1019㎝-3인 데 반하여, 드리프트층으로 되는 에피텍셜층의 불순물 농도는 용도에 따라 5×1015㎝-3~5×1016㎝-3 정도인 것이 일반적이다. 그 때문에, SiC 기판의 주면과 그 위의 에피텍셜층의 계면에서는, 1×102㎝-3의 불순물 농도의 차이가 생기게 된다. 따라서, SiC 기판의 주면 상에 성장 온도 T1에서 제 1 층째의 에피텍셜막을 성막하고, 또한 그 위에 성장 온도 T2(<T1)에서 제 2 층째의 에피텍셜막을 연속적으로 성막하여 n형의 드리프트층(2+3)을 형성하는 제조 방법에서는, 제 1 층째의 에피텍셜막이 이 불순물 농도차 1×102㎝-3를 완화하는 버퍼층으로서 기능하는 효과도 기대할 수 있다.
또, 도 10에서는 성장 가스를 흘린 채로 반응로 내의 온도의 강온(T1→T2)을 행하고 있지만, 이 강온 기간 내에 성장 가스의 유량을 적게 하더라도 좋다.
또한, 제 1 드리프트층(2)의 성장 완료 후에, 도 14의 반응로 내의 온도 프로파일에 나타낸 바와 같이, 시각 t2과 시각 t3 사이의 강온 기간 내에서는 성장 가스의 유입을 중단하고 반응로 내의 온도를 강온하더라도 좋고, 또는, SiC 기판의 주면 내지는 표면 상의 C의 탈리를 완화할 목적으로, 제 1 드리프트층(2)의 에피텍셜 성장을 행하기 전에(도 14의 시각 t01), 프로판 가스를 반응로 내에 흘리는 것으로 하여도 좋다. 상기와 같은 이유로, 제 1 드리프트층(2)의 성장 완료 시각 t2와 제 2 드리프트층(3) 성장 개시 시각 t3의 기간 내에 모노실란 및 질소의 가스의 유입을 차단하고, 프로판 가스만을 반응로 내에 흘린 채로 하여도 좋다.
여기서 유의해야 할 점은, 제 1 층째의 에피텍셜층의 표면 거칠음은 그 위의 제 2 층째의 에피텍셜층에까지 이어진다고 하는 점이다. 그 때문에, 제 1 층째의 에피텍셜층의 성장 온도는, 반응종의 마이그레이션 불량에 의한 결정 결함이 적고, 또한, 번칭 스텝의 높이가 비교적 작아지는 온도인 것이 바람직하다. 또한, 제 2 층째의 에피텍셜층의 성장 온도는 번칭 스텝의 높이가 작아지는 온도인 것이 바람직하다.
도 18은 에피텍셜층의 성장 온도와 번칭 스텝의 높이의 관계를 나타내는 도면이고, 도 19는 에피텍셜층의 성장 온도와 마이그레이션 불량에 기인하는 결정 결함 밀도의 관계를 나타낸 도면이다. 이들은 에피텍셜층의 성장막 두께를 약 2㎛ 정도로 한 경우의 예이다. 도 18, 도 19로부터, 에피텍셜층의 성장 온도가 1550℃ 이상 1650℃ 이하인 범위 내에서는, 마이그레이션 불량에 의한 결정 결함 밀도와 번칭 스텝 높이의 양쪽이 작아지는 것을 알 수 있다. 또한, 1450℃ 이상 1550℃ 이하의 범위 내의 값에서는, 번칭 스텝의 높이가 작게 되는 것도 알 수 있다.
따라서, 제 1 층째의 에피텍셜층의 성장 온도는 1550℃ 이상 1650℃ 이하인 것이 바람직하고, 더 바람직하게는 1570℃ 이상 1620℃ 이하이다. 또한, 제 2 층째의 에피텍셜층의 성장 온도는 1450℃ 이상 1550℃ 이하인 것이 바람직하고, 더 바람직하게는 1470℃ 이상 1520℃ 이하이다.
또, 상기의 예에서는, SiC 기판의 오프각의 방향을 <11-29>방향이라고 하고 있지만, 스텝과 테라스가 존재하면 동일하게 기술한 효과가 얻어진다고 생각되기 때문에, SiC 기판의 오프각의 방향을 예컨대 <1-100>방향으로 하는 경우, 또는, SiC 기판의 다른 면으로의 오프의 형성의 경우에 있어서도 동등한 효과가 있다.
또한, 상기의 예에서는, 오프각이 5도 이하인 n형 SiC 기판 상의 n형 에피텍셜층을 상정하고 있지만, 5도 이하인 오프각이 형성되어 있는 SiC 기판이면, 1) n형 SiC 기판 상의 p형 에피텍셜층의 형성, 2) p형 SiC 기판 상의 p형 에피텍셜층의 형성, 또는, 3) p형 SiC 기판 상의 n형 에피텍셜층의 형성의 각각의 경우에 있어서도, 기술한 성장 온도가 T1>T2의 조건 하에서 2층의 에피텍셜층으로 이루어지는 드리프트층을 형성하는 제조 방법을 동일하게 적용하여 동등한 효과가 얻어진다.
또한, 금회는 성장 가스로서는, 모노실란, 프로판을 사용했지만, 디실란(Si2H6), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3) 등의 다른 성장 가스나, 다른 탄화수소 가스를 이용하더라도 상기와 동일한 효과가 얻어진다.
이상과 같이, 본 실시 형태에 의하면, 5도 이하의 오프각이 형성되어 있는 SiC 기판의 주면 상에 반도체 장치의 드리프트층을 에피텍셜층에 의해 형성할 때에 있어서, 반응종의 마이그레이션 불량에 의한 결정 결함의 밀도를 저감화할 수 있고, 또한, 번칭 스텝의 높이도 비교적 작게 억제할 수 있다. 또, 제 2 층째의 에피텍셜층의 성장 온도가 제 1 층째의 에피텍셜층의 성장 온도보다 낮기 때문에, 균열성(均熱性)이 향상되어, 에피텍셜층 두께 및 캐리어 농도면내 분포가 개선된다. 또한, 웨이퍼 사이 혹은 로트 사이에서의 에피텍셜 성장의 마진도 넓힐 수 있다.
또, 본 실시 형태에 따른 제조 방법에 의해 제조된 드리프트층(2, 3)의 채용에 의해, SiC 반도체 장치에 있어서의 채널부에서의 캐리어의 산란을 억제할 수 있다.
(실시 형태 2)
도 15는 본 실시 형태에 따른 SiC 쇼트키 다이오드(이하 「SIC-SBD」라고 함)의 구조를 나타내는 종단면도이다. 이하에, 도 15의 SiC-SBD의 제조 방법에 대하여 기재한다.
우선, 오프각이 5도 이하(예컨대 오프각은 4도로 설정됨)인 SiC로 이루어지는 n형(제 1 도전형) 기판(1)의 주면 내지는 표면 상에, 당해 주면에 접하고 성장 온도 T1에서 n형의 제 1 에피텍셜층(2)을 에피텍셜 성장시킨다. 그것에 연속하여, 제 1 에피텍셜층(2)의 상면 상에, 또한, 당해 상면에 접하고, 제 1 에피텍셜층(2)의 성장 온도 T1보다 낮은 성장 온도 T2(도 10 또는 도 14를 참조) 하에서 n형의 제 2 에피텍셜층(3)을 에피텍셜 성장시키고, 그 후에, 동(同) 층(3)의 표면을 희생 산화시킨다.
다음으로, 내압을 높이기 위한 종단 구조(14)를 제작하기 위해서, n형의 제 2 에피텍셜층(3)의 표면 상에, 원하는 패턴을 갖는 포토레지스트 패터닝 마스크(도시하지 않음)를 형성한다. 그리고, 당해 마스크 위로부터 불순물 이온을 주입하여, n형의 제 2 에피텍셜층(3) 내에, 최종적으로 종단 구조(14)로 되어야 할 이온 주입층을 형성한다. 그 후, 상기 마스크 및 희생 산화막을 제거한다.
이 후, 주입된 불순물 원자를 활성화시키기 위한 활성화 어닐링 처리를 행함으로써, p형(제 2 도전형)의 종단 구조(14)를 형성한다.
마지막으로, SiC 기판의 이면 상에 오믹 접합(ohmic conctact)하는 오믹 전극(ohmic electrode)(15)을 형성하rh, 제 2 에피텍셜층(3)의 표면 및 종단 구조(14)의 표면으로 이루어지는 기판 표면 상에 쇼트키 접합하는 쇼트키 전극(16)을 형성한다.
이상의 제조 과정을 거침으로써, 실시 형태 1의 수직형 SiC-MOSFET의 경우와 마찬가지로, 번칭 스텝의 높이가 작게 억제되고 또한 원료의 마이그레이션 불량에 기인하는 결정 결함의 밀도가 저감화된 에피텍셜층(2+3)을 구비하는 SiC-SBD가 완성된다.
(실시 형태 3)
도 16은 본 실시 형태에 따른 제조 방법에 의해 작성된, 오프각이 5도 이하인 SiC 기판을 갖는 SiC-MOSFET의 구조를 나타내는 종단면도이다. 도 16의 SiC-MOSFET가 도 1의 SiC-MOSFET와 구조상 상이한 점은, 드리프트층이 1층의 에피텍셜층(3)으로 이루어지고, p형의 베이스 영역(4)의 표면 중에서 소스 영역(5)이 형성되어 있지 않은 표면 부분 위와, 1쌍의 베이스 영역(4)이 대향하는 당해 표면 부분 사이에 샌드위치된 드리프트층(3)의 표면 위와, 2층의 n형의 제 1 및 제 2 에피텍셜층(10, 11)이 설치되어 있는 점이다. 도 16에 있어서는, 제 1 및 제 2 에피텍셜층(10, 11)이 SiC-MOSFET의 채널부를 이룬다.
본 실시 형태의 목적은, 드리프트층(3)의 표면 상의 제 1 및 제 2 에피텍셜층(10, 11) 내의 번칭 스텝의 높이를 억제하거나, 또는 에피텍셜층끼리의 계면에 기인하는 결함 격자의 밀도를 저감화하기 위한 제조 방법을 제안하는 것에 있다. 이하, 도 16을 기초로, 본 실시 형태에 따른 제조 방법을 기재한다.
도 16에 있어서, 드리프트층(3) 내의 p형 베이스 영역(4) 내에 주입된 이온의 활성화 어닐링 처리에 의해 n형의 소스 영역(5)을 형성할 때까지의 처리 공정은, 제 1 드리프트층(2)을 형성하는 공정을 제외하고, 실시 형태 1에서 기술한 프로세스와 동일한 프로세스이다. 그 뒤, 주입 이온의 활성화 후에, 희생 산화를 행하여, n형의 제 1 에피텍셜층(10)을 형성하고, 연속하여 제 1 에피텍셜층(10)의 바로 위에 또한 동(同) 층(10)의 표면과 접하도록, 제 1 에피텍셜층(10)의 성장 온도보다 낮은 성장 온도에서 n형의 제 2 에피텍셜층(11)을 에피텍셜 성장시킨다.
계속해서, 제 1 및 제 2 에피텍셜층(10, 11) 상에 레지스트 마스크(도시하지 않음)를 형성하고, 채널로 되는 부분을 제외하고 제 1 및 제 2 에피텍셜층(10, 11)을 제거한다. 이것에 의해, 채널부는, 1쌍의 베이스 영역(4) 및 소스 영역(5)이 당해 채널부의 양 단부 아래쪽에 위치하고, 대향하는 베이스 영역(4) 사이에 끼워진 드리프트층(3)의 부분이 당해 채널부의 중앙 바로 아래에 위치하는 형상으로 패터닝된다.
다음으로, 게이트 절연막(6)을 열산화 혹은 퇴적에 의해서 형성한다. 그 게이트 절연막(6)의 바로 위에 게이트 전극(7)을 성막한 후에 패터닝한다. 게이트 전극(7)은, 1쌍의 베이스 영역(4) 및 소스 영역(5)이 게이트 전극(7)의 양 단부의 아래쪽에 위치하고, 대향하는 베이스 영역(4) 사이에서 끼워진 드리프트층(3)의 일부분이 게이트 전극(7)의 중앙부의 아래쪽에 위치하는 형상으로 패터닝된다.
또한, 각 소스 영역(5) 상의 게이트 절연막(6)의 나머지 부분은, 포토리소그라래 기술 및 에칭 기술에 의해서 제거되고, 그 제거 후에, 소스 영역(5)이 노출된 부분 상에 소스 전극(8)을 성막한 뒤에 패터닝한다. 또, SiC 기판(1)의 이면 상에 드레인 전극(9)을 형성한다. 이상의 처리 공정을 거쳐서 도 16에 나타내는 소자 구조의 주요부가 완성된다.
본 실시 형태에 있어서는, (제 1 에피텍셜층(10)의 성장 온도 T1)>(제 2 에피텍셜층(11)의 성장 온도 T2)의 조건 하에서 제 1 및 제 2 에피텍셜층(10, 11)을 드리프트층(3)의 상면 상에 에피텍셜 성장시키고 있기 때문에, 1) 에피텍셜층인 드리프트층(3)과 제 1 에피텍셜층(10)의 계면을 기점으로 하는 격자 결함의 밀도를 저감할 수 있음과 아울러, 2) 제 2 에피텍셜층(11) 내에서 번칭 스텝의 높이도 억제할 수 있다고 하는 이점이 얻어진다.
또, 본 실시 형태에 있어서의 드리프트층(3) 대신에, 실시 형태 1에서 기술한 제 1 및 제 2 드리프트층(2, 3)도 본 실시 형태에 적용하는 것이 가능하다. 이것에 의해, 기술한 실시 형태 1의 효과도 상승(相乘)적으로 얻어진다.
(실시 형태 4)
도 17은 본 실시 형태에 따른 제조 방법에 의해 작성된, 오프각이 5도 이하인 SiC 기판을 갖는 SiC-MOSFET의 구조를 나타내는 종단면도이다. 도 17에 나타내어지는 SiC-MOSFET에서는, 드리프트층(3) 상에 드리프트층(3)과는 다른 캐리어 농도로 2층의 n형의 제 1 및 제 2 에피텍셜층(10, 11)을 성장시키고, 이들 n형의 제 1 및 제 2 에피텍셜층(10, 11)을 SiC-MOSFET의 채널부로서 구성하고 있다. 본 실시 형태의 주목적은, 드리프트층(3)의 표면 상의 제 1 및 제 2 에피텍셜층(10, 11) 내의 번칭 스텝의 높이를 억제하고, 또 에피텍셜층끼리의 계면에 기인하는 결함 격자의 밀도를 저감화하기 위한 제조 방법을 제안하는 것에 있다.
오프각이 5도 이하인 SiC 기판(1) 상에 드리프트층(3)을 에피텍셜 성장시킨 후, 드리프트층(3)과는 다른 캐리어 농도로 n형의 제 1 에피텍셜층(12)을 성장 온도 T1에서 에피텍셜 성장시킨다. 또, 제 1 에피텍셜층(12)의 상면 상에 또한 당해 상면에 접하도록, 제 1 에피텍셜층(12)의 성장 온도 T1보다 낮은 성장 온도 T2에서 에피텍셜 성장을 행하는 것에 의해, 제 2 에피텍셜층(13)을 형성한다. 그 후, 실시 형태 1의 드리프트층의 형성 후의 프로세스와 동일한 프로세스를 경유하는 것에 의해, 도 17에 나타내는 바와 같은 소자 구조의 주요부가 완성된다.
본 실시 형태에 있어서는, (제 1 에피텍셜층(12)의 성장 온도 T1)>(제 2 에피텍셜층(13)의 성장 온도 T2)의 조건 하에서 제 1 및 제 2 에피텍셜층(12, 13)을 드리프트층(3)의 상면 상에 에피텍셜 성장시키고 있기 때문에, 1) 에피텍셜층인 드리프트층(3)과 제 1 에피텍셜층(12)의 계면을 기점으로 하는 격자 결함의 밀도를 저감할 수 있음과 아울러, 2) 제 2 에피텍셜층(13) 내에서 번칭 스텝의 높이도 억제할 수 있다고 하는 이점이 얻어진다.
또, 본 실시 형태에 있어서의 드리프트층(3) 대신에, 실시 형태 1에서 기술한 제 1 및 제 2 드리프트층(2, 3)도 본 실시 형태에 적용하는 것이 가능하다. 이것에 의해, 기술한 실시 형태 1의 효과도 상승(相乘)적으로 얻어진다.
본 발명은 상세히 설명되었지만, 상기한 설명은, 모든 국면에서, 예시로서, 본 발명이 그것에 한정되는 것이 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일없이 상정될 수 있는 것으로 이해될 것이다.
1: n형(제 1 도전형에 해당)의 SiC 기판
2: n형의 SiC로 이루어지는 제 1 드리프트층
3: 제 1 드리프트층보다 낮은 성장 온도에서 에피텍셜 성장시킨 n형의 SiC로 이루어지는 제 2 드리프트층
4: p형(제 2 도전형에 해당)의 베이스층
5: n형의 소스 영역
6: 게이트 절연막
7: 게이트 전극
8: 소스 전극
9: 드레인 전극
10: n형의 SiC로 이루어지는 제 1 에피텍셜층
11: 제 1 에피텍셜층보다 낮은 성장 온도에서 에피텍셜 성장시킨 n형의 SiC로 이루어지는 제 2 에피텍셜층
12: n형의 SiC로 이루어지는 제 1 에피텍셜층
13: 제 1 에피텍셜층보다 낮은 성장 온도에서 에피텍셜 성장시킨 n형의 SiC로 이루어지는 제 2 에피텍셜층
14: 종단 구조
15: 오믹 전극
16: 쇼트키 전극

Claims (9)

  1. 오프각(off angle)을 갖는 탄화규소 반도체 기판(1)의 주면(主面) 상에 제 1 에피텍셜층(first epitaxial layer)(2, 10, 12)을 성장시키는 공정과,
    상기 제 1 에피텍셜층의 상면(上面) 상이고 또한 상기 제 1 에피텍셜층의 상기 상면과 접하고, 상기 제 1 에피텍셜층의 성장 온도보다 낮은 성장 온도에서 제 2 에피텍셜층(2, 11, 13)을 성장시키는 공정
    을 구비하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 탄화규소 반도체 기판의 상기 오프각은 5도 이하인
    탄화규소 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 에피텍셜층은 상기 탄화규소 반도체 기판의 상기 주면과 접하여 에피텍셜 성장되는 것을 특징으로 하는
    탄화규소 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 에피텍셜층은 상기 탄화규소 반도체 장치의 드리프트층(2,3)으로서 사용되는
    탄화규소 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 2 에피텍셜층 상에 쇼트키 접합(Schottky contact)하는 전극(16)을 형성하는 공정을 더 구비하는
    탄화규소 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 에피텍셜층(10)은, 상기 탄화규소 반도체 기판의 상기 주면과 접하여 설치된 에피텍셜층인 드리프트층의 상면과 접해서 에피텍셜 성장되는 것을 특징으로 하는
    탄화규소 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 에피텍셜층은 상기 탄화규소 반도체 장치의 채널부(10, 11, 12, 13)로서 사용되는
    탄화규소 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 에피텍셜층의 성장 온도는 1570℃ 이상 1620℃ 이하인
    탄화규소 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 에피텍셜층의 성장 온도는 1470℃ 이상 1520℃ 이하인
    탄화규소 반도체 장치의 제조 방법.
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