JP2011068504A - 半導体基板の製造方法 - Google Patents

Abstract

【課題】ＳｉＣを用いた半導体装置を効率よく製造するための半導体基板の製造方法を提供する。
【解決手段】第１の裏面Ｂ１を有する第１の炭化珪素基板１１と、第２の裏面Ｂ２を有する第２の炭化珪素基板１２とが準備される。第１および第２の裏面Ｂ１、Ｂ２の各々が一の方向に露出するように第１および第２の炭化珪素基板１１、１２が配置される。炭化珪素からなり、かつ第１および第２の裏面Ｂ１、Ｂ２を互いにつなぐ成長層３０が化学気相成長法によって形成される。
【選択図】図４

Description

本発明は半導体基板の製造方法に関し、特に、単結晶構造を有する炭化珪素（ＳｉＣ）からなる部分を含む半導体基板の製造方法に関するものである。

近年、半導体装置の製造に用いられる半導体基板としてＳｉＣ基板の採用が進められつつある。ＳｉＣは、より一般的に用いられているＳｉ（シリコン）に比べて大きなバンドギャップを有する。そのためＳｉＣ基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。

半導体装置を効率的に製造するためには、ある程度以上の基板の大きさが求められる。米国特許第７３１４５２０号明細書（特許文献１）によれば、７６ｍｍ（３インチ）以上のＳｉＣ基板を製造することができるとされている。

米国特許第７３１４５２０号明細書

ＳｉＣ基板の大きさは工業的には１００ｍｍ（４インチ）程度にとどまっており、このため大型の基板を用いて半導体装置を効率よく製造することができないという問題がある。特に六方晶系のＳｉＣにおいて、（０００１）面以外の面の特性が利用される場合、上記の問題が特に深刻となる。このことについて、以下に説明する。

欠陥の少ないＳｉＣ基板は、通常、積層欠陥の生じにくい（０００１）面成長で得られたＳｉＣインゴットから切り出されることで製造される。このため（０００１）面以外の面方位を有するＳｉＣ基板は、成長面に対して非平行に切り出されることになる。このため基板の大きさを十分確保することが困難であったり、インゴットの多くの部分が有効に利用できなかったりする。このため、ＳｉＣの（０００１）面以外の面を利用した半導体装置は、効率よく製造することが特に困難である。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＳｉＣを用いた半導体装置を効率よく製造するための半導体基板の製造方法を提供することである。

本発明の半導体基板の製造方法は、以下の工程を有する。
互いに対向する第１の表面および第１の裏面を有し、かつ単結晶構造を有する第１の炭化珪素基板と、互いに対向する第２の表面および第２の裏面を有し、かつ単結晶構造を有する第２の炭化珪素基板とが準備される。第１および第２の裏面の各々が一の方向に露出するように第１および第２の炭化珪素基板が配置される。炭化珪素からなり、かつ第１および第２の裏面を互いにつなぐ成長層が化学気相成長法によって形成される。

本製造方法によれば、第１および第２の炭化珪素基板が成長層を介して１つの半導体基板として一体化される。この半導体基板は、半導体装置が形成される基板面として、第１および第２の炭化珪素基板のそれぞれが有する第１および第２の表面の両方を含む。すなわちこの半導体基板は、第１および第２の炭化珪素基板のいずれかが単体で用いられる場合に比して、より大きな基板面を有する。よってこの半導体基板を用いることで、炭化珪素を用いた半導体装置を効率よく製造することができる。

また成長層が第１および第２の炭化珪素基板と同様に炭化珪素からなるので、第１および第２の炭化珪素基板と成長層との間で諸物性が近くなる。よってこの諸物性の相違に起因した半導体基板の反りや割れを抑制することができる。

好ましくは、成長層を形成する工程は、以下の工程を有する。
第１および第２の炭化珪素基板が加熱される。一の方向に露出した第１および第２の裏面の各々の上に原料ガスが導入される。加熱された第１の炭化珪素基板の第１の裏面と、加熱された第２の炭化珪素基板の第２の裏面との各々の上で、原料ガスを原料として成長層が成長させられる。

好ましくは、原料ガスは、Ｓｉ元素を含む第１のガスと、Ｃ元素を含む第２のガスとを含む。

好ましくは、成長層を形成する工程は、第１および第２の炭化珪素基板を１４００℃以上２０００℃以下の温度に保持する工程を含む。これにより、第１および第２の炭化珪素基板をより確実に一体化することができ、かつ第１および第２の炭化珪素基板の結晶性にダメージが生じることを抑制することができる。

好ましくは、成長層を形成する工程は、雰囲気の圧力を１００ｋＰａ以下に保持する工程を含む。これにより第１および第２の炭化珪素基板をより確実に一体化することができる。

好ましくは、成長層は単結晶構造を有する。これにより、成長層の諸物性を、同じく単結晶構造を有する第１および第２の炭化珪素基板の各々の諸物性に近づけることができる。

好ましくは、第１の裏面の結晶面に対して第１の裏面上の成長層の結晶面の傾きは１０°以内である。また第２の裏面の結晶面に対して第２の裏面上の成長層の結晶面の傾きは１０°以内である。これにより成長層の異方性を、第１および第２の炭化珪素基板の各々の異方性に近づけることができる。

好ましくは、第１および第２の炭化珪素基板の各々の不純物濃度と、成長層の不純物濃度とは互いに異なる。これにより不純物濃度の異なる２層構造を有する半導体基板を得ることができる。

好ましくは、第１および第２の炭化珪素基板の各々の不純物濃度よりも、成長層の不純物濃度の方が高い。これにより第１および第２の炭化珪素基板の各々の抵抗率に比して、成長層の抵抗率を小さくすることができる。

好ましくは、第１および第２の裏面の各々のラフネスは、Ｒａとして１００μｍ以下である。これにより、成長層の表面に生じる段差を小さくすることができる。

好ましくは、第１および第２の炭化珪素基板を配置する工程は、第１および第２の炭化珪素基板の間の最短間隔が５ｍｍ以下となるように行なわれる。これにより、より確実に、第１および第２の裏面をつなぐように成長層を形成することができる。

好ましくは、第１の炭化珪素基板の{０００１}面に対する第１の表面のオフ角は５０°以上６５°以下である。また第２の炭化珪素基板の{０００１}面に対する第２の表面のオフ角は５０°以上６５°以下である。これにより、第１および第２の表面が｛０００１｝面である場合に比して、第１および第２の表面におけるチャネル移動度を高めることができる。

好ましくは、第１の表面のオフ方位と第１の炭化珪素基板の＜１−１００＞方向とのなす角は５°以下である。また第２の表面のオフ方位と第２の炭化珪素基板の＜１−１００＞方向とのなす角は５°以下である。これにより、第１および第２の表面が｛０００１｝面である場合に比して、第１および第２の表面におけるチャネル移動度を高めることができる。

好ましくは、第１の炭化珪素基板の＜１−１００＞方向における{０３−３８}面に対する第１の表面のオフ角は−３°以上５°以下である。また第２の炭化珪素基板の＜１−１００＞方向における{０３−３８}面に対する第２の表面のオフ角は−３°以上５°以下である。これにより、第１および第２の表面が｛０００１｝面である場合に比して、第１および第２の表面におけるチャネル移動度を高めることができる。

好ましくは、第１の表面のオフ方位と第１の炭化珪素基板の＜１１−２０＞方向とのなす角は５°以下である。また第２の表面のオフ方位と第２の炭化珪素基板の＜１１−２０＞方向とのなす角は５°以下である。これにより、第１および第２の表面が｛０００１｝面である場合に比して、第１および第２の表面におけるチャネル移動度を高めることができる。

以上の説明から明らかなように、本発明の半導体基板の製造方法によれば、炭化珪素を用いた半導体装置を効率よく製造するための半導体基板の製造方法を提供することができる。

本発明の実施の形態１における半導体基板の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略断面図である。 本発明の実施の形態１における半導体基板の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における半導体基板の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の概略フロー図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。

以下、図面に基づいて本発明の実施の形態を説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態の半導体基板８０は、単結晶構造を有する複数のＳｉＣ基板１１〜１９（炭化珪素基板）と、ＳｉＣからなる成長層３０とを有する。成長層３０は、ＳｉＣ基板１１〜１９の裏面（図１に示される面と反対の面）を互いにつないでおり、これによりＳｉＣ基板１１〜１９は互いに固定されている。ＳｉＣ基板１１〜１９のそれぞれは同一平面上において露出した表面を有し、たとえばＳｉＣ基板１１および１２のそれぞれは、表面Ｆ１およびＦ２（図２）を有する。これにより半導体基板８０はＳｉＣ基板１１〜１９の各々に比して大きな表面を有する。よってＳｉＣ基板１１〜１９の各々を単独で用いる場合に比して、半導体基板８０を用いる場合、ＳｉＣを用いた半導体装置をより効率よく製造することができる。

なお上記において成長層３０が単結晶構造を有する場合について例示したが、成長層３０は多結晶構造を有してもよい。

次に本実施の半導体基板８０の製造方法について説明する。なお以下において説明を簡略化するためにＳｉＣ基板１１〜１９のうちＳｉＣ基板１１および１２に関してのみ言及する場合があるが、ＳｉＣ基板１３〜１９もＳｉＣ基板１１および１２と同様に扱われる。

図３を参照して、まず単結晶構造を有するＳｉＣ基板１１（第１の炭化珪素基板）およびＳｉＣ基板１２（第２の炭化珪素基板）が準備される。ＳｉＣ基板１１は互いに対向する表面Ｆ１（第１の表面）および裏面Ｂ１（第１の裏面）を有し、ＳｉＣ基板１２は互いに対向する表面Ｆ２（第２の表面）および裏面Ｂ２（第２の裏面）を有する。具体的には、たとえば、六方晶系における（０００１）面で成長したＳｉＣインゴットを（０３−３８）面に沿って切断することによって、ＳｉＣ基板１１および１２が準備される。好ましくは、裏面Ｂ１およびＢ２は研磨された面であり、より好ましくはそのラフネスがＲａとして１００μｍ以下である。

次に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法のための処理室（図示せず）内において加熱体８１上に、裏面Ｂ１およびＢ２の各々が一の方向（図３における上方向）に露出するようにＳｉＣ基板１１および１２が配置される。すなわちＳｉＣ基板１１および１２が、平面視において並ぶように配置される。

加熱体８１としては、対象物を加熱することができるものであれば用いることができ、たとえば、グラファイトヒータを用いるような抵抗加熱方式のもの、または誘導加熱方式のものを用いることができる。

好ましくは、上記の配置は、裏面Ｂ１およびＢ２の各々が同一平面上に位置するか、または表面Ｆ１およびＦ２の各々が同一平面上に位置するように行なわれる。

また好ましくはＳｉＣ基板１１および１２の間の最短間隔（図３における横方向の最短間隔）は５ｍｍ以下とされる。具体的には、たとえば、同一の矩形形状を有する基板が５ｍｍ以下の間隔を空けてマトリクス状に配置されればよい。

またＳｉＣ基板１１および１２を等間隔に設置するには、たとえば、加熱体８１上に、ＳｉＣ基板１１および１２に対応するサイズの座繰りを形成すればよい。この座繰りにＳｉＣ基板１１および１２を入れることで、ＳｉＣ基板１１および１２を等間隔に設置することができる。

次に加熱体８１によってＳｉＣ基板１１および１２が所定の基板温度まで加熱される。好ましくは、基板温度は１４００℃以上２０００℃以下とされ、成長層３０が成長する間、この範囲内に基板温度が保持される。

次に、裏面Ｂ１およびＢ２の各々の上に原料ガスが導入される。原料ガスとしては、Ｓｉ元素を含む第１のガスと、Ｃ元素を含む第２のガスとの混合ガスが用いられる。具体的には、第１および第２のガスのそれぞれとして、たとえばＳｉＨ₄ガスとＣ₃Ｈ₈ガスを用いることができる。また成長層３０（図２）に不純物として窒素またはリンが添加される場合は、原料ガスに、たとえばＮ₂ガスまたはＰＨ₃ガスが添加されればよい。なお原料ガスは、たとえばＨ₂ガスなどのキャリアガスとともに導入されてもよい。

また好ましくは、原料ガスは、雰囲気の圧力が１００ｋＰａ以下となるように導入される。

図４を参照して、上記の原料ガスを原料として、裏面Ｂ１およびＢ２の各々の上においてＳｉＣが成長し始め、さらに成長が続くことによって、裏面Ｂ１およびＢ２を互いにつなぐ成長層３０が形成される。以上により半導体基板８０（図２）が得られる。

好ましくは、裏面Ｂ１の結晶面に対して裏面Ｂ１上の成長層３０の結晶面の傾きは１０°以内であり、また裏面Ｂ２の結晶面に対して裏面Ｂ２上の成長層３０の結晶面の傾きは１０°以内である。これらの角度関係は、裏面Ｂ１およびＢ２の各々に対して成長層３０がエピタキシャル成長することによって容易に実現される。

なおＳｉＣ基板１１、１２の結晶構造は六方晶系であることが好ましく、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣであることがより好ましい。また、ＳｉＣ基板１１、１２と成長層３０とは、同一の結晶構造を有するＳｉＣ単結晶からなっていることが好ましい。

また好ましくは、ＳｉＣ基板１１および１２の各々の濃度と、成長層３０の不純物濃度とは互いに異なる。より好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度よりも、成長層３０の不純物濃度の方が高い。なおＳｉＣ基板１１、１２の不純物濃度は、たとえば５×１０¹⁶ｃｍ^-3以上５×１０¹⁹ｃｍ^-3以下である。また成長層３０の不純物濃度は、たとえば５×１０¹⁶ｃｍ^-3以上５×１０²¹ｃｍ^-3以下である。また上記の不純物としては、たとえば窒素、またはリンを用いることができる。

また好ましくは、ＳｉＣ基板１１の{０００１}面に対する表面Ｆ１のオフ角は５０°以上６５°以下であり、かつＳｉＣ基板の{０００１}面に対する表面Ｆ２のオフ角は５０°以上６５°以下である。

より好ましくは、表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１−１００＞方向とのなす角は５°以下であり、かつ表面Ｆ２のオフ方位と基板１２の＜１−１００＞方向とのなす角は５°以下である。

さらに好ましくは、ＳｉＣ基板１１の＜１−１００＞方向における{０３−３８}面に対する表面Ｆ１のオフ角は−３°以上５°以下であり、ＳｉＣ基板１２の＜１−１００＞方向における{０３−３８}面に対する表面Ｆ２のオフ角は−３°以上５°以下である。

なお上記において、「＜１−１００＞方向における{０３−３８}面に対する表面Ｆ１のオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る射影面への表面Ｆ１の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また「＜１−１００＞方向における{０３−３８}面に対する表面Ｆ２のオフ角」についても同様である。

また好ましくは、表面Ｆ１のオフ方位と基板１１の＜１１−２０＞方向とのなす角は５°以下であり、かつ表面Ｆ２のオフ方位と基板１２の＜１１−２０＞方向とのなす角は５°以下である。

本実施の形態によれば、図２に示すように、ＳｉＣ基板１１および１２が成長層３０を介して１つの半導体基板８０として一体化される。半導体基板８０は、トランジスタなどの半導体装置が形成される基板面として、ＳｉＣ基板のそれぞれが有する表面Ｆ１およびＦ２の両方を含む。すなわち半導体基板８０は、ＳｉＣ基板１１および１２のいずれかが単体で用いられる場合に比して、より大きな基板面を有する。よって半導体基板８０により、ＳｉＣを用いた半導体装置を効率よく製造することができる。

また裏面Ｂ１およびＢ２の各々の上に形成される成長層３０がＳｉＣ基板１１および１２と同様にＳｉＣからなるので、ＳｉＣ基板と成長層３０との間で諸物性が近くなる。よってこの諸物性の相違に起因した半導体基板８０の反りや割れを抑制できる。

好ましくは、成長層３０は単結晶構造を有する。これにより、成長層３０の諸物性を、同じく単結晶構造を有するＳｉＣ基板１１および１２の各々の諸物性に近づけることができる。

また好ましくは、裏面Ｂ１の結晶面に対して裏面Ｂ１上の成長層３０の結晶面の傾きは１０°以内である。また裏面Ｂ２の結晶面に対して裏面Ｂ２上の成長層３０の結晶面の傾きは１０°以内である。これにより成長層３０の異方性を、ＳｉＣ基板１１および１２の各々の異方性に近づけることができる。

また好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度と、成長層３０の不純物濃度とは互いに異なる。これにより不純物濃度の異なる２層構造を有する半導体基板８０（図２）を得ることができる。

また好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度よりも成長層３０の不純物濃度の方が高い。よってＳｉＣ基板１１および１２の各々の抵抗率に比して、成長層３０の抵抗率を小さくすることができる。これにより、成長層３０の厚さ方向に電流を流す半導体装置、すなわち縦型の半導体装置の製造に好適な半導体基板８０を得ることができる。

また好ましくは、ＳｉＣ基板１１および１２を配置する工程は、ＳｉＣ基板１１および１２の間の最短間隔が５ｍｍ以下となるように行なわれる。これにより成長層３０を、ＳｉＣ基板１１の裏面Ｂ１と、ＳｉＣ基板１２の裏面Ｂ２とをより確実につなぐように形成することができる。

また好ましくは、ＳｉＣ基板１１の{０００１}面に対する表面Ｆ１のオフ角は５０°以上６５°以下であり、かつＳｉＣ基板１２の{０００１}面に対する表面Ｆ２のオフ角は５０°以上６５°以下である。これにより、表面Ｆ１およびＦ２が｛０００１｝面である場合に比して、表面Ｆ１およびＦ２におけるチャネル移動度を高めることができる。

また好ましくは、表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１−１００＞方向とのなす角は５°以下であり、かつ表面Ｆ２のオフ方位とＳｉＣ基板１２の＜１−１００＞方向とのなす角は５°以下である。これにより表面Ｆ１およびＦ２におけるチャネル移動度をより高めることができる。

また好ましくは、ＳｉＣ基板１１の＜１−１００＞方向における{０３−３８}面に対する表面Ｆ１のオフ角は−３°以上５°以下であり、ＳｉＣ基板１２の＜１−１００＞方向における{０３−３８}面に対する表面Ｆ２のオフ角は−３°以上５°以下である。これにより表面Ｆ１およびＦ２におけるチャネル移動度をさらに高めることができる。

また好ましくは、表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１１−２０＞方向とのなす角は５°以下であり、かつ表面Ｆ２のオフ方位とＳｉＣ基板１２の＜１１−２０＞方向とのなす角は５°以下である。これにより、表面Ｆ１およびＦ２が｛０００１｝面である場合に比して、表面Ｆ１およびＦ２におけるチャネル移動度を高めることができる。

次に上記の半導体基板８０の製造に適した製造条件を検討した結果について、以下に説明する。

第１に、ＳｉＣ基板１１および１２の基板温度の検討を行なった。その結果、基板温度が１３００℃の場合はＳｉＣ基板１１および１２が一体化しにくかったが、１４００℃、１８００℃、２０００℃、または２５００℃の場合はＳｉＣ基板１１および１２を十分に一体化することができた。また基板温度が２５００℃の場合はＳｉＣ基板１１および１２の結晶性にダメージが生じやすかったが、基板温度が２０００℃、１８００℃、または１４００℃の場合はＳｉＣ基板１１および１２の結晶性に生じるダメージを抑制することができた。この結果から、ＳｉＣ基板１１および１２をより確実に一体化し、かつＳｉＣ基板１１および１２の結晶性にダメージが生じることを抑制するためには、基板温度は１４００℃以上２０００℃以下が好ましいことがわかった。

第２に、成長層３０が形成される際の雰囲気の圧力の検討を行なった。なお基板温度は２０００℃に固定された。その結果、圧力が１００ｋＰａより高い場合はＳｉＣ基板１１および１２が一体化しにくかったが、圧力が１００ｋＰａ、５０ｋＰａ、１０ｋＰａ、１００Ｐａ、１Ｐａ、０．１Ｐａ、または０．０００１Ｐａの場合はＳｉＣ基板１１および１２を十分に一体化することができた。この結果から、ＳｉＣ基板１１および１２を十分に一体化するためには、圧力は１００ｋＰａ以下が好ましいことがわかった。

第３に、ＳｉＣ基板１１および１２の裏面Ｂ１およびＢ２のラフネスの検討を行なった。その結果、ラフネスのＲａがＲａ＝５００μｍの場合は成長層３０の表面に大きな段差が生じたが、Ｒａ＝１００μｍ、１μｍ、または０．１ｎｍの場合はこの段差を十分に小さくすることができた。この結果から、成長層３０の表面の段差を十分に小さくするためには、裏面Ｂ１およびＢ２のラフネスは１００μｍ以下が好ましいことがわかった。

なお成長層３０（図４）が有する不純物としては、５×１０¹⁵cm^-3、８×１０¹⁸cm^-3または５×１０²¹cm^-3の濃度で、窒素またはリンを用いることができた。

（実施の形態２）
図５を参照して、本実施の形態の半導体装置１００は、縦型ＤｉＭＯＳＦＥＴ(Double Implanted Metal Oxide Semiconductor Field Effect Transistor)であって、基板８０、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ⁺領域１２４、ｐ⁺領域１２５、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。

基板８０は、本実施の形態においてはｎ型の導電型を有し、また実施の形態１で説明したように、成長層３０およびＳｉＣ基板１１を有する。ドレイン電極１１２は、ＳｉＣ基板１１との間に成長層３０を挟むように、成長層３０上に設けられている。バッファ層１２１は、成長層３０との間にＳｉＣ基板１１を挟むように、ＳｉＣ基板１１上に設けられている。

バッファ層１２１は、導電型がｎ型であり、その厚さはたとえば０．５μｍである。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０¹⁷ｃｍ^-3である。

耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化ケイ素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０¹⁵ｃｍ^-3である。

この耐圧保持層１２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ⁺領域１２４が形成されている。また、このｎ⁺領域１２４に隣接する位置には、ｐ⁺領域１２５が形成されている。一方のｐ領域１２３におけるｎ⁺領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ⁺領域１２４上にまで延在するように、酸化膜１２６が形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ⁺領域１２４およびｐ⁺領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。

酸化膜１２６と、半導体層としてのｎ⁺領域１２４、ｐ⁺領域１２５、ｐ領域１２３および耐圧保持層１２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０²¹ｃｍ^-3以上となっている。これにより、特に酸化膜１２６下のチャネル領域（酸化膜１２６に接する部分であって、ｎ⁺領域１２４と耐圧保持層１２２との間のｐ領域１２３の部分）の移動度を向上させることができる。

次に半導体装置１００の製造方法について説明する。なお図７〜図１０においてはＳｉＣ基板１１〜１９（図１）のうちＳｉＣ基板１１の近傍における工程のみを示すが、ＳｉＣ基板１２〜ＳｉＣ基板１９の各々の近傍においても、同様の工程が行なわれる。

まず基板準備工程（ステップＳ１１０：図６）にて、半導体基板８０（図１および図２）が準備される。半導体基板８０の導電型はｎ型とされる。

図７を参照して、エピタキシャル層形成工程（ステップＳ１２０：図６）により、バッファ層１２１および耐圧保持層１２２が、以下のように形成される。

まず基板８０の表面上にバッファ層１２１が形成される。バッファ層１２１は、導電型がｎ型の炭化ケイ素からなり、たとえば厚さ０．５μｍのエピタキシャル層である。またバッファ層１２１における導電型不純物の濃度は、たとえば５×１０¹⁷ｃｍ^-3とされる。

次にバッファ層１２１上に耐圧保持層１２２が形成される。具体的には、導電型がｎ型の炭化ケイ素からなる層が、エピタキシャル成長法によって形成される。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０¹⁵ｃｍ^-3である。

図８を参照して、注入工程（ステップＳ１３０：図６）により、ｐ領域１２３と、ｎ⁺領域１２４と、ｐ⁺領域１２５とが、以下のように形成される。

まず導電型がｐ型の不純物が耐圧保持層１２２の一部に選択的に注入されることで、ｐ領域１２３が形成される。次に、ｎ型の導電性不純物を所定の領域に選択的に注入することによってｎ⁺領域１２４が形成され、また導電型がｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ⁺領域１２５が形成される。なお不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行われる。

このような注入工程の後、活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。

図９を参照して、ゲート絶縁膜形成工程（ステップＳ１４０：図６）が行われる。具体的には、耐圧保持層１２２と、ｐ領域１２３と、ｎ⁺領域１２４と、ｐ⁺領域１２５との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。

その後、窒素アニール工程（ステップＳ１５０）が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、ｎ⁺領域１２４、およびｐ⁺領域１２５の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。

なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。

図１０を参照して、電極形成工程（ステップＳ１６０：図６）により、ソース電極１１１およびドレイン電極１１２が、以下のように形成される。

まず酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ⁺領域１２４およびｐ⁺領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ⁺領域１２４およびｐ⁺領域１２５の各々と接触するように導電体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。

なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。

再び図５を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、基板８０の裏面上にドレイン電極１１２が形成される。以上により、半導体装置１００が得られる。

なお本実施の形態における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。

また縦型ＤｉＭＯＳＦＥＴを例示したが、本発明の半導体基板を用いて他の半導体装置が製造されてもよく、たとえばＲＥＳＵＲＦ−ＪＦＥＴ(Reduced Surface Field-Junction Field Effect Transistor)またはショットキーダイオードが製造されてもよい。

（付記１）
本発明の半導体基板は、以下の製造方法で作製されたものである。

互いに対向する第１の表面および第１の裏面を有し、かつ単結晶構造を有する第１の炭化珪素基板と、互いに対向する第２の表面および第２の裏面を有し、かつ単結晶構造を有する第２の炭化珪素基板とが準備される。第１および第２の裏面の各々が一の方向に露出するように第１および第２の炭化珪素基板が配置される。炭化珪素からなり、かつ第１および第２の裏面を互いにつなぐ成長層が化学気相成長法によって形成される。

（付記２）
本発明の半導体装置は、以下の製造方法で作製された半導体基板を用いて作製されたものである。

互いに対向する第１の表面および第１の裏面を有し、かつ単結晶構造を有する第１の炭化珪素基板と、互いに対向する第２の表面および第２の裏面を有し、かつ単結晶構造を有する第２の炭化珪素基板とが準備される。第１および第２の裏面の各々が一の方向に露出するように第１および第２の炭化珪素基板が配置される。炭化珪素からなり、かつ第１および第２の裏面を互いにつなぐ成長層が化学気相成長法によって形成される。

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体基板の製造方法は、単結晶構造を有する炭化珪素からなる部分を含む半導体基板の製造方法に、特に有利に適用され得る。

１１ ＳｉＣ基板(第１の炭化珪素基板）、１２ ＳｉＣ基板（第２の炭化珪素基板）、１３〜１９ ＳｉＣ基板、３０ 成長層、８０ 半導体基板、８１ 加熱体、１００ 半導体装置。

Claims (15)

1. 互いに対向する第１の表面および第１の裏面を有し、かつ単結晶構造を有する第１の炭化珪素基板と、互いに対向する第２の表面および第２の裏面を有し、かつ単結晶構造を有する第２の炭化珪素基板とを準備する工程と、
   前記第１および第２の裏面の各々が一の方向に露出するように前記第１および第２の炭化珪素基板を配置する工程と、
   炭化珪素からなり、かつ前記第１および第２の裏面を互いにつなぐ成長層を化学気相成長法によって形成する工程とを備えた、半導体基板の製造方法。
2. 前記成長層を形成する工程は、
   前記第１および第２の炭化珪素基板を加熱する工程と、
   前記一の方向に露出した前記第１および第２の裏面の各々の上に原料ガスを導入する工程と、
   加熱された前記第１の炭化珪素基板の前記第１の裏面と、加熱された前記第２の炭化珪素基板の前記第２の裏面との各々の上で、前記原料ガスを原料として前記成長層を成長させる工程とを含む、請求項１に記載の半導体基板の製造方法。
3. 前記原料ガスは、Ｓｉ元素を含む第１のガスと、Ｃ元素を含む第２のガスとを含む、請求項２に記載の半導体基板の製造方法。
4. 前記成長層を形成する工程は、前記第１および第２の炭化珪素基板を１４００℃以上２０００℃以下の温度に保持する工程を含む、請求項１〜３のいずれかに記載の半導体基板の製造方法。
5. 前記成長層を形成する工程は、雰囲気の圧力を１００ｋＰａ以下に保持する工程を含む、請求項１〜４のいずれかに記載の半導体基板の製造方法。
6. 前記成長層は単結晶構造を有する、請求項１〜５のいずれかに記載の半導体基板の製造方法。
7. 前記第１の裏面の結晶面に対して前記第１の裏面上の前記成長層の結晶面の傾きは１０°以内であり、
   前記第２の裏面の結晶面に対して前記第２の裏面上の前記成長層の結晶面の傾きは１０°以内である、請求項１〜６のいずれかに記載の半導体基板の製造方法。
8. 前記第１および第２の炭化珪素基板の各々の不純物濃度と、前記成長層の不純物濃度とは互いに異なる、請求項１〜７のいずれかに記載の半導体基板の製造方法。
9. 前記第１および第２の炭化珪素基板の各々の不純物濃度よりも、前記成長層の不純物濃度の方が高い、請求項１〜７のいずれかに記載の半導体基板の製造方法。
10. 前記第１および第２の裏面の各々のラフネスは、Ｒａとして１００μｍ以下である、請求項１〜９のいずれかに記載の半導体基板の製造方法。
11. 前記配置する工程は、前記第１および第２の炭化珪素基板の間の最短間隔が５ｍｍ以下となるように行なわれる、請求項１〜１０のいずれかに記載の半導体基板の製造方法。
12. 前記第１の炭化珪素基板の{０００１}面に対する前記第１の表面のオフ角は５０°以上６５°以下であり、かつ前記第２の炭化珪素基板の{０００１}面に対する前記第２の表面のオフ角は５０°以上６５°以下である、請求項１〜１１のいずれかに記載の半導体基板の製造方法。
13. 前記第１の表面のオフ方位と前記第１の炭化珪素基板の＜１−１００＞方向とのなす角は５°以下であり、かつ前記第２の表面のオフ方位と前記第２の炭化珪素基板の＜１−１００＞方向とのなす角は５°以下である、請求項１２に記載の半導体基板の製造方法。
14. 前記第１の炭化珪素基板の＜１−１００＞方向における{０３−３８}面に対する前記第１の表面のオフ角は−３°以上５°以下であり、前記第２の炭化珪素基板の＜１−１００＞方向における{０３−３８}面に対する前記第２の表面のオフ角は−３°以上５°以下である、請求項１３に記載の半導体基板の製造方法。
15. 前記第１の表面のオフ方位と前記第１の炭化珪素基板の＜１１−２０＞方向とのなす角は５°以下であり、かつ前記第２の表面のオフ方位と前記第２の炭化珪素基板の＜１１−２０＞方向とのなす角は５°以下である、請求項１２に記載の半導体基板の製造方法。

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