WO2012053253A1 - 単結晶炭化珪素基板を有する複合基板 - Google Patents

単結晶炭化珪素基板を有する複合基板 Download PDF

Info

Publication number
WO2012053253A1
WO2012053253A1 PCT/JP2011/063951 JP2011063951W WO2012053253A1 WO 2012053253 A1 WO2012053253 A1 WO 2012053253A1 JP 2011063951 W JP2011063951 W JP 2011063951W WO 2012053253 A1 WO2012053253 A1 WO 2012053253A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
substrate
single crystal
crystal silicon
base portion
Prior art date
Application number
PCT/JP2011/063951
Other languages
English (en)
French (fr)
Inventor
勉 堀
原田　真
博揮 井上
佐々木　信
里美 伊藤
靖生 並川
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to KR1020127008655A priority Critical patent/KR20120085764A/ko
Priority to CA2774314A priority patent/CA2774314A1/en
Priority to CN201180004269.1A priority patent/CN102668030A/zh
Priority to US13/395,494 priority patent/US20120273800A1/en
Publication of WO2012053253A1 publication Critical patent/WO2012053253A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a composite substrate having a single crystal silicon carbide substrate, and more particularly to a composite substrate having a plurality of single crystal silicon carbide substrates.
  • single crystal silicon carbide has a large band gap as compared to single crystal silicon which is more commonly used. Therefore, a semiconductor device using a single crystal silicon carbide substrate has advantages such as high withstand voltage, low on-resistance, and small deterioration in characteristics under a high temperature environment.
  • Patent Document 1 it is supposed that a silicon carbide substrate of 76 mm (3 inches) or more can be manufactured.
  • the size of the single crystal silicon carbide substrate is industrially limited to about 100 mm (4 inches). Therefore, there is a problem that semiconductor devices can not be efficiently manufactured using a large substrate.
  • semiconductor devices can not be efficiently manufactured using a large substrate.
  • hexagonal silicon carbide when the characteristics of planes other than the (0001) plane are used, the above problems become particularly serious. This is explained below.
  • a single crystal silicon carbide substrate with few defects is usually manufactured by being cut out from an ingot obtained by (0001) plane growth which hardly causes stacking faults. Therefore, a substrate having a plane orientation other than the (0001) plane is cut out non-parallel to the growth plane. For this reason, it is difficult to secure a sufficient size of the substrate, and many parts of the ingot can not be effectively used. Therefore, it is particularly difficult to efficiently manufacture a semiconductor device using a surface other than the (0001) surface of silicon carbide.
  • the single crystal silicon carbide substrate instead of increasing the size of the single crystal silicon carbide substrate accompanied by difficulties as described above, it is conceivable to use a composite substrate having a plurality of single crystal silicon carbide substrates and a base portion joined to each of the plurality of single crystal silicon carbide substrates.
  • the base portion can often have a high crystal defect density, so a large one can be prepared relatively easily. Then, by increasing the number of single crystal silicon carbide substrates bonded to the base portion, the size of the composite substrate can be increased as needed.
  • the present invention has been made in view of the above problems, and an object thereof is to suppress a process variation caused by a gap between single crystal silicon carbide substrates in the manufacture of a semiconductor device using a composite substrate.
  • the composite substrate of the present invention has a base portion and first to third single crystal silicon carbide substrates.
  • the first single crystal silicon carbide substrate is provided on the base portion and has a first side extending from a first vertex having a first angle in plan view.
  • the second single crystal silicon carbide substrate is provided on the base portion, and has a second side extending from a second vertex having a second angle with which the sum of the first angle and the first angle is 180 ° in plan view .
  • the third single crystal silicon carbide substrate is provided on the base portion and has a third side connecting between the third and fourth apexes in plan view.
  • the first vertex and the second vertex abut each other such that the first side and the second side are linearly arranged. Further, at least a part of the first side is abutted to the third side. In addition, at least a part of the second side abuts on the third side.
  • the present composite substrate since the first and second sides abut on the third side, the first side and the second side are linearly arranged with reference to the third side. That is, no level difference occurs between the first and second sides. Thus, a large gap can be prevented from being formed between the single crystal silicon carbide substrates due to the step. Thereby, in the manufacture of the semiconductor device using the composite substrate, it is possible to suppress the process variation due to the gap between the single crystal silicon carbide substrates.
  • a gap is provided between the first to third single crystal silicon carbide substrates, and the composite substrate further has a closing portion closing the gap.
  • the composite substrate in the production of the composite substrate, it is not necessary to perform high-precision processing such that no gap is formed between the single crystal silicon carbide substrates. Therefore, the composite substrate can be made suitable for mass production. Further, since the gap is closed by the closing portion, it is possible to prevent the foreign matter from being accumulated in the gap. Thus, in the manufacture of a semiconductor device using a composite substrate, process variation due to a gap between single crystal silicon carbide substrates can be further suppressed.
  • the closing portion may close the gap in the gap. Thereby, the gap can be closed without affecting the structure outside the gap.
  • the composite substrate may have a covering layer formed on the first to third single crystal silicon carbide substrates, and the covering layer includes a closed portion.
  • the desired covering layer can be formed on the first to third single crystal silicon carbide substrates, and at the same time the gap can be closed.
  • the closure is made of silicon carbide.
  • the gap between the single crystal silicon carbide substrates can be closed with the same material as the single crystal silicon carbide substrate.
  • FIG. 1 is a plan view schematically showing a configuration of a composite substrate in Embodiment 1 of the present invention. It is a partially expanded view of FIG.
  • FIG. 3 is a schematic partial sectional view taken along line III-III of FIG. 2;
  • FIG. 7 is a partial cross sectional view schematically showing one step of a method of manufacturing a composite substrate in the first embodiment of the present invention.
  • It is a top view which shows the ideal structure of the composite substrate of a 1st comparative example.
  • It is a top view which shows the actual structure of the composite substrate of a 1st comparative example.
  • It is a partially expanded view of FIG. It is a top view which shows roughly the structure of the composite substrate in Embodiment 2 of this invention.
  • It is a partially expanded view of FIG.
  • FIG. 21 is a plan view schematically showing one step of a method of manufacturing a composite substrate in a third embodiment of the present invention.
  • FIG. 14 is a partial cross sectional view schematically showing a configuration of a composite substrate in a fourth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a configuration of a composite substrate in a fifth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a step of a method of manufacturing a semiconductor device in a fifth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a configuration of a semiconductor device in a sixth embodiment of the present invention.
  • FIG. 16 is a schematic flow diagram of a method of manufacturing a semiconductor device in a sixth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a first step of a method of manufacturing a semiconductor device in a sixth embodiment of the present invention.
  • FIG. 26 is a partial cross sectional view schematically showing a second step of the method of manufacturing a semiconductor device in the sixth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a third step of the method for manufacturing the semiconductor device in the sixth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the semiconductor device in the sixth embodiment of the present invention.
  • FIG. 21 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the semiconductor device in the sixth embodiment of the present invention.
  • the composite substrate 71 of the present embodiment has a base portion 30 and SiC substrates 11 to 13 provided on the base portion 30. Each of SiC substrates 11 to 13 and base portion 30 are bonded to each other.
  • Each of SiC substrates 11 to 13 is a single crystal silicon carbide substrate.
  • the surfaces (the illustrated surfaces) of the SiC substrates 11 to 13 are planarized by polishing.
  • each of SiC substrates 11 to 13 is a substrate made of substantially the same material and having substantially the same plane orientation.
  • Base portion 30 is a substrate made of silicon carbide in the present embodiment.
  • at least portions of base portion 30 facing each of SiC substrates 11 to 13 have a crystal structure corresponding to the crystal structure of SiC substrates 11 to 13.
  • portions of the base portion 30 facing the SiC substrates 11 to 13 are portions epitaxially grown on the SiC substrates 11 to 13.
  • Base portion 30 may include a portion having a single crystal structure. The crystallinity of this portion may be lower than the crystallinity of SiC substrates 11-13. Further, the micropipe density of this portion may be higher than the micropipe density of SiC substrates 11-13. More preferably, base portion 30 has a higher impurity concentration than the impurity concentration of SiC substrates 11-13.
  • the thickness of base portion 30 is, for example, 400 ⁇ m.
  • the SiC substrate 11 first single crystal silicon carbide substrate
  • a side S1 first side
  • a side S2 extending from the SiC substrate 12 (second single crystal silicon carbide substrate) has a side S2 extending from vertex P2 (second vertex) having angle G2 (second angle) at which the sum with angle G1 is 180 ° in plan view It has (second side).
  • SiC substrate 13 third single crystal silicon carbide substrate
  • side S3 third side
  • the apexes P1 and P2 are butted to each other such that the sides S1 and S2 are linearly arranged as shown in FIG. Further, at least a part of the side S1 abuts on the side S3. Further, at least a part of the side S2 abuts on the side S3. In the vicinity where the vertices P1 and P2 are associated, other vertices are not arranged, and the gap GP has a T-like shape.
  • the width LG of the gap is preferably 100 ⁇ m or less as a minimum value, more preferably 100 ⁇ m or less as an average value, and still more preferably 100 ⁇ m or less as a maximum value.
  • This gap GP can also be formed between the vertices P1 and P2, or can be formed between each of the sides S1 and S2 and the side S3.
  • each of the above-mentioned angles G1 and G2 is 90 degrees. More specifically, the shape of each of SiC substrates 11 to 13 in a plan view is rectangular, and may be, for example, square as shown in FIG. The length of one side of this square has an upper limit in the technique for mass production of SiC substrates 11 to 13, ie, single crystal silicon carbide substrates. As an example of dimensions, each of SiC substrates 11 to 13 has a square planar shape of 20 ⁇ 20 mm and a thickness of 400 ⁇ m.
  • each of the SiC substrates 11 to 13 is mounted on the base portion 30 as shown in FIG.
  • the surface of each of SiC substrates 11 to 13 facing base portion 30 is preferably a surface formed by slicing, that is, a surface formed by slicing and not polished thereafter (so-called as-sliced surface). Such faces may have moderate relief by slicing.
  • the surface of base portion 30 facing SiC substrates 11 to 13 may be an as-sliced surface.
  • the arrangement of SiC substrates 11 to 13 is adjusted such that gap GP (FIG. 2) between SiC substrates 11 to 13 becomes as small as possible.
  • each of the sides S1 and S2 abuts on the side S3, and the vertices P1 and P2 abut on each other.
  • This operation includes, for example, an operation of sandwiching the upper side of SiC substrate 11 and the lower side of SiC substrate 13 in FIG. 1, an operation of sandwiching the upper side of SiC substrate 12 and the lower side of SiC substrate 13, and SiC substrate 11. And the left side of the SiC substrate.
  • the atmosphere is set to an atmosphere obtained by reducing the pressure of the atmosphere.
  • the pressure of the atmosphere is preferably higher than 10 ⁇ 1 Pa and lower than 10 4 Pa.
  • the above atmosphere may be an inert gas atmosphere.
  • the inert gas for example, a rare gas such as He or Ar, a nitrogen gas, or a mixed gas of a rare gas and a nitrogen gas can be used.
  • the atmospheric pressure is preferably 50 kPa or less, more preferably 10 kPa or less.
  • each of SiC substrates 11 to 13 SiC substrate 13 is not shown
  • base portion 30 are merely placed so as to be stacked on each other, and they are still bonded to each other. Not.
  • the air gap GQ is provided by the micro relief of the surface facing the SiC substrates 11 to 13).
  • SiC substrates 11 to 13 and base portion 30 are heated. This heating is performed such that the temperature of base portion 30 reaches a temperature at which silicon carbide can sublime, for example, a temperature of 1800 ° C. or more and 2500 ° C. or less, more preferably a temperature of 2000 ° C. or more and 2300 ° C. or less.
  • the heating time is, for example, 1 to 24 hours.
  • the above heating is performed such that the temperature of each of the SiC substrates 11 to 13 is lower than the temperature of the base portion 30. That is, a temperature gradient is formed such that the temperature decreases from the bottom to the top in FIG.
  • This temperature gradient is preferably between 1 ° C./cm and 200 ° C./cm, more preferably 10 ° C./cm and 50 ° C./cm, between each of SiC substrates 11 to 13 and base portion 30. is there.
  • the air gap GQ is decomposed into a large number of voids VD in accordance with the mass transfer shown by the arrow AM described above, and the void VD moves as shown by the arrow AV which is in the opposite direction to the arrow AM.
  • the base portion 30 is regrown on the SiC substrates 11 to 13 along with the mass transfer. That is, the base portion 30 is reformed by sublimation and recrystallization. This reformation proceeds gradually from the region near the SiC substrates 11 to 13. That is, a portion of base portion 30 located on the back surface (the lower surface in FIG. 4) of SiC substrates 11 to 13 is epitaxially grown on the back surface. Preferably, the entire base portion 30 is reformed.
  • base portion 30 is changed to one including a portion having a crystal structure corresponding to the crystal structure of SiC substrates 11-13.
  • base portion 30 is changed to one including a portion having a crystal structure corresponding to the crystal structure of SiC substrates 11-13.
  • the space corresponding to the air gap GQ becomes the void VD in the base portion 30, most of it escapes out of the base portion 30 (downward in FIG. 4).
  • a composite substrate 71 (FIG. 1) having the SiC substrates 11 to 13 whose rear surfaces are joined to the base portion 30 is obtained.
  • the composite substrate 70R (FIG. 5) of the comparative example will be described.
  • the composite substrate 70R has SiC substrates 11p to 14p.
  • the SiC substrates 11p to 14p are the same as the SiC substrates 11 to 13 described above.
  • the SiC substrates 11p to 14p ideally have a matrix arrangement as shown in FIG. That is, the minute gaps between the SiC substrates 11p to 14p form a cross shape at the apexes of the SiC substrates 11p to 14p, that is, at positions where the four apexes meet.
  • a large gap GW (FIG. 6) is often formed instead of such a cruciform gap. The cause of this will be described below.
  • sides S3 p and S4 p are sides of SiC substrates 13 p and 14 p, respectively. That is, each of the sides S3p and S4p belongs to mutually separate SiC substrates. Therefore, although the sides S3p and S4p are ideally arranged on a straight line in the present comparative example, they are deviated from the arrangement on a straight line by an error ES in practice.
  • ES error ES
  • the sides S1 and S2 both abut on one side S3, so the sides S1 and S2 are linearly arranged with reference to the side S3. That is, no level difference occurs between the sides S1 and S2. Therefore, even if sides S1 and S2 which are abutted against each other shift along side S3, formation of a large gap between SiC substrates 11 to 13 can be prevented. Thus, the adverse effect caused by the large gap between the SiC substrates 11 to 13 can be reduced when using the composite substrate 71.
  • base portion 30 is made of silicon carbide, various physical properties of each of SiC substrates 11 to 13 and base portion 30 can be made close to each other. Further, base portion 30 can be used as a portion made of silicon carbide of a semiconductor device manufactured using composite substrate 71.
  • the micropipe density of base portion 30 may be higher than the micropipe density of each of SiC substrates 11-13. As a result, it is possible to more easily form base portion 30 which is difficult to form at points larger than each of SiC substrates 11 to 13.
  • the impurity concentration of base portion 30 is higher than the impurity concentration of each of SiC substrates 11-13. That is, the impurity concentration of base portion 30 is relatively high, and the impurity concentration of SiC substrates 11 to 13 is relatively low. Since the resistivity of the base portion 30 can be reduced by the high impurity concentration of the base portion 30, the base portion 30 can be used as a portion having a small resistivity in the semiconductor device. In addition, since the impurity concentration of the SiC substrates 11 to 13 is low, the crystal defects can be more easily reduced.
  • an impurity for example, nitrogen (N), phosphorus (P), boron (B), or aluminum (Al) can be used.
  • SiC substrates 11 to 13 also simply referred to as “SiC substrate”.
  • the crystal structure of silicon carbide of the SiC substrate is preferably hexagonal, and more preferably 4H type or 6H type. Further preferably, the off angle with respect to the (000-1) plane of the surface of the SiC substrate is 50 ° or more and 65 ° or less. More preferably, the angle between the off orientation of the surface and the ⁇ 1-100> direction is 5 ° or less. More preferably, the off angle of the surface with respect to the (0-33-8) plane in the ⁇ 1-100> direction is -3 ° or more and 5 ° or less.
  • the "off angle of the surface with respect to the (0-33-8) plane in the ⁇ 1-100> direction” means the orthographic projection of the surface normal to the projection plane in the ⁇ 1-100> direction and the ⁇ 0001> direction. And the normal to the (0-33-8) plane, and the sign thereof is positive when the orthographic projection approaches parallel to the ⁇ 1-100> direction, and the orthographic projection is The case approaching parallel to the ⁇ 0001> direction is negative. Further, as a preferred off-orientation of the surface, other than the above, it is also possible to use an off-orientation such that the angle formed with the ⁇ 11-20> direction of the SiC substrate is 5 ° or less.
  • a SiC substrate is prepared by cutting a SiC ingot grown on a (0001) plane in a hexagonal system along a (0-33-8) plane.
  • the (0-33-8) surface side is used as the front surface
  • the (03-38) surface side is used as the back surface (surface to be joined to the base portion 30). This makes it possible in particular to increase the channel mobility on the surface.
  • composite substrate 72 of the present embodiment is different from SiC substrates 11 and 12 described above in that SiC substrates 11 v (first single crystal silicon carbide substrate) and 12 v (second single A crystalline silicon carbide substrate). Although each of SiC substrates 11 v and 12 v is approximately similar to SiC substrates 11 and 12, their planar shapes are different.
  • SiC substrate 11v has side S1 extending from vertex P1 having angle G1v (first angle) in plan view.
  • the SiC substrate 12v has a side S2 extending from the vertex P2 having an angle G2v (second angle) which makes a sum of the angle with the angle G1v 180 ° in a plan view.
  • the angle G1v is 120 °
  • the angle G2v is 60 °.
  • the shape of the SiC substrate 12v may be an equilateral triangle in plan view as shown in FIG.
  • the composite substrate 70H has SiC substrates 11q to 16q.
  • SiC substrates 11q-16q is the same as SiC substrate 12v described above.
  • the SiC substrates 11 q to 16 q are ideally arranged so that each vertex, that is, six vertices having an angle of 60 ° are butted as shown in FIG. That is, the minute gaps between the SiC substrates 11q to 16q form an asterisk shape at the positions where the respective apexes of the SiC substrates 11q to 16q meet.
  • a large clearance GW (FIG. 11) is often formed as in the comparative example (FIG. 6).
  • SiC substrates 11 v and 12 v including apexes having angles of 120 ° and 60 ° in plan view are used. That is, a SiC substrate is used that includes vertices having angles that are multiples of 60 °.
  • a substrate including a vertex having an angle of a multiple of 60 ° may be useful in terms of symmetry when the crystal structure of the SiC substrate is hexagonal. This is because the hexagonal system has six-fold symmetry, that is, symmetry about a 60 ° rotation, so that each side of the SiC substrate can be easily made crystallographically equivalent.
  • composite substrate 73 of the present embodiment further has SiC substrates 14 to 22 in addition to SiC substrates 11 to 13 of the first embodiment.
  • the SiC substrates 11 to 22 are shaped and arranged to have a generally circular outer edge in plan view.
  • the base portion 30 has an outer edge corresponding to the outer edge of the circular shape. That is, SiC substrates 11 to 22 are provided on base portion 30 so as to cover the entire surface of base portion 30 having a circular shape.
  • a gap GP similar to that of the first embodiment may be formed between SiC substrates 11 to 22.
  • each of SiC substrates 11-22 may be rectangular, and may be, for example, square as shown in FIG.
  • the planar shape of each of the SiC substrates 11 to 22 may be a square with one side of 20 mm.
  • SiC substrates 11 to 22 are disposed on base portion 30.
  • the positional relationship between the three SiC substrates 11 to 13 in this arrangement is as described in the first embodiment.
  • each of SiC substrates 11 to 22 is bonded to base portion 30 in the same step as the heating step (FIG. 4) of the first embodiment.
  • the composite substrate 73 (FIG. 12) is obtained by performing processing which makes an outer edge circular by removing an unnecessary outer peripheral part.
  • the same effect as that of the first embodiment can be obtained. Further, by removing the unnecessary outer peripheral portion described above, it is possible to remove the portion where the base portion 30 is widely exposed, ie, the portion where the step is formed with respect to the surfaces of the SiC substrates 11 to 13.
  • composite substrate 81 of the present embodiment has covering layer 21 formed on SiC substrates 11 to 13 described above (SiC substrate 13 is not shown).
  • the covering layer 21 includes a closing portion 51 closing the gap GP.
  • the closed portion 51 isolates this cavity from the outside while leaving a cavity with the base portion 30.
  • the thickness of the covering layer 21 on the SiC substrates 11 to 13 is preferably 1/100 or more of the minimum value of the width of the gap GP, and more preferably the average of this width It is 1/100 or more of the value, and more preferably 1/100 or more of the maximum value of this width.
  • the surface (upper surface in FIG. 14) of covering layer 21 is planarized by polishing by CMP, for example.
  • covering layer 21 is made of silicon carbide.
  • at least a part of the covering layer 21 is epitaxially grown on the SiC substrates 11 to 13.
  • This epitaxial growth also includes lateral growth in addition to vertical growth on the surfaces of SiC substrates 11 to 13, ie, vertical growth in FIG.
  • the lateral growth causes the occlusion by the occlusion 51.
  • the starting point of the epitaxial growth includes the end on the surface side of the side surface in addition to the surface (upper surface in FIG. 14) of SiC substrates 11-13.
  • the heating temperature required for epitaxial growth is, for example, 1550 ° C. or more and 1600 ° C. or less.
  • the configuration other than the above is substantially the same as the configuration of the first to third embodiments described above, so the same or corresponding elements have the same reference characters allotted, and description thereof will not be repeated.
  • a gap GP is provided between SiC substrates 11-13.
  • high accuracy is not required so that the gap GP is not formed at all between the SiC substrates 11 to 13.
  • the composite substrate 81 is suitable for mass production.
  • the gap GP is closed by the blocking portion 51, it is possible to prevent the foreign matter from accumulating in the gap GP.
  • the adverse effect caused by gap GP between SiC substrates 11-13 can be further reduced.
  • This adverse effect includes, for example, the remaining of the polishing agent in the gap GP in CMP, the edge chipping of the SiC substrates 11 to 13 in CMP, or the in-plane variation in the photoresist coating process.
  • the gap GP can be closed.
  • the covering layer 21 can be used as a portion made of silicon carbide of a semiconductor device manufactured using the composite substrate 81.
  • at least a portion of covering layer 21 is epitaxially grown on SiC substrates 11 and 12.
  • the crystal structure of the covering layer 21 can be optimized to one suitable for a semiconductor device.
  • the composite substrate 82 of the present embodiment has a closed portion 52.
  • the closing portion 52 closes the gap GP in the gap GP.
  • closing portion 52 is made of silicon carbide.
  • a method of manufacturing the composite substrate 82 will be described with reference to FIG. First, a composite substrate having the gap GP as described in the first to third embodiments is prepared. Next, a lid 70 for temporarily closing the gap GP is formed on the SiC substrates 11 to 13 (SiC substrate 13 is not shown). The lid 70 is formed, for example, as follows.
  • a resist liquid which is a liquid containing an organic substance, is applied onto the surfaces of the SiC substrates 11 to 13 as a fluid containing a carbon element.
  • the applied resist solution is pre-baked at 100 to 300 ° C. for 10 seconds to 2 hours.
  • the resist solution is cured to form a resist layer.
  • the resist layer is carbonized by heat treatment, and as a result, a lid 70 is formed.
  • the heat treatment conditions are that the atmosphere is an inert gas or nitrogen gas at atmospheric pressure or lower, the temperature is more than 300 ° C. and less than 1700 ° C., and the treatment time is more than 1 minute and less than 12 hours. If the temperature is 300 ° C.
  • the thickness of the resist solution is preferably adjusted so that the thickness of the lid 70 is more than 0.1 ⁇ m and less than 1 mm. If the thickness is 0.1 ⁇ m or less, the lid 70 may be broken on the gap GP. When the thickness of the lid 70 is 1 mm or more, the time required to remove the lid 70 later becomes long.
  • the composite substrate on which lid 70 is formed as described above is heated to a temperature at which silicon carbide can sublime.
  • the temperature of the side of the SiC substrates 11 to 13 facing the lid 70 (upper side in FIG. 16) is the same as the temperature of the side of the SiC substrates 11 to 13 facing the base portion 30 (lower side of FIG. 16).
  • the temperature gradient is generated in the thickness direction (vertical direction in the figure) so as to become lower.
  • Such a temperature gradient is obtained, for example, by heating so that the temperature of the lid 70 is lower than the temperature of the base portion 30.
  • the lid 70 is removed.
  • the lid 70 can be easily removed by converting the carbon of the lid 70 to a gas by oxidizing it, ie, by ashing.
  • the lid 70 may be removed by grinding.
  • the atmosphere in the processing chamber is an atmosphere obtained by reducing the pressure of the atmosphere.
  • the pressure of the atmosphere is preferably higher than 10 ⁇ 1 Pa and lower than 10 4 Pa.
  • the atmosphere may be an inert gas atmosphere.
  • the inert gas for example, a rare gas such as He or Ar, a nitrogen gas, or a mixed gas of a rare gas and a nitrogen gas can be used. When this mixed gas is used, the proportion of nitrogen gas is, for example, 60%.
  • the pressure in the processing chamber is preferably 50 kPa or less, more preferably 10 kPa or less.
  • the configuration other than the above is substantially the same as the configuration of the first to fourth embodiments described above, so the same or corresponding elements have the same reference characters allotted, and description thereof will not be repeated.
  • the effect of closing the gap GP can be obtained.
  • the gap GP can be closed without affecting the structure outside the gap GP. That is, the composite substrate 82 having the surface of the SiC substrates 11 to 13 as the surface can be obtained.
  • semiconductor device 100 of the present embodiment is a vertical DiMOSFET (Double Implanted Metal Oxide Semiconductor Field Effect Transistor), and includes base portion 30, SiC substrate 11, covering layer 21 (buffer layer), and the like.
  • the breakdown voltage holding layer 22, the p region 123, the n + region 124, the p + region 125, the oxide film 126, the source electrode 111, the upper source electrode 127, the gate electrode 110, and the drain electrode 112 are provided.
  • the planar shape of the semiconductor device 100 (the shape viewed from the upper direction in FIG. 17) is, for example, a rectangle or a square formed of sides having a length of 2 mm or more.
  • Drain electrode 112 is provided on base portion 30, and buffer layer 21 is provided on SiC substrate 11.
  • the region in which the flow of carriers is controlled by the gate electrode 110 is arranged on the SiC substrate 11, not on the base portion 30.
  • Base portion 30, SiC substrate 11, and buffer layer 21 have n-type conductivity.
  • concentration of n-type conductive impurities in buffer layer 21 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the thickness of buffer layer 21 is, for example, 0.5 ⁇ m.
  • the breakdown voltage holding layer 22 is formed on the buffer layer 21 and is made of SiC of n type conductivity.
  • the thickness of breakdown voltage holding layer 22 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • n + region 124 is formed in the surface layer of the p region 123 inside the p region 123.
  • a p + region 125 is formed at a position adjacent to the n + region 124.
  • An oxide film 126 is formed on the breakdown voltage holding layer 22 exposed from between the plurality of p regions 123. Specifically, oxide film 126 is exposed from above p + region 124 in one p region 123 to p region 123 and between two p regions 123, the other p region 123 and the other p region 123.
  • Gate electrode 110 It is formed to extend onto the n + region 124 in the p region 123 of Gate electrode 110 is formed on oxide film 126.
  • the source electrode 111 is formed on the n + region 124 and the p + region 125.
  • An upper source electrode 127 is formed on the source electrode 111.
  • the maximum nitrogen atom concentration in the region within 10 nm from the interface between oxide film 126, n + region 124 as a semiconductor layer, p + region 125, p region 123 and breakdown voltage holding layer 22 is 1 ⁇ 10 21 cm ⁇ 3 It is above. Thereby, the mobility of the channel region under oxide film 126 (the portion in contact with oxide film 126 and in the portion of p region 123 between n + region 124 and breakdown voltage holding layer 22) can be particularly improved. .
  • the composite substrate 81 (FIG. 14) is prepared (FIG. 18: step S110).
  • the surface of the covering layer 21 (buffer layer) is polished.
  • Buffer layer 21 is made of silicon carbide of n type conductivity, and is an epitaxial layer having a thickness of 0.5 ⁇ m, for example.
  • the concentration of the conductive impurity in buffer layer 21 is, eg, 5 ⁇ 10 17 cm ⁇ 3 .
  • breakdown voltage holding layer 22 is formed on buffer layer 21 (FIG. 18: step S120). Specifically, a layer made of silicon carbide of n conductivity type is formed by an epitaxial growth method. The thickness of the pressure holding layer 22 is, for example, 10 ⁇ m. The concentration of the n-type conductive impurity in breakdown voltage holding layer 22 is, for example, 5 ⁇ 10 15 cm ⁇ 3 .
  • the p region 123, the n + region 124, and the p + region 125 are formed as follows by the implantation step (FIG. 18: step S130).
  • p-type conductive impurities are selectively implanted into a part of breakdown voltage holding layer 22 to form p region 123.
  • an n + -type conductive impurity is selectively implanted into a predetermined region to form n + region 124, and a p-type conductive impurity is selectively implanted into a predetermined region to form p + +.
  • Region 125 is formed.
  • the selective implantation of the impurity is performed, for example, using a mask made of an oxide film.
  • an activation annealing process is performed.
  • annealing is performed at a heating temperature of 1700 ° C. for 30 minutes in an argon atmosphere.
  • a gate insulating film formation step (FIG. 18: step S140) is performed. Specifically, oxide film 126 is formed to cover the upper part of breakdown voltage holding layer 22, p region 123, n + region 124, and p + region 125. This formation may be performed by dry oxidation (thermal oxidation). The dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • a nitriding process (FIG. 18: step S150) is performed. Specifically, annealing is performed in a nitrogen monoxide (NO) atmosphere.
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 120 minutes.
  • nitrogen atoms are introduced in the vicinity of the interface between oxide layer 126 and each of breakdown voltage holding layer 22, p region 123, n + region 124, and p + region 125.
  • an annealing process using argon (Ar) gas which is an inert gas may be further performed.
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 and the drain electrode 112 are formed as follows.
  • a resist film having a pattern is formed on oxide film 126 by photolithography. Using this resist film as a mask, the portion of oxide film 126 located on n + region 124 and p + region 125 is removed by etching. Thus, an opening is formed in oxide film 126. Next, a conductor film is formed to be in contact with each of n + region 124 and p + region 125 at this opening. Next, by removing the resist film, removal (lift-off) of a portion of the conductor film located on the resist film is performed.
  • the conductor film may be a metal film and is made of, for example, nickel (Ni). As a result of this lift-off, the source electrode 111 is formed.
  • heat treatment for alloying is preferably performed here.
  • heat treatment is performed at a heating temperature of 950 ° C. for 2 minutes in an atmosphere of inert gas such as argon (Ar) gas.
  • upper source electrode 127 is formed on source electrode 111. Further, the gate electrode 110 is formed on the oxide film 126. Further, the drain electrode 112 is formed on the back surface of the composite substrate 81.
  • step S170 dicing is performed as shown by a broken line DC in a dicing process.
  • a plurality of semiconductor devices 100 are cut out.
  • the other composite substrates 71 to 73 or 82 described above can be used instead of the composite substrate 81 (FIG. 14). In this case, the same steps as described above are performed after the buffer layer 21 is formed.
  • a configuration in which the conductivity type is switched with respect to the configuration described above that is, a configuration in which p-type and n-type are switched can be used.
  • the vertical DiMOSFET has been exemplified, other semiconductor devices may be manufactured using the composite substrate of the present invention, for example, a RESURF-JFET (Reduced Surface Field-Junction Field Effect Transistor) or a Schottky diode is manufactured. It is also good.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

　第１の単結晶炭化珪素基板（１１）の第１の辺（Ｓ１）と、第２の単結晶炭化珪素基板（１２）の第２の辺（Ｓ２）とが直線状に並ぶように、第１の単結晶炭化珪素基板（１１）の第１の頂点（Ｐ１）と、第２の単結晶炭化珪素基板（１２）の第２の頂点（Ｐ２）とが互いに突き合わされている。また第１の辺（Ｓ１）の少なくとも一部と、第２の辺（Ｓ２）の少なくとも一部とが、第３の単結晶炭化珪素基板（１３）の第３の辺（Ｓ３）に突き合わされている。これにより、複合基板を用いた半導体装置の製造において単結晶炭化珪素基板の間の隙間に起因した工程変動を抑制することができる。

Description

単結晶炭化珪素基板を有する複合基板
　本発明は単結晶炭化珪素基板を有する複合基板に関し、特に、複数の単結晶炭化珪素基板を有する複合基板に関するものである。
　近年、半導体装置の製造に用いられる半導体基板として化合物半導体の採用が進められつつある。たとえば単結晶炭化珪素は、より一般的に用いられている単結晶シリコンに比べて大きなバンドギャップを有する。そのため単結晶炭化珪素基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。
　半導体装置を効率的に製造するためには、ある程度以上の基板の大きさが求められる。米国特許第７３１４５２０号明細書（特許文献１）によれば、７６ｍｍ（３インチ）以上の炭化珪素基板を製造することができるとされている。
米国特許第７３１４５２０号明細書
　単結晶炭化珪素基板の大きさは工業的には１００ｍｍ（４インチ）程度にとどまっており、このため大型の基板を用いて半導体装置を効率よく製造することができないという問題がある。特に六方晶系の炭化珪素において、（０００１）面以外の面の特性が利用される場合、上記の問題が特に深刻となる。このことについて、以下に説明する。
　欠陥の少ない単結晶炭化珪素基板は、通常、積層欠陥の生じにくい（０００１）面成長で得られたインゴットから切り出されることで製造される。このため（０００１）面以外の面方位を有する基板は、成長面に対して非平行に切り出されることになる。このため基板の大きさを十分確保することが困難であったり、インゴットの多くの部分が有効に利用できなかったりする。このため、炭化珪素の（０００１）面以外の面を利用した半導体装置は、効率よく製造することが特に困難である。
　上記のように困難をともなう単結晶炭化珪素基板の大型化に代わって、複数の単結晶炭化珪素基板と、その各々に接合されたベース部とを有する複合基板を用いることが考えられる。ベース部は、結晶欠陥密度がある程度高くても差し支えないことが多く、よって大型のものを比較的容易に準備することができる。そしてベース部に接合される単結晶炭化珪素基板の数を増やすことで、必要に応じて複合基板を大きくすることができる。
　上記の複合基板において、単結晶炭化珪素基板の各々とベース部との間は接合されているものの、互いに隣り合う単結晶炭化珪素基板の間は、接合されていないか、または接合が不十分となっている場合がある。この結果、互いに隣り合う単結晶炭化珪素基板の間に隙間が形成される場合がある。この隙間の存在は、複合基板を用いた半導体装置の製造における工程変動の要因となり得る。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複合基板を用いた半導体装置の製造において単結晶炭化珪素基板の間の隙間に起因した工程変動を抑制することができる複合基板を提供することである。
　本発明の複合基板は、ベース部と、第１～第３の単結晶炭化珪素基板とを有する。第１の単結晶炭化珪素基板は、ベース部上に設けられ、平面視において第１の角度を有する第１の頂点から延びる第１の辺を有する。第２の単結晶炭化珪素基板は、ベース部上に設けられ、平面視において第１の角度との和が１８０°となる第２の角度を有する第２の頂点から延びる第２の辺を有する。第３の単結晶炭化珪素基板は、ベース部上に設けられ、平面視において第３および第４の頂点の間をつなぐ第３の辺を有する。第１の辺と第２の辺とが直線状に並ぶように第１の頂点と第２の頂点とが互いに突き合わされている。また第１の辺の少なくとも一部が第３の辺に突き合わされている。また第２の辺の少なくとも一部が第３の辺に突き合わされている。
　本複合基板によれば、第１および第２の辺が共に第３の辺に突き合わされるので、第３の辺を基準として第１の辺および第２の辺が直線状に並ぶ。つまり第１および第２の辺の間に段差が生じなくなる。よってこの段差に起因して単結晶炭化珪素基板の間に大きな隙間が形成されることを防ぐことができる。これにより、複合基板を用いた半導体装置の製造において、単結晶炭化珪素基板の間の隙間に起因した工程変動を抑制することができる。
　好ましくは、第１～第３の単結晶炭化珪素基板の間には隙間が設けられており、複合基板は、隙間を閉塞する閉塞部をさらに有する。
　これにより、複合基板の製造に際して、単結晶炭化珪素基板の間に隙間が全く形成されなくなるほどに精度の高い加工を行う必要がない。よって複合基板を量産されるのに適したものとすることができる。またこの隙間は閉塞部によって閉塞されているので、隙間に異物が溜まることを防ぐことができる。これにより、複合基板を用いた半導体装置の製造において、単結晶炭化珪素基板の間の隙間に起因した工程変動をより抑制することができる。
　閉塞部は隙間内において隙間を閉塞していてもよい。これにより、隙間の外の構造に影響を与えることなく、隙間を閉塞することができる。
　複合基板は、第１～第３の単結晶炭化珪素基板上に形成された被覆層を有してもよく、被覆層は閉塞部を含む。これにより、第１～第３の単結晶炭化珪素基板上に所望の被覆層を形成すると同時に、隙間を閉塞することができる。
　好ましくは閉塞部は炭化珪素から作られている。これにより、単結晶炭化珪素基板の間の隙間を単結晶炭化珪素基板と同様の材料によって閉塞することができる。
　以上の説明から明らかなように、本発明によれば、複数の単結晶炭化珪素基板を有する複合基板を用いた半導体装置の製造において、炭化珪素基板の間の隙間に起因した工程変動を抑制することができる。
本発明の実施の形態１における複合基板の構成を概略的に示す平面図である。 図１の一部拡大図である。 図２の線ＩＩＩ－ＩＩＩに沿う概略的な一部断面図である。 本発明の実施の形態１における複合基板の製造方法の一工程を概略的に示す一部断面図である。 第１の比較例の複合基板の理想的な構成を示す平面図である。 第１の比較例の複合基板の実際の構成を示す平面図である。 図５の一部拡大図である。 本発明の実施の形態２における複合基板の構成を概略的に示す平面図である。 図８の一部拡大図である。 第２の比較例の複合基板の理想的な構成を示す平面図である。 第１の比較例の複合基板の実際の構成を示す平面図である。 本発明の実施の形態３における複合基板の構成を概略的に示す断面図である。 本発明の実施の形態３における複合基板の製造方法の一工程を概略的に示す平面図である。 本発明の実施の形態４における複合基板の構成を概略的に示す一部断面図である。 本発明の実施の形態５における複合基板の構成を概略的に示す一部断面図である。 本発明の実施の形態５における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の製造方法の概略的なフロー図である。 本発明の実施の形態６における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　（実施の形態１）
　図１に示すように、本実施の形態の複合基板７１は、ベース部３０と、ベース部３０上に設けられたＳｉＣ基板１１～１３を有する。ＳｉＣ基板１１～１３の各々とベース部３０とは互い接合されている。
　ＳｉＣ基板１１～１３の各々は単結晶炭化珪素基板である。好ましくはＳｉＣ基板１１～１３の表面（図示されている面）は研磨されることによって平坦化された面である。また好ましくはＳｉＣ基板１１～１３の各々は、実質的に同一の材料から作られ、かつ実質的に同一の面方位を有する基板である。
　ベース部３０は、本実施の形態においては炭化珪素から作られた基板である。好ましくは、ベース部３０のうち少なくともＳｉＣ基板１１～１３のそれぞれに面する部分は、ＳｉＣ基板１１～１３の結晶構造に対応した結晶構造を有する。具体的には、ベース部３０のうちＳｉＣ基板１１～１３のそれぞれに面する部分は、ＳｉＣ基板１１～１３上にエピタキシャル成長した部分である。ベース部３０は単結晶構造を有する部分を含んでもよい。この部分の結晶性はＳｉＣ基板１１～１３の結晶性よりも低くてもよい。またこの部分のマイクロパイプ密度はＳｉＣ基板１１～１３のマイクロパイプ密度よりも高くてもよい。また好ましくは、ベース部３０は、ＳｉＣ基板１１～１３の不純物濃度に比してより大きな不純物濃度を有する。ベース部３０の厚さは、たとえば４００μｍである。
　さらに図２および図３に示すように、ＳｉＣ基板１１（第１の単結晶炭化珪素基板）は、平面視（図２）において角度Ｇ１（第１の角度）を有する頂点Ｐ１（第１の頂点）から延びる辺Ｓ１（第１の辺）を有する。ＳｉＣ基板１２（第２の単結晶炭化珪素基板）は、平面視において角度Ｇ１との和が１８０°となる角度Ｇ２（第２の角度）を有する頂点Ｐ２（第２の頂点）から延びる辺Ｓ２（第２の辺）を有する。ＳｉＣ基板１３（第３の単結晶炭化珪素基板）は、平面視において頂点Ｐ３およびＰ４（第３および第４の頂点）の間をつなぐ辺Ｓ３（第３の辺）を有する。
　頂点Ｐ１とＰ２とは、辺Ｓ１とＳ２とが図２に示すように直線状に並ぶように、互いに突き合わされている。また辺Ｓ１の少なくとも一部が辺Ｓ３に突き合わされている。また辺Ｓ２の少なくとも一部が辺Ｓ３に突き合わされている。頂点Ｐ１およびＰ２がつきあわされている近傍には、他の頂点は配置されておらず、隙間ＧＰはＴ字状の形状を有する。
　なお各部材の加工の精度と各部材の配置の精度とには、実際上、限界があるため、ＳｉＣ基板１１～１３の間の隙間を全くなくすことは困難であり、通常、ＳｉＣ基板１１～１３の間に微少な隙間ＧＰが生じる。この隙間の幅ＬＧは、好ましくは最小値として１００μｍ以下であり、より好ましくは平均値として１００μｍ以下であり、さらに好ましくは最大値として１００μｍ以下である。この隙間ＧＰは、頂点Ｐ１およびＰ２の間にも形成され得るし、辺Ｓ１およびＳ２の各々と辺Ｓ３との間にも形成され得る。
　また本実施の形態においては、上記の角度Ｇ１およびＧ２の各々は９０°である。より具体的には、ＳｉＣ基板１１～１３の各々の平面視における形状は長方形であり、たとえば、図１に示しているように正方形であってもよい。この正方形の１辺の長さには、ＳｉＣ基板１１～１３、すなわち単結晶炭化珪素基板の量産製造技術上の上限がある。寸法の一例を挙げると、ＳｉＣ基板１１～１３の各々は、２０×２０ｍｍの正方形の平面形状と４００μｍの厚さとを有する。
　次に複合基板７１の製造方法について説明する。
　まずベース部３０上に、ＳｉＣ基板１１～１３の各々が、図１に示すように載置される。ＳｉＣ基板１１～１３の各々のベース部３０に面する面は、好ましくは、スライスによって形成された面、すなわちスライスによって形成されその後に研磨されていない面（いわゆるアズスライス面）とされる。このような面は、スライスによって適度な起伏を有し得る。なおベース部３０のＳｉＣ基板１１～１３に面する面がアズスライス面とされてもよい。
　次に、ＳｉＣ基板１１～１３の間の隙間ＧＰ（図２）がなるべく小さくなるように、ＳｉＣ基板１１～１３の配置が調整される。具体的には、辺Ｓ１およびＳ２の各々が辺Ｓ３に突き合わされ、また頂点Ｐ１およびＰ２が互いに突き合わされる。この作業は、たとえば、図１において、ＳｉＣ基板１１の上辺とＳｉＣ基板１３の下辺との間を挟み込む作業、ＳｉＣ基板１２の上辺とＳｉＣ基板１３の下辺との間を挟み込む作業、およびＳｉＣ基板１１の右辺とＳｉＣ基板の左辺との間を挟み込む作業を行うことによって行われ得る。
　次に雰囲気が、大気雰囲気を減圧することにより得られた雰囲気とされる。雰囲気の圧力は、好ましくは、１０-1Ｐａよりも高く１０4Ｐａよりも低くされる。
　なお上記の雰囲気は不活性ガス雰囲気であってもよい。不活性ガスとしては、たとえば、Ｈｅ、Ａｒなどの希ガス、窒素ガス、または希ガスと窒素ガスとの混合ガスを用いることができる。また雰囲気圧力は、好ましくは５０ｋＰａ以下とされ、より好ましくは１０ｋＰａ以下とされる。
　図４に示すように、この時点では、ＳｉＣ基板１１～１３（ＳｉＣ基板１３は不図示）の各々とベース部３０とは互いに積み重なるように置かれているだけであって、まだ互いに接合はされていない。ＳｉＣ基板１１～１３の各々とベース部３０との間には、ＳｉＣ基板１１～１３の各々の裏面（ベース部３０に面する面）の微小な起伏の存在によって、あるいはベース部３０の表面（ＳｉＣ基板１１～１３に面する面）の微少な起伏によって、ミクロ的には空隙ＧＱが設けられている。
　次にＳｉＣ基板１１～１３およびベース部３０が加熱される。この加熱は、炭化珪素が昇華し得る温度、たとえば１８００℃以上２５００℃以下の温度、より好ましくは２０００℃以上２３００℃以下の温度にベース部３０の温度が達するように行われる。加熱時間は、たとえば１～２４時間とされる。
　また上記の加熱は、ＳｉＣ基板１１～１３の各々の温度がベース部３０の温度未満となるように行われる。すなわち、図４において下から上に向かって温度が低下するような温度勾配が形成される。この温度勾配は、ＳｉＣ基板１１～１３の各々とベース部３０との間において、好ましくは１℃／ｃｍ以上２００℃／ｃｍ以下であり、より好ましくは１０℃／ｃｍ以上５０℃／ｃｍ以下である。
　このように厚さ方向（図４における縦方向）に温度勾配が設けられると、空隙ＧＱを形成する面のうち、ＳｉＣ基板１１～１３の各々側（図４における上側）の温度に比して、ベース部３０側（図４における下側）の温度が高くなる。この結果、空隙ＧＱ中への炭化珪素の昇華はＳｉＣ基板１１～１３からに比してベース部３０から生じ易くなる。逆に空隙ＧＱ中の昇華ガスの再結晶反応は、ベース部３０上に比して、ＳｉＣ基板１１～１３上に生じ易くなる。この結果、空隙ＧＱ中で、図中矢印ＡＭに示すように、昇華および再結晶による炭化珪素の物質移動が生じる。
　上述した矢印ＡＭに示す物質移動にともなって、空隙ＧＱは多数のボイドＶＤに分解され、ボイドＶＤは、矢印ＡＭと逆方向を向く矢印ＡＶに示すように移動していく。またこの物質移動にともなってベース部３０はＳｉＣ基板１１～１３上に再成長していく。すなわちベース部３０は昇華および再結晶によって再形成されていく。この再形成はＳｉＣ基板１１～１３に近い領域から徐々に進んでいく。つまり、ベース部３０のうちＳｉＣ基板１１～１３の裏面（図４における下面）上に位置する部分が、この裏面に対してエピタキシャル成長していく。好ましくはベース部３０の全体が再形成される。
　上記の再形成によってベース部３０はＳｉＣ基板１１～１３の結晶構造に対応した結晶構造を有する部分を含むものへと変化する。また空隙ＧＱに対応する空間は、ベース部３０中のボイドＶＤとなった後、その多くががベース部３０の外へと（図４における下方へと）抜ける。この結果、ベース部３０に各々の裏面が接合されたＳｉＣ基板１１～１３を有する複合基板７１（図１）が得られる。
　次に比較例の複合基板７０Ｒ（図５）について説明する。複合基板７０ＲはＳｉＣ基板１１ｐ～１４ｐを有する。ＳｉＣ基板１１ｐ～１４ｐは、上述したＳｉＣ基板１１～１３と同様のものである。ＳｉＣ基板１１ｐ～１４ｐは理想的には図５に示すようなマトリックス配置を有する。すなわち、ＳｉＣ基板１１ｐ～１４ｐの各々の頂点、すなわち４つの頂点が会する位置において、ＳｉＣ基板１１ｐ～１４ｐの間の微少な隙間が十字形状を形成する。しかしながら実際には、このような十字形状の隙間の代わりに、大きな隙間ＧＷ（図６）がしばしば形成される。この原因について以下に説明する。
　図７に示すように、辺Ｓ３ｐおよびＳ４ｐのそれぞれは、ＳｉＣ基板１３ｐおよび１４ｐの辺である。つまり辺Ｓ３ｐおよびＳ４ｐの各々は互いに別個のＳｉＣ基板に属している。よって、本比較例において辺Ｓ３ｐおよびＳ４ｐは、理想的には一直線上に配置されるものの、実際には誤差ＥＳだけ一直線上の配置からずれる。このずれの存在下で辺Ｓ１ｐが辺Ｓ３ｐに突き合わされかつ辺Ｓ２ｐが辺Ｓ４ｐに突き合わされると、辺Ｓ１ｐおよびＳ２ｐの間に段差が生じる。この段差の存在下で、互いに突き合わされたＳｉＣ基板１１ｐおよび１２ｐの位置が、互いに突き合わされたＳｉＣ基板１３ｐおよび１４ｐの位置に対して誤差ＥＴだけずれると、大きな隙間ＧＷ（図６）が生成されてしまう。
　これに対して本複合基板７１によれば、図２に示すように辺Ｓ１およびＳ２が共に１つの辺Ｓ３に突き合わされるので、辺Ｓ３を基準として辺Ｓ１および辺Ｓ２が直線状に並ぶ。つまり辺Ｓ１およびＳ２の間に段差が生じなくなる。よって、たとえ互いに突き合わされた辺Ｓ１およびＳ２が辺Ｓ３に沿ってずれたとしても、ＳｉＣ基板１１～１３の間に大きな隙間が形成されることを防ぐことができる。これにより、複合基板７１の使用に際して、ＳｉＣ基板１１～１３の間の大きな隙間により生じる悪影響を小さくすることができる。
　またベース部３０が炭化珪素から作られていることにより、ＳｉＣ基板１１～１３の各々とベース部３０との諸物性を近づけることができる。またベース部３０を、複合基板７１を用いて製造される半導体装置の炭化珪素からなる部分として用いることができる。
　ベース部３０のマイクロパイプ密度はＳｉＣ基板１１～１３の各々のマイクロパイプ密度よりも高くてもよい。これによりＳｉＣ基板１１～１３の各々より大きい点で形成の困難なベース部３０を、より容易に形成することができる。
　好ましくはベース部３０の不純物濃度は、ＳｉＣ基板１１～１３の各々の不純物濃度よりも高くされる。すなわち相対的に、ベース部３０の不純物濃度は高く、またＳｉＣ基板１１～１３の不純物濃度は低くされる。ベース部３０の不純物濃度が高いことによってベース部３０の抵抗率を小さくすることができるので、ベース部３０を半導体装置における抵抗率が小さい部分として用いることができる。またＳｉＣ基板１１～１３の不純物濃度が低いことによって、その結晶欠陥をより容易に低減することができる。なお不純物としては、たとえば、窒素（Ｎ）、リン（Ｐ）、ボロン（Ｂ）、またはアルミニウム（Ａｌ）を用いることができる。
　次にＳｉＣ基板１１～１３の各々（単に「ＳｉＣ基板」とも称する）の好ましい形態について、以下に説明する。
　ＳｉＣ基板の炭化珪素の結晶構造は六方晶系であることが好ましく、４Ｈ型または６Ｈ型であることがより好ましい。また好ましくは、ＳｉＣ基板の表面の（０００－１）面に対するオフ角は５０°以上６５°以下である。より好ましくは、表面のオフ方位と＜１－１００＞方向とのなす角は５°以下である。さらに好ましくは、＜１－１００＞方向における（０－３３－８）面に対する表面のオフ角は－３°以上５°以下である。このような結晶構造が用いられることによって、複合基板７１を用いた半導体装置のチャネル移動度を高くすることができる。
　なお「＜１－１００＞方向における（０－３３－８）面に対する表面のオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る射影面への表面の法線の正射影と、（０－３３－８）面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また表面の好ましいオフ方位として、上記以外に、ＳｉＣ基板の＜１１－２０＞方向とのなす角が５°以下となるようなオフ方位を用いることもできる。
　具体例を挙げると、ＳｉＣ基板は、六方晶系における（０００１）面で成長したＳｉＣインゴットを（０－３３－８）面に沿って切断することによって準備される。（０－３３－８）面側が表面として用いられ、（０３－３８）面側が裏面（ベース部３０に接合される面）として用いられる。これにより表面上におけるチャネル移動度を特に高めることができる。
　（実施の形態２）
　図８に示すように、本実施の形態の複合基板７２は、上述したＳｉＣ基板１１および１２のそれぞれの代わりに、ＳｉＣ基板１１ｖ（第１の単結晶炭化珪素基板）および１２ｖ（第２の単結晶炭化珪素基板）を有する。ＳｉＣ基板１１ｖおよび１２ｖのそれぞれは、ＳｉＣ基板１１および１２とおおよそ同様であるが、その平面形状が異なる。
　図９に示すように、ＳｉＣ基板１１ｖは、平面視において角度Ｇ１ｖ（第１の角度）を有する頂点Ｐ１から延びる辺Ｓ１を有する。ＳｉＣ基板１２ｖは、平面視において角度Ｇ１ｖとの和が１８０°となる角度Ｇ２ｖ（第２の角度）を有する頂点Ｐ２から延びる辺Ｓ２を有する。本実施の形態においては、角度Ｇ１ｖは１２０°であり、角度Ｇ２ｖは６０°である。ＳｉＣ基板１２ｖの形状は図８に示すように平面視において正三角形であってもよい。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　次に比較例の複合基板７０Ｈ（図１０）について説明する。複合基板７０ＨはＳｉＣ基板１１ｑ～１６ｑを有する。ＳｉＣ基板１１ｑ～１６ｑの各々は、上述したＳｉＣ基板１２ｖと同様のものである。ＳｉＣ基板１１ｑ～１６ｑは、理想的には、図１０に示すように、各々の頂点、すなわち６０°の角度を有する６つの頂点が突き合わされるように配置される。すなわち、ＳｉＣ基板１１ｑ～１６ｑの各々の頂点が会する位置において、ＳｉＣ基板１１ｑ～１６ｑの間の微少な隙間がアスタリスク形状を形成する。しかしながら実際には加工または配置の誤差のために、アスタリスク形状の隙間の代わりに、比較例（図６）と同様に大きな隙間ＧＷ（図１１）がしばしば形成される。
　これに対して本実施の形態によれば、実施の形態１と同様に、上述した大きな隙間の形成を防ぐことができる。また本実施の形態においては特に、平面視における角度が１２０°および６０°の角度を有する頂点を含むＳｉＣ基板１１ｖおよび１２ｖが用いられる。すなわち６０°の倍数の角度を有する頂点を含むＳｉＣ基板が用いられる。このように６０°の倍数の角度を有する頂点を含む基板は、ＳｉＣ基板の結晶構造が六方晶系の場合、対称性の観点で有用なことがある。なぜならば、六方晶系は６回対称性、すなわち６０°の回転についての対称性を有するので、ＳｉＣ基板の各辺同士を結晶学的に等価なものとしやすいからである。
　（実施の形態３）
　図１２に示すように、本実施の形態の複合基板７３は、実施の形態１のＳｉＣ基板１１～１３に加えてさらにＳｉＣ基板１４～２２を有する。ＳｉＣ基板１１～２２は平面視において全体として円形の外縁を有するように整形および配置されている。また本実施の形態においてはベース部３０は、この円形の外縁に対応した外縁を有する。すなわち、円形形状を有するベース部３０の表面の全体を覆うように、ベース部３０上にＳｉＣ基板１１～２２が設けられている。ただしＳｉＣ基板１１～２２の間には、実施の形態１と同様の隙間ＧＰが形成され得る。
　次に複合基板７３の製造方法について説明する。
　図１３に示すように、任意の外縁形状を有する十分に大きなベース部３０が準備される。また実施の形態１と同様のＳｉＣ基板１１～１３が準備され、さらにＳｉＣ基板１４～２２が準備される。ＳｉＣ基板１１～２２の各々の平面形状は、長方形であってもよく、たとえば図１３に示すように正方形であってもよい。たとえばＳｉＣ基板１１～２２の各々の平面形状は、１辺が２０ｍｍの正方形とされ得る。
　次にベース部３０上にＳｉＣ基板１１～２２が配置される。この配置の際の３つのＳｉＣ基板１１～１３の位置関係は実施の形態１で説明した通りである。次に、実施の形態１の加熱工程（図４）と同様の工程によって、ＳｉＣ基板１１～２２の各々がベース部３０に接合される。次に不要な外周部を除去することで外縁を円形とする加工がなされることによって、複合基板７３（図１２）が得られる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、実施の形態１と同様の効果が得られる。また上述した不要な外周部の除去によって、ベース部３０が広く露出する部分、すなわちＳｉＣ基板１１～１３の表面に対して段差を形成する部分を除去することができる。
　（実施の形態４）
　図１４を参照して、本実施の形態の複合基板８１は、上述したＳｉＣ基板１１～１３（ＳｉＣ基板１３は不図示）上に形成された被覆層２１を有する。被覆層２１は隙間ＧＰを閉塞する閉塞部５１を含む。閉塞部５１は、ベース部３０との間に空洞を残しつつ、この空洞を外界から隔離している。この閉塞をより確実に行うためには、ＳｉＣ基板１１～１３上における被覆層２１の厚さは、好ましくは隙間ＧＰの幅の最小値の１／１００以上であり、より好ましくはこの幅の平均値の１／１００以上であり、さらに好ましくはこの幅の最大値の１／１００以上である。　また好ましくは被覆層２１の表面（図１４の上面）は、たとえばＣＭＰによる研磨で平坦化されている。
　好ましくは被覆層２１は炭化珪素から作られている。また好ましくは被覆層２１の少なくとも一部はＳｉＣ基板１１～１３上にエピタキシャルに成長している。このエピタキシャル成長は、ＳｉＣ基板１１～１３の表面に垂直な成長、すなわち図１４における縦方向の成長に加えて、横方向の成長も含む。この横方向の成長によって閉塞部５１による閉塞が生じる。閉塞をより確実に行うためには、エピタキシャル成長の起点が、ＳｉＣ基板１１～１３の表面（図１４における上面）に加えて、側面の表面側の端部を含むことが好ましい。エピタキシャル成長に必要な加熱温度は、たとえば、１５５０℃以上１６００℃以下である。
　なお、上記以外の構成については、上述した実施の形態１～３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ＳｉＣ基板１１～１３の間には隙間ＧＰが設けられている。これにより、複合基板８１の製造に際して、ＳｉＣ基板１１～１３の間に隙間ＧＰが全く形成されなくなるほどに高い精度が求められない。よって複合基板８１が量産に適したものとなる。
　またこの隙間ＧＰは閉塞部５１によって閉塞されているので、隙間ＧＰに異物が溜まることを防ぐことができる。これにより、複合基板８１の使用に際して、ＳｉＣ基板１１～１３の間の隙間ＧＰにより生じる悪影響をより小さくすることができる。この悪影響とは、たとえば、ＣＭＰにおける隙間ＧＰ内への研磨剤の残留、ＣＭＰにおけるＳｉＣ基板１１～１３のエッジ欠け、またはフォトレジスト塗布工程における面内ばらつきがある。
　またＳｉＣ基板１１～１３上に所望の被覆層２１を形成すると同時に、隙間ＧＰを閉塞することができる。被覆層２１は、複合基板８１を用いて製造される半導体装置の炭化珪素からなる部分として用いることができる。好ましくは被覆層２１の少なくとも一部はＳｉＣ基板１１および１２上にエピタキシャルに成長している。これにより被覆層２１の結晶構造を、半導体装置に適したものに最適化することができる。
　（実施の形態５）
　図１５に示すように本実施の形態の複合基板８２は閉塞部５２を有する。閉塞部５２は隙間ＧＰ内において隙間ＧＰを閉塞している。本実施の形態においては閉塞部５２は炭化珪素から作られている。
　図１６を参照して複合基板８２の製造方法について説明する。まず実施の形態１～３で説明したような、隙間ＧＰを有する複合基板が準備される。次にＳｉＣ基板１１～１３（ＳｉＣ基板１３は不図示）上に、隙間ＧＰを一時的に閉塞するための蓋７０が形成される。蓋７０は、たとえば、以下のように形成される。
　ＳｉＣ基板１１～１３の表面上に、炭素元素を含有する流動体として、有機物を含有する液体であるレジスト液が塗布される。塗布されたレジスト液が１００～３００℃で１０秒～２時間の間、仮焼成される。これによりレジスト液が硬化されることで、レジスト層が形成される。次にこのレジスト層が熱処理されることで炭化され、その結果、蓋７０が形成される。熱処理の条件は、雰囲気が大気圧以下の不活性ガスまたは窒素ガスであり、温度が３００℃超１７００℃未満であり、処理時間が１分超１２時間未満である。なお温度が３００℃以下であると炭化が不十分となりやすく、逆に温度が１７００℃以上であるとＳｉＣ基板１１～１３の表面が劣化しやすい。また処理時間が１分以下ではレジスト層の炭化が不十分になりやすく、より長い時間、処理することが好ましいが、この処理時間は長くても１２時間未満で十分である。なお上記のレジスト液の厚さは、蓋７０の厚さが０．１μｍ超１ｍｍ未満となるように調整されることが好ましい。厚さが０．１μｍ以下であると、蓋７０が隙間ＧＰ上でとぎれてしまうことがある。また蓋７０の厚さが１ｍｍ以上であると、後に蓋７０を除去するのに要する時間が長くなってしまう。
　次に上記のように蓋７０が形成された複合基板が、炭化珪素が昇華し得る温度に加熱される。この加熱は、ＳｉＣ基板１１～１３の蓋７０に面する側（図１６の上側）の温度が、ＳｉＣ基板１１～１３のベース部３０に面する側（図１６の下側）の温度に比して低くなるように、厚さ方向（図中、縦方向）に温度勾配が生じるように行われる。このような温度勾配は、たとえば、蓋７０の温度がベース部３０の温度よりも低くなるように加熱を行うことで得られる。
　この加熱により、閉塞された隙間ＧＰ内において、ＳｉＣ基板１１～１３の側面のうちベース部３０に近い比較的高温の領域から、蓋７０に近い比較的低温の領域へと、図中矢印で示すように、昇華にともなう物質移動が生じる。この物質移動にともない、蓋７０によって閉塞された隙間ＧＰ内において昇華物が蓋７０上に堆積する。この堆積によって閉塞部５２（図１５）が形成される。
　閉塞部５２が形成された後に、蓋７０が除去される。蓋７０は、蓋７０の炭素を酸化することで気体に変化させることによって、すなわちアッシングによって、容易に除去することができる。なお蓋７０は研削によって除去されてもよい。
　好ましくは、閉塞部５２が形成される際、処理室内の雰囲気が、大気雰囲気を減圧することにより得られた雰囲気とされる。雰囲気の圧力は、好ましくは、１０-1Ｐａよりも高く１０4Ｐａよりも低くされる。この雰囲気は不活性ガス雰囲気であってもよい。不活性ガスとしては、たとえば、Ｈｅ、Ａｒなどの希ガス、窒素ガス、または希ガスと窒素ガスとの混合ガスを用いることができる。この混合ガスが用いられる場合、窒素ガスの割合は、たとえば６０％である。また処理室内の圧力は、好ましくは５０ｋＰａ以下とされ、より好ましくは１０ｋＰａ以下とされる。
　なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、実施の形態４と同様、隙間ＧＰを閉塞することによる効果が得られる。また特に本実施の形態によれば、隙間ＧＰの外の構造に影響を与えることなく、隙間ＧＰを閉塞することができる。すなわち、ＳｉＣ基板１１～１３の表面をその表面として有する複合基板８２を得ることができる。
　（実施の形態６）
　本実施の形態においては、複合基板８１（図１４）を用いた半導体装置の製造について説明する。なお説明を簡単にするために複合基板８１が有するＳｉＣ基板群のうちＳｉＣ基板１１にのみ言及する場合があるが、他のＳｉＣ基板もほぼ同様に扱われる。
　図１７を参照して、本実施の形態の半導体装置１００は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であって、ベース部３０、ＳｉＣ基板１１、被覆層２１（バッファ層）、耐圧保持層２２、ｐ領域１２３、ｎ+領域１２４、ｐ+領域１２５、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。半導体装置１００の平面形状（図１７の上方向から見た形状）は、たとえば、２ｍｍ以上の長さの辺からなる長方形または正方形である。
　ドレイン電極１１２はベース部３０上に設けられ、またバッファ層２１はＳｉＣ基板１１上に設けられている。この配置により、ゲート電極１１０によってキャリアの流れが制御される領域は、ベース部３０ではなくＳｉＣ基板１１の上に配置されている。
　ベース部３０、ＳｉＣ基板１１、およびバッファ層２１は、ｎ型の導電型を有する。バッファ層２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。またバッファ層２１の厚さは、たとえば０．５μｍである。
　耐圧保持層２２は、バッファ層２１上に形成されており、また導電型がｎ型のＳｉＣからなる。たとえば、耐圧保持層２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　この耐圧保持層２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ+領域１２４が形成されている。また、このｎ+領域１２４に隣接する位置には、ｐ+領域１２５が形成されている。複数のｐ領域１２３の間から露出する耐圧保持層２２上には酸化膜１２６が形成されている。具体的には、酸化膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。
　酸化膜１２６と、半導体層としてのｎ+領域１２４、ｐ+領域１２５、ｐ領域１２３および耐圧保持層２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０21ｃｍ-3以上となっている。これにより、特に酸化膜１２６下のチャネル領域（酸化膜１２６に接する部分であって、ｎ+領域１２４と耐圧保持層２２との間のｐ領域１２３の部分）の移動度を向上させることができる。
　次に半導体装置１００の製造方法について説明する。
　図１９に示すように、まず複合基板８１（図１４）が準備される（図１８：ステップＳ１１０）。好ましくは被覆層２１（バッファ層）の表面は研磨されている。またバッファ層２１は、導電型がｎ型の炭化珪素からなり、たとえば厚さ０．５μｍのエピタキシャル層である。またバッファ層２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。
　次に、バッファ層２１上に耐圧保持層２２が形成される（図１８：ステップＳ１２０）。具体的には、導電型がｎ型の炭化珪素からなる層が、エピタキシャル成長法によって形成される。耐圧保持層２２の厚さは、たとえば１０μｍとされる。また耐圧保持層２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
　図２０に示すように、注入工程（図１８：ステップＳ１３０）により、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５とが、以下のように形成される。
　まずｐ型の導電性不純物が耐圧保持層２２の一部に選択的に注入されることで、ｐ領域１２３が形成される。次に、ｎ型の導電性不純物を所定の領域に選択的に注入することによってｎ+領域１２４が形成され、またｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５が形成される。なお不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行われる。
　このような注入工程の後、活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
　図２１に示すように、ゲート絶縁膜形成工程（図１８：ステップＳ１４０）が行われる。具体的には、耐圧保持層２２と、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
　その後、窒化処理工程（図１８：ステップＳ１５０）が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。
　なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　次に電極形成工程（図１８：ステップＳ１６０）により、ソース電極１１１およびドレイン電極１１２が、以下のように形成される。
　図２２に示すように、酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４およびｐ+領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４およびｐ+領域１２５の各々と接触するように導体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　図２３を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、酸化膜１２６上にゲート電極１１０が形成される。また、複合基板８１の裏面上にドレイン電極１１２が形成される。
　次に、ダイシング工程（図１８：ステップＳ１７０）により、破線ＤＣに示すようにダイシングが行われる。これにより複数の半導体装置１００（図１７）が切り出される。
　なお本実施の形態の変形例として、複合基板８１（図１４）の代わりに、上述した他の複合基板７１～７３または８２を用いることもできる。この場合はバッファ層２１の形成後に上記と同様の工程が行われる。
　また上述された構成に対して導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。また縦型ＤｉＭＯＳＦＥＴを例示したが、本発明の複合基板を用いて他の半導体装置が製造されてもよく、たとえばＲＥＳＵＲＦ－ＪＦＥＴ（Ｒｅｄｕｃｅｄ　Ｓｕｒｆａｃｅ　Ｆｉｅｌｄ－Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）またはショットキーダイオードが製造されてもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１１～１３　ＳｉＣ基板（第１～第３の単結晶炭化珪素基板）、１１ｖ，１２ｖ　ＳｉＣ基板（第１および第２の単結晶炭化珪素基板）、１４～２２　ＳｉＣ基板（単結晶炭化珪素基板）、２１　被覆層（バッファ層）、２２　耐圧保持層、３０　ベース部、５１，５２　閉塞部、７０　蓋、７１～７３，８１，８２　複合基板、１００　半導体装置、ＧＰ　隙間。

Claims (5)

  1. 　ベース部（３０）と、
    　前記ベース部上に設けられ、平面視において第１の角度（Ｇ１）を有する第１の頂点（Ｐ１）から延びる第１の辺（Ｓ１）を有する第１の単結晶炭化珪素基板（１１）と、
    　前記ベース部上に設けられ、平面視において前記第１の角度との和が１８０°となる第２の角度（Ｇ２）を有する第２の頂点（Ｐ２）から延びる第２の辺（Ｓ２）を有する第２の単結晶炭化珪素基板（１２）と、
    　前記ベース部上に設けられ、平面視において第３および第４の頂点（Ｐ３、Ｐ４）の間をつなぐ第３の辺（Ｓ３）を有する第３の単結晶炭化珪素基板（１３）とを備え、
    　前記第１の辺と前記第２の辺とが直線状に並ぶように前記第１の頂点と前記第２の頂点とが互いに突き合わされており、前記第１の辺の少なくとも一部が前記第３の辺に突き合わされており、前記第２の辺の少なくとも一部が前記第３の辺に突き合わされている、複合基板（７１）。
  2. 　前記第１～第３の単結晶炭化珪素基板の間には隙間（ＧＰ）が設けられており、前記隙間を閉塞する閉塞部（５１、５２）をさらに備える、請求項１に記載の複合基板（８１、８２）。
  3. 　前記閉塞部（５２）は前記隙間内において前記隙間を閉塞している、請求項２に記載の複合基板（８２）。
  4. 　前記第１～第３の単結晶炭化珪素基板上に形成された被覆層（２１）を備え、前記被覆層は前記閉塞部（５１）を含む、請求項２に記載の複合基板（８１）。
  5. 　前記閉塞部は炭化珪素から作られている、請求項２に記載の複合基板。
PCT/JP2011/063951 2010-10-19 2011-06-17 単結晶炭化珪素基板を有する複合基板 WO2012053253A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020127008655A KR20120085764A (ko) 2010-10-19 2011-06-17 단결정 탄화규소 기판을 갖는 복합 기판
CA2774314A CA2774314A1 (en) 2010-10-19 2011-06-17 Composite substrate having single-crystal silicon carbide substrate
CN201180004269.1A CN102668030A (zh) 2010-10-19 2011-06-17 具有单晶碳化硅衬底的复合衬底
US13/395,494 US20120273800A1 (en) 2010-10-19 2011-06-17 Composite substrate having single-crystal silicon carbide substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010234238A JP2012089639A (ja) 2010-10-19 2010-10-19 単結晶炭化珪素基板を有する複合基板
JP2010-234238 2010-10-19

Publications (1)

Publication Number Publication Date
WO2012053253A1 true WO2012053253A1 (ja) 2012-04-26

Family

ID=45974979

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/063951 WO2012053253A1 (ja) 2010-10-19 2011-06-17 単結晶炭化珪素基板を有する複合基板

Country Status (7)

Country Link
US (1) US20120273800A1 (ja)
JP (1) JP2012089639A (ja)
KR (1) KR20120085764A (ja)
CN (1) CN102668030A (ja)
CA (1) CA2774314A1 (ja)
TW (1) TW201217591A (ja)
WO (1) WO2012053253A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854516B2 (ja) * 2017-07-19 2021-04-07 株式会社テンシックス 化合物半導体基板及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1129397A (ja) * 1997-07-04 1999-02-02 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣおよびその製造方法
JPH11228296A (ja) * 1998-02-04 1999-08-24 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣ及びその製造方法
JP2003068592A (ja) * 2001-08-22 2003-03-07 Toshiba Corp エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000538A1 (fr) * 1997-06-27 1999-01-07 Nippon Pillar Packing Co., Ltd. Sic monocristallin et procede de preparation associe
JP4100669B2 (ja) * 2002-08-29 2008-06-11 富士電機デバイステクノロジー株式会社 炭化珪素薄膜の形成方法
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations
TWI374553B (en) * 2004-12-22 2012-10-11 Panasonic Corp Semiconductor light emitting device, illumination module, illumination apparatus, method for manufacturing semiconductor light emitting device, and method for manufacturing semiconductor light emitting element
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5646139B2 (ja) * 2008-09-26 2014-12-24 株式会社東芝 半導体装置
JP2010192697A (ja) * 2009-02-18 2010-09-02 Sumitomo Electric Ind Ltd 炭化珪素基板および炭化珪素基板の製造方法
US8044408B2 (en) * 2009-05-20 2011-10-25 Nippon Steel Corporation SiC single-crystal substrate and method of producing SiC single-crystal substrate
CA2757200A1 (en) * 2009-11-13 2011-05-19 Makoto Sasaki Method for manufacturing semiconductor substrate
JPWO2011058830A1 (ja) * 2009-11-13 2013-03-28 住友電気工業株式会社 半導体基板の製造方法
JPWO2011077797A1 (ja) * 2009-12-25 2013-05-02 住友電気工業株式会社 炭化珪素基板
JP2011210864A (ja) * 2010-03-29 2011-10-20 Sumitomo Electric Ind Ltd 半導体基板
JP2011243651A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd 半導体装置、貼り合せ基板およびそれらの製造方法
CN102473599B (zh) * 2010-05-18 2014-08-20 松下电器产业株式会社 半导体芯片及其制造方法
JP2011243848A (ja) * 2010-05-20 2011-12-01 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
JP2011258768A (ja) * 2010-06-09 2011-12-22 Sumitomo Electric Ind Ltd 炭化珪素基板、エピタキシャル層付き基板、半導体装置および炭化珪素基板の製造方法
JP5789929B2 (ja) * 2010-08-03 2015-10-07 住友電気工業株式会社 Ｉｉｉ族窒化物結晶の成長方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1129397A (ja) * 1997-07-04 1999-02-02 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣおよびその製造方法
JPH11228296A (ja) * 1998-02-04 1999-08-24 Nippon Pillar Packing Co Ltd 単結晶ＳｉＣ及びその製造方法
JP2003068592A (ja) * 2001-08-22 2003-03-07 Toshiba Corp エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer

Also Published As

Publication number Publication date
TW201217591A (en) 2012-05-01
JP2012089639A (ja) 2012-05-10
CA2774314A1 (en) 2012-04-19
US20120273800A1 (en) 2012-11-01
CN102668030A (zh) 2012-09-12
KR20120085764A (ko) 2012-08-01

Similar Documents

Publication Publication Date Title
US8168515B2 (en) Method for manufacturing semiconductor substrate
WO2011161976A1 (ja) 炭化珪素基板の製造方法および製造装置
US20130119406A1 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
WO2011096109A1 (ja) 炭化珪素基板の製造方法
US20120015499A1 (en) Method for manufacturing semiconductor substrate
WO2011092893A1 (ja) 炭化珪素基板の製造方法
TW201131756A (en) Silicon carbide substrate
US20110262681A1 (en) Silicon carbide substrate and method for manufacturing silicon carbide substrate
WO2012053254A1 (ja) 炭化珪素基板を有する複合基板の製造方法
WO2012053253A1 (ja) 単結晶炭化珪素基板を有する複合基板
TW201201284A (en) Method for manufacturing silicon carbide substrate, method for manufacturing semiconductor device, silicon carbide substrate and semiconductor device
US20110262680A1 (en) Silicon carbide substrate and method for manufacturing silicon carbide substrate
WO2012132594A1 (ja) 炭化珪素基板
US20120003811A1 (en) Method for manufacturing semiconductor substrate
JP2011071204A (ja) 半導体基板の製造方法
JP2011071196A (ja) 半導体基板の製造方法
US20110198027A1 (en) Method for manufacturing silicon carbide substrate
US20110233561A1 (en) Semiconductor substrate
JP2011068504A (ja) 半導体基板の製造方法
WO2012053252A1 (ja) 炭化珪素基板を有する複合基板
JP2011071195A (ja) 半導体基板の製造方法
JP2011086691A (ja) 半導体基板の製造方法
JP2011108727A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13395494

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20127008655

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2774314

Country of ref document: CA

WWE Wipo information: entry into national phase

Ref document number: 2011831806

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11831806

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE