JP2003068592A - エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板 - Google Patents

Abstract

(57)【要約】 【課題】 小サイズの結晶しか得られない半導体材料を
実用サイズにアップスケールしつつ、高品質の半導体エ
ピタキシャル基板を提供する。 【解決手段】 （イ）支持基板３００を用意する工程；
（ロ）板状の結晶基板２０１〜２０４を複数枚用意する
工程；（ハ）結晶基板２０１〜２０４のそれぞれの一方
の主表面からイオン注入し、イオン注入層２０１ｃ〜２
０４ｃを形成する工程；（ニ）複数の結晶基板２０１〜
２０４と支持基板３００とを互いに貼り合わせる工程；
（ホ）熱処理により、複数の結晶基板２０１〜２０４
を、第１の主表面に接合した複数の薄膜タイル２０１ａ
〜２０４ａと複数の母体側結晶基板２０１ｂ〜２０４ｂ
とに分離する工程；（ヘ）薄膜タイル２０１ａ〜２０４
ａの表面に単結晶層３０１をエピタキシャル成長させる
工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、口径の大きなバル
ク結晶を得るのが困難な半導体材料からなる結晶基板の
アップスケール方法に係り、特にこの様な特殊な半導体
材料のエピタキシャル基板の製造方法、このエピタキシ
ャル基板を用いた半導体素子の製造方法、及びエピタキ
シャル基板に関する。

【０００２】

【従来の技術】シリコン（Ｓｉ）に比べて高い静電破壊
電界、キャリア移動度、熱伝導度など優れた物性を有し
ているダイアモンド、窒化ガリウム（ＧａＮ）、炭化珪
素（ＳｉＣ）等のワイドギャップ半導体材料は、パワー
デバイス、高周波デバイス、発光デバイス、電子エミッ
タなどへの応用が期待されている。しかしながら、いず
れもＳｉに比べて大きく実用化が遅れている。この原因
は種々ある。が、その最大のもののひとつに高品質で大
面積の結晶基板を得ることが困難である点がある。更
に、たとえ、大面積の結晶基板が得られたとしても、極
めて高価であり実用的でないといった点にある。

【０００３】例えばダイアモンドでは、人工的に得られ
る単結晶基板は、最も大きなものでも、高温高圧（ＨＰ
ＨＴ）合成による数ｍｍ角程度である（以下においてＨ
ＰＨＴ合成によるダイアモンドを「ＨＰＨＴダイアモン
ド」という。）。そして、その価格は、グレードにもよ
るが、おおよそ４ｍｍ角、厚さ５００μｍのもので１万
円程度である。そして、ダイアモンド基板のサイズを通
常の半導体基板である数インチほどにまで大きくするこ
とは、現状の技術レベルでは不可能である。又、この様
な数インチレベルの大面積ダイアモンド基板はコストの
急激な上昇を伴うことが必須であり、工業的な実現性は
今のところ極めて少ない。

【０００４】

【発明が解決しようとする課題】Ｓｉを中心とした半導
体製造技術はますます大口径化の方向に進み、現在３０
０ｍｍφのウェハを採用した製造工程が開始されつつあ
る。したがって、これに必要なそれぞれの半導体製造装
置も大口径化の方向にある。例えば、フォトレジストを
塗布するスピンナーや、このフォトレジストに対し露光
するステッパー等の半導体製造装置も大口径ウェハに適
合した装置が主流となっている。このため、３世代程度
過去になる５０ｍｍφ（２インチ）や７５ｍｍφ（３イ
ンチ）用の半導体製造装置は、市場において入手困難
で、これらの小口径のウェハに対するフォトリソグラフ
ィ工程も次第に困難になりつつある。まして、４ｍｍ角
程度の微細なチップに対するフォトリソグラフィ工程
は、微細なチップを保持するための専用の治具が必要に
なる等の装置レベルの煩雑さ、或いはチップのハンドリ
ングの困難性を伴い、量産には適合せず、生産コストが
極めて増大する結果となる。

【０００５】上記のような問題点に鑑み、本発明は、小
さなサイズの結晶基板しか市場で入手出来ない特殊な半
導体材料であっても、任意の外径サイズにアップスケー
ルしたエピタキシャル基板を実現し、これにより汎用の
製造装置を用いた製造工程を適用出来るエピタキシャル
基板、このエピタキシャル基板の製造方法、及びこのエ
ピタキシャル基板を用いた半導体素子の製造方法を提供
することである。

【０００６】本発明の他の目的は、ダイアモンド等、通
常非常に高価な結晶基板を低いコストで、効率よく使用
出来るエピタキシャル基板、このエピタキシャル基板の
製造方法、及びこのエピタキシャル基板を用いた半導体
素子の製造方法を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、（イ）第１及び第２の主表
面を有する第１の支持基板を用意する工程；（ロ）第１
の支持基板の外形線が規定する平面内に複数枚２次元的
に配列可能な寸法を有する板状の結晶基板を、複数枚用
意する工程；（ハ）結晶基板のそれぞれの一方の主表面
からイオン注入し、結晶基板の一方の主表面から一定の
射影飛程の深さにイオン注入層を形成する工程；（ニ）
一方の主表面が、第１の主表面に対向するようにして、
複数の結晶基板のそれぞれと第１の支持基板とを互いに
貼り合わせる工程；（ホ）この貼り合わせ後、複数の結
晶基板のそれぞれを熱処理し、イオン注入層において剥
離し、複数の結晶基板のそれぞれを、第１の主表面に接
合した薄膜タイルと母体側結晶基板とに分離する工程；
（ヘ）薄膜タイルの表面にエピタキシャル成長層を形成
する工程とを含むエピタキシャル基板の製造方法である
ことを要旨とする。ここで、「複数の結晶基板のそれぞ
れと第１の支持基板とを互いに貼り合わせる工程」は、
１回の貼り合わせ工程で、所望の面積を獲得する方法の
みに限定されるものではない。例えば、先ず、１枚若し
くは複数の結晶基板の一方の主表面を第１の主表面の特
定の領域において貼り合わせ（直接接合し）、次に他の
１枚若しくは複数の結晶基板の一方の主表面を、第１の
主表面の他の特定の領域において貼り合わせる（直接接
合する）ような複数の段階を経て、逐次直接接合して、
所望の面積を獲得しても構わない。更に、「複数の結晶
基板のそれぞれと第１の支持基板とを互いに貼り合わせ
る工程」は、鏡面に仕上げられた対向する２面を密着
し、熱処理する方法や、更に電圧を加えて熱処理する方
法等が採用できる。複数の段階を経て、逐次直接接合す
る場合は、所望の面積が獲得出来るまで、必要な熱処理
を貼り合わせ工程毎に繰り返す方法と、所望の面積にタ
イル状に張り合わせた後、まとめて熱処理する方法が採
用可能である。一定の場合は、貼り合わせの際の熱処理
を省略可能である。

【０００８】本発明の第１の特徴によれば、最大寸法
が、例えば１０ｍｍ以下、より一般的には一辺の寸法が
５ｍｍ程度以下の単結晶基板しか市場で入手出来ないダ
イアモンド結晶基板等であっても、現在半導体産業の主
流をなしているＳｉ製造プロセスの製造装置が適用可能
な大面積化したエピタキシャル基板を得ることが出来
る。

【０００９】本発明の第１の特徴において、（ト）複数
の母体側結晶基板を新たな複数の結晶基板として用い、
この新たな複数の結晶基板のそれぞれに、新たなイオン
注入層を形成する工程；（チ）新たな結晶基板のそれぞ
れを第２の支持基板に貼り合わせる工程；（リ）新たな
結晶基板のそれぞれを、第２の支持基板に接合した新た
な薄膜タイルと新たな母体側結晶基板とに分離する工程
とを更に有することが好ましい。この様にすれば、元の
結晶基板の一部を薄膜タイルとして剥離した残余の母体
側結晶基板を繰り返し利用出来るため、基板コストを低
く抑えることが出来る。例えば、薄膜タイルの厚さを、
０．８μｍとすれば、５００μｍ厚の元の結晶基板か
ら、５００回薄膜タイルを剥離した場合、５００×０．
８μｍ＝４００μｍが使用され、１００μｍの厚さが残
る。つまり、１枚１万円の結晶基板であっても、５００
枚の薄膜タイルを形成出来るので、原料単価は２０円と
なる。

【００１０】本発明の第１の特徴において、イオン注入
層は、水素イオン又はヘリウムイオンを１×１０¹⁶ｃｍ
^-2〜１×１０¹⁹ｃｍ^-2のドーズ量、好ましくは１×１０
^1７ｃｍ^-2〜１×１０^1８ｃｍ^-2のドーズ量で注入して形
成すれば良い。１×１０¹⁹ｃｍ^-2以上のドーズ量でイオ
ン注入しても良いが、ダメージが問題になるので、好ま
しくはない。又、イオン注入装置のビーム電流を考慮す
ると、イオン注入に要する時間が異常に長くなるので、
１×１０¹⁹ｃｍ^-2以上のドーズ量は、工業的には現実的
ではない。又、本発明の第１の特徴において、結晶基板
は、ダイアモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣから
なるグループから選ばれた材料の単結晶基板、又はダイ
アモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣのいずれかを
成分として含む混晶材料のグループから選ばれた混晶材
料の単結晶基板であることが可能である。

【００１１】本発明の第２の特徴は、（イ）第１及び第
２の主表面を有する支持基板を用意する工程；（ロ）支
持基板の外形線が規定する平面内に複数枚２次元的に配
列可能な寸法を有する板状の結晶基板を、複数枚用意す
る工程；（ハ）結晶基板のそれぞれの一方の主表面から
イオン注入し、結晶基板の一方の主表面から一定の射影
飛程の深さにイオン注入層を形成する工程；（ニ）一方
の主表面が、第１の主表面に対向するようにして、複数
の結晶基板のそれぞれと支持基板とを互いに貼り合わせ
る工程；（ホ）この貼り合わせ後、複数の結晶基板のそ
れぞれを熱処理し、イオン注入層において剥離し、複数
の結晶基板のそれぞれを、第１の主表面に接合した薄膜
タイルと母体側結晶基板とに分離する工程；（ヘ）薄膜
タイルの表面にエピタキシャル成長層を形成する工程；
（ト）複数の薄膜タイルの境界部の上部のエピタキシャ
ル成長層及び境界部に隣接した薄膜タイルの周辺部を選
択的に除去し、エピタキシャル成長層の表面から支持基
板に到達する素子分離溝を形成する工程；（チ）この素
子分離溝に素子分離絶縁膜を埋め込む工程とを含む半導
体素子の製造方法であることを要旨とする。第１の特徴
で述べたように、「複数の結晶基板のそれぞれと第１の
支持基板とを互いに貼り合わせる工程」は、複数の段階
を経て、異なる領域に逐次直接接合し、最終的に広い面
積を獲得するようにしても、１回の貼り合わせ工程で、
同時に所望の面積を獲得しても構わない。更に、「複数
の結晶基板のそれぞれと第１の支持基板とを互いに貼り
合わせる工程」は、熱処理しない方法、熱処理する方法
や、電圧を加えて熱処理する方法等が選択できる。

【００１２】本発明の第２の特徴に係る半導体素子の製
造方法によれば、市場において大面積の単結晶基板の得
られていないダイアモンド等であっても、実効的に大面
積化した基板として、汎用の半導体製造装置を用いた製
造工程が適用可能になる。又、支持基板材料を各種選ぶ
ことが可能であるので、金属や高濃度ドープした半導体
基板等を用いて低抵抗の裏面コンタクトを実現するのも
容易である。又、透明基板を用いることによって発光素
子の外部への光取り出し効果を上げた半導体光学素子を
製造することも可能である。

【００１３】特に、ＳｉＣやダイアモンド等のワイドギ
ャップ半導体材料は、熱的、化学的、機械的に安定で、
耐放射線性にも優れている。本発明の第２の特徴に係る
半導体素子の製造方法によれば、発光素子や高周波デバ
イスは勿論のこと、高温、大電力、放射線照射等の過酷
な条件で、高い信頼性と安定性を示す電力用半導体装置
（パワーデバイス）が、大口径ウェハを基礎として大量
生産することが可能になる。特に、ワイドギャップ半導
体材料を用いた高耐圧の半導体素子は、Ｓｉを用いたパ
ワーデバイスよりもオン抵抗が低く、順方向降下電圧が
低くなるので、高耐圧で高効率の半導体素子を、安価に
提供出来る。

【００１４】本発明の第３の特徴は、支持基板、支持基
板上に互いに隣接して貼り合わされた複数枚の薄膜タイ
ル、この複数枚の薄膜タイルのそれぞれの上部及びこの
複数枚の薄膜タイルのそれぞれの境界に設けられた溝部
の内部に形成されたエピタキシャル成長層とを具備する
エピタキシャル基板であることを要旨とする。複数枚の
薄膜タイルは、支持基板の外形線の内部に収納されるよ
うに、支持基板上貼り合わされている。この複数枚の薄
膜タイルは、支持基板とは異なる材料の単結晶から構成
されている。

【００１５】本発明の第３の特徴に係るエピタキシャル
基板は、大面積単結晶基板の得られていないワイドギャ
ップ半導体材料等の特殊材料を実効的に大面積化したエ
ピタキシャル基板である。このため、汎用の半導体製造
装置を用いた製造工程をこのエピタキシャル基板に適用
し、各種の半導体素子を高い生産性で製造出来る。特
に、熱的、化学的、機械的に安定で、耐放射線性にも優
れたワイドギャップ半導体材料の大口径エピタキシャル
基板として、本発明の第３の特徴に係るエピタキシャル
基板が好適である。この結果、発光素子、高周波デバイ
ス、電力用半導体素子等が、本発明の第３の特徴に係る
大口径エピタキシャル基板を使い、大量生産出来る。良
く知られているように、パワーデバイスのオン抵抗と耐
圧とは、トレード・オフ関係にある。しかし、本発明の
第３の特徴に係るエピタキシャル基板によれば、ワイド
ギャップ半導体材料を用いることにより、低オン抵抗化
と高耐圧化が同時に達成出来る。

【００１６】

【発明の実施の形態】次に、図面を参照して、本発明の
第１〜第３の実施の形態を説明する。以下の図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。但し、図面は模式的なものであり、厚み
と平面寸法との関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。したがって、具体
的な厚みや寸法は以下の説明を参酌して判断すべきもの
である。又図面相互間においても互いの寸法の関係や比
率が異なる部分が含まれていることは勿論である。

【００１７】（第１の実施の形態）図１は本発明の第１
の実施形態に係るエピタキシャル基板の製造方法の工程
断面図である。

【００１８】（イ）まず、第１及び第２の主表面を有す
る第１の支持基板３００を用意する。第１の実施形態に
係るエピタキシャル基板の製造方法では、第１の支持基
板３００として、直径Ｄ＝７５ｍｍφ（３インチφ）の
シリコン（Ｓｉ）基板を用いる。次に、第１の支持基板
３００の外形線が規定する平面内に複数枚２次元的に配
列可能な寸法を有する板状の結晶基板（ダイアモンド結
晶基板）２０１，２０２，２０３，２０４，・・・・・を、
複数枚用意する。結晶基板２０１，２０２，２０３，２
０４，・・・・・は、高圧高温条件下で合成された１辺の長
さｄ_０＝４ｍｍの正方形の結晶基板（ダイアモンド結晶
基板）であり、結晶基板２０１，２０２，２０３，２０
４，・・・・・２０１，２０２，２０３，２０４，・・・・・の一
方の主表面は鏡面仕上げされている。一方の主表面に対
応する他方の主表面は鏡面仕上げされても、いなくても
構わない。図１（ａ）に示すように、第１の実施形態で
は、結晶基板２０１，２０２，２０３，２０４，・・・・・
の一方の主表面側から水素イオン（Ｈ^＋）を注入する。
イオン注入は、結晶基板２０１，２０２，２０３，２０
４，・・・・をイオン注入装置の真空排気されたチャンバー
内で４００℃に昇温して実施するのが好ましい。このイ
オン注入のイオンエネルギーは１００ｋｅＶ〜５ＭｅＶ
程度に選択可能で、ドーズ量を１×１０¹⁶ｃｍ^-2〜１×
１０¹⁹ｃｍ^-2程度にして行う。ドーズ量は、好ましくは
１×１０^1７ｃｍ^-2〜１×１０^1８ｃｍ ^-2である。１×１
０¹⁹ｃｍ^-2以上のドーズ量でイオン注入すると、ダメー
ジが問題になり、イオン注入に要する時間が異常に長く
なるので、実用的ではない。例えば、イオンエネルギー
１５０ｋｅＶ、ドーズ量１０¹⁷ｃｍ^-2の条件で行うと、
一方の主表面より射影飛程Ｒ_p＝約０．８μｍのところ
をピークにして高濃度の水素イオン注入層２０１ｃ，２
０２ｃ，２０３ｃ，２０４ｃ，・・・・・が形成される。

【００１９】（ロ）次に、図１（ｂ）に示すように、こ
のダイアモンド結晶基板２０１，２０２，２０３，２０
４，・・・・・のそれぞれの一方の主表面が、第１の支持基
板３００の第１の主表面に対向するようにして、複数の
結晶基板２０１，２０２，２０３，２０４，・・・・・と第
１の支持基板３００とを互いに貼り合わせる。即ち、第
１の支持基板３００の一方の主表面を接着面として、第
１の支持基板３００上に、複数の結晶基板２０１，２０
２，２０３，２０４，・・・・・をタイル状に並べ、直接接
合法で接着する（平面図上のダイアモンド結晶基板２０
１，２０２，２０３，２０４，・・・・・の配列方法は図２
及び図３のような配列が可能である。）ために互いの表
面を貼り合わせる。

【００２０】（ハ）直接接合法においては、互いの表面
を貼り合わせ後、熱処理によって接合強度を上げる。こ
の熱処理により、図１（ｃ）に示すように、イオン注入
層２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ，・・・・・で
の剥離を生じ、第１の支持基板３００上に転写されたダ
イアモンド結晶薄膜層からなる薄膜タイル２０１ａ，２
０２ａ，２０３ａ，２０４ａ，・・・・・と、母体側結晶基
板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・と
に分離する。熱処理温度と時間は第１の支持基板３００
の種類、イオン種、ドーズ条件により種々調整する必要
があるが、ほぼ４００℃〜８５０℃程度で行うことが好
ましい。支持基板としてＳｉ基板３００を採用した場合
は、ダイアモンドとＳｉとの熱膨張係数の差を考慮する
と、熱処理温度は４００℃程度が好ましい。この結果、
第１の支持基板３００の上に、厚さ約０．８μｍの薄膜
タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・
・を敷き詰めたタイル貼り構造が形成される。母体側結
晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・
・は、新たなダイアモンド結晶基板として再利用する。

【００２１】（ニ）しかる後に、図１（ｃ）に示すよう
に、ＣＶＤ法によって薄膜タイル２０１ａ，２０２ａ，
２０３ａ，２０４ａ，・・・・・上にダイアモンド単結晶層
であるエピタキシャル成長層３０１を成長する。ＣＶＤ
法は、例えば４ｋＰａの減圧下で、２．４５ＧＨｚの高
周波放電を用いたプラズマＣＶＤが採用可能である。こ
の際、基板温度８５０℃において、ソースガスとしてメ
タン（ＣＨ₄）ガスを、キャリアガスとしての水素
（Ｈ₂）ガスと共に供給すれば良い。メタン（ＣＨ₄）ガ
ス：水素（Ｈ₂）ガスの流量比１：９９程度にすれば、
０．５μｍ／時間〜１μｍ／時間程度の成長速度で、エ
ピタキシャル成長層３０１が得られる。

【００２２】（ホ）次に、複数の母体側結晶基板２０１
ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を新たな複
数の結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４
ｂ，・・・・・として用い、この新たな複数の結晶基板２０
１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・のそれぞ
れに、図１（ａ）と同様に、新たなイオン注入層を形成
する。

【００２３】（ヘ）そして、図１（ｂ）と同様に、この
新たな結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４
ｂ，・・・・・を第２の支持基板（図示省略）に貼り合わせ
る。そして、図１（ｃ）と同様に、複数の新たな結晶基
板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・
を、第２の支持基板に接合した複数の新たな薄膜タイル
と複数の新たな母体側結晶基板とにそれぞれ分離する。
更に、図１（ｃ）と全く同様に、ＣＶＤ法によって新た
な薄膜タイル上にダイアモンド単結晶層である新たなエ
ピタキシャル成長層３０１を成長する。

【００２４】この様にすれば、元の結晶基板２０１，２
０２，２０３，２０４，・・・・・の一部を薄膜タイルとし
て剥離した残余の母体側結晶基板を繰り返し利用出来る
ため、最終的な材料としての結晶基板２０１，２０２，
２０３，２０４，・・・・のコストを、実効的に低く出来
る。又、この様にして、完成したエピタキシャル基板
は、従来ＨＰＨＴダイアモンド結晶基板上へのホモエピ
タキシャル成長でのみ得られると同等な高品質なエピタ
キシャル成長層３０１を、直径Ｄ＝７５ｍｍφの支持基
板３００上に有している。且つこのエピタキシャル成長
層３０１は、半導体素子製造工程に不可欠な、スピンナ
ー等の製造装置側が要求する十分な口径Ｄ（基板サイ
ズ）を有しているので、特殊な治具を用いることなく、
汎用の製造工程により、所望の半導体素子を容易に実現
することが可能である。

【００２５】図２は、本発明の第１の実施形態に係るエ
ピタキシャル基板の製造方法により製造したエピタキシ
ャル基板を上面からみた構造を示している。図２では、
直径Ｄ＝７５ｍｍφの支持基板３００上に１辺の長さｄ
_０＝４ｍｍの正方形のＨＰＨＴダイアモンド結晶からな
る薄膜タイル２_j-1,1，２_j-1,2，・・・・・，２_j-1,m，２
_j-1,2，・・・・・，２_j,1，２_j,2，・・・・・，２_j,m-1，
２_j,m，・・・・・を敷き詰め、この上にエピタキシャル成長
層３０１を成長した状態を模式的に示す図である。即
ち、直径Ｄの支持基板３００のほぼ中心を通る直線上
に、ｍ個の薄膜タイル２_j,1，２_j,2，・・・・・，２_j,m-1，
２_j,m，・・・・・を敷き詰めるためには、 ｍ・ｄ_０ ＜ Ｄ ・・・・・（１） の関係を満足するように、薄膜タイル２_j,1，２_j,2，・・
・・・，２_j,m-1，２_j,m，・・・・・の１辺の長さｄ_０を選定す
れば良い。図２中、格子（碁盤の目）状に、それぞれの
薄膜タイル２_j-1,1，２_j-1,2，・・・・・，２_j-1,m，２
_j-1,2，・・・・・，２_j,1，２_j,2，・・・・・，２_j,m-1，
２_j,m，・・・・・の境界（タイルの目地）が描かれている
が、これは、下地の幾何学的形状が投影されているので
あり、実際のエピタキシャル成長層３０１の最表面は平
坦な連続薄膜である。それぞれの薄膜タイル２j-1,1，
２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２
j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互の間隔を、
ミクロなレベルで密着し、隙間なく配列するのは理想で
はある。しかし、現実には、加工精度及びタイル貼りの
精度を考慮すれば、ミクロなレベルで隙間なく配列する
のは困難であり、薄膜タイル２j-1,1，２j-1,2，・・・・
・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，
２j,m-1，２j,m，・・・・・の相互の間には、数μｍ〜１０
０μｍ程度のギャップが存在しうる。このため、図２に
おいてはそのギャップ部をタイルの目地として示してい
る。しかし、エピタキシャル成長は、このギャップ（タ
イルの目地）からなる溝部の内部を埋めながら成長する
ので、最終的なエピタキシャル成長層３０１の表面は、
平坦な連続薄膜となる。

【００２６】又、図３は、別のタイリングの例を示して
いる。図３も図２と同様に、直径Ｄ＝７５ｍｍφの支持
基板３００上に、１辺の長さｄ_０＝４ｍｍの正方形のＨ
ＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，
２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２
j,2，・・・・・，２j,m-1，２j,m，・・・・・を、正方形のブロ
ック模様となるように敷き詰め、この上にエピタキシャ
ル成長層３０２を成長した状態を模式的に示す図であ
る。ＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-
1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,
1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互間には
ギャップが存在しうるので、図３においてはそのギャッ
プがタイルの目地として示されている。しかし、図２で
説明したように、エピタキシャル成長は、このギャップ
（タイルの目地）からなる溝部の内部を埋めながら成長
するので、最終的なエピタキシャル成長層３０２の表面
は、平坦な連続薄膜となる。

【００２７】更に、図示はしていないが、必ずしもＨＰ
ＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j
-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,
2，・・・・・，２j,m-1，２j,m，・・・・・を、支持基板３００
上に全体に敷き詰めることなく、適当な間隔で並べて接
着転写しても良い。この場合に、最終的なエピ成長は薄
膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,
2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・
・・が有るところに限られて成長するが、通常、薄膜タイ
ル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・
・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・はサ
ブミクロンの厚みであり、その上に成長させるエピタキ
シャル成長層３０１，３０２と合わせても数μｍ以内の
厚みで収まるため、高解像度の必要ない通常の素子では
支障無くフォトリソグラフィ工程等種々の製造工程を実
施可能な範囲である。

【００２８】（第２の実施の形態）図４及び図５は、本
発明の第２の実施形態に係る半導体素子（ｐｉｎダイオ
ード）の製造方法を示す工程断面図である。

【００２９】（イ）前述した第１の実施形態に係るエピ
タキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφ
のｐ^＋Ｓｉ基板からなる支持基板３００の上に、ボロン
をドープした、厚さ約０．８μｍのｐ^＋ＨＰＨＴダイア
モンド結晶からなる薄膜タイル２１１ａ，２１２ａ，・・
・・・，２２０ａ，・・・・・を敷き詰め、タイル貼り構造を形
成する。薄膜タイル２１１ａ，２１２ａ，・・・・・，２２
０ａ，・・・・・は、それぞれ、１辺の長さｄ_０＝４ｍｍの
正方形の形状をなしている。更に、図４（ａ）に示すよ
うに、ＣＶＤ法によって薄膜タイル２１１ａ，２１２
ａ，・・・・・，２２０ａ，・・・・・上に、ｐ⁻ダイアモンド単
結晶層である第１エピタキシャル成長層（以下において
「第１エピ層」と略記する。）３１１を、厚さ１．５μ
ｍ〜３５μｍ程度成長する。ＣＶＤ法は、前述したメタ
ン（ＣＨ₄）ガスと水素（Ｈ₂）ガスによるプラズマＣＶ
Ｄを用いれば良い。なお、第１エピ層３１１の厚さは、
目的とするｐｉｎダイオードの耐圧や高周波特性に合わ
せて選べば良い。但し、プラズマＣＶＤの反応管には、
更にドーピングガスとして水素（Ｈ₂）ガスで希釈した
ジボラン（Ｂ₂Ｈ₆）等のｐ型ドーパントガスを、マスフ
ローコントローラ等で制御して導入する必要がある。そ
れぞれの薄膜タイル２１１ａ，２１２ａ，・・・・・，２２
０ａ，・・・・・の相互の間隔をミクロなレベルで密着する
のは困難であるので、薄膜タイル２１１ａ，２１２ａ，
・・・・・，２２０ａ，・・・・・の相互の間には、数μｍ〜１０
０μｍ程度のギャップが存在しうる。図４（ａ）では、
エピタキシャル成長後に、このギャップに相当した凹部
が第１エピ層３１１に露呈した場合を誇張して示してい
る。

【００３０】（ロ）図４（ａ）に示すように、エピタキ
シャル成長後に、薄膜タイル２１１ａ，２１２ａ，・・・・
・，２２０ａ，・・・・・間のギャップに起因した凹部が問題
となる場合は、他の支持基板の上に、薄膜タイルを敷き
詰めたタイル貼り構造の上に同様にｐ⁻第１エピ層を形
成した他のエピタキシャル基板を用意し、２枚のエピタ
キシャル基板の表面を互いに合わせて、共擦りをするこ
とにより、ｐ⁻第１エピ層３１１の表面を平坦化すれば
良い。更に、共擦り後、酸素（Ｏ₂）ガスを用いたプラ
ズマエッチングにより、第１エピ層３１１を平坦化し、
最終的に厚さ１．０μｍ〜３０μｍ程度の第１エピ層３
１１を得る。

【００３１】（ハ）その後、メタン（ＣＨ₄）ガス、水
素（Ｈ₂）ガス、ドーピングガスとしてフォスフィン
（ＰＨ₃）等のｎ型ドーパントガスを用いたプラズマＣ
ＶＤにより、図４（ｂ）に示すように、第１エピ層３１
１の上にｎ^＋第２エピ層３１２を厚さ０．５μｍ〜０．
８μｍ程度成長する。ｎ型ドーパントガスとしては、フ
ォスフィンの代わりにアルシン（ＡｓＨ₃）、硫化水素
（Ｈ₂Ｓ）、アンモニア（ＮＨ₃）等が使用可能である。

【００３２】（ニ）次に、第２エピ層３１２の上部にフ
ォトレジスト膜を塗布し、フォトリソグラフィ工程を用
いて、格子状に配列された薄膜タイル２１１ａ，２１２
ａ，・・・・・，２２０ａ，・・・・・のそれぞれの中心の位置に
開口部を形成する。そして、この開口部を有するフォト
レジスト膜の上部にｎ型オーミックコンタクト用金属膜
を真空蒸着法、スパッタリング法等により堆積する。そ
の後、このフォトレジスト膜を剥離する、いわゆるリフ
トオフ法を用いて、図５（ｃ）に示すように、カソード
電極４０１，４０２，・・・・・，４１０，・・・・・を形成す
る。ｎ型オーミックコンタクト用金属膜としては、ニッ
ケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、
クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍ
ｏ）等を採用可能である。或いは、これらの金属の内の
複数の金属の組み合わせからなる合金膜、化合物膜、或
いは多層膜（複合膜）等が可能である。図５（ｃ）に示
すように、カソード電極４０１，４０２，・・・・・，４１
０，・・・・・のパターニング後、８００℃〜９５０℃の高
温で熱処理（シンタリング）することにより、ｎ^＋第２
エピ層３１２に対する実用的なコンタクト抵抗値ρ_ｃを
得る。更に、ｐ^＋Ｓｉ基板３００の裏面の全面に、アル
ミニウム（Ａｌ）、アルミニウム合金（Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）等のｐ型オーミックコンタクト用金属膜を真空
蒸着法、スパッタリング法等により堆積する。その後、
４００℃〜４５０℃で熱処理（シンタリング）すること
により、ｐ^＋Ｓｉ基板３００に対する十分低いコンタク
ト抵抗値ρ_ｃを有するアノード電極４３０が形成され
る。

【００３３】（ホ）次に、４００℃以下の低温ＣＶＤに
より、カソード電極４０１，４０２，・・・・・，４１０，・
・・・・及び露出した第２エピ層３１２の上部の全面に、厚
さ５００ｎｍから１μｍの酸化膜（ＳｉＯ₂膜）を堆積
する。更に、この酸化膜の上部にフォトレジスト膜を塗
布し、フォトリソグラフィ工程を用いて、薄膜タイル２
１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の間のタイ
ルの目地の部分に開口部を形成する。そして、フォトレ
ジスト膜をエッチングマスクとして、酸化膜をパターニ
ングする。パターニング後、フォトレジスト膜を除去
し、パターニングされた酸化膜をエッチングマスクとし
て、図５（ｄ）に示すように、第２エピ層３１２、第１
エピ層３１１及び薄膜タイル２１１ａ，２１２ａ，・・・・
・，２２０ａ，・・・・・を、酸素ガス（Ｏ₂）ガスを用いた
反応性イオンエッチング（ＲＩＥ）で、Ｓｉ基板３００
が露出するまでパターニングする。この結果、タイルの
目地の部分に対応したダイシング溝５０１，５０２，・・
・・・，５０９，・・・・・が形成される。その後、このダイシ
ング溝５０１，５０２，・・・・・，５０９，・・・・・をダイシ
ングライン６０１，６０２，・・・・・，６０９，・・・・・とし
て、ダイアモンドブレード等で切断すれば、約４ｍｍ角
のｐｉｎダイオード（ｐ^＋-ｐ⁻-ｎ^＋ダイオード）が、
複数個切り出される。

【００３４】以上の工程により、高品質の単結晶ダイア
モンドからなる第１エピ層３１１及び第２エピ層３１２
を用い、且つその厚みを精度良く制御して、素子直列抵
抗が小さなｐｉｎダイオードを得ることが出来る。特
に、ダイアモンドは、熱的、化学的、機械的に安定で、
耐放射線性にも優れているので、ダイアモンドのｐｉｎ
ダイオードは、高周波デバイスは勿論のこと、高温、大
電力、放射線照射等の過酷な条件で、高い信頼性と安定
性を示す電力用半導体装置（パワーデバイス）に適用出
来る。

【００３５】（第３の実施の形態）図６，図７及び図８
は、本発明の第３の実施形態に係る半導体素子（発光／
受光ダイオード）の製造方法を示す工程断面図である。

【００３６】（イ）前述した第１の実施形態に係るエピ
タキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφ
の石英基板からなる支持基板３３０の上に、厚さ約０．
８μｍのボロンをドープしたｐ^＋ＨＰＨＴダイアモンド
結晶からなる薄膜タイル２３１ａ，２３２ａ，・・・・・，
２３６ａ，・・・・・を敷き詰め、タイル貼り構造を形成す
る。薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６
ａ，・・・・・は、それぞれ、１辺の長さｄ_０＝４ｍｍの正
方形の形状をなしている。更に、図６（ａ）に示すよう
に、ＣＶＤ法によって薄膜タイル２３１ａ，２３２ａ，
・・・・・，２３６ａ，・・・・・上に、ｐ⁻ダイアモンド単結晶
層である第１エピ層３３１を、厚さ１．５μｍ〜１５μ
ｍ程度成長する。薄膜タイル２３１ａ，２３２ａ，・・・・
・，２３６ａ，・・・・・の相互の間のギャップに相当した凹
部が問題となる場合は、第２の実施形態と同様に、第１
エピ層３３１を平坦化し、最終的に厚さ１．０μｍ〜１
２μｍ程度の第１エピ層３３１を得る。その後、メタン
（ＣＨ₄）ガス、水素（Ｈ₂）ガス、ドーピングガスとし
てフォスフィン（ＰＨ₃）等のｎ型ドーパントガスを用
いたプラズマＣＶＤにより、図６（ａ）に示すように、
第１エピ層３３１の上にｎ ^＋第２エピ層３３２を厚さ
０．５μｍ〜０．８μｍ程度成長する。

【００３７】（ロ）次に、第２エピ層３３２の上部に、
リフトオフ法を用いて、図６（ａ）に示すように、ｎ型
オーミックコンタクト用金属膜からなるカソード電極４
２１，４２２，・・・・・，４２５，・・・・・を形成する。ｎ型
オーミックコンタクト用金属膜としては、Ｎｉ、Ｗ、Ｔ
ｉ、Ｃｒ、Ｔａ、Ｍｏ等、或いは、これらの金属の内の
複数の金属の組み合わせからなる合金膜、化合物膜、或
いは多層膜（複合膜）等が可能である。そして、カソー
ド電極４２１，４２２，・・・・・，４２５，・・・・・のパター
ニング後、８００℃〜９５０℃の高温で熱処理（シンタ
リング）することにより、ｎ^＋第２エピ層３３２に対す
る実用的なコンタクト抵抗値ρ_ｃを得る。

【００３８】（ハ）次に、カソード電極４２１，４２
２，・・・・・，４２５，・・・・・をエッチングマスクとして、
図６（ｂ）に示すように、第２エピ層３３２及び第１エ
ピ層３３１を、酸素ガスを用いたＲＩＥで、薄膜タイル
２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・が露出す
るまでパターニングする。

【００３９】（ニ）次に、カソード電極４２１，４２
２，・・・・・，４２５，・・・・・の上部を含んで、薄膜タイル
２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の
全面にフォトレジスト膜１０１を塗布する。そして、図
７（ｃ）に示すように、フォトリソグラフィ工程を用い
て、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６
ａ，・・・・・の上部の一部に位置するフォトレジスト膜１
０１に開口部を形成する。このフォトレジスト膜１０１
をリフトオフ用マスクとして、リフトオフ用マスクの上
部に図７（ｄ）に示すようにｐ型オーミックコンタクト
用金属膜１０２を真空蒸着法若しくはスパッタリング法
で堆積する。ｐ型オーミックコンタクト用金属膜として
は、金・ガリウム合金（Ａｕ−Ｇａ）、チタン・アルミ
ニウム合金（Ｔｉ−Ａｌ）、若しくはチタン・金（Ｔｉ
／Ａｕ）やチタン・ニッケル・金（Ｔｉ／Ｎｉ／Ａｕ）
等の複合膜等が使用可能である。

【００４０】（ホ）そして、リフトオフ用マスクとして
フォトレジスト膜１０１を剥離すれば、図８（ｅ）に示
すように、薄膜タイル２３１ａ，２３２ａ，・・・・・，２
３６ａ，・・・・・の上部の一部にアノード電極４３１ａ，
４３１ｂ，４３２ａ，４３２ｂ，・・・・・，４３５ａ，・・・
・・がパターニングされる。その後、７００℃〜９５０℃
の高温で数分間熱処理（シンタリング）することによ
り、ｐ^＋薄膜タイル２３１ａ，２３２ａ，・・・・・，２３
６ａ，・・・・・に対する実用的なコンタクト抵抗値ρ _ｃを
得る。

【００４１】（ヘ）最後に、薄膜タイル２３１ａ，２３
２ａ，・・・・・，２３６ａ，・・・・・の境界部（目地部）に沿
って、ダイアモンドブレード等で切断すれば、図８
（ｆ）に示すように、石英基板チップ３３０−１，３３
０−２，３３０−３，３３０−４，３３０−５，・・・・・
を支持基板とした複数の半導体素子（発光／受光ダイオ
ード）が得られる。

【００４２】この様に本発明の第３の実施形態に係る半
導体素子の製造方法によれば、裏面側に透明な支持基板
チップ３３０−１，３３０−２，３３０−３，３３０−
４，３３０−５，・・・・・を有するｐｉｎ（ｐ^＋-ｐ⁻-ｎ
^＋）ダイオードを容易に作成出来る。この結果、発光ｈ
νを効率よく裏面の透明支持基板チップ３３０−１，３
３０−２，３３０−３，３３０−４，３３０−５，・・・・
経由で取り出すことが出来る。或いは、裏面側の透明支
持基板チップ３３０−１，３３０−２，３３０−３，３
３０−４，３３０−５，・・・・からの入射光をｐｉｎダイ
オードでセンシングすることも出来る。

【００４３】（第４の実施の形態）図９〜図１２は、本
発明の第４の実施形態に係る半導体素子としてショット
キー・ゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）
の製造方法を示す工程断面図である。

【００４４】（イ）前述した第１の実施形態に係るエピ
タキシャル基板の製造方法と同様に、直径Ｄ＝７５ｍｍ
φのモリブデン（Ｍｏ）基板からなる支持基板３５０の
上に、厚さ約０．８μｍのボロンをドープしたｐ^＋ＨＰ
ＨＴダイアモンド結晶からなる薄膜タイル２５１ａ，２
５２ａ，・・・・・，２５４ａ，・・・・・を敷き詰め、タイル貼
り構造を形成する。薄膜タイル２５１ａ，２５２ａ，・・
・・・，２５４ａ，・・・・・・は、それぞれ、１辺の長さｄ_０
＝４ｍｍの正方形の形状をなしている。更に、図９
（ａ）に示すように、ＣＶＤ法によって薄膜タイル２５
１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・上に、ｐ⁻ダ
イアモンド単結晶層であるエピ層３５１を、厚さ１．５
μｍ〜３μｍ程度成長する。薄膜タイル２５１ａ，２５
２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップに
相当した凹部が問題となる場合は、第２の実施形態と同
様に、エピ層３５１を平坦化し、最終的に厚さ１．０μ
ｍ〜２μｍ程度のエピ層３５１を得る。

【００４５】（ロ）次に、ＣＶＤにより、エピ層３５１
の上部の全面に、厚さ５００ｎｍから１μｍの酸化膜
（ＳｉＯ₂膜）を堆積する。更に、この酸化膜の上部に
フォトレジスト膜を塗布し、フォトリソグラフィ工程を
用いて、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５
４ａ，・・・・・の間のタイルの目地の部分に開口部を形成
する。そして、フォトレジスト膜をエッチングマスクと
して、酸化膜をパターニングする。パターニング後、フ
ォトレジスト膜を除去し、パターニングされた酸化膜を
エッチングマスクとして、図９（ｂ）に示すように、エ
ピ層３５１及び薄膜タイル２５１ａ，２５２ａ，・・・・
・，２５４ａ，・・・・・を、酸素ガス（Ｏ₂）ガスを用いた
ＲＩＥで、Ｍｏ基板３５０が露出するまでパターニング
する。この結果、タイルの目地の部分に対応した素子分
離溝５５１，５５２，５５３，・・・・・が形成される。こ
の素子分離溝５５１，５５２，５５３，・・・・・により、
エピ層３５１は、複数の活性領域３６１，３６２，３６
３，３６４，・・・・・に分離される。素子分離溝５５１，
５５２，５５３，・・・・・の幅は、薄膜タイル２５１ａ，
２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャッ
プの最大幅程度、若しくはこれ以上が好ましい。薄膜タ
イル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相
互の間のギャップの位置（目地の位置）のｐ⁻ダイアモ
ンド単結晶層３５１の結晶性が劣る場合（可能性）があ
るので、素子分離溝５５１，５５２，５５３，・・・・・に
より、結晶性が劣るｐ⁻ダイアモンド単結晶層３５１を
削除するのが好ましい。この結果、複数の活性領域３６
１，３６２，３６３，３６４，・・・・・の結晶の完全性は
極めて高くなり、転位密度も十分低い値が得られる。

【００４６】（ハ）再び、ＣＶＤにより、素子分離溝５
５１，５５２，５５３，・・・・の深さより十分厚い厚さの
酸化膜（ＳｉＯ₂膜）、窒化膜（Ｓｉ₃Ｎ₄膜）、不純物
を添加しない（ノンドープ）多結晶シリコン、酸素を添
加した多結晶シリコン（ＳＩＰＯＳ）等、或いはこれら
の複合膜等の絶縁膜を堆積する。絶縁膜のＣＶＤ後、化
学的機械研磨（ＣＭＰ）により、表面を平坦化すれば、
図１０（ｃ）に示すように、素子分離溝５５１，５５
２，５５３，・・・・の内部に素子分離絶縁膜６５１，６５
２，６５３，・・・・が埋め込まれる。

【００４７】（ニ）次に、活性領域３６１，３６２，３
６３，３６４，・・・・・及び素子分離絶縁膜６５１，６５
２，６５３，・・・の上部の全面にフォトレジスト膜１０
３を塗布する。そして、図１０（ｄ）に示すように、フ
ォトリソグラフィ工程を用いて、活性領域３６１，３６
２，３６３，３６４，・・・・の上部の一部に位置するフォ
トレジスト膜１０３に開口部を形成する。このフォトレ
ジスト膜１０３をイオン注入用マスクとして、図１０
（ｄ）に示すように、アルゴンイオン（Ａｒ^＋）を、イ
オンエネルギーは３０ｋｅＶ〜１００ｋｅＶ、例えば４
０ｋｅＶにおいて、活性領域３６１，３６２，３６３，
３６４，・・・・の表面に選択的に注入する。選択的にイオ
ン注入された活性領域３６１，３６２，３６３，３６
４，・・・・の表面は、非晶質化層に転換され、ソース領域
３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，・・・・及びド
レイン領域３７１ｄ，３７２ｄ，３７３ｄ，３７４ｄ，
・・・・が形成される。

【００４８】（ホ）更に、イオン注入用マスクとして用
いたフォトレジスト膜１０３を、リフトオフ用マスクと
して用いて、このリフトオフ用マスク１０３の上部に図
１１（ｅ）に示すようにｐ型オーミックコンタクト用金
属膜１０４を真空蒸着法若しくはスパッタリング法で堆
積する。ｐ型オーミックコンタクト用金属膜１０４とし
ては、金・チタン複合膜（Ａｕ／Ｔｉ）等が使用可能で
ある。

【００４９】（ヘ）そして、リフトオフ用マスクとして
のフォトレジスト膜１０３を剥離すれば、図１１（ｆ）
に示すように、活性領域３６１，３６２，３６３，３６
４，・・・・の表面にソース電極４５１ｓ，４５２ｓ，４５
３ｓ，４５４ｓ，・・・・及びドレイン電極４５１ｄ，４５
２ｄ，４５３ｄ，４５４ｄ，・・・・・がパターニングされ
る。その後、７００℃〜９５０℃の高温で数分間熱処理
（シンタリング）することにより、非晶質化層からなる
ソース領域３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，
・・・・及びドレイン領域３７１ｄ，３７２ｄ，３７３ｄ，
３７４ｄ，・・・・に対する実用的なコンタクト抵抗値ρ_ｃ
を得る。

【００５０】（ト）次に、ソース電極４５１ｓ，４５２
ｓ，４５３ｓ，４５４ｓ，・・・・及びドレイン電極４５１
ｄ，４５２ｄ，４５３ｄ，４５４ｄ，・・・・・・の上部を含
んで、活性領域３６１，３６２，３６３，３６４，・・・・
の上部の全面に、他のフォトレジスト膜を塗布する。そ
して、フォトリソグラフィ工程を用いて、活性領域３６
１，３６２，３６３，３６４，・・・・の上部の一部に位置
するフォトレジスト膜に開口部を形成する。このフォト
レジスト膜をリフトオフ用マスクとして、リフトオフ用
マスクの上部に、ショットキーゲート電極用金属膜を真
空蒸着法若しくはスパッタリング法で堆積する。ショッ
トキーゲート電極用金属膜としては、金（Ａｕ）、ニッ
ケル（Ｎｉ）、タングステン（Ｗ）等が使用可能であ
る。そして、リフトオフ用マスクとしてのフォトレジス
トを剥離すれば、図１２（ｇ）に示すように、活性領域
３６１，３６２，３６３，３６４，・・・・の表面にショッ
トキーゲート電極４６１，４６２，４６３，４６４，・・
・・がパターニングされる。

【００５１】（チ）最後に、図１２（ｈ）に示すよう
に、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４
ａ，・・・・・の境界部（目地部）をダイシングライン６６
１，６６２，６６３，・・・・・として、ダイアモンドブレ
ード等で切断すれば、複数のＭＥＳＦＥＴが得られる。

【００５２】本発明の第４の実施形態に係る半導体素子
の製造方法によれば、市場において大面積の単結晶基板
の入手が極めて困難なダイアモンドであっても、実効的
に直径Ｄ＝７５ｍｍφの大面積化した基板として扱うこ
とが可能になる。このため、汎用の半導体製造装置を用
いた半導体製造工程が適用可能になり、通常のＳｉプロ
セスとほぼ同様な工程でダイアモンドＬＳＩ（ダイアモ
ンド集積回路）やダイアモンド個別デバイスを簡単に製
造出来る。特に、ダイアモンドを用いた高耐圧のＭＥＳ
ＦＥＴは、Ｓｉを用いたパワーデバイスよりもオン抵抗
や順方向降下電圧が低くなるので、高速且つ高効率の半
導体装置が実現出来る。

【００５３】本発明の第４の実施形態に係る半導体素子
の製造方法に用いる支持基板３５０は、Ｍｏ基板に限ら
ず、高濃度ドープしたＳｉ、ＳｉＣ、ＧａＮ等の半導体
基板、或いはタングステン（Ｗ）、白金（Ｐｔ）、タン
タル（Ｔａ）等の各種金属が使用可能である。この様
に、支持基板材料を各種選ぶことが可能であるので、ダ
イアモンド半導体素子に対する低抵抗の裏面コンタクト
を実現するのが容易である。更に裏面での電気的接続が
不要なＬＳＩやその他の半導体素子であれば、支持基板
３５０として、サファイヤ、石英ガラス等の絶縁体や各
種のセラミックス材料等、直接接合可能な範囲で広範な
材料を選ぶことが出来る。

【００５４】なお、素子分離溝５５１，５５２，５５
３，・・・・・以外に、活性領域３６１，３６２，３６３，
３６４，・・・・・を更に細分化する内部素子分離溝を形成
しても良い。この内部素子分離溝は通常のＬＳＩにおけ
る素子分離溝と同様に、１μｍ若しくはサブミクロンの
線幅で、素子分離溝５５１，５５２，５５３，・・・・・と
同時に形成出来る。そして、ＣＶＤにより、素子分離溝
５５１，５５２，５５３，・・・・の内部に素子分離絶縁膜
６５１，６５２，６５３，・・・・を埋め込む際に、この内
部素子分離溝を同時に埋め込むようにしても良い。

【００５５】（その他の実施の形態）上記のように、本
発明は第１〜第４の実施の形態によって記載したが、こ
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施例及び運用技術が明ら
かとなろう。

【００５６】既に述べた第１〜第４の実施の形態の説明
においては、直径Ｄ＝７５ｍｍφの支持基板３００，３
３０，３５０を例に説明したが、支持基板３００，３３
０，３５０は、直径Ｄ＝１００ｍｍφ，１５０ｍｍφ，
２００ｍｍφ，３００ｍｍφ，・・・・・等他の口径でも構
わないことは勿論である。又、結晶基板は、１辺の長さ
ｄ_０＝４ｍｍの正方形であるとして説明したが、これは
例示であり、１辺の長さｄ_０＝３ｍｍ，５ｍｍ，１０ｍ
ｍ，１５ｍｍ等、現在の半導体製造装置が通常対象とし
ない種々の小口径サイズであれば、任意の寸法に対して
適用可能である。即ち、現在の半導体製造装置が通常対
象とする支持基板３００，３３０，３５０の最大寸法
（直径）Ｄに対して、ｍ個の薄膜タイルを一列に配列す
るためには、式（１）を満足する１辺の長さｄ_０の結晶
基板が選択可能である。

【００５７】又、第１〜第４の実施の形態の説明におい
ては、ダイアモンド単結晶基板から薄膜タイルを形成す
る場合について説明したが、ダイアモンド単結晶基板の
他に、窒化ガリウム（ＧａＮ）単結晶基板、窒化アルミ
ニウム（ＡｌＮ）単結晶基板、炭化珪素（ＳｉＣ）単結
晶基板、窒化硼素（ＢＮ）単結晶基板などの種々の単結
晶基板層を採用可能である。又、ダイアモンド、Ｇａ
Ｎ，ＡｌＮ，ＳｉＣ，ＢＮ等を成分とする混晶材料の単
結晶基板でも良い。

【００５８】更に、薄膜タイル上に、ダイアモンド単結
晶層をホモエピタキシャル成長する場合について説明し
たが、窒化ガリウム（ＧａＮ）単結晶、窒化アルミニウ
ム（ＡｌＮ）単結晶、炭化珪素（ＳｉＣ）単結晶、窒化
硼素（ＢＮ）単結晶などの種々の単結晶基板層をダイア
モンド単結晶基板上にヘテロエピタキシャル成長させ
て、所望の半導体素子を製造することも出来る。或い
は、下地の単結晶基板をそれぞれ選んで、ＧａＮ，Ａｌ
Ｎ，ＳｉＣ，ＢＮ等ホモエピタキシャル成長するように
しても良い。更に、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等を
成分とする混晶材料の単結晶層をヘテロ／ホモエピタキ
シャル成長させても良い。

【００５９】更に、上記以外の種々の支持基板とこれに
タイル状に貼り合わせる結晶基板の材料の選択と組み合
わせが可能であることは勿論である。

【００６０】又、これらの種々の支持基板と結晶基板の
組み合わせにより、新しい素子構造・機能発現を追求す
ることが出来る。

【００６１】この様に、本発明はここでは記載していな
い様々な実施の形態等を含むことは勿論である。したが
って、本発明の技術的範囲は上記の説明から妥当な特許
請求の範囲に係る発明特定事項によってのみ定められる
ものである。

【００６２】

【発明の効果】本発明によれば、小さなサイズの結晶基
板しか市場で入手出来ない特殊な材料であっても、その
材料のエピタキシャル層を形成した任意の外径サイズの
エピタキシャル基板にアップスケールし、汎用の製造工
程を適用し、半導体素子を大量生産出来る。

【００６３】更に、本発明によれば、ダイアモンド等、
通常非常に高価な結晶基板をロス無く薄皮を剥ぐように
有効利用することで、基板・素子の製造コストを大幅に
低減することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るエピタキシャル
基板の製造方法を説明するための工程断面図である。

【図２】本発明の第１の実施形態に係るエピタキシャル
基板の製造方法により製造したエピタキシャル基板を上
面からみた構造を示す図である。

【図３】本発明の第１の実施形態に係るエピタキシャル
基板の別のタイリングの例を示す図である。

【図４】本発明の第２の実施形態に係る半導体素子（ダ
イオード）の製造方法を示す工程断面図である（その
１）。

【図５】本発明の第２の実施形態に係る半導体素子（ダ
イオード）の製造方法を示す工程断面図である（その
２）。

【図６】本発明の第３の実施形態に係る半導体素子（発
光／受光ダイオード）の製造方法を示す工程断面図であ
る（その１）。

【図７】本発明の第３の実施形態に係る半導体素子（発
光／受光ダイオード）の製造方法を示す工程断面図であ
る（その２）。

【図８】本発明の第３の実施形態に係る半導体素子（発
光／受光ダイオード）の製造方法を示す工程断面図であ
る（その３）。

【図９】本発明の第４の実施形態に係る半導体素子（Ｍ
ＥＳＦＥＴ）の製造方法を示す工程断面図である（その
１）。

【図１０】本発明の第４の実施形態に係る半導体素子
（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である
（その２）。

【図１１】本発明の第４の実施形態に係る半導体素子
（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である
（その３）。

【図１２】本発明の第３の実施形態に係る半導体素子
（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である
（その４）。

【符号の説明】

１０１，１０３ フォトレジスト膜 １０２，１０４ 金属膜 ２０１〜２０４ 結晶基板（ダイアモンド結晶基板） ２０１ａ〜２０４ａ、２１１ａ〜２２０ａ，２３１ａ〜
２３６ａ，２５１ａ〜 ２５４ａ 薄膜タイル ２０１ｂ〜２０４ｂ 母体側結晶基板 ２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ イオン注入
層 ３００，３３０，３５０ 支持基板 ３０１，３０２，３５１ エピタキシャル成長層 ３１１，３３１ 第１エピ層 ３１２、３３２ 第２エピ層 ３３０−１〜３３０−５ 支持基板チップ ３６１〜３６４ 活性領域 ３７１ｓ〜３７４ｓ ソース領域（非晶質化層） ３７１ｄ〜３７４ｄ ドレイン領域（非晶質化層） ４０１〜４１０，４２１〜４２５， カソード電極 ４３０，４３１ａ，４３１ｂ〜４３５ａ アノード電極 ４５１ｓ〜４５４ｓ ソース電極 ４５１ｄ〜４５４ｄ ドレイン電極 ４６１〜４６４ ショットキーゲート電極 ５０１〜５０９ ダイシング溝 ５５１〜５５３ 素子分離溝 ６０１〜６０９，６６１〜６６３ ダイシングライン ６５１〜６５３ 素子分離絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 尚志 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 鈴木 真理子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F045 AA03 AB07 AC07 AC12 AC19 AD12 AF02 AF12 CA10 CA13 GH02 HA05

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の主表面を有する第１の支
   持基板を用意する工程と、 前記第１の支持基板の外形線が規定する平面内に複数枚
   ２次元的に配列可能な寸法を有する板状の結晶基板を、
   前記複数枚用意する工程と、 前記結晶基板のそれぞれの一方の主表面からイオン注入
   し、該一方の主表面から一定の射影飛程の深さにイオン
   注入層を形成する工程と、 前記一方の主表面が、前記第１の主表面に対向するよう
   にして、前記複数の結晶基板のそれぞれと前記第１の支
   持基板とを互いに貼り合わせる工程と、 該貼り合わせ後、前記複数の結晶基板のそれぞれを熱処
   理し、前記イオン注入層において剥離し、前記複数の結
   晶基板のそれぞれを、前記第１の主表面に接合した薄膜
   タイルと母体側結晶基板とに分離する工程と、 前記薄膜タイルの表面にエピタキシャル成長層を形成す
   る工程とを含むことを特徴とするエピタキシャル基板の
   製造方法。
2. 【請求項２】 前記複数の母体側結晶基板を新たな複数
   の結晶基板として用い、該新たな複数の結晶基板のそれ
   ぞれに、新たなイオン注入層を形成する工程と、 前記新たな結晶基板のそれぞれを第２の支持基板に貼り
   合わせる工程と、 前記新たな結晶基板のそれぞれを、前記第２の支持基板
   に接合した新たな薄膜タイルと新たな母体側結晶基板と
   に分離する工程とを更に有することを特徴とする請求項
   １記載のエピタキシャル基板の製造方法。
3. 【請求項３】 前記イオン注入層は、水素イオン又はヘ
   リウムイオンを１×１０¹⁶ｃｍ^-2〜１×１０¹⁹ｃｍ^-2の
   ドーズ量で注入して形成することを特徴とする請求項１
   又は２に記載のエピタキシャル基板の製造方法。
4. 【請求項４】 前記結晶基板は、ダイアモンド、窒化ガ
   リウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化
   硼素（ＢＮ）、炭化珪素（ＳｉＣ）からなるグループか
   ら選ばれた材料の単結晶基板、又はダイアモンド、窒化
   ガリウム、窒化アルミニウム、窒化硼素、炭化珪素のい
   ずれかを成分として含む混晶材料のグループから選ばれ
   た混晶材料の単結晶基板であることを特徴とする請求項
   １又は３記載のエピタキシャル基板の製造方法。
5. 【請求項５】 第１及び第２の主表面を有する支持基板
   を用意する工程と、 前記支持基板の外形線が規定する平面内に複数枚２次元
   的に配列可能な寸法を有する板状の結晶基板を、前記複
   数枚用意する工程と、 前記結晶基板のそれぞれの一方の主表面からイオン注入
   し、該一方の主表面から一定の射影飛程の深さにイオン
   注入層を形成する工程と、 前記一方の主表面が、前記第１の主表面に対向するよう
   にして、前記複数の結晶基板のそれぞれと前記支持基板
   とを互いに貼り合わせる工程と、 該貼り合わせ後、前記複数の結晶基板のそれぞれを熱処
   理し、前記イオン注入層において剥離し、前記複数の結
   晶基板のそれぞれを、前記第１の主表面に接合した薄膜
   タイルと母体側結晶基板とに分離する工程と、 前記薄膜タイルの表面にエピタキシャル成長層を形成す
   る工程と、 前記複数の薄膜タイルの境界部の上部の前記エピタキシ
   ャル成長層及び前記境界部に隣接した前記薄膜タイルの
   周辺部を選択的に除去し、前記エピタキシャル成長層の
   表面から前記支持基板に到達する素子分離溝を形成する
   工程と、 該素子分離溝に素子分離絶縁膜を埋め込む工程とを含む
   ことを特徴とする半導体素子の製造方法。
6. 【請求項６】 支持基板と、 該支持基板の外形線の内部に収納されるように、前記支
   持基板上に互いに隣接して貼り合わされた、前記支持基
   板とは異なる材料の単結晶からなる複数枚の薄膜タイル
   と、 該複数枚の薄膜タイルのそれぞれの上部及び該複数枚の
   薄膜タイルのそれぞれの境界に設けられた溝部の内部に
   形成されたエピタキシャル成長層とを具備することを特
   徴とするエピタキシャル基板。