JP2015159316A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
図1を参照して、本実施の形態における半導体装置1は、縦方向に電流経路を有するものであって、具体的には縦型DiMOSFET(Double Implanted MOSFET)である。半導体装置1は、基板2、バッファ層21、耐圧保持層22、p領域23、n+領域24、p+領域25、酸化膜26、ソース電極11および上部ソース電極27、ゲート電極10および基板2の裏面側に形成されたドレイン電極12を備える。バッファ層21、耐圧保持層22、p領域23、n+領域24、およびp+領域25は、基板2上において炭化珪素から作られた半導体層を構成しており、この半導体層は上部ソース電極27およびドレイン電極12の間で半導体装置1の電流経路を構成している。
はじめに、炭化珪素基板準備工程S10(図3)を実施する。この工程では、面方位(0−33−8)面を主表面2Aとする導電型がn型の炭化珪素基板を基板2として準備する。このような基板は、たとえば(0001)面を主表面とするインゴット(原料結晶)から(0−33−8)面が主表面2Aとして露出するように基板を切出すといった手法により得ることができる。また基板2としては、たとえば導電型がn型であり、基板抵抗が0.02Ωcmといった基板を用いてもよい。具体的には、以下の図4〜図7に示す工程が行われる。
図13を参照して、本実施の形態における半導体装置は、上記実施の形態1における半導体装置1(図1)の基板2の代わりに複合基板2Xaを有する。複合基板2Xaは、SiCからなるベース層110と、ベース層110の一方の主表面110A上に配置された基板120とを含んでいる。基板120は、基板2(図7:実施の形態1)と同様の構成を有しており、基板2の主表面2Aに対応する主表面120Aと、基板2の裏面に対応する裏面120Bとを有する。なお本実施の形態においてはドレイン電極12は裏面120B上にベース層110を介して設けられる。またベース層110と基板120とは、別の結晶からなっている。そして、基板120の欠陥密度はベース層110の欠陥密度よりも小さい。
図14を参照して、まず工程S110として基板準備工程が実施される。この工程では、図13を参照して、基板120と、たとえば単結晶SiCからなるベース基板110とが準備される。基板120の裏面120B上の加工ダメージ層は、基板2の裏面2B(図6および図7)と同様に除去される。
半導体装置を構成する複合基板(図13:実施の形態2)の他の製造方法について、図15〜図18を参照して説明する。実施の形態3における複合基板の製造方法は、基本的には上記実施の形態2の場合と同様に実施される。しかし、実施の形態3における複合基板の製造方法は、ベース層110の形成プロセスにおいて実施の形態2の場合とは異なっている。
本実施の形態における半導体装置は、基本的には実施の形態2または3と同様の構造を有している。しかし、実施の形態4の半導体装置の製造工程において準備される複合基板は、実施の形態2または3の複合基板と異なっている。
複合基板のさらに他の製造方法について説明する。本実施の形態における半導体装置は、基本的には実施の形態2における半導体装置と同様の構造を有し、同様の効果を奏する。しかし、実施の形態5の半導体装置は、複合基板の構造において実施の形態2の場合とは異なっている。
図21を参照して、まず工程S110として基板準備工程が実施の形態2の場合と同様に実施され、ベース層110と基板120とが準備される。
図22を参照して、本実施の形態における複合基板2Xdにおいては、ベース層110と基板120との間に、金属層の少なくとも一部がシリサイド化されて形成された中間層としてのオーミックコンタクト層150が形成されている点において、実施の形態2の場合とは異なっている。そして、ベース層110と基板120とは、このオーミックコンタクト層150により接続されている。このオーミックコンタクト層150の存在により、たとえば不純物濃度の異なるベース層110と基板120とを積層した構成を有する複合基板2Xdを容易に作製することができる。
図23を参照して、まず工程S110として基板準備工程が実施の形態2の場合と同様に実施され、ベース層110と基板120とが準備される。
図24を参照して、本実施の形態における複合基板2Xeにおいては、ベース層110と基板120との間に中間層としてのカーボン層160が形成されている点において、実施の形態2の場合とは異なっている。そして、ベース層110と基板120とは、このカーボン層160により接続されている。このカーボン層160の存在により、たとえば不純物濃度の異なるベース層110と基板120とを積層した構成を有する複合基板2Xeを容易に作製することができる。
図25を参照して、まず工程S110が実施の形態2と同様に実施された後、必要に応じて工程S120が実施の形態2と同様に実施される。
Claims (21)
- 電流経路を有するトランジスタであって、
前記電流経路の少なくとも一部を構成する半導体層と、
前記半導体層を支持する第1の面と前記第1の面に対向する第2の面とを有し、かつ4H型の単結晶構造を有する炭化珪素から作られ、かつフォトルミネッセンス測定において波長390nm付近のピーク強度に対する波長500nm付近のピーク強度の比が0.1以下となる物性を前記第2の面において有する基板とを備える、トランジスタ。 - 前記半導体層上に絶縁膜をさらに備えた、請求項1に記載のトランジスタ。
- 前記絶縁膜は前記半導体層の材料の酸化物から作られている、請求項2に記載のトランジスタ。
- 前記絶縁膜は熱酸化膜である、請求項2に記載のトランジスタ。
- 前記基板は前記電流経路の一部を構成する、請求項1に記載のトランジスタ。
- 前記第1の面は{0001}面に対して50°以上65°以下のオフ角を有する、請求項1に記載のトランジスタ。
- 前記オフ角のオフ方位は<11−20>方向に対して±5°以下の範囲内にある、請求項6に記載のトランジスタ。
- 前記オフ角のオフ方位は<01−10>方向に対して±5°以下の範囲内にある、請求項6に記載のトランジスタ。
- 前記第1の面は<01−10>方向において{03−38}面に対して−3°以上+5°以下のオフ角を有する、請求項8に記載のトランジスタ。
- 前記第1の面は<01−10>方向において(0−33−8)面に対して−3°以上+5°以下のオフ角を有する、請求項9に記載のトランジスタ。
- 前記基板を支持し、かつ炭化珪素から作られたベース層をさらに備える、請求項1に記載のトランジスタ。
- 電流経路を有するトランジスタの製造方法であって、
第1の面と、前記第1の面に対向する第2の面とを有し、かつ4H型の単結晶構造を有する炭化珪素から作られた基板を準備する工程を備え、前記基板を準備する工程において前記第2の面上に加工ダメージ層が形成され、さらに
前記第2の面上における前記加工ダメージ層を除去する工程と、
前記第1の面上に、前記電流経路の少なくとも一部を構成する半導体層を形成する工程と、
前記加工ダメージ層を除去する工程の後に、前記基板および前記半導体層を加熱する工程とを備え、
前記加工ダメージ層が除去された後の前記基板は、フォトルミネッセンス測定において波長390nm付近のピーク強度に対する波長500nm付近のピーク強度の比が0.1以下となる物性を前記第2の面において有する、トランジスタの製造方法。 - 前記基板および前記半導体層を加熱する工程は、前記半導体層の表面を熱酸化することによって前記半導体層上に絶縁膜を形成する工程を含む、請求項12に記載のトランジスタの製造方法。
- 前記基板を準備する工程は、
4H型の単結晶構造を有する炭化珪素から作られたインゴットを準備する工程と、
前記インゴットをスライスすることによって前記第2の面を形成する工程とを含む、請求項12に記載のトランジスタの製造方法。 - 前記半導体層を形成する工程の前に、前記第1の面を研磨する工程をさらに備える、請求項12に記載のトランジスタの製造方法。
- 前記加工ダメージ層を除去する工程の後、かつ前記半導体層を形成する工程の前に、前記第2の面上に炭化珪素から作られたベース層を形成する工程をさらに備える、請求項12に記載のトランジスタの製造方法。
- 前記加工ダメージ層を除去する工程は、溶融KOHエッチングによって前記加工ダメージ層を除去する工程を含む、請求項12に記載のトランジスタの製造方法。
- 前記加工ダメージ層を除去する工程は、ドライエッチングによって前記加工ダメージ層を除去する工程を含む、請求項12に記載のトランジスタの製造方法。
- 前記加工ダメージ層を除去する工程は、前記加工ダメージ層を昇華させる工程を含む、請求項12に記載のトランジスタの製造方法。
- 前記加工ダメージ層を除去する工程は、研磨によって前記加工ダメージ層を除去する工程を含む、請求項12に記載のトランジスタの製造方法。
- 電流経路を有するトランジスタ用の基板であって、
前記電流経路の少なくとも一部を構成する半導体層を支持する第1の面と、
前記第1の面に対向する第2の面とを有し、
4H型の単結晶構造を有する炭化珪素から作られ、
フォトルミネッセンス測定において波長390nm付近のピーク強度に対する波長500nm付近のピーク強度の比が0.1以下となる物性を前記第2の面において有する、基板。
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