CN105789029B - 晶体管、晶体管制造方法以及衬底 - Google Patents

晶体管、晶体管制造方法以及衬底 Download PDF

Info

Publication number
CN105789029B
CN105789029B CN201610129950.3A CN201610129950A CN105789029B CN 105789029 B CN105789029 B CN 105789029B CN 201610129950 A CN201610129950 A CN 201610129950A CN 105789029 B CN105789029 B CN 105789029B
Authority
CN
China
Prior art keywords
substrate
layer
transistor
semiconductor layer
current path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610129950.3A
Other languages
English (en)
Other versions
CN105789029A (zh
Inventor
原田真
佐佐木信
西口太郎
冲田恭子
和田圭司
宫崎富仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN105789029A publication Critical patent/CN105789029A/zh
Application granted granted Critical
Publication of CN105789029B publication Critical patent/CN105789029B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

本发明涉及晶体管、晶体管制造方法以及衬底。公开了一种半导体器件(1)，其具有半导体层(21‑25)和衬底(2)。半导体层(21‑25)由碳化硅制成，并且包括电流路径的至少一部分。衬底(2)具有用于支承半导体层(21‑25)的第一表面(2A)和面对第一表面(2A)的第二表面(2B)。另外，衬底(2)由具有4H型单晶结构的碳化硅制成。并且，衬底(2)具有在光致发光测量时，在500nm附近波长处的峰强度与在390nm附近波长处的峰强度的比率为0.1或更小的物理特性。所公开的方法得到具有低导通电阻的半导体器件(1)。

Description

晶体管、晶体管制造方法以及衬底
本申请是申请人为“住友电气工业株式会社”、申请日为2010年12月20日、发明名称为“半导体器件及其制造方法”、申请号为201080065662.7的发明专利申请的分案申请。
技术领域
本发明涉及半导体器件和用于制造半导体器件的方法，具体地，涉及具有由具有单晶结构的碳化硅制成的衬底的半导体器件以及用于制造这种半导体器件的方法。
背景技术
日本专利特开No.10-308510(专利文献1)公开了一种具有由单晶碳化硅制成的衬底的半导体器件。根据该公开，为了制造该器件，在由单晶碳化硅制成的半导体衬底的主表面上形成碳化硅外延层，在碳化硅外延层上设置表面沟道层，并且在表面沟道层的表面上方形成栅电极而栅极绝缘膜介于其间。示例了涉及加热的氧化步骤作为形成这种栅极绝缘膜的方法。
引用列表
专利文献
PTL1：日本专利特开No.10-308510
发明内容
技术问题
本发明人已经发现在上述制造半导体器件的过程中可能极大增大衬底的电阻率。随着衬底的电阻率增大，在该衬底构成半导体器件中的电流路径的至少一部分的情况下，半导体器件的导通电阻增大。
已经提出本发明以解决以上问题并且其目的是提供一种半导体器件以及用于制造这种半导体器件的方法，该半导体器件包括由具有单晶结构的碳化硅制成并且具有低导通电阻的衬底。
问题的解决方法
本发明的半导体器件是具有电流路径的半导体器件，并且包括半导体层和衬底。半导体层构成该电流路径的至少一部分并且由碳化硅制成。该衬底具有支承该半导体层的第一表面和与该第一表面相反的第二表面。该衬底由具有4H型单晶结构的碳化硅制成。此外，该衬底具有在光致发光测量中在500nm附近波长处的峰强度与390nm附近波长处的峰强度的比率为0.1或更小的物理特性。这里，“比率为0.1或更小”的限定不排除比率为0的情况。
本发明人已发现，由具有4H型单晶结构的碳化硅制成的单晶衬底的电阻率增大的原因之一是层错(fault)的延伸，该层错通过在光致发光测量中在500nm附近波长处存在峰来指明。本发明的半导体器件是基于该发现，并且采用具有较少的如上该指明的层错的衬底，从而抑制衬底的电阻率增大。结果，半导体器件的导通电阻变低。
优选地，该衬底在该第二表面具有该物理特性。因此，可以防止层错从衬底的第二表面延伸到衬底的内部。
优选地，该半导体器件进一步包括在该半导体层上的绝缘膜。以此方式，可以提供与该半导体层电绝缘的区域。
优选地，该绝缘膜由该半导体层的材料的氧化物制成。因此，可以使用该半导体层形成该绝缘膜。
优选地，该绝缘膜是热氧化膜。因此，可以通过加热步骤形成绝缘膜。另外，根据本发明，防止衬底的电阻率在该加热步骤中增大。
优选地，该衬底构成该电流路径的一部分。因此，抑制其电阻率增大的衬底构成电流路径的一部分，从而实现半导体器件的小导通电阻。
优选地，该第一表面相对于{0001}面具有不小于50°且不大于65°的偏离角。这允许半导体器件中的沟道迁移率更高。
该偏离角可以具有落入相对于<11-20>方向成±5°或更小的范围内的偏离取向。这允许半导体器件中的沟道迁移率更高。
替代地，该偏离角可以具有落入相对于<01-10>方向成±5°或更小的范围内的偏离取向。在这种情况下，优选地，该第一表面在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于+5°的偏离角。更优选地，该第一表面在<01-10>方向上相对于(0-33-8)面具有不小于-3°且不大于+5°的偏离角。这允许半导体器件中的沟道迁移率更高。这里，将六方晶体的单晶碳化硅的(0001)面定义为硅面，而将(000-1)面定义为碳面。另外，“在<01-10>方向上相对于{03-38}面的偏离角”是指第一表面的法线在由<01-10>方向和<0001>方向限定的平面上的正交投影与{03-38}面形成的角度。正值的符号对应于正交投影接近平行于<01-10>方向的情况，而负值的符号对应于正交投影接近平行于<0001>方向的情况。同时，“在<01-10>方向上相对于(0-33-8)面的偏离角”是指第一表面的法线在由<01-10>方向和<0001>方向限定的平面上的正交投影与(0-33-8)面形成的角度。正值的符号对应于正交投影接近平行于<01-10>方向的情况，而负值的符号对应于正交投影接近平行于<0001>方向的情况。另外，“在<01-10>方向上相对于(0-33-8)面具有不小于-3°且不大于+5°的偏离角的第一表面”的措辞表明，第一表面对应于碳面侧、满足碳化硅晶体中的上述条件的面。另外，(0-33-8)面包括碳面侧的、由于确定用于限定晶面的轴而以不同方式表达的等价面，并且不包括硅面侧的面。同时，{03-38}面既包括作为碳面侧面的(0-33-8)面和作为硅面侧面的(03-38)面。
另外，在具有在接近{03-38}面的第一表面上外延形成的半导体层和在半导体层表面上形成的绝缘膜(例如，栅极氧化物膜)的半导体器件中，在半导体层和绝缘膜之间的界面附近，半导体层中的载流子迁移率提高。另外，当衬底的第一表面对应于接近(0-33-8)面的面时，载流子迁移率进一步提高，该(0-33-8)面是{03-38}面中的碳面侧的面。
优选地，该半导体器件进一步包括支承该衬底并且由碳化硅制成的基础层。该衬底可以由该基础层支承。
本发明中的用于制造半导体器件的方法是一种用于制造具有电流路径的半导体器件的方法，并且包括以下步骤。制备衬底，该衬底具有第一表面和与该第一表面相反的第二表面，并且由具有4H型单晶结构的碳化硅制成。在制备该衬底的步骤中，在该第二表面上形成处理损伤层。此后，去除在该第二表面上的该处理损伤层。在该第一表面上，形成半导体层，该半导体层构成该电流路径的至少一部分并且由碳化硅制成。在去除该处理损伤层的步骤之后，加热该衬底和该半导体层。
本发明人已发现，由具有4H型单晶结构的碳化硅制成的单晶衬底的电阻率增大的原因之一是在高温下层错从在衬底的第二表面上的处理损伤层延伸，该第二表面与衬底的、上面形成半导体层的第一表面相反。本发明中的用于制造半导体器件的方法是基于该发现，并且通过去除第二表面上的处理损伤层，提供对上述层错延伸的抑制。以此方式，抑制了衬底的电阻率增大，从而实现半导体器件的低导通电阻。
优选地，加热该衬底和该半导体层的步骤包括通过热氧化该半导体层的表面在该半导体层上形成绝缘膜的步骤。因此，可以借助半导体层的热氧化在半导体层上形成绝缘膜。
优选地，制备该衬底的步骤包括以下步骤。制备由具有4H型单晶结构的碳化硅制成的锭。通过将该锭切片，形成该第二表面。
优选地，在形成该半导体层的步骤之前，抛光衬底的第一表面。因此，可以在这种更平滑的表面上形成半导体层。
优选地，在去除该处理损伤层的步骤之后且在形成该半导体层的步骤之前，在衬底的第二表面上形成由碳化硅制成的基础层。该衬底可以由该基础层支承。
可以采用以下方法中的至少一种作为去除处理损伤层的步骤：采用熔融的KOH蚀刻的方法；采用干蚀刻的方法；采用升华处理损伤层的方法；以及采用抛光的方法。
本发明的有益效果
如从以上描述中显而易见的，根据本发明，可以提供一种半导体器件以及用于制造这种半导体器件的方法，该半导体器件包括由具有单晶结构的碳化硅制成并且具有低导通电阻的衬底。
附图说明
图1是示意性示出第一实施例的半导体器件的构造的横截面图。
图2示出在图1的衬底的背侧表面的光致发光测量的实例及其比较例。
图3是示意性示出用于制造图1的半导体器件的方法的流程图。
图4是示意性示出用于制造图1的半导体器件的方法的第一步骤的透视图。
图5是示意性示出用于制造图1的半导体器件的方法的第二步骤的横截面图。
图6是示意性示出用于制造图1的半导体器件的方法的第三步骤的横截面图。
图7是示意性示出用于制造图1的半导体器件的方法的第四步骤的横截面图。
图8是示意性示出用于制造图1的半导体器件的方法的第五步骤的横截面图。
图9是示意性示出用于制造图1的半导体器件的方法的第六步骤的横截面图。
图10是示意性示出用于制造图1的半导体器件的方法的第七步骤的横截面图。
图11是示意性示出用于制造图1的半导体器件的方法的第八步骤的横截面图。
图12是示意性示出用于制造比较例的半导体器件的方法的一个步骤的横截面图。
图13是示意性示出用于制造第二实施例中的半导体器件的组合衬底构造的横截面图。
图14是示意性示出用于制造图13所示的组合衬底的方法的流程图。
图15是示意性示出制造用于制造第三实施例中的半导体器件的组合衬底的方法的流程图。
图16是示意性示出制造用于制造第三实施例中的半导体器件的组合衬底的方法的第一步骤的横截面图。
图17是示意性示出制造用于制造第三实施例中的半导体器件的碳化硅衬底的方法的第二步骤的横截面图。
图18是示意性示出制造用于制造第三实施例中的半导体器件的碳化硅衬底的方法的第三步骤的横截面图。
图19是示意性示出用于制造第四实施例中的半导体器件的组合衬底构造的横截面图。
图20是示意性示出用于制造第五实施例中的半导体器件的组合衬底构造的横截面图。
图21是示意性示出用于制造图20所示组合衬底的方法的流程图。
图22是示意性示出用于制造第六实施例中的半导体器件的组合衬底构造的横截面图。
图23是示意性示出用于制造图22所示组合衬底的方法的流程图。
图24是示意性示出用于制造第七实施例中的半导体器件的组合衬底构造的横截面图。
图25是示意性示出用于制造图24所示组合衬底的方法的流程图。
图26是示意性示出用于制造图24所示组合衬底的方法的一个步骤的横截面图。
具体实施方式
下面参照附图描述本发明的实施例。应当注意，在以下提到的附图中，相同或对应的部分被赋予相同的附图标记并且不再重复描述。
(第一实施例)
参照图1，本实施例中的半导体器件1在其纵向方向上具有电流路径，并且具体是垂直型DiMOSFET(双注入型MOSFET)。半导体器件1包括衬底2、缓冲层21、击穿电压保持层22、p区23、n+区24、p+区25、氧化物膜26、源电极11、上部源电极27、栅电极10和衬底2的背侧表面上形成的漏电极12。缓冲层21、击穿电压保持层22、p区23、n+区24和p+区25构成设置于衬底2上并且由碳化硅制成的半导体层。该半导体层构成在每个上部源电极27和漏电极12之间的半导体器件1中的电流路径。
衬底2由具有4H型单晶结构的碳化硅(SiC)制成，并且通过包含n型杂质(为衬底2提供n型导电性的杂质，诸如氮)而具有n型导电性。另外，衬底2具有主表面2A(第一表面)和与该主表面2A相反的背侧表面2B(第二表面)。
另外，衬底2具有在光致发光测量中，在500nm附近波长处的峰强度与390nm附近波长处的峰强度的比率为0.1或更小的物理特性，优选地，具有该比率为0.01或更小的物理特性，更优选地，具有该比率大致为0的物理特性。在该光致发光测量中，使用具有325nm波长的激发激光(He-Cd激光)作为激发光，并且使用具有1nm的波长分辨率的衍射光栅型光谱仪作为测量装置。具体地，在光致发光测量中，首先去除漏电极12，以暴露背侧表面2B。接着，利用经过透镜会聚的激光照射背侧表面2B。因此，从背侧表面2B产生光致发光的光，并且该光经由如果合适或必要的滤光器等而进入光谱仪。光谱仪分散光的波长，之后由CCD等对其进行检测。因此，得到光致发光的光的光谱。根据该光谱，计算上述峰强度的比率。
参照图2，下面描述在室温下执行的光致发光测量的示例性结果。实线代表对于本实施例的实例的测量结果的光谱，而点划线代表对于比较例的测量结果的光谱。比较例的光谱在390nm附近波长处具有峰Q1，并且在500nm附近波长处具有峰Q2。另一方面，该实例的光谱在390nm附近波长处具有强峰P1，但在500nm附近波长处没有明显的峰。因此，在实例中上述峰强度的比率大致为0，而在比较例中其比率大致为1。
在实例中，如下采用具有背侧表面2B、允许峰强度的比率大致为0的衬底2。本发明人已发现，由具有4H型单晶结构的SiC制成的衬底2的电阻率增大的原因之一是堆叠层错的延伸，该堆叠层错通过在光致发光测量中在500nm附近波长处存在峰来指明，并且是由在制造半导体器件1的步骤期间，特别是在涉及加热的步骤期间，在处理损伤层中的缺陷形成的。为了解决该问题，本发明人已考虑采用具有较少的如上所述指明的层错的衬底2，即，制备具有小的上述峰强度的比率值的衬底2，以抑制在制造半导体器件1的步骤期间，衬底2的电阻率增大，从而实现半导体器件1的低导通电阻。应该注意，在峰强度的比率中，由于以下原因，将390nm附近处的峰确定为分母。也就是说，390nm附近处的峰对应于具有理想4H型单晶结构的SiC的带间发光。因此，已考虑可以通过390nm附近处的峰将对应于层错的500nm附近处的峰归一化。
应该注意，随后将描述制备这种满足上述条件的衬底2的方法。另外，在上述实例中，该比率大致为0，这是最优选的，但是该比率不需要总是大致为0。当该比率为0.01或更小时得到大的效果。当该比率为0.1或更小时也得到效果。
缓冲层21由碳化硅制成，并且形成在衬底2的主表面2A上。缓冲层21具有n型导电性，并且具有例如0.5μm的厚度。另外，缓冲层21可以适于包含浓度为例如5×1017cm-3的n型杂质。形成在缓冲层21上的是击穿电压保持层22。击穿电压保持层22由n型导电性的碳化硅制成，并且具有例如10μm的厚度。另外，击穿电压保持层22包含浓度为例如5×1015cm-3的n型杂质。
在包括与衬底2相反的击穿电压保持层22的主表面的区域中，形成p型导电性的p区23，并且p区23之间介入有间隔。在p区23的每一个中，在包括p区23的主表面的区域处形成n+区24。另外，在与n+区24相邻的位置处形成p+区25。将氧化物膜26形成为在一个p区23中的n+区24、p区23、击穿电压保持层22在两个p区23之间暴露的部分、另一个p区23、该另一个p区23中的n+区24上延伸。氧化物膜26可以具有例如40nm的厚度。在氧化物膜26上形成栅电极10。另外，将源电极11形成在n+区24和p+区25上并与该n+区24和p+区25接触。在源电极11上形成上部源电极27。此外，在衬底2的与其上面形成缓冲层21的主表面相反的主表面(背侧表面2B)上形成漏电极12。
这里，在距离在半导体层，即n+区24、p+区25、p区23和击穿电压保持层22中的每一个与氧化物膜26之间的界面10nm的区域内，氮原子浓度的最大值为1×1021cm-3或更大。这样实现了尤其是在氧化物膜26下方的沟道区(在n+区24中的每一个和击穿电压保持层22之间的、每个p区23与氧化物膜26的接触部分)中的迁移率增大。
另外，在半导体器件1中，缓冲层21侧的衬底2的主表面2A优选地相对于{0001}的面取向具有不小于50°且不大于65°的偏离角，更优选地相对于{0001}的面取向具有大致为53°的偏离角。该偏离角可以具有落入相对于<11-20>方向成±5°或更小的范围内的偏离取向。替代地，该偏离角可以具有落入相对于<01-10>方向成±5°或更小的范围内的偏离取向。在这种情况下，优选地，主表面2A在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于+5°的偏离角。更优选地，主表面2A在<01-10>方向上相对于(0-33-8)面具有不小于-3°且不大于+5°的偏离角。在这种情况下，通过对主表面2A外延生长和杂质注入形成的p区23中的每一个具有与衬底2相反并且对应于大致(0-33-8)面的主表面。结果，沟道区中的载流子迁移率(沟道迁移率)可以特别大。
下面描述用于制造半导体器件1的方法。
首先，执行碳化硅衬底制备步骤S10(图3)。在该步骤中，制备具有n型导电性并且具有与面取向为(0-33-8)的面对应的主表面2A的碳化硅衬底作为衬底2。例如可以借助以下技术得到这种衬底：切割具有与(0001)面对应的主表面的锭(源材料晶体)，以得到具有被暴露并且与(0-33-8)面对应的主表面2A的衬底。例如，可以采用具有n型导电性并且具有0.02Ωcm的衬底电阻的衬底作为衬底2。具体地，执行图4至图7中所示的以下步骤。
首先，参照图4，制备由具有4H型单晶结构的SiC制成的锭2Z。接着，如附图中虚线所指示地将锭2Z切片。
另外，参照图5，作为该切片过程的结果，得到了具有主表面2A和背侧表面2B的衬底2。该切片过程中的机械应力造成在主表面2A和背侧表面2B上形成处理损伤层2p。处理损伤层2p中的每一个是在其晶体结构中具有张力的层，并且具有例如大致10μm的厚度。
另外，参照图6，去除背侧表面2B上的处理损伤层2p的至少一部分，优选地，去除处理损伤层2p的全部。为了去除背侧表面2B上的处理损伤层2p，例如，可以使用以下方法中的至少一种：采用熔融的KOH蚀刻的方法；采用干蚀刻的方法；采用热蚀刻的方法；和采用抛光的方法。这里，热蚀刻是指主要通过高温加热去除SiC的方法。具体地，对于热蚀刻，还可以使用以下方法中的一种：升华SiC的方法；以及通过在高温下将SiC暴露于特定气氛来去除SiC的方法。示例性的、可使用的特定气氛包括氢气氛、氯气氛或氯化氢气氛。替代方法是通过氧化背侧表面2B的表面形成氧化层，然后借助湿蚀刻去除该氧化层。另一种替代方法是通过碳化背侧表面2B的表面形成碳化层，并且然后去除该碳化层。
优选地，借助化学方法替代机械方法或物理方法，来去除背侧表面2B上的处理损伤层2p，从而当去除处理损伤层2p时没有形成新的处理损伤层。同时，如果使用机械方法去除处理损伤层2p，则在使机械损伤尽可能小的条件下执行去除的步骤。具体地，CMP(化学机械抛光)比简单的机械抛光更优选。如果执行简单的机械抛光，则优选地是使用具有大致为3μm或更小粒径的抛光材料。
另外，参照图7，对主表面2A执行研磨。该研磨的步骤是相对粗糙的抛光步骤，并且优选地采用具有超过3μm粒径的抛光材料。接着，使用具有较小粒径的抛光材料对主表面2A机械抛光。该粒径优选地不小于0.5μm且不大于3μm。接着，使主表面2A经受CMP。因此，基本去除主表面2A上的处理损伤层2p。
在以上描述中，使主表面2A经受研磨、机械抛光，并且接着经受CMP。换句话说，执行抛光，使得抛光速率逐渐变小。同时，这种逐渐抛光对于背侧表面2B不是必须的，只要执行了去除处理损伤层2p的步骤。这种差异是由于以下原因。也就是说，在主表面2A上执行的步骤主要意图是平滑主表面2A，而在背侧表面2B上执行的步骤主要意图是去除背侧表面2B上的处理损伤层2p。另外，在图6中，只去除背侧表面2B上的处理损伤层。然而，当利用采用熔融的KOH蚀刻等的方法时，还同时去除主表面2A上的受损层。如上所述，主表面2A为了平滑而需要抛光。因此，因为研磨再次引入处理损伤，所以需要进行抛光，并且其抛光速率逐渐变小。
以此方式，制备了用于在制造半导体器件1的步骤中使用的衬底2。由此制备的衬底2在背侧表面2B上有少量处理损伤层2p，或者在背侧表面2B上没有处理损伤层2p。
此时，对衬底2的背侧表面2B执行上述光致发光测量。得到的测量结果与当最终得到半导体衬底1时对于衬底2的背侧表面2B得到的结果近似。换句话说，以上定义的峰强度的比率大致为0。
参照图8，执行外延层形成步骤S20(图3)。具体地，在衬底2的主表面2A上形成缓冲层21。例如，形成由n型导电性的碳化硅制成并且具有0.5μm的厚度的外延层作为缓冲层。缓冲层21包含浓度为例如5×1017cm-3的杂质。然后，如图8中所示，在缓冲层21上形成击穿电压保持层22。使用外延生长法，形成由n型导电性的碳化硅制成的层作为击穿电压保持层22。击穿电压保持层22具有例如10μm的厚度。另外，击穿电压保持层22包括浓度为例如5×1015cm-3的n型导电性的杂质。
参照图9，接着，执行注入步骤S30(图3)。具体地，使用通过光刻和蚀刻形成的氧化物膜作为掩膜，将p型导电性的杂质(例如，铝(Al))注入击穿电压保持层22，从而形成p区23。另外，在去除由此使用的氧化物膜之后，通过光刻和蚀刻，形成具有新图案的氧化物膜。使用该氧化物膜作为掩膜，将n型杂质注入预定区域中，以形成n+区24。示例性的可使用n型杂质是磷(P)。以类似方式，注入有p型导电性的杂质，以形成p+区25。
在这种注入步骤之后，执行活化退火处理。该活化退火处理可以在如下条件下执行：例如，采用氩气作为气氛气体，将加热时间设定为1700℃，并且将加热时间设定为30分钟。
参照图10，执行栅极绝缘膜形成步骤S40(图3)。具体地，将氧化物膜26(绝缘膜)形成为覆盖击穿电压保持层22、p区23、n+区24和p+区25。优选地，该氧化物膜26是通过在半导体层上执行干氧化(热氧化)形成的热氧化膜。在这种情况下，氧化物膜26由半导体层的材料的氧化物制成。该干氧化包括加热步骤。例如，在1200℃的加热温度下，执行该加热步骤，加热时间为120分钟。
此后，执行氮退火步骤S50(图3)。具体地，在一氧化氮(NO)的气氛气体中执行退火处理。例如，用于该退火处理的温度条件如下：加热温度为1100℃并且加热时间为120分钟。结果，将氮原子引入在氧化物膜26与设置在氧化物膜26下面的击穿电压保持层22、p区23、n+区24和p+区25中的每一个之间的界面附近。另外，在使用一氧化氮的气氛气体的退火步骤之后，可以使用作为惰性气体的氩(Ar)气执行另外的退火。具体地，使用氩气的气氛气体，可以在将加热温度设定为1100℃且加热时间设定为60分钟的条件下执行另外的退火。
参照图11，执行电极形成步骤S60(图3)。具体地，借助光刻方法，在氧化物膜26上形成具有图案的抗蚀剂膜。使用该抗蚀剂膜作为掩膜，通过蚀刻去除氧化物膜在n+区24和p+区25上的部分。此后，在抗蚀剂膜上、在氧化物膜26中形成的开口中的每一个中与n+区24和p+区25形成接触的区域上、以及在衬底2的与缓冲层21相反的主表面上，形成由金属等制成的导体膜。此后，去除抗蚀剂膜，从而去除(剥离)位于导体膜位于抗蚀剂膜上的部分。这里，例如，可以使用镍(Ni)作为导体。结果，可以得到源电极11和漏电极12。应该注意，在这种情形下，优选地执行用于合金化的热处理。具体地，例如，使用作为惰性气体的氩(Ar)气的气氛气体执行热处理(合金化处理)，并且将加热温度设定为950℃且加热时间设定为2分钟。此后，在源电极11上，形成上部源电极27(参见图1)。
此后，在用作栅极绝缘膜的氧化物膜26上形成栅电极10(参见图1)。可以使用以下方法作为形成栅电极10的方法。例如，预先形成在氧化物膜26上方的区域中具有开口图案的抗蚀剂膜，并且形成用于构成栅电极的导体膜以覆盖抗蚀剂膜的整个表面。然后，通过去除抗蚀剂膜，去除(剥离)导体膜中除了将形成栅电极的部分之外的部分。结果，如图1中所示，形成栅电极10。以此方式，可以得到图1所示的半导体器件1。
下面描述用于制造比较例(图12)的半导体器件的方法。在该比较例中，与本实施例(图7)不同，制备在其背侧表面2B上具有处理损伤层2p的衬底，并且使用该衬底执行与图8至图11中的步骤相同的步骤。这些步骤包括涉及加热的多个步骤。在加热步骤中的每一个中，堆叠层错有可能如箭头DV(图12)所指示地延伸。另外，该延伸方向是与<0001>方向垂直的方向，诸如<11-20>方向。因此，因为相对于{0001}面的偏离角较大，所以堆叠层错更可能在衬底2中延伸。随着这种堆叠层错的延伸，衬底2的电阻率变大。
下面描述通过本实施例抑制衬底2的电阻率增大的验证结果。如下执行这种验证。也就是说，采用通过将锭切割成相对于(0001)面具有8°的偏离角而得到的并且具有400μm的厚度的衬底2。然后，测量其薄层电阻(单位：mΩ/□)。应该注意，衬底2的薄层电阻的测量几乎不受衬底2上是否存在半导体层的影响。这是因为，薄层电阻是关于在横向方向(面内方向)上的电阻的值，因此，衬底2的电阻比半导体层的电阻更为重要。
首先，下面描述本实施例的实例的衬底2的薄层电阻变化。在制备衬底2的阶段(图7)，其薄层电阻为520mΩ/□。在形成击穿电压保持层22的阶段(图8)，薄层电阻几乎没有变化，即，为520mΩ/□。在通过在1200℃的温度下执行热处理120分钟来形成氧化物膜的阶段(图10)，薄层电阻几乎没有变化，即，为520mΩ/□。即，在本实例中，在制造半导体器件1的步骤期间，薄层电阻几乎没有变化。
下面描述比较例(图12)中的衬底的薄层电阻变化。与实例不同，在比较例的衬底中，并不去除背侧表面2B上的处理损伤层2p。具体地，首先，制备在其背侧表面2B上具有处理损伤层2p的衬底。此时，其薄层电阻为500mΩ/□。在形成击穿电压保持层22的阶段(对应于图8)，其薄层电阻稍微增大至530mΩ/□。在通过在1200℃的温度下执行热处理120分钟来形成氧化物膜26的阶段(对应于图10)，薄层电阻急剧增大至900mΩ/□。换句话说，在本实例中，衬底2的薄层电阻在制造半导体器件1的步骤期间增大，具体地，在强热处理之后急剧增大。另外，作为通过将衬底的背侧表面去除100μm而执行薄层电阻测量的结果，发现该被去除部分的电阻率大致是剩余部分的电阻率的1.3倍大。即，比较例的衬底在背侧表面附近具有特别高的电阻率。
应该注意，如上所述使在背侧表面2B上具有处理损伤层2p的衬底的电阻率极大增大的热处理温度不限于1200℃。具体地，可以通过例如1000℃至1200℃的热处理造成电阻率增大。
作为验证的结果，根据本实施例，已发现在制造半导体器件1的步骤期间可以抑制衬底2的电阻率增大，具体地，可以抑制其在背侧表面2B附近的电阻率增大。因为由此抑制了电阻率的增大，认为本实施例的半导体器件1具有低导通电阻。
(第二实施例)
参照图13，本实施例中的半导体器件具有组合衬底2Xa，替代以上的第一实施例的半导体器件(图1)的衬底2。组合衬底2Xa包括由SiC制成的基础层110和设置在基础层110的一个主表面110A上的衬底120。衬底120与衬底2(图7：第一实施例)相同地构造，并且具有与衬底2的主表面2A对应的主表面120A，并且具有与衬底2的背侧表面对应的背侧表面120B。应该注意，在本实施例中，漏电极12设置在背侧表面120B上，并且基础层110介于其间。另外，基础层110和衬底120由不同的晶体制成。衬底120具有小于基础层110的缺陷密度的缺陷密度。
另外，因为基础层110和衬底120之间存在界面，所以抑制了基础层110的缺陷传播到衬底120中。在这种情形下，基础层110和衬底120可以彼此直接连接，或者可以经由中间层彼此连接。
高质量SiC单晶难以具有大直径。同时，为了在使用SiC衬底制造半导体器件的过程中进行有效制造，需要设置有预定的均匀形状和尺寸的衬底。因此，即使当得到了高质量SiC单晶(例如，具有小缺陷密度的碳化硅单晶)时，也不可能有效使用不能通过切割等而加工成预定形状等的区域。
为了解决该问题，构成本实施例的半导体器件的组合衬底2Xa包括由SiC制成的基础层110和由单晶SiC制成并且设置在基础层110上的衬底120，其中，衬底120具有小于基础层110的缺陷密度的缺陷密度。因此，由具有大缺陷密度的低质量SiC晶体形成的基础衬底110被处理为具有上述预定的形状和尺寸，从而得到基础层110。在这种基础层110上，可以设置没有成型为所需形状等的高质量SiC单晶作为衬底120。由此得到的组合衬底2Xa具有预定的均匀形状和尺寸，从而实现半导体器件的有效制造。另外，由此得到的组合衬底2Xa利用这种高质量衬底120来制造半导体器件1，从而有效利用SiC单晶。结果，根据本发明的半导体器件，可以提供允许制造成本降低的半导体器件。
另外，衬底120的X射线摇摆曲线的半宽可以小于基础层10的X射线摇摆曲线的半宽。
优选地，衬底120具有小于基础层110的微管密度的微管密度。另外，优选地，衬底120具有小于基础层110的穿透螺位错密度的穿透螺位错密度。另外，优选地，衬底120具有小于基础层110的穿透刃位错密度的穿透刃位错密度。另外，优选地，衬底120具有小于基础层110的基面位错密度的基面位错密度。另外，优选地，衬底120具有小于基础层110的复合位错密度的复合位错密度。另外，优选地，衬底120具有小于基础层110的堆叠层错密度的堆叠层错密度。另外，优选地，衬底120具有小于基础层110的点缺陷密度的点缺陷密度。
因此，与基础层110相比，衬底具有120具有更小的缺陷密度，诸如微管密度、贯穿螺位错密度、贯穿刃位错密度、基面位错密度、复合位错密度、堆叠层错密度和点缺陷密度。这种衬底120使得能在衬底120上形成高质量的有源层(外延生长层)。
下面描述用于制造本实施例中的组合衬底2Xa的方法。
参照图14，首先，执行衬底制备步骤作为步骤S110。在该步骤中，参照图13，制备衬底120和由例如单晶SiC制成的基础衬底110。以与衬底2的背侧表面2B(图6和图7)相同的方式，去除衬底120的背侧表面120B上的处理损伤层。
衬底120具有主表面120A，该主表面120A将成为将通过该制造方法得到的组合衬底2Xa的主表面。因此，在这种情形下，根据主表面的所需面取向，选择衬底120的主表面120A的面取向。这里，例如，制备具有与(0-33-8)面对应的主表面的衬底120。同时，采用具有例如大于2×1019cm-3的杂质浓度的衬底作为基础层110。对于衬底120，采用例如具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度的衬底。
接着，执行衬底平滑步骤作为步骤S120。该步骤不是必要步骤，而是可以当在步骤S110中制备的基础层110和/或衬底120的平滑度不足时执行。具体地，例如，抛光基础层110和/或衬底120的(一个或多个)主表面。另一方面，当省略该步骤时，可以降低制造成本。
接着，执行堆叠步骤作为步骤S130。具体地，如图13中所示，基础层110和衬底120彼此堆叠，以使基础层110的主表面110A和衬底120的背侧表面120B彼此接触。
接着，执行连接步骤作为步骤S140。具体地，通过将彼此堆叠的基础层110和衬底120加热至落入例如等于或大于SiC升华温度的温度范围内，使基础层110和衬底120彼此连接。因此，得到组合衬底2Xa(图13)。另外，在用于制造本实施例中的半导体器件的方法中，使用该组合衬底2Xa，以与第一实施例相同的方式制造半导体器件1。
这里，优选地，步骤S140中用于堆叠衬底的加热温度不小于1800℃且不大于2500℃。如果加热温度低于1800℃，则将基础层110和衬底120连接所花费的时间长，这导致制造组合衬底2Xa的效率降低。另一方面，如果加热温度超过2500℃，则基础层110和衬底120的表面变粗糙，这会导致在将制作的组合衬底2Xa中产生多个缺陷。为了提高制造效率同时进一步限制组合衬底2Xa中产生缺陷，优选地，将步骤S140中的堆叠衬底的加热温度设定为不小于1900℃且不大于2100℃。另外，可以通过在步骤S140中的加热期间将气氛的压力设定为不小于10-5Pa且不大于106Pa，更优选地不小于10-2Pa且不大于104Pa，进一步优选地不小于10-1Pa且不大于104Pa，使用简单的装置实现上述连接。另外，可以通过降低大气的压力，得到步骤S140中的加热期间的气氛。替代地，该气氛可以是惰性气体气氛。在这种情况下，惰性气体气氛优选地包含从由氩、氦和氮组成的组中选择的至少一种。
(第三实施例)
下面参照图15至图18，描述用于制造构成半导体器件的组合衬底(图13：第二实施例)的另一种方法。以与第二实施例中基本相同的方式，执行用于制造第三实施例中的组合衬底的方法。然而，用于制造第三实施例中的组合衬底的方法与第二实施例的不同之处在于形成基础衬底110的过程。
参照图15，首先，执行衬底制备步骤作为步骤S110。具体地，如图16中所示，如同第二实施例，制备衬底120，并且制备由SiC制成的材料衬底111。材料衬底111可以由单晶SiC或多晶SiC制成，或者可以是SiC的烧结体。另外，可以采用由SiC制成的材料粉末替代材料衬底111。
接着，执行紧密布置步骤作为步骤S150。具体地，如图16中所示，衬底120和材料衬底111由设置成彼此面对的第一加热器181和第二加热器182固定。在这种情形下，以不小于1μm且不大于1cm的间隔，例如大致1mm的间隔，将衬底120和材料衬底111紧密布置，使得它们的主表面，即主表面120B和主表面111A彼此面对。
接着，执行升华步骤作为步骤S160。在该步骤S160中，通过第一加热器181，将衬底120加热至预定的衬底温度。另外，通过第二加热器182，将材料衬底111加热至预定的材料温度。在这种情形下，加热材料衬底111，以达到材料温度，从而使SiC从材料衬底111的表面升华。另一方面，将衬底温度设定成低于材料温度。具体地，例如，将衬底温度设定成比材料温度低不小于1℃且不大于100℃。例如，衬底温度为1800℃或更大且2500℃或更小。因此，如图17中所示，以气体形式从材料衬底111升华的SiC到达衬底120的表面，因此在其上固化，从而形成基础层110。通过保持这种状态，如图18中所示，构成材料衬底111的所有SiC升华并且转移到衬底120的表面上。因此，完成步骤S160，从而完成图13所示的衬底2。
应该注意，步骤S160中使用的气氛压力优选地不小于10-5Pa且不大于106Pa，更优选地，不小于10-2Pa且不大于104Pa，进一步优选地，不小于10-1Pa且不大于104Pa。另外，可以通过降低大气的压力得到这种气氛。替代地，该气氛可以是惰性气体气氛。在这种情况下，惰性气体气氛优选地包含从由氩、氦和氮组成的组中选择的至少一种。
(第四实施例)
本实施例中的半导体器件与第二或第三实施例的半导体器件具有基本相同的结构。然而，制造第四实施例中的半导体器件的步骤期间制备的组合衬底不同于第二或第三实施例。
参照图19，在用于制造第四实施例中的半导体器件的方法中制备的组合衬底2Xb具有多个衬底120，该多个衬底120中的每一个设置在基础层110上。优选地，多个层120以矩阵形式布置在基础层110上，使得相邻的衬底120彼此接触。因此，在制造半导体器件的步骤期间，可以作为具有大直径并且具有多个高质量衬底120的衬底处置组合衬底2Xb。因此，制造半导体器件的过程可以变得有效。
可以如下地以与第二实施例或第三实施例类似的方式制造本实施例中的组合衬底2Xb。也就是说，在第二实施例的步骤S130中，当从平面图看时，将多个衬底120并排布置在基础层110上(参见图13)。替代地，在第三实施例的步骤S150中，当从平面图看时，将多个衬底120并排布置并且被第一加热器181保持(参见图16)。另外，在多个衬底120的布置中，该多个衬底120之间的最小间隔(图19中的横向方向上的最小间隔)优选地为5mm或更小，更优选地为1mm或更小，进一步优选地为100μm或更小，并且尤其优选地为10μm或更小。
应该注意，最终将得到的半导体器件将在完成涉及衬底的步骤之后通过切片步骤来形成，并且只包括多个衬底120中的一个。因此，本实施例的半导体器件与第二或第三实施例的半导体器件类似。
(第五实施例)
下面描述用于制造组合衬底的另一种方法。本实施例中的半导体器件与第二实施例中的半导体器件具有基本相同的结构并且提供基本相同的效果。然而，第五实施例中的半导体器件与第二实施例中的半导体器件的不同之处在于组合衬底的结构。
参照图20，在第五实施例中的组合衬底2Xc中，非晶SiC层140设置在基础层110和衬底120之间，作为由非晶SiC制成的中间层。然后，基础层110和衬底120通过该非晶SiC层140彼此连接。例如，由此存在的非晶层140有助于在杂质浓度不同的基础层110和衬底120之间的连接。
下面描述用于制造第五实施例中的组合衬底2Xc的方法。
参照图21，首先，以与第二实施例相同的方式，执行衬底制备步骤作为步骤S110，以制备基础层110和衬底120。
接着，执行Si层形成步骤作为步骤S111。在该步骤S111中，例如，在步骤S110中制备的基础层110的一个主表面上形成具有大致为100nm厚度的Si层。例如，可以使用溅射方法形成该Si层。
接着，执行堆叠步骤作为步骤S130。在该步骤S130中，将步骤S110中制备的衬底120放置在步骤S111中形成的Si层上。以此方式，得到堆叠衬底，在该堆叠衬底中，衬底120设置在基础层110上方并且Si层介于其间。
接着，执行加热步骤作为步骤S170。在该步骤S170中，例如，在氢气和丙烷气体的混合气体气氛中，在1×103Pa的压力下，在大致1500℃的温度下，将步骤S130中制作的堆叠衬底加热3小时。因此，由于主要从基础层110和衬底120的扩散而为Si层供应碳，从而形成非晶SiC层140，如图20中所示。因此，可以容易地制造第五实施例的组合衬底2Xc，其中，例如，杂质密度彼此不同的基础层110和衬底120通过非晶SiC层140彼此连接。
(第六实施例)
参照图22，本实施例中的组合衬底2Xd与第二实施例的组合衬底的不同之处在于，欧姆接触层150形成在基础层110和衬底120之间作为中间层，并且是通过将金属层的至少一部分硅化形成的。基础层110和衬底120通过欧姆接触层150彼此连接。例如，由此存在的欧姆接触层150有助于制作其中将杂质浓度不同的基础层110和衬底120彼此堆叠的组合衬底2Xd。
下面描述用于制造组合衬底2Xd的方法。
参照图23，首先，以与第二实施例相同的方式，执行衬底制备步骤作为步骤S110，以制备基础层110和衬底120。
接着，执行金属膜形成步骤作为步骤S112。在该步骤S112中，通过例如在步骤S110中制备的基础层110的一个主表面上沉积金属来形成金属膜。该金属膜包括例如在被加热时形成硅化物的、诸如镍、钼、钛、铝和钨的金属中的至少一种。
接着，执行堆叠步骤作为步骤S130。在该步骤S130中，将步骤S110中制备的衬底120放置在步骤S112中形成的金属膜上。以此方式，得到堆叠衬底，在该堆叠衬底中，衬底120设置在基础衬底110上并且金属膜介于其间。
接着，执行加热步骤作为步骤S170。在该步骤S170中，例如，在诸如氩的惰性气体气氛中，将步骤S130中制作的堆叠衬底加热至大致1000℃。以此方式，将金属膜的至少一部分(其与基础层110接触的区域和其与SiC衬底接触的区域)硅化，以形成与基础层110和衬底120形成欧姆接触的欧姆接触层150。结果，可以容易地制造组合衬底2Xd，在该组合衬底2Xd中，例如，杂质浓度不同的基础层110和衬底120通过欧姆接触层150彼此连接。
(第七实施例)
参照图24，本实施例的组合衬底2Xe与第二实施例的组合衬底的不同之处在于，碳层160形成在基础层110和衬底120之间作为中间层。然后，基础层110和衬底120通过该碳层160彼此连接。例如，由此存在的碳层160有助于制作其中将杂质浓度不同的基础层110和衬底120彼此堆叠的组合衬底2Xe。
下面描述用于制造组合衬底2Xe的方法。
参照图25，首先，以与第二实施例相同的方式，执行步骤S110，并且然后根据需要以与第二实施例相同的方式执行步骤S120。
接着，执行粘合剂涂布步骤作为步骤S125。在该步骤S125中，如图26中所示，例如，将碳粘合剂施加于基础层110的主表面，从而形成前体层161。碳粘合剂可以由例如树脂、石墨颗粒和溶剂形成。这里，可使用的示例性树脂是通过加热形成非石墨化碳的树脂，诸如酚醛树脂。可使用的示例性溶剂是苯酚、甲醛、乙醇等。另外，碳粘合剂的施加量优选地不小于10mg/cm2且不大于40mg/cm2，更优选地不小于20mg/cm2且不大于30mg/cm2。另外，所施加的碳粘合剂具有优选地不大于100μm，更优选地不大于50μm的厚度。
接着，执行堆叠步骤作为步骤S130。在该步骤S130中，参照图26，将衬底120放置在前体层161上与之接触，该前体层161形成在基础层110的主表面上并与之接触，从而制作堆叠衬底。
接着，执行预焙烧步骤作为步骤S180。在该步骤S180中，加热堆叠衬底，从而从构成前体层161的碳粘合剂去除溶剂成分。具体地，例如，在沿着堆叠衬底的厚度方向对其施加负载的同时，将堆叠衬底逐渐加热，以落入超过溶剂成分沸点的温度范围内。优选地，在使用夹具等将基础层110和衬底120彼此压靠时执行该加热的步骤。另外，通过尽可能长时间地执行预焙烧(加热)，将粘合剂除气，以提高粘合强度。
接着，执行烧成步骤作为步骤S190。在该步骤S190中，将具有在步骤S180中被加热并因此被预焙烧的前体层161的堆叠衬底加热至高温，优选地，加热至不低于900℃且不高于1100℃，例如1000℃，持续优选地不少于10分钟且不多余10小时，例如1小时，从而烧成前体层161。在烧成时采用的气氛可以是诸如氩的惰性气体气氛。气氛的压力可以例如是大气压。以此方式，前体层161形成为由碳制成的碳层160。以此方式，得到其中基础层10和SiC衬底(SiC层)20通过碳层160彼此连接的组合衬底2Xe(图24)。
应该注意，在上述实施例中的每一个中示出MOSFET，但是本发明的半导体器件不限于此并且可以是另一种形式的半导体器件，诸如，IGBT(绝缘栅双极型晶体管)。
另外，上述实施例中的每一个已经示出其中设置了栅极绝缘膜的构造，但是本发明的半导体器件的构造不限于这种构造。例如，半导体器件可以包括具有肖特基结的构造。
本发明公开的实施例和实例在任何方面都是示例性和非限制性的。本发明的范围由权利要求书的条款而非上述实施例限定，并且旨在包括与权利要求书的条款等价的范围和含义内的任何修改形式。
附图标记列表
1：半导体器件；2、120：衬底；2A、120A：主表面(第一表面)；2B、120B：背侧表面(第二表面)；2p：处理损伤层；2Z：锭；10：栅电极；11：源电极；12：漏电极；21：缓冲层；22：击穿电压保持层；23：p区；24：n+区；25p+区；26：氧化物膜(绝缘膜)；27：上部源电极；110：基础层；140：非晶SiC层；150：欧姆接触层；160：碳层；161：前体层；181：第一加热器；182：第二加热器。

Claims (21)

1.一种具有电流路径的晶体管，包括：
半导体层(21-25)，所述半导体层(21-25)构成所述电流路径的至少一部分；以及
衬底(2)，所述衬底(2)具有支承所述半导体层的第一表面(2A)和与所述第一表面相反的第二表面(2B)，所述衬底(2)由具有4H型单晶结构的碳化硅制成，并且在所述第二表面(2B)具有在光致发光测量中在500nm附近波长处的峰强度与在390nm附近波长处的峰强度的比率为0.1或更小的物理特性。
2.根据权利要求1所述的晶体管，进一步包括在所述半导体层上的绝缘膜(26)。
3.根据权利要求2所述的晶体管，其中，所述绝缘膜由所述半导体层的材料的氧化物制成。
4.根据权利要求2所述的晶体管，其中，所述绝缘膜是热氧化膜。
5.根据权利要求1所述的晶体管，其中，所述衬底构成所述电流路径的一部分。
6.根据权利要求1所述的晶体管，其中，所述第一表面相对于{0001}面具有不小于50°且不大于65°的偏离角。
7.根据权利要求6所述的晶体管，其中，所述偏离角具有落入相对于<11-20>方向成±5°或更小的范围内的偏离取向。
8.根据权利要求6所述的晶体管，其中，所述偏离角具有落入相对于<01-10>方向成±5°或更小的范围内的偏离取向。
9.根据权利要求8所述的晶体管，其中，所述第一表面在<01-10>方向上相对于{03-38}面具有不小于-3°且不大于+5°的偏离角。
10.根据权利要求9所述的晶体管，其中，所述第一表面在<01-10>方向上相对于(0-33-8)面具有不小于-3°且不大于+5°的偏离角。
11.根据权利要求1所述的晶体管，进一步包括支承所述衬底并且由碳化硅制成的基础层(110)。
12.一种用于制造具有电流路径的晶体管(1)的方法，包括以下步骤：
制备衬底(2)，所述衬底(2)具有第一表面(2A)和与所述第一表面相反的第二表面(2B)，并且由具有4H型单晶结构的碳化硅制成，在制备所述衬底的步骤中在所述第二表面上形成了处理损伤层(2p)；
去除在所述第二表面上的所述处理损伤层；
在所述第一表面上，形成半导体层(21-25)，所述半导体层(21-25)构成所述电流路径的至少一部分；以及
在去除所述处理损伤层的步骤之后，加热所述衬底和所述半导体层，
其中，在去除所述处理损伤层之后的所述衬底在所述第二表面(2B)具有在光致发光测量中在500nm附近波长处的峰强度与在390nm附近波长处的峰强度的比率为0.1或更小的物理特性。
13.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中，加热所述衬底和所述半导体层的步骤包括通过热氧化所述半导体层的表面来在所述半导体层上形成绝缘膜(26)的步骤。
14.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中：
制备所述衬底的步骤包括以下步骤：
制备由具有4H型单晶结构的碳化硅制成的锭(2Z)，以及
通过将所述锭切片，形成所述第二表面。
15.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，进一步包括：在形成所述半导体层的步骤之前抛光所述第一表面的步骤。
16.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，进一步包括：在去除所述处理损伤层的步骤之后并且在形成所述半导体层的步骤之前，在所述第二表面上形成由碳化硅制成的基础层(110)的步骤。
17.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中，去除所述处理损伤层的步骤包括通过熔融的KOH蚀刻来去除所述处理损伤层的步骤。
18.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中，去除所述处理损伤层的步骤包括通过干蚀刻来去除所述处理损伤层的步骤。
19.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中，去除所述处理损伤层的步骤包括升华所述处理损伤层的步骤。
20.根据权利要求12所述的用于制造具有电流路径的晶体管的方法，其中，去除所述处理损伤层的步骤包括通过抛光来去除所述处理损伤层的步骤。
21.一种用于具有电流路径的晶体管的衬底(2)，其包括：
支承半导体层(21-25)的第一表面(2A)，所述半导体层(21-25)构成所述电流路径的至少一部分；以及
与所述第一表面相反的第二表面(2B)，
所述衬底(2)由具有4H型单晶结构的碳化硅制成，并且在所述第二表面(2B)具有在光致发光测量中在500nm附近波长处的峰强度与在390nm附近波长处的峰强度的比率为0.1或更小的物理特性。
CN201610129950.3A 2010-03-23 2010-12-20 晶体管、晶体管制造方法以及衬底 Active CN105789029B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010066197 2010-03-23
JP2010-066197 2010-03-23
CN201080065662.7A CN102812537B (zh) 2010-03-23 2010-12-20 半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080065662.7A Division CN102812537B (zh) 2010-03-23 2010-12-20 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105789029A CN105789029A (zh) 2016-07-20
CN105789029B true CN105789029B (zh) 2018-08-31

Family

ID=44672687

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610129950.3A Active CN105789029B (zh) 2010-03-23 2010-12-20 晶体管、晶体管制造方法以及衬底
CN201080065662.7A Active CN102812537B (zh) 2010-03-23 2010-12-20 半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201080065662.7A Active CN102812537B (zh) 2010-03-23 2010-12-20 半导体器件及其制造方法

Country Status (9)

Country Link
US (2) US9947782B2 (zh)
EP (2) EP3869537A1 (zh)
JP (2) JP5737281B2 (zh)
KR (1) KR20130006442A (zh)
CN (2) CN105789029B (zh)
CA (1) CA2793969A1 (zh)
DE (1) DE202010018325U1 (zh)
TW (1) TW201140834A (zh)
WO (1) WO2011118104A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119100B2 (ja) * 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
US11309389B2 (en) * 2012-11-30 2022-04-19 Lx Semicon Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
JP6070155B2 (ja) * 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
US9631962B2 (en) * 2014-03-18 2017-04-25 Rosemount Inc. Magnetic core configuration for magnetic flowmeters having a plurality of layers of magnetically permeable material
US20150364550A1 (en) * 2014-06-16 2015-12-17 Infineon Technologies Ag Optimized layer for semiconductor
JP6926261B2 (ja) * 2016-07-06 2021-08-25 株式会社東芝 半導体装置及びその製造方法
DE102017127169B4 (de) 2017-11-17 2022-01-27 Infineon Technologies Ag Verfahren zur herstellung eines halbleiterbauelements
DE102019111377A1 (de) * 2018-05-28 2019-11-28 Infineon Technologies Ag Verfahren zum Verarbeiten eines Siliziumkarbid-Wafers und ein Siliziumkarbid-Halbleiterbauelement
JP7447392B2 (ja) * 2018-09-10 2024-03-12 株式会社レゾナック ＳｉＣ基板の評価方法及びＳｉＣエピタキシャルウェハの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW565630B (en) * 1999-09-07 2003-12-11 Sixon Inc SiC wafer, SiC semiconductor device and method for manufacturing SiC wafer
JP2009158933A (ja) * 2007-12-04 2009-07-16 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
JP2009256159A (ja) * 2008-04-14 2009-11-05 Incubation Alliance Inc 結晶炭化珪素基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797299A (ja) 1993-09-28 1995-04-11 Nippon Steel Corp ＳｉＣ単結晶の成長方法
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4457432B2 (ja) 1999-06-17 2010-04-28 株式会社デンソー 種結晶とそれを用いた炭化珪素単結晶の製造方法、炭化珪素単結晶体および単結晶製造装置
ATE341836T1 (de) * 2000-05-31 2006-10-15 Matsushita Electric Ind Co Ltd Misfet
JP3785067B2 (ja) * 2001-08-22 2006-06-14 株式会社東芝 半導体素子の製造方法
US7407837B2 (en) * 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device
KR100853991B1 (ko) * 2004-03-26 2008-08-25 간사이 덴료쿠 가부시키가이샤 바이폴라형 반도체 장치 및 그의 제조방법
JP4539140B2 (ja) 2004-03-29 2010-09-08 住友電気工業株式会社 炭化珪素基板およびその製造方法
US20080261401A1 (en) * 2004-04-08 2008-10-23 Ii-Vi Incorporated Chemical-Mechanical Polishing of Sic Surfaces Using Hydrogen Peroxide or Ozonated Water Solutions in Combination with Colloidal Abrasive
US7314521B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low micropipe 100 mm silicon carbide wafer
WO2009019837A1 (ja) * 2007-08-07 2009-02-12 Panasonic Corporation 炭化珪素半導体素子およびその製造方法
JP2009130266A (ja) 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP5504597B2 (ja) 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP4935741B2 (ja) * 2008-04-02 2012-05-23 三菱電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW565630B (en) * 1999-09-07 2003-12-11 Sixon Inc SiC wafer, SiC semiconductor device and method for manufacturing SiC wafer
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
JP2009158933A (ja) * 2007-12-04 2009-07-16 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
JP2009256159A (ja) * 2008-04-14 2009-11-05 Incubation Alliance Inc 結晶炭化珪素基板の製造方法

Also Published As

Publication number Publication date
US10741683B2 (en) 2020-08-11
CA2793969A1 (en) 2011-09-29
EP2551891A1 (en) 2013-01-30
EP2551891B1 (en) 2021-09-01
WO2011118104A1 (ja) 2011-09-29
EP3869537A1 (en) 2021-08-25
JPWO2011118104A1 (ja) 2013-07-04
JP5737281B2 (ja) 2015-06-17
CN102812537B (zh) 2016-03-16
US20180204942A1 (en) 2018-07-19
CN105789029A (zh) 2016-07-20
JP6218773B2 (ja) 2017-10-25
US20130009171A1 (en) 2013-01-10
DE202010018325U1 (de) 2015-08-18
TW201140834A (en) 2011-11-16
CN102812537A (zh) 2012-12-05
JP2015159316A (ja) 2015-09-03
EP2551891A4 (en) 2014-07-02
KR20130006442A (ko) 2013-01-16
US9947782B2 (en) 2018-04-17

Similar Documents

Publication Publication Date Title
CN105789029B (zh) 晶体管、晶体管制造方法以及衬底
EP1981076B1 (en) Method for manufacturing silicon carbide semiconductor device
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
KR100853991B1 (ko) 바이폴라형 반도체 장치 및 그의 제조방법
TWI330206B (en) Seventy five millimeter silicon carbide wafer with low warp, bow, and ttv
CN102422388A (zh) 碳化硅衬底和半导体器件
CN102449732A (zh) 制造碳化硅衬底的方法和碳化硅衬底
JP2009088223A (ja) 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
WO2011118101A1 (ja) 半導体装置およびその製造方法
JP2011243770A (ja) 炭化珪素基板、半導体装置、炭化珪素基板の製造方法
WO2011142158A1 (ja) 炭化珪素基板の製造方法、半導体装置の製造方法、炭化珪素基板および半導体装置
JP2008205296A (ja) 炭化珪素半導体素子及びその製造方法
JP2012094648A (ja) 炭化珪素半導体素子の製造方法および炭化珪素層付ウェハ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant