WO2011118104A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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原田　真
佐々木　信
太郎 西口
恭子 沖田
和田　圭司
宮崎　富仁
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住友電気工業株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a substrate made of silicon carbide having a single crystal structure and a manufacturing method thereof.
  • Patent Document 1 discloses a semiconductor device having a substrate made of single crystal silicon carbide. According to this publication, in order to manufacture this device, a silicon carbide epitaxial layer is formed on the main surface of a semiconductor substrate made of single crystal silicon carbide, and a surface channel layer is arranged on the silicon carbide epitaxial layer. A gate electrode is formed on the surface of the surface channel layer via a gate insulating film. As a method for forming the gate insulating film, an oxidation process with heating is exemplified.
  • the resistivity of the substrate may be greatly increased in the manufacturing process of the semiconductor device as described above.
  • the on-resistance of the semiconductor device also increases when the substrate constitutes at least part of the current path of the semiconductor device.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device including a substrate made of silicon carbide having a single crystal structure and having a low on-resistance. And a manufacturing method thereof.
  • the semiconductor device of the present invention is a semiconductor device having a current path, and has a semiconductor layer and a substrate.
  • the semiconductor layer constitutes at least a part of the current path and is made of silicon carbide.
  • the substrate has a first surface that supports the semiconductor layer and a second surface that faces the first surface.
  • the substrate is made of silicon carbide having a 4H type single crystal structure.
  • the substrate has physical properties such that the ratio of the peak intensity near the wavelength of 500 nm to the peak intensity near the wavelength of 390 nm is 0.1 or less in the photoluminescence measurement.
  • the limitation that the ratio is 0.1 or less does not exclude the case where the ratio is zero.
  • One of the causes of the increase in resistivity of a single crystal substrate made of silicon carbide having a 4H type single crystal structure is a defect identified by the presence of a peak near a wavelength of 500 nm in photoluminescence measurement. Found that this is because of progress.
  • the semiconductor device of the present invention is based on this finding, and by using a substrate with few defects as described above, an increase in the resistivity of the substrate is suppressed, and as a result, the on-resistance of the semiconductor device is low. It will be lost.
  • the substrate has the physical properties described above on the second surface. As a result, it is possible to prevent the defect from progressing from the second surface of the substrate to the inside thereof.
  • the semiconductor device further includes an insulating film on the semiconductor layer. Accordingly, a region electrically insulated from the semiconductor layer can be provided.
  • the insulating film is made of an oxide of the material of the semiconductor layer.
  • the insulating film can be formed using the semiconductor layer.
  • the insulating film is a thermal oxide film.
  • the insulating film can be formed by a heating process. Further, according to the present invention, an increase in the resistivity of the substrate in this heating process is prevented.
  • the substrate forms part of the current path.
  • the substrate in which the increase in resistivity is suppressed is made part of the current path, so the on-resistance of the semiconductor device is reduced.
  • the first surface has an off angle of 50 ° to 65 ° with respect to the ⁇ 0001 ⁇ plane. Accordingly, channel mobility in the semiconductor device can be increased.
  • the off azimuth of the off angle may be within a range of ⁇ 5 ° or less with respect to the ⁇ 11-20> direction. Accordingly, channel mobility in the semiconductor device can be increased.
  • the off orientation of the off angle may be within a range of ⁇ 5 ° or less with respect to the ⁇ 01-10> direction.
  • the first surface has an off angle of ⁇ 3 ° to + 5 ° with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction, and more preferably, the first surface is It has an off angle of ⁇ 3 ° to + 5 ° with respect to the (0-33-8) plane in the ⁇ 01-10> direction. Accordingly, channel mobility in the semiconductor device can be increased.
  • the (0001) plane of hexagonal single crystal silicon carbide is defined as the silicon plane
  • the (000-1) plane is defined as the carbon plane.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction is an orthogonal projection of the normal of the first surface to the plane extending in the ⁇ 01-10> direction and the ⁇ 0001> direction
  • ⁇ 03-38 ⁇ is an angle formed with the normal of the plane, and its sign is positive when the orthographic projection approaches parallel to the ⁇ 01-10> direction, and the orthographic projection is in the ⁇ 0001> direction.
  • the case of approaching parallel is negative.
  • the off angle with respect to the (0-33-8) plane in the ⁇ 01-10> direction is an orthogonal projection of the normal of the first surface to the plane extending in the ⁇ 01-10> direction and the ⁇ 0001> direction.
  • (0-33-8) plane normal, and its sign is positive when the orthographic projection approaches parallel to the ⁇ 01-10> direction, and the orthographic projection is ⁇
  • the case of approaching parallel to the 0001> direction is negative.
  • the first surface having an off angle with respect to the (0-33-8) plane in the ⁇ 01-10> direction is not less than ⁇ 3 ° and not more than + 5 ° is the above condition in which the first surface is a silicon carbide crystal. It means that the surface on the carbon surface side satisfies the above.
  • the (0-33-8) plane includes an equivalent carbon surface side surface whose expression differs depending on the setting of an axis for defining the crystal surface, and does not include a silicon surface side surface.
  • the ⁇ 03-38 ⁇ plane includes both the (0-33-8) plane that is the plane on the carbon plane side and the (03-38) plane that is the plane on the silicon plane side.
  • the semiconductor layer In a semiconductor device having a semiconductor layer epitaxially formed on a first surface close to the ⁇ 03-38 ⁇ plane and an insulating film (for example, a gate oxide film) formed on the surface of the semiconductor layer, the semiconductor layer The carrier mobility in the semiconductor layer near the interface between the insulating film and the insulating film is improved.
  • the first surface of the substrate is a surface close to the (0-33-8) surface on the carbon surface side of the ⁇ 03-38 ⁇ surface, the carrier mobility is further improved.
  • the semiconductor device further includes a base layer that supports the substrate and is made of silicon carbide.
  • the base layer can support the substrate.
  • the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a current path, and includes the following steps.
  • a substrate made of silicon carbide having a first surface and a second surface opposite to the first surface and having a 4H type single crystal structure is prepared.
  • a processing damage layer is formed on the second surface.
  • the processing damage layer on the second surface is removed.
  • a semiconductor layer that forms at least part of the current path and is made of silicon carbide is formed on the first surface.
  • the substrate and the semiconductor layer are heated.
  • One of the causes of the increase in resistivity of a single crystal substrate made of silicon carbide having a 4H-type single crystal structure is that the semiconductor layer of the first and second surfaces of the substrate is a semiconductor layer. It has been found that defects are developed at a high temperature from the processing damage layer on the second surface opposite to the formed first surface.
  • the manufacturing method of the semiconductor device of the present invention is based on this finding, and the above-described defect progress is suppressed by removing the processing damage layer on the second surface. This suppresses an increase in the resistivity of the substrate, and as a result, the on-resistance of the semiconductor device is lowered.
  • the step of heating the substrate and the semiconductor device includes a step of forming an insulating film on the semiconductor layer by thermally oxidizing the surface of the semiconductor layer.
  • an insulating film can be formed on the semiconductor layer by thermal oxidation of the semiconductor layer.
  • the step of preparing the substrate includes the following steps.
  • An ingot made of silicon carbide having a 4H type single crystal structure is prepared.
  • a second surface is formed by slicing the ingot.
  • the first surface of the substrate is polished before the step of forming the semiconductor layer.
  • a semiconductor layer can be formed on a flatter surface.
  • a base layer made of silicon carbide is formed on the second surface of the substrate after the step of removing the processing damage layer and before the step of forming the semiconductor layer.
  • the base layer can support the substrate.
  • the step of removing the processing damage layer for example, at least one of a method by molten KOH etching, a method by dry etching, a method by sublimating the processing damage layer, and a method by polishing can be used.
  • a semiconductor device including a substrate made of silicon carbide having a single crystal structure and having a low on-resistance, and a method for manufacturing the same can be provided. .
  • FIG. 1 is a cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment. It is a figure which shows the Example of the photo-luminescence measurement in the back surface of the board
  • 2 is a flowchart for schematically explaining a method of manufacturing the semiconductor device of FIG. 1.
  • FIG. 2 is a perspective view schematically showing a first step of the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 6 is a cross-sectional view schematically showing a second step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 6 is a cross-sectional view schematically showing a third step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 1 is a cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment. It is a figure which shows the Example of the photo-luminescence measurement in the back surface of the board
  • FIG. 8 is a cross-sectional view schematically showing a fourth step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 7 is a cross-sectional view schematically showing a fifth step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 9 is a cross sectional view schematically showing a sixth step of the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 10 is a cross sectional view schematically showing a seventh step of the method for manufacturing the semiconductor device of FIG. 1.
  • FIG. 10 is a cross sectional view schematically showing an eighth step of the method for manufacturing the semiconductor device of FIG. 1. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device of a comparative example.
  • FIG. 10 is a cross-sectional view schematically showing a fourth step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 7 is a cross-sectional view schematically showing a fifth step of the method for manufacturing the semiconductor device in FIG. 1.
  • FIG. 9 is a cross sectional
  • FIG. 10 is a cross sectional view schematically showing a configuration of a composite substrate used for manufacturing a semiconductor device in a second embodiment.
  • 14 is a flowchart for schematically explaining a method of manufacturing the composite substrate shown in FIG. 13.
  • 11 is a flowchart for schematically illustrating a method for manufacturing a composite substrate used for manufacturing a semiconductor device in a third embodiment.
  • FIG. 10 is a cross sectional view schematically showing a first step of a method for manufacturing the composite substrate used for manufacturing the semiconductor device in the third embodiment.
  • FIG. 11 is a cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide substrate used for manufacturing the semiconductor device in the third embodiment.
  • FIG. 11 is a cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide substrate used for manufacturing the semiconductor device in the third embodiment.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a composite substrate used for manufacturing a semiconductor device in a fourth embodiment.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a composite substrate used for manufacturing a semiconductor device in a fifth embodiment. It is a flowchart for demonstrating schematically the manufacturing method of the composite substrate shown in FIG.
  • FIG. 10 is a cross sectional view schematically showing a configuration of a composite substrate used for manufacturing a semiconductor device in a sixth embodiment. It is a flowchart for demonstrating schematically the manufacturing method of the composite substrate shown in FIG. FIG.
  • FIG. 24 is a cross sectional view schematically showing a configuration of a composite substrate used for manufacturing a semiconductor device in a seventh embodiment. It is a flowchart for demonstrating schematically the manufacturing method of the composite substrate shown in FIG.
  • FIG. 25 is a cross-sectional view schematically showing one step of the method for manufacturing the composite substrate shown in FIG. 24.
  • a semiconductor device 1 in the present embodiment has a current path in a vertical direction, and is specifically a vertical DiMOSFET (Double Implanted MOSFET).
  • the semiconductor device 1 includes a substrate 2, a buffer layer 21, a breakdown voltage holding layer 22, a p region 23, an n + region 24, a p + region 25, an oxide film 26, a source electrode 11 and an upper source electrode 27, a gate electrode 10 and a substrate 2.
  • the drain electrode 12 is provided on the back surface side.
  • Buffer layer 21, breakdown voltage holding layer 22, p region 23, n + region 24, and p + region 25 constitute a semiconductor layer made of silicon carbide on substrate 2, and this semiconductor layer is an upper source electrode
  • the current path of the semiconductor device 1 is configured between the 27 and the drain electrode 12.
  • Substrate 2 is made of silicon carbide (SiC) having a 4H-type single crystal structure, and includes n-type impurities (impurities whose conductivity type of substrate 2 is n-type, for example, nitrogen). Has conductivity type.
  • the substrate 2 has a main surface 2A (first surface) and a back surface 2B (second surface) facing the main surface 2A.
  • the substrate 2 has a physical property in which the ratio of the peak intensity in the vicinity of the wavelength of 500 nm to the peak intensity in the vicinity of the wavelength of 390 nm is 0.1 or less in the photoluminescence measurement, preferably the physical property in which this ratio is 0.01 or less. More preferably, it has the physical property that this ratio is substantially zero.
  • an excitation laser He—Cd laser
  • a diffraction grating type spectrometer having a wavelength resolution of 1 nm is used as a measurement apparatus.
  • the drain electrode 12 is first removed to expose the back surface 2B.
  • the laser beam converged by the lens is irradiated to the back surface 2B.
  • the photoluminescence light generated from the back surface 2B enters the spectroscope via a filter or the like as necessary.
  • a spectrum of photoluminescence light is obtained by detecting light wavelength-dispersed by a spectroscope with a CCD or the like. From this spectrum, the above-described peak intensity ratio is calculated.
  • the spectrum indicated by the solid line is the measurement result of the example of the present embodiment
  • the spectrum indicated by the alternate long and short dash line is the measurement result of the comparative example.
  • the spectrum of the comparative example had a peak Q1 near the wavelength of 390 nm and a peak Q2 near the wavelength of 500 nm.
  • the spectrum of the example had a strong peak P1 near the wavelength of 390 nm, but did not have a clear peak near the wavelength of 500 nm. Therefore, the peak intensity ratio was substantially 0 in the examples and about 1 in the comparative examples.
  • the reason why the substrate 2 having the back surface 2B that gives a peak intensity ratio of substantially 0 in the above embodiment is used is as follows.
  • the inventors of the present invention have one of the causes of the increase in resistivity of the substrate 2 made of SiC having a 4H-type single crystal structure due to stacking faults specified by the presence of a peak near a wavelength of 500 nm in the photoluminescence measurement.
  • defects in the processing damage layer become stacking faults and progress in the manufacturing process of the semiconductor device 1, particularly in the process with heating. Therefore, the present inventors use the substrate 2 with few defects identified as described above, that is, by preparing the substrate 2 having a small value as the ratio of the peak intensities, in the manufacturing process of the semiconductor device 1.
  • the peak near 390 nm is used as the denominator of the ratio of peak intensities is that the peak near 390 nm is an interband light emission of SiC having an ideal 4H-type single crystal structure. This is because the corresponding peak in the vicinity of 500 nm can be normalized.
  • the above ratio is substantially 0, and such a form is most preferable. However, this ratio does not necessarily have to be substantially 0. If it is 0.1 or less, the effect is obtained.
  • Buffer layer 21 is made of silicon carbide, and is formed on main surface 2 ⁇ / b> A of substrate 2.
  • Buffer layer 21 has n-type conductivity and has a thickness of 0.5 ⁇ m, for example. Further, the concentration of the n-type impurity in the buffer layer 21 can be set to 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • a breakdown voltage holding layer 22 is formed on the buffer layer 21.
  • the breakdown voltage holding layer 22 is made of silicon carbide of n-type conductivity, and has a thickness of 10 ⁇ m, for example. Further, as the concentration of the n-type impurity in the breakdown voltage holding layer 22, for example, a value of 5 ⁇ 10 15 cm ⁇ 3 can be used.
  • p regions 23 having a p-type conductivity are formed at intervals.
  • n + region 24 is formed in a region including the main surface of p region 23.
  • a p + region 25 is formed at a position adjacent to the n + region 24.
  • An oxide film 26 is formed so as to extend up to. As the thickness of the oxide film 26, for example, a value of 40 nm can be used.
  • a gate electrode 10 is formed on the oxide film 26.
  • the source electrode 11 is formed so as to be in contact with the n + region 24 and the p + region 25.
  • An upper source electrode 27 is formed on the source electrode 11.
  • the drain electrode 12 is formed on the main surface (back surface 2 ⁇ / b> B) opposite to the main surface on which the buffer layer 21 is formed.
  • the maximum value of the nitrogen atom concentration in a region within 10 nm from the interface between the oxide film 26 and the n + region 24, p + region 25, p region 23, and breakdown voltage holding layer 22 as a semiconductor layer is 1 ⁇ 10 It is 21 cm ⁇ 3 or more.
  • the mobility of the channel region under the oxide film 26 (the portion in contact with the oxide film 26 and the portion of the p region 23 between the n + region 24 and the breakdown voltage holding layer 22) can be improved. .
  • the main surface 2A on the buffer layer 21 side of the substrate 2 has an off angle of preferably 50 ° or more and 65 ° or less with respect to the plane orientation ⁇ 0001 ⁇ , and more preferably an off angle of about 53 °.
  • the off azimuth of the off angle may be within a range of ⁇ 5 ° or less with respect to the ⁇ 11-20> direction.
  • the off azimuth of the off angle may be within a range of ⁇ 5 ° or less with respect to the ⁇ 01-10> direction.
  • main surface 2A has an off angle of ⁇ 3 ° to + 5 ° with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction, and more preferably, main surface 2A is ⁇ 01 It has an off angle of not less than ⁇ 3 ° and not more than + 5 ° with respect to the (0-33-8) plane in the ⁇ 10> direction.
  • the main surface opposite to the substrate 2 of the p region 23 formed by epitaxial growth and impurity implantation on the main surface 2A is substantially (0-33-8) plane. As a result, carrier mobility (channel mobility) in the channel region can be particularly increased.
  • silicon carbide substrate preparation step S10 (FIG. 3) is performed.
  • an n-type conductivity type silicon carbide substrate having a plane orientation (0-33-8) plane as main surface 2A is prepared as substrate 2.
  • Such a substrate can be obtained by, for example, a method of cutting a substrate from an ingot (raw material crystal) having a (0001) plane as a main surface so that the (0-33-8) plane is exposed as the main surface 2A.
  • the substrate 2 for example, a substrate having a conductivity type of n type and a substrate resistance of 0.02 ⁇ cm may be used. Specifically, the following steps shown in FIGS. 4 to 7 are performed.
  • an ingot 2Z made of SiC having a 4H type single crystal structure is prepared.
  • the ingot 2Z is sliced as indicated by a broken line in the figure.
  • substrate 2 having main surface 2A and back surface 2B is cut out by this slicing process. Due to the mechanical stress of the slicing process, a processing damage layer 2p is formed on each of the main surface 2A and the back surface 2B.
  • the processing damage layer 2p is a layer having a distortion of the crystal structure, and has a thickness of about 10 ⁇ m, for example.
  • the processing damage layer 2p on the back surface 2B is removed.
  • at least one of a method by molten KOH etching, a method by dry etching, a method by thermal etching, and a method by polishing can be used.
  • the thermal etching is a method of removing SiC mainly by high-temperature heating, specifically, a method of sublimating SiC, and removing SiC by exposing SiC to a specific atmosphere at a high temperature. Any of the methods can be used.
  • a hydrogen atmosphere for example, a chlorine atmosphere, or a hydrogen chloride atmosphere can be used.
  • a method of forming an oxide layer by oxidizing the surface of the back surface 2B and removing the oxide layer by wet etching can be used.
  • a method of forming a carbonized layer by carbonizing the surface of the back surface 2B and removing the carbonized layer can also be used.
  • the processing damage layer 2p is formed on the back surface 2B by a chemical method instead of a mechanical method and a physical method. Removed. Further, when the processing damage layer 2p is removed with a mechanical method, a condition is used so that the mechanical damage becomes as small as possible. Specifically, CMP (Chemical Mechanical Polishing) is preferable to simple mechanical polishing, and when simple mechanical polishing is performed, an abrasive having a particle size of about 3 ⁇ m or less is preferably used. .
  • CMP Chemical Mechanical Polishing
  • lapping is performed on main surface 2A.
  • This lapping is a relatively rough polishing process, and an abrasive having a particle size preferably exceeding 3 ⁇ m is used.
  • mechanical polishing using an abrasive having a smaller particle diameter is performed on main surface 2A.
  • This particle size is preferably 0.5 ⁇ m or more and 3 ⁇ m or less.
  • CMP is performed on main surface 2A. Thereby, the processing damage layer 2p on the main surface 2A is roughly removed.
  • the main surface 2A was subjected to CMP through lapping and mechanical polishing. That is, polishing was performed such that the polishing rate was gradually reduced.
  • stepwise polishing is not necessarily required for the back surface 2B, and a process for removing the processing damage layer 2p may be performed. This difference is because the process for the main surface 2A is mainly aimed at flattening the main surface 2A, while the process for the back surface 2B is mainly intended to remove the processing damage layer 2p on the back surface 2B. is there. Further, in FIG.
  • the main surface 2A may need to be polished so as to be flattened, and processing damage may be reintroduced by lapping, so that the polishing rate must be gradually reduced. is there.
  • the substrate 2 used for the manufacturing process of the semiconductor device 1 is prepared.
  • the substrate 2 prepared in this way has only a slight processing damage layer 2p on the back surface 2B, or does not have the processing damage layer 2p on the back surface 2B.
  • epitaxial layer forming step S20 (FIG. 3) is performed. Specifically, buffer layer 21 is formed on main surface 2 ⁇ / b> A of substrate 2. As the buffer layer, an epitaxial layer made of silicon carbide of n-type conductivity, for example, having a thickness of 0.5 ⁇ m is formed. The impurity concentration in the buffer layer 21 is, for example, 5 ⁇ 10 17 cm ⁇ 3 . Then, a breakdown voltage holding layer 22 is formed on the buffer layer 21 as shown in FIG. As the breakdown voltage holding layer 22, a layer made of silicon carbide of n-type conductivity is formed by an epitaxial growth method. The thickness of the breakdown voltage holding layer 22 is, for example, 10 ⁇ m. The concentration of the n-type conductive impurity in the breakdown voltage holding layer 22 is, for example, 5 ⁇ 10 15 cm ⁇ 3 .
  • an injection step S30 (FIG. 3) is performed. Specifically, by using an oxide film formed by photolithography and etching as a mask, an impurity having a conductivity type of p type (for example, aluminum (Al)) is implanted into the breakdown voltage holding layer 22, thereby forming the p region 23. Form. Further, after removing the used oxide film, an oxide film having a new pattern is formed again by photolithography and etching. Then, using the oxide film as a mask, an n-type impurity is implanted into a predetermined region, thereby forming an n + region 24. As this n-type impurity, for example, phosphorus (P) can be used. Further, the p + region 25 is formed by implanting an impurity having a p-type conductivity by a similar method.
  • p type for example, aluminum (Al)
  • activation annealing is performed.
  • this activation annealing treatment for example, argon gas is used as an atmospheric gas, and conditions such as a heating temperature of 1700 ° C. and a heating time of 30 minutes can be used.
  • gate insulating film formation step S40 (FIG. 3) is performed. Specifically, an oxide film 26 (insulating film) is formed so as to cover the breakdown voltage holding layer 22, the p region 23, the n + region 24, and the p + region 25.
  • the oxide film 26 is a thermal oxide film formed by dry oxidation (thermal oxidation) of the semiconductor layer.
  • the oxide film 26 is made of an oxide of the material of the semiconductor layer. This dry oxidation includes a heating step, and this heating step has, for example, conditions of a heating temperature of 1200 ° C. and a heating time of 120 minutes.
  • a nitrogen annealing step S50 (FIG. 3) is performed. Specifically, the annealing process is performed using nitrogen monoxide (NO) as the atmosphere gas. As temperature conditions for the annealing treatment, for example, the heating temperature is 1100 ° C. and the heating time is 120 minutes. As a result, nitrogen atoms are introduced near the interface between the oxide film 26 and the underlying breakdown voltage holding layer 22, p region 23, n + region 24, and p + region 25. Further, after the annealing step using nitrogen monoxide as an atmospheric gas, annealing using nitrogen monoxide as an atmospheric gas, annealing using argon (Ar) gas which is an inert gas may be performed. Specifically, argon gas may be used as the atmosphere gas, and the heating temperature may be 1100 ° C. and the heating time may be 60 minutes.
  • electrode forming step S60 (FIG. 3) is performed. Specifically, a resist film having a pattern is formed on the oxide film 26 by using a photolithography method. Then, using the resist film as a mask, portions of the oxide film located on the n + region 24 and the p + region 25 are removed by etching. Thereafter, on the resist film, in the opening formed in the oxide film 26, the region in contact with the n + region 24 and the p + region 25, and the main surface opposite to the buffer layer 21 of the substrate 2, A conductor film such as metal is formed. Thereafter, by removing the resist film, the conductor film located on the resist film is removed (lifted off).
  • nickel (Ni) can be used as the conductor.
  • the source electrode 11 and the drain electrode 12 can be obtained.
  • Ar argon
  • the gate electrode 10 (see FIG. 1) is further formed on the oxide film 26 that acts as a gate insulating film.
  • the following method can be used. For example, a resist film having an opening pattern located in a region on the oxide film 26 is formed in advance, and a conductor film constituting the gate electrode is formed so as to cover the entire surface of the resist film. Then, by removing the resist film, the conductor film other than the portion of the conductor film to be the gate electrode is removed (lifted off). As a result, the gate electrode 10 is formed as shown in FIG. In this way, the semiconductor device 1 as shown in FIG. 1 can be obtained.
  • FIG. 12 a substrate having a processing damage layer 2p on the back surface 2B is prepared, and the same steps as in FIGS. 8 to 11 are performed using this substrate.
  • These steps include a step involving a plurality of heating, and in this heating step, the stacking fault is likely to progress as indicated by an arrow DV (FIG. 12).
  • this progressing direction is a direction perpendicular to the ⁇ 0001> direction, for example, the ⁇ 11-20> direction. Therefore, the larger the off angle with respect to the ⁇ 0001 ⁇ plane, the easier the stacking faults propagate in the substrate 2.
  • the resistivity of the substrate 2 increases.
  • the change in sheet resistance of the substrate 2 in the example of the present embodiment will be described.
  • the sheet resistance was 520 m ⁇ / ⁇ .
  • the sheet resistance hardly changed and was 520 m ⁇ / ⁇ .
  • the oxide film 26 was formed under the heat treatment conditions of a temperature of 1200 ° C. and a time of 120 minutes (FIG. 10)
  • the sheet resistance hardly changed and was 520 m ⁇ / ⁇ . That is, in this embodiment, the sheet resistance of the substrate 2 hardly changed during the manufacturing process of the semiconductor device 1.
  • the processing damage layer 2p on the back surface 2B is not removed. That is, a substrate having a processing damage layer 2p on the back surface 2B is first prepared. At this time, the sheet resistance was 500 m ⁇ / ⁇ . At the stage where the withstand voltage holding layer 22 was formed (corresponding to FIG. 8), the sheet resistance slightly increased to 530 m ⁇ / ⁇ . At the stage where the oxide film 26 was formed under the heat treatment conditions of a temperature of 1200 ° C. and a time of 120 minutes (corresponding to FIG. 10), the sheet resistance rapidly increased to 900 m ⁇ / ⁇ .
  • the sheet resistance of the substrate 2 increased in the manufacturing process of the semiconductor device 1, and increased rapidly after a particularly strong heat treatment. Further, from the measurement result of the sheet resistance obtained by removing the back side of the substrate by 100 ⁇ m, the resistivity of the removed portion is about 1.3 times higher than the resistivity of the remaining portion. Had. That is, the substrate of the comparative example had a particularly high resistivity in the vicinity of the back surface.
  • the temperature of the heat treatment for greatly increasing the resistivity of the substrate having the processing damage layer 2p on the back surface 2B as described above is not limited to 1200 ° C.
  • the large increase in resistivity as described above can be caused by heat treatment at 1000 to 1200 ° C., for example.
  • an increase in resistivity of the substrate 2 in the manufacturing process of the semiconductor device 1 can be suppressed, and in particular, an increase in resistivity near the back surface 2B can be suppressed. .
  • the semiconductor device 1 of the present embodiment is considered to have a low on-resistance.
  • the semiconductor device in the present embodiment has composite substrate 2Xa instead of substrate 2 of semiconductor device 1 (FIG. 1) in the first embodiment.
  • Composite substrate 2Xa includes base layer 110 made of SiC and substrate 120 arranged on one main surface 110A of base layer 110.
  • the substrate 120 has the same configuration as that of the substrate 2 (FIG. 7: Embodiment 1), and includes a main surface 120A corresponding to the main surface 2A of the substrate 2 and a back surface 120B corresponding to the back surface of the substrate 2.
  • the drain electrode 12 is provided on the back surface 120B with the base layer 110 interposed therebetween.
  • the base layer 110 and the substrate 120 are made of different crystals.
  • the defect density of the substrate 120 is smaller than the defect density of the base layer 110.
  • the presence of the interface between the base layer 110 and the substrate 120 suppresses the propagation of defects in the base layer 110 into the substrate 120.
  • the base layer 110 and the substrate 120 may be directly bonded or may be bonded via an intermediate layer.
  • High-quality SiC single crystal is difficult to increase in diameter.
  • a substrate having a uniform shape and size is required. Therefore, even when a high-quality SiC single crystal (for example, a silicon carbide single crystal having a low defect density) is obtained, a region that cannot be processed into a predetermined shape by cutting or the like may not be used effectively.
  • the composite substrate 2Xa constituting the semiconductor device of the present embodiment includes a base layer 110 made of SiC and a substrate 120 made of single crystal SiC and disposed on the base layer 110.
  • the defect density of 120 is smaller than the defect density of the base layer 110. Therefore, the base substrate 110 made of SiC crystal having a high defect density and low quality is processed into the above-mentioned predetermined shape and size to form the base layer 110.
  • An SiC single crystal that is not realized can be arranged as the substrate 120. Since the composite substrate 2Xa obtained in this way is unified in a predetermined shape and size, the manufacturing of the semiconductor device can be made efficient.
  • the composite substrate 2Xa obtained in this way can manufacture the semiconductor device 1 using the high-quality substrate 120, the SiC single crystal can be effectively used. As a result, according to the semiconductor device of the present invention, a semiconductor device capable of reducing the manufacturing cost can be provided.
  • the half width of the X-ray rocking curve of the substrate 120 may be smaller than the half width of the X-ray rocking curve of the base layer 110.
  • the micropipe density of the substrate 120 is preferably smaller than the micropipe density of the base layer 110.
  • the threading screw dislocation density of the substrate 120 is preferably smaller than the threading screw dislocation density of the base layer 110.
  • the threading edge dislocation density of the substrate 120 is preferably smaller than the threading edge dislocation density of the base layer 110.
  • the basal plane dislocation density of the substrate 120 is preferably smaller than the basal plane dislocation density of the base layer 110.
  • the mixed dislocation density of the substrate 120 is preferably smaller than the mixed dislocation density of the base layer 110.
  • the stacking fault density of the substrate 120 is preferably smaller than the stacking fault density of the base layer 110.
  • the point defect density of the substrate 120 is preferably smaller than the point defect density of the base layer 110.
  • the substrate 120 in which the defect density such as the micropipe density, the threading screw dislocation density, the threading edge dislocation density, the basal plane dislocation density, the mixed dislocation density, the stacking fault density, and the point defect density is reduced as compared with the base layer 110. Therefore, a high-quality active layer (epitaxial growth layer) can be formed on the substrate 120.
  • a substrate preparation step is performed as step S110.
  • substrate 120 and base substrate 110 made of, for example, single crystal SiC are prepared.
  • the processing damage layer on the back surface 120B of the substrate 120 is removed similarly to the back surface 2B (FIGS. 6 and 7) of the substrate 2.
  • the plane orientation of the main surface 120A of the substrate 120 is selected in accordance with the plane orientation of the desired main surface.
  • a substrate 120 whose main surface is a (0-33-8) plane is prepared.
  • the base layer 110 for example, a substrate having an impurity concentration higher than 2 ⁇ 10 19 cm ⁇ 3 is employed.
  • the substrate 120 for example, a substrate having an impurity concentration larger than 5 ⁇ 10 18 cm ⁇ 3 and smaller than 2 ⁇ 10 19 cm ⁇ 3 is employed.
  • step S120 a substrate flattening step is performed as step S120.
  • This step is not an essential step, but can be performed when the flatness of the base layer 110 and the substrate 120 prepared in step S110 is insufficient. Specifically, for example, the main surface of the base layer 110 or the substrate 120 is polished. On the other hand, the manufacturing cost can be reduced by omitting this step.
  • step S130 a stacking step is performed as step S130. Specifically, as shown in FIG. 13, base layer 110 and substrate 120 are stacked such that main surface 110 ⁇ / b> A of base layer 110 and back surface 120 ⁇ / b> B of substrate 120 are in contact with each other.
  • step S140 a joining step is performed as step S140. Specifically, base layer 110 and substrate 120 stacked on each other are heated, for example, to a temperature range equal to or higher than the sublimation temperature of SiC, whereby base layer 110 and substrate 120 are joined. Thereby, the composite substrate 2Xa (FIG. 13) is obtained. In the semiconductor device manufacturing method in the present embodiment, this composite substrate 2Xa is used, and the semiconductor device 1 is manufactured in the same manner as in the first embodiment.
  • the heating temperature of the laminated substrate in step S140 is preferably 1800 ° C. or higher and 2500 ° C. or lower.
  • the heating temperature is lower than 1800 ° C., it takes a long time to join the base layer 110 and the substrate 120, and the manufacturing efficiency of the composite substrate 2Xa decreases.
  • the heating temperature exceeds 2500 ° C., the surfaces of the base layer 110 and the substrate 120 are rough, and there is a risk that defects will be generated in the composite substrate 2Xa to be manufactured.
  • the heating temperature of the laminated substrate in step S140 is preferably 1900 ° C. or higher and 2100 ° C. or lower.
  • the pressure of the atmosphere during heating in step S140 is 10 ⁇ 5 Pa to 10 6 Pa, more preferably 10 ⁇ 2 Pa to 10 4 Pa, and still more preferably 10 ⁇ 1 Pa to 10 4 Pa.
  • the atmosphere at the time of heating in step S140 may be an atmosphere obtained by reducing the atmospheric pressure.
  • the atmosphere may be an inert gas atmosphere.
  • the atmosphere is preferably an inert gas atmosphere including at least one selected from the group consisting of argon, helium and nitrogen.
  • Embodiment 3 Another manufacturing method of the composite substrate (FIG. 13: Embodiment 2) constituting the semiconductor device will be described with reference to FIGS.
  • the method for manufacturing a composite substrate in the third embodiment is basically performed in the same manner as in the second embodiment. However, the method for manufacturing the composite substrate in the third embodiment is different from that in the second embodiment in the formation process of the base layer 110.
  • a substrate preparation step is first performed as step S110. Specifically, as shown in FIG. 16, a substrate 120 is prepared in the same manner as in the second embodiment, and a raw material substrate 111 made of SiC is prepared.
  • This raw material substrate 111 may be made of single crystal SiC, may be made of polycrystalline SiC, or may be a sintered body of SiC. Moreover, it can replace with the raw material substrate 111, and can also employ
  • a proximity placement step is performed as step S150. Specifically, as shown in FIG. 16, the substrate 120 and the raw material substrate 111 are held by the first heater 181 and the second heater 182 arranged so as to face each other. At this time, the substrate 120 and the raw material substrate 111 are arranged close to each other so that the main surface 120B and the main surface 111A as the main surfaces face each other with an interval of 1 ⁇ m or more and 1 cm or less, for example, an interval of about 1 mm.
  • step S160 a sublimation step is performed as step S160.
  • the first heater 181 heats the substrate 120 to a predetermined substrate temperature.
  • the raw material substrate 111 is heated to a predetermined raw material temperature by the second heater 182.
  • SiC is sublimated from the surface of raw material substrate 111 by heating raw material substrate 111 to the raw material temperature.
  • the substrate temperature is set lower than the raw material temperature. Specifically, for example, the substrate temperature is set to be 1 ° C. or more and 100 ° C. or less lower than the raw material temperature.
  • the substrate temperature is, for example, 1800 ° C. or higher and 2500 ° C. or lower.
  • step S160 is completed, and the substrate 2 shown in FIG. 13 is completed.
  • the pressure of the atmosphere used in step S160 is preferably 10 ⁇ 5 Pa to 10 6 Pa, more preferably 10 ⁇ 2 Pa to 10 4 Pa, and still more preferably 10 ⁇ 1 Pa to 10 4 Pa. .
  • this atmosphere may be obtained by reducing the atmospheric pressure.
  • the atmosphere may be an inert gas atmosphere.
  • the atmosphere is preferably an inert gas atmosphere including at least one selected from the group consisting of argon, helium and nitrogen.
  • the semiconductor device in the present embodiment basically has the same structure as in the second or third embodiment. However, the composite substrate prepared in the manufacturing process of the semiconductor device of the fourth embodiment is different from the composite substrate of the second or third embodiment.
  • composite substrate 2Xb prepared in the method for manufacturing a semiconductor device in the fourth embodiment has a plurality of substrates 120, and each of the plurality of substrates 120 is arranged on base layer 110.
  • the plurality of substrates 120 are arranged in a matrix so that the adjacent substrates 120 on the base layer 110 are in contact with each other.
  • the composite substrate 2Xb is handled as a large-diameter substrate having a plurality of high-quality substrates 120 in the manufacturing process of the semiconductor device, thereby making the manufacturing process of the semiconductor device more efficient.
  • a plurality of substrates 120 are arranged in a plane on the base layer 110 in step S130 in the second embodiment (see FIG. 13), or in step S150 in the third embodiment. Then, by holding the plurality of substrates 120 in a state of being arranged in a plane on the first heater 181 (see FIG. 16), it can be manufactured in the same manner as in the second embodiment or the third embodiment.
  • the shortest distance between the plurality of substrates 120 is 5 mm or less, more preferably 1 mm or less, and even more preferably 100 ⁇ m or less. More preferably, it is 10 ⁇ m or less.
  • the semiconductor device of the present embodiment is the same as the semiconductor device of the second or third embodiment.
  • the semiconductor device in the present embodiment has basically the same structure as that of the semiconductor device in the second embodiment and has the same effects.
  • the semiconductor device of the fifth embodiment is different from that of the second embodiment in the structure of the composite substrate.
  • amorphous SiC layer 140 as an intermediate layer made of amorphous SiC is arranged between base layer 110 and substrate 120.
  • Base layer 110 and substrate 120 are connected by amorphous SiC layer 140. Due to the presence of amorphous SiC layer 140, for example, base layer 110 and substrate 120 having different impurity concentrations can be easily connected.
  • step S110 a substrate preparation step is performed as step S110 in the same manner as in the second embodiment, and base layer 110 and substrate 120 are prepared.
  • a Si layer forming step is performed as step S111.
  • a Si layer having a thickness of, for example, about 100 nm is formed on one main surface of the base layer 110 prepared in step S110.
  • the Si layer can be formed by, for example, a sputtering method.
  • step S130 a stacking step is performed as step S130.
  • the substrate 120 prepared in step S110 is placed on the Si layer formed in step S111. Thereby, a laminated substrate in which the substrate 120 is laminated on the base layer 110 with the Si layer interposed therebetween is obtained.
  • step S170 a heating step is performed as step S170.
  • the laminated substrate produced in step S130 is heated to about 1500 ° C. in a mixed gas atmosphere of hydrogen gas and propane gas having a pressure of 1 ⁇ 10 3 Pa, for example, and held for about 3 hours.
  • carbon is supplied to the Si layer mainly by diffusion from the base layer 110 and the substrate 120, and an amorphous SiC layer 140 is formed as shown in FIG.
  • composite substrate 2Xc in the fifth embodiment in which base layer 110 and substrate 120 having different impurity concentrations are connected by amorphous SiC layer 140 can be easily manufactured.
  • ohmic contact layer as an intermediate layer formed by siliciding at least part of the metal layer between base layer 110 and substrate 120. This is different from the second embodiment in that 150 is formed.
  • the base layer 110 and the substrate 120 are connected by this ohmic contact layer 150. Due to the presence of the ohmic contact layer 150, for example, the composite substrate 2Xd having a configuration in which the base layer 110 and the substrate 120 having different impurity concentrations are stacked can be easily manufactured.
  • a substrate preparation step is performed as step S110 in the same manner as in the second embodiment, whereby base layer 110 and substrate 120 are prepared.
  • a metal film forming step is performed as step S112.
  • a metal film is formed, for example, by vapor-depositing a metal on one main surface of the base layer 110 prepared in the step S110.
  • This metal film contains, for example, at least one selected from metals that form silicide when heated, for example, nickel, molybdenum, titanium, aluminum, and tungsten.
  • step S130 a stacking step is performed as step S130.
  • the substrate 120 prepared in step S110 is placed on the metal film formed in step S112. Thereby, a laminated substrate in which the substrate 120 is laminated on the base layer 110 with the metal film interposed therebetween is obtained.
  • step S170 a heating step is performed as step S170.
  • the laminated substrate produced in step S130 is heated to about 1000 ° C. in an inert gas atmosphere such as argon.
  • an inert gas atmosphere such as argon.
  • the metal film a region in contact with the base layer 110 and a region in contact with the SiC substrate
  • an ohmic contact layer 150 in ohmic contact with the base layer 110 and the substrate 120 is formed.
  • the composite substrate 2Xd having a configuration in which the base layer 110 and the substrate 120 having different impurity concentrations are connected by the ohmic contact layer 150 can be easily manufactured.
  • step S110 is first performed in the same manner as in the second embodiment, and then step S120 is performed in the same manner as in the second embodiment as necessary.
  • step S125 an adhesive application step is performed as step S125.
  • a carbon adhesive is applied onto the main surface of the base layer 110, whereby the precursor layer 161 is formed.
  • a carbon adhesive what consists of resin, graphite fine particles, and a solvent can be employ
  • the resin a resin that becomes non-graphitizable carbon when heated, such as a phenol resin, can be employed.
  • the solvent for example, phenol, formaldehyde, ethanol, or the like can be used.
  • the coating amount of the carbon adhesive is preferably 10 mg / cm 2 or more and 40 mg / cm 2 or less, and more preferably 20 mg / cm 2 or more and 30 mg / cm 2 or less.
  • the thickness of the carbon adhesive to be applied is preferably 100 ⁇ m or less, and more preferably 50 ⁇ m or less.
  • step S130 a stacking step is performed as step S130.
  • substrate 120 is placed so as to be in contact with precursor layer 161 formed in contact with the main surface of base layer 110, and a laminated substrate is manufactured. .
  • a pre-baking step is performed as step S180.
  • the laminated substrate is heated, whereby the solvent component is removed from the carbon adhesive constituting the precursor layer 161.
  • the multilayer substrate is gradually heated to a temperature range exceeding the boiling point of the solvent component while applying a load to the multilayer substrate in the thickness direction. This heating is preferably performed while the base layer 110 and the substrate 120 are pressure-bonded using a clamp or the like. Further, by performing pre-baking (heating) as much as possible, degassing from the adhesive proceeds, and the strength of bonding can be improved.
  • step S190 a firing step is performed as step S190.
  • the laminated substrate heated in step S180 and pre-baked with the precursor layer 161 is heated to a high temperature, preferably 900 ° C. to 1100 ° C., for example 1000 ° C., preferably 10 minutes to 10 hours, for example,
  • the precursor layer 161 is baked by being held for 1 hour.
  • an atmosphere at the time of firing an inert gas atmosphere such as argon is adopted, and the pressure of the atmosphere can be set to atmospheric pressure, for example. Thereby, the precursor layer 161 becomes the carbon layer 160 made of carbon.
  • the composite substrate 2Xe (FIG. 24) having a configuration in which the base layer 10 and the SiC substrate SiC layer) 20 are joined by the carbon layer 160 is obtained.
  • the MOSFET has been described.
  • the semiconductor device of the present invention is not limited to this, and may be another type of semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor device of the present invention is not limited to such a configuration, and is a semiconductor device including a configuration having a Schottky junction, for example. May be.
  • SYMBOLS 1 Semiconductor device 2,120 Substrate, 2A, 120A Main surface (first surface), 2B, 120B Back surface (second surface), 2p processing damage layer, 2Z ingot, 10 gate electrode, 11 source electrode, 12 drain Electrode, 21 buffer layer, 22 breakdown voltage holding layer, 23 p region, 24 n + region, 25 p + region, 26 oxide film (insulating film), 27 upper source electrode, 110 base layer, 140 amorphous SiC layer, 150 ohmic contact Layer, 160 carbon layer, 161 precursor layer, 181 first heater, 182 second heater.

Abstract

　半導体装置（１）は、半導体層（２１～２５）および基板（２）を有する。半導体層（２１～２５）は、電流経路の少なくとも一部を構成し、かつ炭化珪素から作られている。基板（２）は、半導体層（２１～２５）を支持する第１の面（２Ａ）と、第１の面（２Ａ）に対向する第２の面（２Ｂ）とを有する。また基板（２）は、４Ｈ型の単結晶構造を有する炭化珪素から作られている。また基板（２）は、フォトルミネッセンス測定において波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比が０．１以下となる物性を有する。これにより、低いオン抵抗を有する半導体装置（１）が得られる。

Description

半導体装置およびその製造方法
　本発明は半導体装置およびその製造方法に関し、特に、単結晶構造を有する炭化珪素から作られた基板を有する半導体装置およびその製造方法に関する。
　特開平１０－３０８５１０号公報（特許文献１）は、単結晶炭化珪素よりなる基板を有する半導体装置を開示している。この公報によればこの装置を製造するために、単結晶炭化珪素よりなる半導体基板の主表面の上に炭化珪素エピタキシャル層が形成され、また炭化珪素エピタキシャル層の上に表面チャネル層が配置され、また表面チャネル層の表面にゲート絶縁膜を介してゲート電極が形成される。このゲート絶縁膜の形成方法として、加熱をともなう酸化工程が例示されている。
特開平１０－３０８５１０号公報
　本発明者らは、上記のような半導体装置の製造過程において、基板の抵抗率が大きく増大してしまうことがあることを見出した。基板の抵抗率が高くなると、この基板が半導体装置の電流経路の少なくとも一部を構成する場合、半導体装置のオン抵抗も高くなってしまう。
　本発明は、上記のような課題を解決するために成されたものであり、本発明の目的は、単結晶構造を有する炭化珪素から作られた基板を含み、かつ低いオン抵抗を有する半導体装置と、その製造方法とを提供することである。
　本発明の半導体装置は、電流経路を有する半導体装置であって、半導体層および基板を有する。半導体層は、電流経路の少なくとも一部を構成し、かつ炭化珪素から作られている。基板は、半導体層を支持する第１の面と、第１の面に対向する第２の面とを有する。また基板は、４Ｈ型の単結晶構造を有する炭化珪素から作られている。また基板は、フォトルミネッセンス測定において波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比が０．１以下となる物性を有する。ここで「比が０．１以下」という限定は、比が０である場合を除外するものではない。
　本発明者らは、４Ｈ型の単結晶構造を有する炭化珪素から作られた単結晶基板の抵抗率の増大の原因のひとつは、フォトルミネッセンス測定における波長５００ｎｍ付近のピークの存在によって特定される欠陥が進展するためであることを見出した。本発明の半導体装置はこの知見に基づくものであって、上記のように特定される欠陥が少ない基板を用いることによって基板の抵抗率の増大が抑制され、この結果、半導体装置のオン抵抗が低くされる。
　好ましくは、基板は第２の面において上述した物性を有する。これにより基板の第２の面からその内部へと上記欠陥が進展することを防止することができる。
　好ましくは半導体装置は半導体層上に絶縁膜をさらに有する。これにより半導体層に対して電気的に絶縁された領域を設けることができる。
　好ましくは絶縁膜は半導体層の材料の酸化物から作られている。これにより絶縁膜を半導体層を利用して形成することができる。
　好ましくは絶縁膜は熱酸化膜である。これにより絶縁膜を加熱工程によって形成することができる。また本発明によれば、この加熱工程における基板の抵抗率の増大が防止される。
　好ましくは基板は電流経路の一部を構成する。これにより抵抗率の増大が抑制された基板が電流経路の一部とされるので、半導体装置のオン抵抗が小さくなる。
　好ましくは、第１の面は｛０００１｝面に対して５０°以上６５°以下のオフ角を有する。これにより半導体装置におけるチャネル移動度を高めることができる。
　オフ角のオフ方位は＜１１－２０＞方向に対して±５°以下の範囲内にあってもよい。これにより半導体装置におけるチャネル移動度を高めることができる。
　あるいはオフ角のオフ方位は＜０１－１０＞方向に対して±５°以下の範囲内にあってもよい。この場合、好ましくは、第１の面は＜０１－１０＞方向において｛０３－３８｝面に対して－３°以上＋５°以下のオフ角を有し、より好ましくは、第１の面は＜０１－１０＞方向において（０－３３－８）面に対して－３°以上＋５°以下のオフ角を有する。これにより半導体装置におけるチャネル移動度を高めることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００－１）面はカーボン面と定義される。また＜０１－１０＞方向における｛０３－３８｝面に対するオフ角とは、＜０１－１０＞方向および＜０００１＞方向の張る平面への上記第１の面の法線の正射影と、｛０３－３８｝面の法線とのなす角度であり、その符号は、上記正射影が＜０１－１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また＜０１－１０＞方向における（０－３３－８）面に対するオフ角とは、＜０１－１０＞方向および＜０００１＞方向の張る平面への上記第１の面の法線の正射影と、（０－３３－８）面の法線とのなす角度であり、その符号は、上記正射影が＜０１－１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。そして、上記＜０１－１０＞方向における（０－３３－８）面に対するオフ角が－３°以上＋５°以下である第１の面とは、当該第１の面が炭化珪素結晶において上記条件を満たすカーボン面側の面であることを意味する。また（０－３３－８）面は、結晶面を規定するための軸の設定により表現が異なる等価なカーボン面側の面を含むとともに、シリコン面側の面を含まない。一方、｛０３－３８｝面は、カーボン面側の面である（０－３３－８）面と、シリコン面側の面である（０３－３８）面との両方を含む。
　｛０３－３８｝面に近い第１の面上にエピタキシャルに形成された半導体層と、この半導体層の表面に形成された絶縁膜（たとえばゲート酸化膜）とを有する半導体装置においては、半導体層と絶縁膜との界面付近の半導体層でのキャリアの移動度が向上する。そして基板の第１の面が、｛０３－３８｝面のうちカーボン面側の面である（０－３３－８）面に近い面である場合、上記のキャリア移動度がより向上する。
　好ましくは半導体装置は、基板を支持し、かつ炭化珪素から作られたベース層をさらに有する。このベース層によって基板を支持することができる。
　本発明の半導体装置の製造方法は、電流経路を有する半導体装置の製造方法であって、以下の工程を有する。第１の面と、第１の面に対向する第２の面とを有し、かつ４Ｈ型の単結晶構造を有する炭化珪素から作られた基板が準備される。基板を準備する工程において第２の面上に加工ダメージ層が形成される。その後、第２の面上における加工ダメージ層が除去される。第１の面上に、電流経路の少なくとも一部を構成し、かつ炭化珪素から作られた半導体層が形成される。加工ダメージ層を除去する工程の後に、基板および半導体層が加熱される。
　本発明者らは、４Ｈ型の単結晶構造を有する炭化珪素から作られた単結晶基板の抵抗率の増大の原因のひとつは、基板が有する第１および第２の面のうち、半導体層が形成された第１の面に対向する第２の面上の加工ダメージ層から欠陥が高温下で進展するためであることを見出した。本発明の半導体装置の製造方法はこの知見に基づくものであって、第２の面上における加工ダメージ層を除去することによって、上述した欠陥の進展が抑制される。これにより基板の抵抗率の増大が抑制され、この結果、半導体装置のオン抵抗が低くなる。
　好ましくは基板および半導体装置を加熱する工程は、半導体層の表面を熱酸化することによって半導体層上に絶縁膜を形成する工程を含む。これにより半導体層の熱酸化によって半導体層上に絶縁膜を形成することができる。
　好ましくは、基板を準備する工程は、以下の工程を有する。４Ｈ型の単結晶構造を有する炭化珪素から作られたインゴットが準備される。インゴットをスライスすることによって第２の面が形成される。
　好ましくは、半導体層を形成する工程の前に、基板の第１の面が研磨される。これにより、より平坦な面上に半導体層を形成することができる。
　好ましくは、加工ダメージ層を除去する工程の後、かつ半導体層を形成する工程の前に、基板の第２の面上に炭化珪素から作られたベース層が形成される。このベース層によって基板を支持することができる。
　加工ダメージ層を除去する工程としては、たとえば、溶融ＫＯＨエッチングによる方法、ドライエッチングによる方法、加工ダメージ層を昇華させることによる方法、および研磨による方法の少なくともいずれかを用いることができる。
　以上の説明から明らかなように、本発明によれば、単結晶構造を有する炭化珪素から作られた基板を含み、かつ低いオン抵抗を有する半導体装置と、その製造方法とを提供することができる。
実施の形態１における半導体装置の構成を概略的に示す断面図である。 図１の基板の裏面におけるフォトルミネッセンス測定の実施例と、それに対する比較例とを示す図である。 図１の半導体装置の製造方法を概略的に説明するためのフローチャートである。 図１の半導体装置の製造方法の第１工程を概略的に示す斜視図である。 図１の半導体装置の製造方法の第２工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第３工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第４工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第５工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第６工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第７工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第８工程を概略的に示す断面図である。 比較例の半導体装置の製造方法の一工程を概略的に示す断面図である。 実施の形態２における半導体装置の製造に用いられる複合基板の構成を概略的に示す断面図である。 図１３に示す複合基板の製造方法を概略的に説明するためのフローチャートである。 実施の形態３における半導体装置の製造に用いられる複合基板の製造方法を概略的に説明するためのフローチャートである。 実施の形態３における半導体装置の製造に用いられる複合基板の製造方法の第１工程を概略的に示す断面図である。 実施の形態３における半導体装置の製造に用いられる炭化珪素基板の製造方法の第２工程を概略的に示す断面図である。 実施の形態３における半導体装置の製造に用いられる炭化珪素基板の製造方法の第３工程を概略的に示す断面図である。 実施の形態４における半導体装置の製造に用いられる複合基板の構成を概略的に示す断面図である。 実施の形態５における半導体装置の製造に用いられる複合基板の構成を概略的に示す断面図である。 図２０に示す複合基板の製造方法を概略的に説明するためのフローチャートである。 実施の形態６における半導体装置の製造に用いられる複合基板の構成を概略的に示す断面図である。 図２２に示す複合基板の製造方法を概略的に説明するためのフローチャートである。 実施の形態７における半導体装置の製造に用いられる複合基板の構成を概略的に示す断面図である。 図２４に示す複合基板の製造方法を概略的に説明するためのフローチャートである。 図２４に示す複合基板の製造方法の一工程を概略的に示す断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　図１を参照して、本実施の形態における半導体装置１は、縦方向に電流経路を有するものであって、具体的には縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）である。半導体装置１は、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、およびｐ＋領域２５は、基板２上において炭化珪素から作られた半導体層を構成しており、この半導体層は上部ソース電極２７およびドレイン電極１２の間で半導体装置１の電流経路を構成している。
　基板２は、４Ｈ型の単結晶構造を有する炭化珪素（ＳｉＣ）から作られており、またｎ型不純物（基板２の導電型をｎ型とする不純物、たとえば窒素）を含むことによってｎ型の導電型を有する。また基板２は、主表面２Ａ（第１の面）と、この主表面２Ａに対向する裏面２Ｂ（第２の面）とを有する。
　また基板２は、フォトルミネッセンス測定において、波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比が０．１以下となる物性を有し、好ましくはこの比が０．０１以下となる物性を有し、さらに好ましくはこの比が実質的にゼロとなる物性を有する。このフォトルミネッセンス測定において、励起光として、波長３２５ｎｍを有する励起レーザ（Ｈｅ－Ｃｄレーザ）が用いられ、測定装置として、波長分解能１ｎｍを有する回折格子型分光器が用いられる。フォトルミネッセンス測定として具体的には、まずドレイン電極１２が除去されることで、裏面２Ｂが露出される。次にレンズによって収束されたレーザ光が裏面２Ｂに照射される。これにより裏面２Ｂから発生したフォトルミネッセンス光は、必要に応じてフィルターなどを適宜経由して、分光器に入る。分光器によって波長分散された光がＣＣＤなどによって検出されることで、フォトルミネッセンス光のスペクトルが得られる。このスペクトルから、上述したピーク強度の比が算出される。
　図２を参照して、上記の室温でのフォトルミネッセンス測定の結果の一例について説明する。実線で示すスペクトルは本実施の形態の実施例の測定結果であり、一点鎖線で示すスペクトルは比較例の測定結果である。比較例のスペクトルは、波長３９０ｎｍ近傍にピークＱ１を、波長５００ｎｍ近傍にピークＱ２を有していた。一方、実施例のスペクトルは、波長３９０ｎｍ近傍に強いピークＰ１を有していたが、波長５００ｎｍ近傍においては明確なピークを有していなかった。よって上記のピーク強度の比は、実施例においては実質的に０であり、比較例においては約１であった。
　上記の実施例において実質的に０のピーク強度の比を与えるような裏面２Ｂを有する基板２が用いられた理由は、以下の通りである。本発明者らは、４Ｈ型の単結晶構造を有するＳｉＣから作られた基板２の抵抗率の増大の原因のひとつは、フォトルミネッセンス測定における波長５００ｎｍ付近のピークの存在によって特定される積層欠陥であり、半導体装置１の製造工程、特に加熱をともなう工程において加工ダメージ層中の欠陥が積層欠陥化し、進展するためであることを見出した。そこで本発明者らは、上記のように特定される欠陥が少ない基板２を用いることによって、すなわち上記ピーク強度の比として小さい値を有する基板２を準備することによって、半導体装置１の製造工程における基板２の抵抗率の増大が抑制され、この結果、半導体装置１のオン抵抗が低くなると考えた。なお３９０ｎｍ近傍のピークをピーク強度の比の分母とした理由は、３９０ｎｍ近傍のピークが理想的な４Ｈ型の単結晶構造を有するＳｉＣのバンド間発光であるため、３９０ｎｍ近傍のピークによって、欠陥に対応する５００ｎｍ近傍のピークを規格化することができると考えたためである。
　なお上記の条件を満たす基板２を準備する方法については後述する。また上記実施例においては上記の比が実質的に０であり、またこのような形態が最も好ましいものの、この比は必ずしも実質的に０である必要はなく、０．０１以下であれば大きな効果が得られ、０．１以下であれば効果が得られる。
　バッファ層２１は、炭化珪素から作られており、基板２の主表面２Ａ上に形成されている。バッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層２１におけるｎ型不純物の濃度は、たとえば５×１０１７ｃｍ－３とすることができる。このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化珪素からなり、たとえばその厚みは１０μｍである。また、耐圧保持層２２におけるｎ型不純物の濃度としては、たとえば５×１０１５ｃｍ－３という値を用いることができる。
　耐圧保持層２２の基板２とは反対側の主表面を含む領域には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３の内部においては、ｐ領域２３の主表面を含む領域にｎ＋領域２４が形成されている。また、このｎ＋領域２４に隣接する位置には、ｐ＋領域２５が形成されている。一方のｐ領域２３におけるｎ＋領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ＋領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６の厚みとしては、たとえば４０ｎｍという値を用いることができる。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ＋領域２４およびｐ＋領域２５上に接触するように、ソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の主表面とは反対側の主表面（裏面２Ｂ）にドレイン電極１２が形成されている。
　ここで、酸化膜２６と、半導体層としてのｎ＋領域２４、ｐ＋領域２５、ｐ領域２３および耐圧保持層２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は、１×１０２１ｃｍ－３以上となっている。これにより、特に酸化膜２６下のチャネル領域（酸化膜２６に接する部分であって、ｎ＋領域２４と耐圧保持層２２との間のｐ領域２３の部分）の移動度を向上させることができる。
　さらに半導体装置１は、基板２のバッファ層２１側の主表面２Ａは面方位｛０００１｝に対して、好ましくは５０°以上６５°以下のオフ角を有し、より好ましくは約５３°のオフ角を有する。オフ角のオフ方位は＜１１－２０＞方向に対して±５°以下の範囲内にあってもよい。あるいはオフ角のオフ方位は＜０１－１０＞方向に対して±５°以下の範囲内にあってもよい。この場合、好ましくは、主表面２Ａは＜０１－１０＞方向において｛０３－３８｝面に対して－３°以上＋５°以下のオフ角を有し、より好ましくは、主表面２Ａは＜０１－１０＞方向において（０－３３－８）面に対して－３°以上＋５°以下のオフ角を有する。この場合、主表面２Ａ上へのエピタキシャル成長と不純物注入とにより形成されるｐ領域２３の基板２とは反対側の主表面はほぼ（０－３３－８）面となっている。その結果、チャネル領域におけるキャリア移動度（チャネル移動度）を特に大きくすることができる。
　次に半導体装置１の製造方法を説明する。
　はじめに、炭化珪素基板準備工程Ｓ１０（図３）を実施する。この工程では、面方位（０－３３－８）面を主表面２Ａとする導電型がｎ型の炭化珪素基板を基板２として準備する。このような基板は、たとえば（０００１）面を主表面とするインゴット（原料結晶）から（０－３３－８）面が主表面２Ａとして露出するように基板を切出すといった手法により得ることができる。また基板２としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。具体的には、以下の図４～図７に示す工程が行われる。
　まず図４を参照して、４Ｈ型の単結晶構造を有するＳｉＣから作られたインゴット２Ｚが準備される。次にインゴット２Ｚが、図中破線で示すようにスライスされる。
　さらに図５を参照して、このスライス加工によって主表面２Ａおよび裏面２Ｂを有する基板２が切り出される。このスライス加工の機械的ストレスに起因して、主表面２Ａおよび裏面２Ｂの各々の上に、加工ダメージ層２ｐが形成される。加工ダメージ層２ｐは、結晶構造の歪みを有する層であり、たとえば１０μｍ程度の厚さを有する。
　さらに図６を参照して、裏面２Ｂ上における加工ダメージ層２ｐが、少なくとも一部、好ましくはすべて、除去される。裏面２Ｂ上における加工ダメージ層２ｐを除去するためには、たとえば、溶融ＫＯＨエッチングによる方法、ドライエッチングによる方法、熱エッチングによる方法、および研磨による方法の少なくともいずれかを用いることができる。ここで熱エッチングとは、主に高温加熱によってＳｉＣを除去する方法であって、具体的には、ＳｉＣを昇華させる方法、および高温下で特定の雰囲気中にＳｉＣをさらすことによってＳｉＣを除去する方法のいずれを用いることもできる。この特定の雰囲気としては、たとえば、水素雰囲気、塩素雰囲気、または塩化水素雰囲気を用いることができる。また裏面２Ｂの表面を酸化することによって酸化層を形成し、この酸化層をウエットエッチングによって除去する方法を用いることもできる。あるいは裏面２Ｂの表面を炭化することによって炭化層を形成し、この炭化層を除去する方法を用いることもできる。
　好ましくは、加工ダメージ層２ｐを除去する際に新たな加工ダメージ層を形成しないようにするために、裏面２Ｂ上において、機械的方法および物理的方法ではなく、化学的方法によって加工ダメージ層２ｐが除去される。また機械的方法をともなって加工ダメージ層２ｐが除去される場合、なるべく機械的ダメージが小さくなるような条件が用いられる。具体的には、単純な機械的研磨よりはＣＭＰ(Chemical　Mechanical　Polishing)の方が好ましく、単純な機械的研磨が行われる場合は、３μｍ程度以下の粒径を有する研磨材が用いられることが好ましい。
　さらに図７を参照して、主表面２Ａに対してラッピングが行われる。このラッピングは、比較的荒い研磨工程であって、好ましくは３μｍを超える粒径を有する研磨材が用いられる。次に主表面２Ａに対して、より小さい粒径を有する研磨材を用いた機械的研磨が行われる。この粒径は、好ましくは０．５μｍ以上３μｍ以下である。次に主表面２Ａに対してＣＭＰが行われる。これより、主表面２Ａ上の加工ダメージ層２ｐがおおよそ除去される。
　なお上記説明においては、主表面２Ａ上に対してはラッピングおよび機械的研磨を経てＣＭＰが行われた。すなわち段階的に研磨レートが小さくなるような研磨が行われた。一方、裏面２Ｂに対しては、このような段階的な研磨は必ずしも必要ではなく、加工ダメージ層２ｐを除去する工程が行なわれればよい。この相違は、主表面２Ａに対する工程が主表面２Ａを平坦化することを主目的としている一方で、裏面２Ｂに対する工程は裏面２Ｂ上の加工ダメージ層２ｐを除去することを主目的としているからである。また図６では、裏面２Ｂ上の加工ダメージ層しか除去されていないが、溶融ＫＯＨエッチングによる方法などが用いられる場合、主表面２Ａ上のダメージ層も同時に除去される。上記の通り、主表面２Ａに関しては、平坦化のための研磨が必要なことがあり、ラッピングで加工ダメージが再導入されるため、段階的に研磨レートが小さくなるような研磨が必要なことがある。
　以上により半導体装置１の製造工程に用いられる基板２が準備される。このようにして準備された基板２は、裏面２Ｂ上にわずかの加工ダメージ層２ｐしか有しないか、または裏面２Ｂ上に加工ダメージ層２ｐを有しない。
　この時点で基板２の裏面２Ｂに対して、前述したフォトルミネッセンス測定を行ったところ、半導体基板１が最終的に得られた時点における基板２の裏面２Ｂに対する結果と同様の結果が得られた。すなわち前述した定義のピーク強度の比が実質的に０であった。
　図８を参照して、エピタキシャル層形成工程Ｓ２０（図３）を実施する。具体的には、基板２の主表面２Ａ上にバッファ層２１を形成する。バッファ層としては、導電型がｎ型の炭化珪素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層２１における不純物の濃度は、たとえば５×１０１７ｃｍ－３である。そして、このバッファ層２１上に、図８に示すように耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化珪素からなる層をエピタキシャル成長法によって形成する。この耐圧保持層２２の厚さは、たとえば１０μｍである。また、この耐圧保持層２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０１５ｃｍ－３である。
　図９を参照して、次に注入工程Ｓ３０（図３）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物（たとえばアルミニウム（Ａｌ））を耐圧保持層２２に注入することにより、ｐ領域２３を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型不純物を所定の領域に注入することにより、ｎ＋領域２４を形成する。このｎ型不純物としては、たとえばリン（Ｐ）を用いることができる。また、同様の手法により、導電型がｐ型の不純物を注入することにより、ｐ＋領域２５を形成する。
　このような注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
　図１０を参照して、ゲート絶縁膜形成工程Ｓ４０（図３）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５上を覆うように酸化膜２６（絶縁膜）を形成する。好ましくは、この酸化膜２６は半導体層をドライ酸化（熱酸化）することによって形成された熱酸化膜であり、この場合、酸化膜２６は半導体層の材料の酸化物からなる。このドライ酸化は加熱工程を含み、この加熱工程は、たとえば、加熱温度１２００℃、加熱時間１２０分の条件を有する。
　その後、窒素アニール工程Ｓ５０（図３）を実施する。具体的には、雰囲気ガスを一酸化窒素（ＮＯ）として、アニール処理を行なう。アニール処理の温度条件としては、たとえば加熱温度を１１００℃、加熱時間を１２０分とする。この結果、酸化膜２６と下層の耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５との間の界面近傍に窒素原子が導入される。また、この一酸化窒素を雰囲気ガスとして用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニールを行なってもよい。具体的には、アルゴンガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
　図１１を参照して、電極形成工程Ｓ６０（図３）を実施する。具体的には、酸化膜２６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。そして、当該レジスト膜をマスクとして用いて、ｎ＋領域２４およびｐ＋領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上、当該酸化膜２６において形成された開口部内部においてｎ＋領域２４およびｐ＋領域２５と接触する領域、および基板２のバッファ層２１とは反対側の主表面上に、金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、ソース電極１１およびドレイン電極１２を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。その後、ソース電極１１上に上部ソース電極２７（図１参照）を形成する。
　この後、さらにゲート絶縁膜として作用する酸化膜２６上にゲート電極１０（図１参照）を形成する。このゲート電極１０の形成方法としては、以下のような方法を用いることができる。たとえば、予め酸化膜２６上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極となるべき導電体膜の部分以外の導電体膜を除去(リフトオフ）する。この結果、図１に示すようにゲート電極１０が形成される。このようにして、図１に示すような半導体装置１を得ることができる。
　次に比較例の半導体装置の製造方法（図１２）について説明する。この比較例においては、本実施の形態（図７）と異なり、裏面２Ｂ上に加工ダメージ層２ｐを有する基板が準備され、この基板を用いて図８～図１１と同様の工程が行われる。これらの工程は、複数の加熱をともなう工程を含んでおり、この加熱工程において、積層欠陥が矢印ＤＶ（図１２）に示すように進展しやすい。またこの進展方向は、たとえば＜１１－２０＞方向のように、＜０００１＞方向に垂直な方向である。よって{０００１}面に対するオフ角が大きいほど、積層欠陥が基板２中を進展しやすくなる。このように積層欠陥が進展すると、基板２の抵抗率が大きくなってしまう。
　次に、本実施の形態によって基板２の抵抗率の増大が抑制されることを検証した結果について説明する。この検証は、（０００１）面に対するオフ角が８°となるようにインゴットから切り出された、厚さ４００μｍの基板２を用いて、シート抵抗（単位：ｍΩ／□）の測定により行われた。なおこの基板２のシート抵抗測定は、基板２上に半導体層が形成されているかいなかの影響をほとんど受けない。なぜならばシート抵抗は横方向（面内方向）の抵抗に関する値であるために半導体層に比して基板２の抵抗の方が支配的であるためである。
　まず本実施の形態の実施例の基板２のシート抵抗の変化について説明する。基板２が準備された段階で（図７）、シート抵抗は５２０ｍΩ／□であった。耐圧保持層２２が形成された段階（図８）でも、シート抵抗はほとんど変化せず５２０ｍΩ／□であった。温度１２００℃、時間１２０分の熱処理条件で酸化膜２６が形成された段階（図１０）でも、シート抵抗はほとんど変化せず５２０ｍΩ／□であった。すなわち本実施例においては、基板２のシート抵抗が半導体装置１の製造工程においてほとんど変化しなかった。
　次に比較例（図１２）の基板のシート抵抗の変化について説明する。比較例の基板は、実施例と異なり、裏面２Ｂ上における加工ダメージ層２ｐが除去されていない。すなわち裏面２Ｂ上に加工ダメージ層２ｐを有する基板がまず準備される。この時点で、シート抵抗は５００ｍΩ／□であった。耐圧保持層２２が形成された段階（図８に対応）では、シート抵抗が若干増加して５３０ｍΩ／□となった。温度１２００℃、時間１２０分の熱処理条件で酸化膜２６が形成された段階（図１０に対応）では、シート抵抗が急激に増大し９００ｍΩ／□となった。すなわち本実施例においては、基板２のシート抵抗が半導体装置１の製造工程において増加し、特に強い熱処理の後に急激に増大した。またこの基板の裏面側を１００μｍだけ除去して行なったシート抵抗の測定結果から、この除去された部分の抵抗率は、残された部分の抵抗率に比して１．３倍程度高い抵抗率を有していた。つまり比較例の基板は裏面近傍において、特に高い抵抗率を有していた。
　なお裏面２Ｂ上に加工ダメージ層２ｐを有する基板の抵抗率を上述したように大きく増大させる熱処理の温度は、１２００℃に限定されるものではない。具体的には、上述したような抵抗率の大きな増大は、たとえば１０００～１２００℃の熱処理によって引き起こされ得る。
　上記の検証結果から、本実施の形態によれば、半導体装置１の製造工程における基板２の抵抗率の増大を抑制でき、特に裏面２Ｂ近傍の抵抗率の増大を抑制することができることがわかった。この抵抗率の増大の抑制により、本実施の形態の半導体装置１は低いオン抵抗を有すると考えられる。
　（実施の形態２）
　図１３を参照して、本実施の形態における半導体装置は、上記実施の形態１における半導体装置１（図１）の基板２の代わりに複合基板２Ｘａを有する。複合基板２Ｘａは、ＳｉＣからなるベース層１１０と、ベース層１１０の一方の主表面１１０Ａ上に配置された基板１２０とを含んでいる。基板１２０は、基板２（図７：実施の形態１）と同様の構成を有しており、基板２の主表面２Ａに対応する主表面１２０Ａと、基板２の裏面に対応する裏面１２０Ｂとを有する。なお本実施の形態においてはドレイン電極１２は裏面１２０Ｂ上にベース層１１０を介して設けられる。またベース層１１０と基板１２０とは、別の結晶からなっている。そして、基板１２０の欠陥密度はベース層１１０の欠陥密度よりも小さい。
　また、上記ベース層１１０と基板１２０との界面の存在によって、ベース層１１０の欠陥が基板１２０中に伝播することが抑制される。このとき、ベース層１１０と基板１２０とは、直接接合されていてもよいし、中間層を介して接合されていてもよい。
　高品質なＳｉＣ単結晶は、大口径化が困難である。一方、ＳｉＣ基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質なＳｉＣ単結晶（たとえば欠陥密度が小さい炭化珪素単結晶）が得られた場合でも、切断などによって所定の形状等に加工できない領域は、有効に利用されない可能性がある。
　これに対し、本実施の形態の半導体装置を構成する複合基板２Ｘａは、ＳｉＣからなるベース層１１０と、単結晶ＳｉＣからなり、ベース層１１０上に配置された基板１２０とを含んでおり、基板１２０の欠陥密度はベース層１１０の欠陥密度よりも小さくなっている。そのため、欠陥密度が大きく、低品質なＳｉＣ結晶からなるベース基板１１０を上記所定の形状および大きさに加工してベース層１１０とし、当該ベース層１１０上に高品質であるものの所望の形状等が実現されていないＳｉＣ単結晶を基板１２０として配置することができる。このようにして得られた複合基板２Ｘａは、所定の形状および大きさに統一されているため半導体装置の製造を効率化できる。また、このようにして得られた複合基板２Ｘａは、高品質な基板１２０を使用して半導体装置１を製造することが可能であるため、ＳｉＣ単結晶を有効に利用することができる。その結果、本発明の半導体装置によれば、製造コストの低減が可能な半導体装置を提供することができる。
　また、基板１２０のＸ線ロッキングカーブの半値幅は、ベース層１１０のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
　基板１２０のマイクロパイプ密度はベース層１１０のマイクロパイプ密度よりも小さいことが好ましい。また、基板１２０の貫通らせん転位密度はベース層１１０の貫通らせん転位密度よりも小さいことが好ましい。また、基板１２０の貫通刃状転位密度はベース層１１０の貫通刃状転位密度よりも小さいことが好ましい。また、基板１２０の基底面転位密度はベース層１１０の基底面転位密度よりも小さいことが好ましい。また、基板１２０の混合転位密度はベース層１１０の混合転位密度よりも小さいことが好ましい。また、基板１２０の積層欠陥密度はベース層１１０の積層欠陥密度よりも小さいことが好ましい。また、基板１２０の点欠陥密度はベース層１１０の点欠陥密度よりも小さいことが好ましい。
　このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１１０に比べて低減した基板１２０を配置することにより、高品質な活性層（エピタキシャル成長層）を基板１２０上に形成することができる。
　次に、本実施の形態における複合基板２Ｘａの製造方法について説明する。
　図１４を参照して、まず工程Ｓ１１０として基板準備工程が実施される。この工程では、図１３を参照して、基板１２０と、たとえば単結晶ＳｉＣからなるベース基板１１０とが準備される。基板１２０の裏面１２０Ｂ上の加工ダメージ層は、基板２の裏面２Ｂ（図６および図７）と同様に除去される。
　このとき、基板１２０の主表面１２０Ａは、この製造方法により得られる複合基板２Ｘａの主表面となることから、所望の主表面の面方位に合わせて基板１２０の主表面１２０Ａの面方位を選択する。ここでは、たとえば主表面が（０－３３－８）面である基板１２０が準備される。また、ベース層１１０には、たとえば不純物濃度が２×１０１９ｃｍ－３よりも大きい基板が採用される。そして、基板１２０には、たとえば不純物濃度が５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい基板が採用される。
　次に、工程Ｓ１２０として基板平坦化工程が実施される。この工程は必須の工程ではないが、工程Ｓ１１０において準備されたベース層１１０や基板１２０の平坦性が不十分な場合に実施することができる。具体的には、たとえばベース層１１０や基板１２０の主表面に対して研磨が実施される。一方、この工程を省略することにより、製造コストを低減することができる。
　次に、工程Ｓ１３０として、積層工程が実施される。具体的には、図１３に示すように、ベース層１１０の主表面１１０Ａと、基板１２０の裏面１２０Ｂとが接触するように、ベース層１１０および基板１２０が積み重ねられる。
　次に、工程Ｓ１４０として、接合工程が実施される。具体的には、互いに積み重ねられたベース層１１０および基板１２０がたとえばＳｉＣの昇華温度以上の温度域に加熱されることにより、ベース層１１０と基板１２０とが接合される。これにより複合基板２Ｘａ（図１３）が得られる。そして本実施の形態における半導体装置の製造方法では、この複合基板２Ｘａが用いられ、半導体装置１が上記実施の形態１と同様に製造される。
　ここで、工程Ｓ１４０における積層基板の加熱温度は１８００℃以上２５００℃以下であることが好ましい。加熱温度が１８００℃よりも低い場合、ベース層１１０と基板１２０との接合に長時間を要し、複合基板２Ｘａの製造効率が低下する。一方、加熱温度が２５００℃を超えると、ベース層１１０および基板１２０の表面が荒れ、作製される複合基板２Ｘａにおける欠陥の発生が多くなるおそれがある。複合基板２Ｘａにおける欠陥の発生を一層抑制しつつ製造効率を向上させるためには、工程Ｓ１４０における積層基板の加熱温度は１９００℃以上２１００℃以下であることが好ましい。また、工程Ｓ１４０における加熱時の雰囲気の圧力は、１０－５Ｐａ以上１０６Ｐａ以下、より好ましくは１０－２Ｐａ以上１０４Ｐａ以下、さらに好ましくは１０－１Ｐａ以上１０４Ｐａ以下とすることにより、簡素な装置により上記接合を実施することができる。また、工程Ｓ１４０における加熱時の雰囲気は、大気雰囲気を減圧することによって得られた雰囲気であってもよい。あるいはこの雰囲気は不活性ガス雰囲気であってもよく、この場合、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが好ましい。
　（実施の形態３）
　半導体装置を構成する複合基板（図１３：実施の形態２）の他の製造方法について、図１５～図１８を参照して説明する。実施の形態３における複合基板の製造方法は、基本的には上記実施の形態２の場合と同様に実施される。しかし、実施の形態３における複合基板の製造方法は、ベース層１１０の形成プロセスにおいて実施の形態２の場合とは異なっている。
　図１５を参照して、まず工程Ｓ１１０として基板準備工程が実施される。具体的には、図１６に示すように、実施の形態２の場合と同様に基板１２０が準備されるとともに、ＳｉＣからなる原料基板１１１が準備される。この原料基板１１１は単結晶ＳｉＣからなっていてもよいし、多結晶ＳｉＣからなっていてもよく、ＳｉＣの焼結体であってもよい。また、原料基板１１１に代えてＳｉＣからなる原料粉末を採用することもできる。
　次に工程Ｓ１５０として近接配置工程が実施される。具体的には、図１６に示すように、互いに対向するように配置された第１ヒータ１８１および第２ヒータ１８２により、それぞれ基板１２０および原料基板１１１が保持される。このとき、基板１２０と原料基板１１１とは、１μｍ以上１ｃｍ以下の間隔、たとえば１ｍｍ程度の間隔をおいてそれぞれの主面である主表面１２０Ｂおよび主表面１１１Ａが対向するように近接して配置される。
　次に工程Ｓ１６０として昇華工程が実施される。この工程Ｓ１６０では、第１ヒータ１８１によって基板１２０が所定の基板温度まで加熱される。また、第２ヒータ１８２によって原料基板１１１が所定の原料温度まで加熱される。このとき、原料基板１１１が原料温度まで加熱されることによって、原料基板１１１の表面からＳｉＣが昇華する。一方、基板温度は原料温度よりも低く設定される。具体的には、たとえば基板温度は原料温度よりも１℃以上１００℃以下程度低く設定される。基板温度は、たとえば１８００℃以上２５００℃以下である。これにより、図１７に示すように、原料基板１１１から昇華して気体となったＳｉＣは、基板１２０の表面に到達して固体となり、ベース層１１０を形成する。そして、この状態を維持することにより、図１８に示すように原料基板１１１を構成するＳｉＣが全て昇華して基板１２０の表面上に移動する。これにより、工程Ｓ１６０が完了し、図１３に示す基板２が完成する。
　なお工程Ｓ１６０において用いられる雰囲気の圧力は、好ましくは１０－５Ｐａ以上１０６Ｐａ以下、より好ましくは１０－２Ｐａ以上１０４Ｐａ以下、さらに好ましくは１０－１Ｐａ以上１０４Ｐａ以下である。またこの雰囲気は、大気雰囲気を減圧することによって得られたものであってもよい。あるいはこの雰囲気は不活性ガス雰囲気であってもよく、この場合、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが好ましい。
　（実施の形態４）
　本実施の形態における半導体装置は、基本的には実施の形態２または３と同様の構造を有している。しかし、実施の形態４の半導体装置の製造工程において準備される複合基板は、実施の形態２または３の複合基板と異なっている。
　図１９を参照して、実施の形態４における半導体装置の製造方法において準備される複合基板２Ｘｂは複数の基板１２０を有し、複数の基板１２０の各々はベース層１１０上に配置されている。好ましくは、複数の基板１２０は、ベース層１１０上において隣接する基板１２０同士が互いに接触するように、マトリックス状に配置されている。これにより複合基板２Ｘｂは、半導体装置の製造工程において、複数の高品質な基板１２０を有する大口径な基板として取り扱われ、これにより半導体装置の製造プロセスを効率化することができる。
　本実施の形態の複合基板２Ｘｂは、実施の形態２における工程Ｓ１３０において複数の基板１２０をベース層１１０上に平面的に並べて配置することにより（図１３参照）、もしくは実施の形態３における工程Ｓ１５０において、第１ヒータ１８１に複数の基板１２０を平面的に並べた状態で保持させることにより（図１６参照）、実施の形態２もしくは実施の形態３の場合と同様に製造することができる。好ましくは、複数の基板１２０の上記の配置において、複数の基板１２０間の最短間隔（図１９における横方向の最短間隔）は５ｍｍ以下とされ、より好ましくは１ｍｍ以下とされ、さらに好ましくは１００μｍ以下とされ、さらに好ましくは１０μｍ以下とされる。
　なお最終的に得られる半導体装置は、基板レベルにおける工程の完了後にダイシング工程を経て形成され、複数の基板１２０のうちの１つのみを有する。よって本実施の形態の半導体装置は、実施の形態２または３の半導体装置と同様である。
　（実施の形態５）
　複合基板のさらに他の製造方法について説明する。本実施の形態における半導体装置は、基本的には実施の形態２における半導体装置と同様の構造を有し、同様の効果を奏する。しかし、実施の形態５の半導体装置は、複合基板の構造において実施の形態２の場合とは異なっている。
　図２０を参照して、実施の形態５における複合基板２Ｘｃにおいては、ベース層１１０と基板１２０との間に、非晶質ＳｉＣからなる中間層としてのアモルファスＳｉＣ層１４０が配置されている。そして、ベース層１１０と基板１２０とは、このアモルファスＳｉＣ層１４０により接続されている。このアモルファスＳｉＣ層１４０の存在により、たとえば不純物濃度の異なるベース層１１０と基板１２０とを容易に接続することができる。
　次に、実施の形態５における複合基板２Ｘｃの製造方法について説明する。
　図２１を参照して、まず工程Ｓ１１０として基板準備工程が実施の形態２の場合と同様に実施され、ベース層１１０と基板１２０とが準備される。
　次に、工程Ｓ１１１としてＳｉ層形成工程が実施される。この工程Ｓ１１１では、工程Ｓ１１０において準備されたベース層１１０の一方の主面上に、たとえば厚み１００ｎｍ程度のＳｉ層が形成される。このＳｉ層の形成は、たとえばスパッタリング法により実施することができる。
　次に、工程Ｓ１３０として積層工程が実施される。この工程Ｓ１３０では、工程Ｓ１１１において形成されたＳｉ層上に、工程Ｓ１１０において準備された基板１２０が載置される。これにより、ベース層１１０上にＳｉ層を挟んで基板１２０が積層された積層基板が得られる。
　次に、工程Ｓ１７０として加熱工程が実施される。この工程Ｓ１７０では、工程Ｓ１３０において作製された積層基板が、たとえば圧力１×１０３Ｐａの水素ガスとプロパンガスとの混合ガス雰囲気中で、１５００℃程度に加熱され、３時間程度保持される。これにより、上記Ｓｉ層に、主にベース層１１０および基板１２０からの拡散によって炭素が供給され、図２０に示すようにアモルファスＳｉＣ層１４０が形成される。これにより、たとえば不純物濃度の異なるベース層１１０と基板１２０とをアモルファスＳｉＣ層１４０により接続した実施の形態５における複合基板２Ｘｃを容易に製造することができる。
　（実施の形態６）
　図２２を参照して、本実施の形態における複合基板２Ｘｄにおいては、ベース層１１０と基板１２０との間に、金属層の少なくとも一部がシリサイド化されて形成された中間層としてのオーミックコンタクト層１５０が形成されている点において、実施の形態２の場合とは異なっている。そして、ベース層１１０と基板１２０とは、このオーミックコンタクト層１５０により接続されている。このオーミックコンタクト層１５０の存在により、たとえば不純物濃度の異なるベース層１１０と基板１２０とを積層した構成を有する複合基板２Ｘｄを容易に作製することができる。
　次に複合基板２Ｘｄの製造方法について説明する。
　図２３を参照して、まず工程Ｓ１１０として基板準備工程が実施の形態２の場合と同様に実施され、ベース層１１０と基板１２０とが準備される。
　次に、工程Ｓ１１２として金属膜形成工程が実施される。この工程Ｓ１１２では、工程Ｓ１１０において準備されたベース層１１０の一方の主面上に、たとえば金属を蒸着することにより、金属膜が形成される。この金属膜は、たとえば加熱されることによりシリサイドを形成する金属、たとえばニッケル、モリブデン、チタン、アルミニウム、タングステンから選択される少なくとも１種以上を含んでいる。
　次に、工程Ｓ１３０として積層工程が実施される。この工程Ｓ１３０では、工程Ｓ１１２において形成された金属膜上に、工程Ｓ１１０において準備された基板１２０が載置される。これにより、ベース層１１０上に金属膜を挟んで基板１２０が積層された積層基板が得られる。
　次に、工程Ｓ１７０として加熱工程が実施される。この工程Ｓ１７０では、工程Ｓ１３０において作製された積層基板が、たとえばアルゴンなどの不活性ガス雰囲気中において１０００℃程度に加熱される。これにより、上記金属膜の少なくとも一部（ベース層１１０と接触する領域およびＳｉＣ基板と接触する領域）がシリサイド化され、ベース層１１０および基板１２０とオーミックコンタクトするオーミックコンタクト層１５０が形成される。その結果、たとえば不純物濃度の異なるベース層１１０と基板１２０とをオーミックコンタクト層１５０により接続した構成を有する複合基板２Ｘｄを容易に製造することができる。
　（実施の形態７）
　図２４を参照して、本実施の形態における複合基板２Ｘｅにおいては、ベース層１１０と基板１２０との間に中間層としてのカーボン層１６０が形成されている点において、実施の形態２の場合とは異なっている。そして、ベース層１１０と基板１２０とは、このカーボン層１６０により接続されている。このカーボン層１６０の存在により、たとえば不純物濃度の異なるベース層１１０と基板１２０とを積層した構成を有する複合基板２Ｘｅを容易に作製することができる。
　次に複合基板２Ｘｅの製造方法について説明する。
　図２５を参照して、まず工程Ｓ１１０が実施の形態２と同様に実施された後、必要に応じて工程Ｓ１２０が実施の形態２と同様に実施される。
　次に、工程Ｓ１２５として接着剤塗布工程が実施される。この工程Ｓ１２５では、図２６に示すように、たとえばベース層１１０の主面上にカーボン接着剤が塗布されることにより、前駆体層１６１が形成される。カーボン接着剤として、たとえば樹脂と、黒鉛微粒子と、溶剤とからなるものを採用することができる。ここで、樹脂としては、加熱されることにより難黒鉛化炭素となる樹脂、たとえばフェノール樹脂などを採用することができる。また、溶剤としては、たとえばフェノール、ホルムアルデヒド、エタノールなどを採用することができる。さらに、カーボン接着剤の塗布量は、１０ｍｇ／ｃｍ２以上４０ｍｇ／ｃｍ２以下とすることが好ましく、２０ｍｇ／ｃｍ２以上３０ｍｇ／ｃｍ２以下とすることがより好ましい。また、塗布されるカーボン接着剤の厚みは１００μｍ以下とすることが好ましく、５０μｍ以下とすることがより好ましい。
　次に、工程Ｓ１３０として、積層工程が実施される。この工程Ｓ１３０では、図２６を参照して、ベース層１１０の主面上に接触して形成された前駆体層１６１上に接触するように基板１２０が載置されて、積層基板が作製される。
　次に、工程Ｓ１８０として、プリベーク工程が実施される。この工程Ｓ１８０では、上記積層基板が加熱されることにより、前駆体層１６１を構成するカーボン接着剤から溶剤成分が除去される。具体的には、たとえば上記積層基板に対して厚み方向に荷重を負荷しつつ、積層基板を溶剤成分の沸点を超える温度域まで徐々に加熱する。この加熱は、クランプなどを用いてベース層１１０と基板１２０とが圧着されつつ実施されることが好ましい。また、できるだけ時間をかけてプリベーク（加熱）が実施されることにより、接着剤からの脱ガスが進行し、接着の強度を向上させることができる。
　次に、工程Ｓ１９０として、焼成工程が実施される。この工程Ｓ１９０では、工程Ｓ１８０において加熱されて前駆体層１６１がプリベークされた積層基板が高温、好ましくは９００℃以上１１００℃以下、たとえば１０００℃に加熱され、好ましくは１０分以上１０時間以下、たとえば１時間保持されることにより前駆体層１６１が焼成される。焼成時の雰囲気としては、アルゴンなどの不活性ガス雰囲気が採用され、雰囲気の圧力はたとえば大気圧とすることができる。これにより、前駆体層１６１が炭素からなるカーボン層１６０となる。以上により、ベース層１０とＳｉＣ基板ＳｉＣ層）２０とがカーボン層１６０により接合された構成を有する複合基板２Ｘｅ（図２４）が得られる。
　なお、上記の各実施の形態においてはＭＯＳＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）など他の形態の半導体装置であってもよい。
　また上記の各実施の形態においてはゲート絶縁膜が設けられた構成が示されたが、本発明の半導体装置はこのような構成に限られず、たとえばショットキー接合を有する構成を含む半導体装置であってもよい。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　半導体装置、２，１２０　基板、２Ａ，１２０Ａ　主表面（第１の面）、２Ｂ，１２０Ｂ　裏面（第２の面）、２ｐ　加工ダメージ層、２Ｚ　インゴット、１０　ゲート電極、１１　ソース電極、１２　ドレイン電極、２１　バッファ層、２２　耐圧保持層、２３　ｐ領域、２４　ｎ＋領域、２５　ｐ＋領域、２６　酸化膜（絶縁膜）、２７　上部ソース電極、１１０　ベース層、１４０　アモルファスＳｉＣ層、１５０　オーミックコンタクト層、１６０　カーボン層、１６１　前駆体層、１８１　第１ヒータ、１８２　第２ヒータ。

Claims (21)

  1. 　電流経路を有する半導体装置（１）であって、
    　前記電流経路の少なくとも一部を構成し、かつ炭化珪素から作られた半導体層（２１～２５）と、
    　前記半導体層を支持する第１の面（２Ａ）と前記第１の面に対向する第２の面（２Ｂ）とを有し、かつ４Ｈ型の単結晶構造を有する炭化珪素から作られ、かつフォトルミネッセンス測定において波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比が０．１以下となる物性を有する基板（２）とを備える、半導体装置。
  2. 　前記基板は前記第２の面において前記物性を有する、請求項１に記載の半導体装置。
  3. 　前記半導体層上に絶縁膜（２６）をさらに備えた、請求項１に記載の半導体装置。
  4. 　前記絶縁膜は前記半導体層の材料の酸化物から作られている、請求項３に記載の半導体装置。
  5. 　前記絶縁膜は熱酸化膜である、請求項３に記載の半導体装置。
  6. 　前記基板は前記電流経路の一部を構成する、請求項１に記載の半導体装置。
  7. 　前記第１の面は｛０００１｝面に対して５０°以上６５°以下のオフ角を有する、請求項１に記載の半導体装置。
  8. 　前記オフ角のオフ方位は＜１１－２０＞方向に対して±５°以下の範囲内にある、請求項７に記載の半導体装置。
  9. 　前記オフ角のオフ方位は＜０１－１０＞方向に対して±５°以下の範囲内にある、請求項７に記載の半導体装置。
  10. 　前記第１の面は＜０１－１０＞方向において｛０３－３８｝面に対して－３°以上＋５°以下のオフ角を有する、請求項９に記載の半導体装置。
  11. 　前記第１の面は＜０１－１０＞方向において（０－３３－８）面に対して－３°以上＋５°以下のオフ角を有する、請求項１０に記載の半導体装置。
  12. 　前記基板を支持し、かつ炭化珪素から作られたベース層（１１０）をさらに備える、請求項１に記載の半導体装置。
  13. 　電流経路を有する半導体装置（１）の製造方法であって、
    　第１の面（２Ａ）と、前記第１の面に対向する第２の面（２Ｂ）とを有し、かつ４Ｈ型の単結晶構造を有する炭化珪素から作られた基板（２）を準備する工程を備え、前記基板を準備する工程において前記第２の面上に加工ダメージ層（２ｐ）が形成され、さらに
    　前記第２の面上における前記加工ダメージ層を除去する工程と、
    　前記第１の面上に、前記電流経路の少なくとも一部を構成し、かつ炭化珪素から作られた半導体層（２１～２５）を形成する工程と、
    　前記加工ダメージ層を除去する工程の後に、前記基板および前記半導体層を加熱する工程とを備える、半導体装置の製造方法。
  14. 　前記基板および前記半導体層を加熱する工程は、前記半導体層の表面を熱酸化することによって前記半導体層上に絶縁膜（２６）を形成する工程を含む、請求項１３に記載の半導体装置の製造方法。
  15. 　前記基板を準備する工程は、
    　４Ｈ型の単結晶構造を有する炭化珪素から作られたインゴット（２Ｚ）を準備する工程と、
    　前記インゴットをスライスすることによって前記第２の面を形成する工程とを含む、請求項１３に記載の半導体装置の製造方法。
  16. 　前記半導体層を形成する工程の前に、前記第１の面を研磨する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
  17. 　前記加工ダメージ層を除去する工程の後、かつ前記半導体層を形成する工程の前に、前記第２の面上に炭化珪素から作られたベース層（１１０）を形成する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
  18. 　前記加工ダメージ層を除去する工程は、溶融ＫＯＨエッチングによって前記加工ダメージ層を除去する工程を含む、請求項１３に記載の半導体装置の製造方法。
  19. 　前記加工ダメージ層を除去する工程は、ドライエッチングによって前記加工ダメージ層を除去する工程を含む、請求項１３に記載の半導体装置の製造方法。
  20. 　前記加工ダメージ層を除去する工程は、前記加工ダメージ層を昇華させる工程を含む、請求項１３に記載の半導体装置の製造方法。
  21. 　前記加工ダメージ層を除去する工程は、研磨によって前記加工ダメージ層を除去する工程を含む、請求項１３に記載の半導体装置の製造方法。
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