JP3785067B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、口径の大きなバルク結晶を得るのが困難な半導体材料からなる結晶基板のアップスケール方法に係り、特にこの様な特殊な半導体材料のエピタキシャル基板の製造方法、このエピタキシャル基板を用いた半導体素子の製造方法、及びエピタキシャル基板に関する。
【０００２】
【従来の技術】
シリコン（Ｓｉ）に比べて高い静電破壊電界、キャリア移動度、熱伝導度など優れた物性を有しているダイアモンド、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）等のワイドギャップ半導体材料は、パワーデバイス、高周波デバイス、発光デバイス、電子エミッタなどへの応用が期待されている。しかしながら、いずれもＳｉに比べて大きく実用化が遅れている。この原因は種々ある。が、その最大のもののひとつに高品質で大面積の結晶基板を得ることが困難である点がある。更に、たとえ、大面積の結晶基板が得られたとしても、極めて高価であり実用的でないといった点にある。
【０００３】
例えばダイアモンドでは、人工的に得られる単結晶基板は、最も大きなものでも、高温高圧（ＨＰＨＴ）合成による数ｍｍ角程度である（以下においてＨＰＨＴ合成によるダイアモンドを「ＨＰＨＴダイアモンド」という。）。そして、その価格は、グレードにもよるが、おおよそ４ｍｍ角、厚さ５００μｍのもので１万円程度である。そして、ダイアモンド基板のサイズを通常の半導体基板である数インチほどにまで大きくすることは、現状の技術レベルでは不可能である。又、この様な数インチレベルの大面積ダイアモンド基板はコストの急激な上昇を伴うことが必須であり、工業的な実現性は今のところ極めて少ない。
【０００４】
【発明が解決しようとする課題】
Ｓｉを中心とした半導体製造技術はますます大口径化の方向に進み、現在３００ｍｍφのウェハを採用した製造工程が開始されつつある。したがって、これに必要なそれぞれの半導体製造装置も大口径化の方向にある。例えば、フォトレジストを塗布するスピンナーや、このフォトレジストに対し露光するステッパー等の半導体製造装置も大口径ウェハに適合した装置が主流となっている。このため、３世代程度過去になる５０ｍｍφ（２インチ）や７５ｍｍφ（３インチ）用の半導体製造装置は、市場において入手困難で、これらの小口径のウェハに対するフォトリソグラフィ工程も次第に困難になりつつある。まして、４ｍｍ角程度の微細なチップに対するフォトリソグラフィ工程は、微細なチップを保持するための専用の治具が必要になる等の装置レベルの煩雑さ、或いはチップのハンドリングの困難性を伴い、量産には適合せず、生産コストが極めて増大する結果となる。
【０００５】
上記のような問題点に鑑み、本発明は、小さなサイズの結晶基板しか市場で入手出来ない特殊な半導体材料であっても、任意の外径サイズにアップスケールしたエピタキシャル基板を実現し、これにより汎用の製造装置を用いた製造工程を適用出来るエピタキシャル基板、このエピタキシャル基板の製造方法、及びこのエピタキシャル基板を用いた半導体素子の製造方法を提供することである。
【０００６】
本発明の他の目的は、ダイアモンド等、通常非常に高価な結晶基板を低いコストで、効率よく使用出来るエピタキシャル基板、このエピタキシャル基板の製造方法、及びこのエピタキシャル基板を用いた半導体素子の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）第１及び第２の主表面を有する第１の支持基板を用意する工程；（ロ）第１の支持基板の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板を、複数枚用意する工程；（ハ）結晶基板のそれぞれの一方の主表面からイオン注入し、結晶基板の一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程；（ニ）一方の主表面が、第１の主表面に対向するようにして、複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程；（ホ）この貼り合わせ後、複数の結晶基板のそれぞれを熱処理し、イオン注入層において剥離し、複数の結晶基板のそれぞれを、第１の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程；（ヘ）薄膜タイルの表面にエピタキシャル成長層を形成する工程とを含むエピタキシャル基板の製造方法であることを要旨とする。ここで、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、１回の貼り合わせ工程で、所望の面積を獲得する方法のみに限定されるものではない。例えば、先ず、１枚若しくは複数の結晶基板の一方の主表面を第１の主表面の特定の領域において貼り合わせ（直接接合し）、次に他の１枚若しくは複数の結晶基板の一方の主表面を、第１の主表面の他の特定の領域において貼り合わせる（直接接合する）ような複数の段階を経て、逐次直接接合して、所望の面積を獲得しても構わない。更に、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、鏡面に仕上げられた対向する２面を密着し、熱処理する方法や、更に電圧を加えて熱処理する方法等が採用できる。複数の段階を経て、逐次直接接合する場合は、所望の面積が獲得出来るまで、必要な熱処理を貼り合わせ工程毎に繰り返す方法と、所望の面積にタイル状に張り合わせた後、まとめて熱処理する方法が採用可能である。一定の場合は、貼り合わせの際の熱処理を省略可能である。
【０００８】
本発明の第１の特徴によれば、最大寸法が、例えば１０ｍｍ以下、より一般的には一辺の寸法が５ｍｍ程度以下の単結晶基板しか市場で入手出来ないダイアモンド結晶基板等であっても、現在半導体産業の主流をなしているＳｉ製造プロセスの製造装置が適用可能な大面積化したエピタキシャル基板を得ることが出来る。
【０００９】
本発明の第１の特徴において、（ト）複数の母体側結晶基板を新たな複数の結晶基板として用い、この新たな複数の結晶基板のそれぞれに、新たなイオン注入層を形成する工程；（チ）新たな結晶基板のそれぞれを第２の支持基板に貼り合わせる工程；（リ）新たな結晶基板のそれぞれを、第２の支持基板に接合した新たな薄膜タイルと新たな母体側結晶基板とに分離する工程とを更に有することが好ましい。この様にすれば、元の結晶基板の一部を薄膜タイルとして剥離した残余の母体側結晶基板を繰り返し利用出来るため、基板コストを低く抑えることが出来る。例えば、薄膜タイルの厚さを、０．８μｍとすれば、５００μｍ厚の元の結晶基板から、５００回薄膜タイルを剥離した場合、５００×０．８μｍ＝４００μｍが使用され、１００μｍの厚さが残る。つまり、１枚１万円の結晶基板であっても、５００枚の薄膜タイルを形成出来るので、原料単価は２０円となる。
【００１０】
本発明の第１の特徴において、イオン注入層は、水素イオン又はヘリウムイオンを１×１０16ｃｍ-2〜１×１０19ｃｍ-2のドーズ量、好ましくは１×１０1 ７ｃｍ-2〜１×１０1 ８ｃｍ-2のドーズ量で注入して形成すれば良い。１×１０19ｃｍ-2以上のドーズ量でイオン注入しても良いが、ダメージが問題になるので、好ましくはない。又、イオン注入装置のビーム電流を考慮すると、イオン注入に要する時間が異常に長くなるので、１×１０19ｃｍ-2以上のドーズ量は、工業的には現実的ではない。又、本発明の第１の特徴において、結晶基板は、ダイアモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣからなるグループから選ばれた材料の単結晶基板、又はダイアモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣのいずれかを成分として含む混晶材料のグループから選ばれた混晶材料の単結晶基板であることが可能である。
【００１１】
本発明の第２の特徴は、（イ）第１及び第２の主表面を有する支持基板を用意する工程；（ロ）支持基板の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板を、複数枚用意する工程；（ハ）結晶基板のそれぞれの一方の主表面からイオン注入し、結晶基板の一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程；（ニ）一方の主表面が、第１の主表面に対向するようにして、複数の結晶基板のそれぞれと支持基板とを互いに貼り合わせる工程；（ホ）この貼り合わせ後、複数の結晶基板のそれぞれを熱処理し、イオン注入層において剥離し、複数の結晶基板のそれぞれを、第１の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程；（ヘ）薄膜タイルの表面にエピタキシャル成長層を形成する工程；（ト）複数の薄膜タイルの境界部の上部のエピタキシャル成長層及び境界部に隣接した薄膜タイルの周辺部を選択的に除去し、エピタキシャル成長層の表面から支持基板に到達する素子分離溝を形成する工程；（チ）この素子分離溝に素子分離絶縁膜を埋め込む工程とを含む半導体素子の製造方法であることを要旨とする。第１の特徴で述べたように、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、複数の段階を経て、異なる領域に逐次直接接合し、最終的に広い面積を獲得するようにしても、１回の貼り合わせ工程で、同時に所望の面積を獲得しても構わない。更に、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、熱処理しない方法、熱処理する方法や、電圧を加えて熱処理する方法等が選択できる。
【００１２】
本発明の第２の特徴に係る半導体素子の製造方法によれば、市場において大面積の単結晶基板の得られていないダイアモンド等であっても、実効的に大面積化した基板として、汎用の半導体製造装置を用いた製造工程が適用可能になる。又、支持基板材料を各種選ぶことが可能であるので、金属や高濃度ドープした半導体基板等を用いて低抵抗の裏面コンタクトを実現するのも容易である。又、透明基板を用いることによって発光素子の外部への光取り出し効果を上げた半導体光学素子を製造することも可能である。
【００１３】
特に、ＳｉＣやダイアモンド等のワイドギャップ半導体材料は、熱的、化学的、機械的に安定で、耐放射線性にも優れている。本発明の第２の特徴に係る半導体素子の製造方法によれば、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）が、大口径ウェハを基礎として大量生産することが可能になる。特に、ワイドギャップ半導体材料を用いた高耐圧の半導体素子は、Ｓｉを用いたパワーデバイスよりもオン抵抗が低く、順方向降下電圧が低くなるので、高耐圧で高効率の半導体素子を、安価に提供出来る。
【００１４】
本発明の第３の特徴は、支持基板、支持基板上に互いに隣接して貼り合わされた複数枚の薄膜タイル、この複数枚の薄膜タイルのそれぞれの上部及びこの複数枚の薄膜タイルのそれぞれの境界に設けられた溝部の内部に形成されたエピタキシャル成長層とを具備するエピタキシャル基板であることを要旨とする。複数枚の薄膜タイルは、支持基板の外形線の内部に収納されるように、支持基板上貼り合わされている。この複数枚の薄膜タイルは、支持基板とは異なる材料の単結晶から構成されている。
【００１５】
本発明の第３の特徴に係るエピタキシャル基板は、大面積単結晶基板の得られていないワイドギャップ半導体材料等の特殊材料を実効的に大面積化したエピタキシャル基板である。このため、汎用の半導体製造装置を用いた製造工程をこのエピタキシャル基板に適用し、各種の半導体素子を高い生産性で製造出来る。特に、熱的、化学的、機械的に安定で、耐放射線性にも優れたワイドギャップ半導体材料の大口径エピタキシャル基板として、本発明の第３の特徴に係るエピタキシャル基板が好適である。この結果、発光素子、高周波デバイス、電力用半導体素子等が、本発明の第３の特徴に係る大口径エピタキシャル基板を使い、大量生産出来る。良く知られているように、パワーデバイスのオン抵抗と耐圧とは、トレード・オフ関係にある。しかし、本発明の第３の特徴に係るエピタキシャル基板によれば、ワイドギャップ半導体材料を用いることにより、低オン抵抗化と高耐圧化が同時に達成出来る。
【００１６】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
（第１の実施の形態）
図１は本発明の第１の実施形態に係るエピタキシャル基板の製造方法の工程断面図である。
【００１８】
（イ）まず、第１及び第２の主表面を有する第１の支持基板３００を用意する。第１の実施形態に係るエピタキシャル基板の製造方法では、第１の支持基板３００として、直径Ｄ＝７５ｍｍφ（３インチφ）のシリコン（Ｓｉ）基板を用いる。次に、第１の支持基板３００の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板（ダイアモンド結晶基板）２０１，２０２，２０３，２０４，・・・・・を、複数枚用意する。結晶基板２０１，２０２，２０３，２０４，・・・・・は、高圧高温条件下で合成された１辺の長さｄ０＝４ｍｍの正方形の結晶基板（ダイアモンド結晶基板）であり、結晶基板２０１，２０２，２０３，２０４，・・・・・２０１，２０２，２０３，２０４，・・・・・の一方の主表面は鏡面仕上げされている。一方の主表面に対応する他方の主表面は鏡面仕上げされても、いなくても構わない。図１（ａ）に示すように、第１の実施形態では、結晶基板２０１，２０２，２０３，２０４，・・・・・の一方の主表面側から水素イオン（Ｈ＋）を注入する。イオン注入は、結晶基板２０１，２０２，２０３，２０４，・・・・をイオン注入装置の真空排気されたチャンバー内で４００℃に昇温して実施するのが好ましい。このイオン注入のイオンエネルギーは１００ｋｅＶ〜５ＭｅＶ程度に選択可能で、ドーズ量を１×１０16ｃｍ-2〜１×１０19ｃｍ-2程度にして行う。ドーズ量は、好ましくは１×１０1 ７ｃｍ-2〜１×１０1 ８ｃｍ-2である。１×１０19ｃｍ-2以上のドーズ量でイオン注入すると、ダメージが問題になり、イオン注入に要する時間が異常に長くなるので、実用的ではない。例えば、イオンエネルギー１５０ｋｅＶ、ドーズ量１０17ｃｍ-2の条件で行うと、一方の主表面より射影飛程Ｒp＝約０．８μｍのところをピークにして高濃度の水素イオン注入層２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ，・・・・・が形成される。
【００１９】
（ロ）次に、図１（ｂ）に示すように、このダイアモンド結晶基板２０１，２０２，２０３，２０４，・・・・・のそれぞれの一方の主表面が、第１の支持基板３００の第１の主表面に対向するようにして、複数の結晶基板２０１，２０２，２０３，２０４，・・・・・と第１の支持基板３００とを互いに貼り合わせる。即ち、第１の支持基板３００の一方の主表面を接着面として、第１の支持基板３００上に、複数の結晶基板２０１，２０２，２０３，２０４，・・・・・をタイル状に並べ、直接接合法で接着する（平面図上のダイアモンド結晶基板２０１，２０２，２０３，２０４，・・・・・の配列方法は図２及び図３のような配列が可能である。）ために互いの表面を貼り合わせる。
【００２０】
（ハ）直接接合法においては、互いの表面を貼り合わせ後、熱処理によって接合強度を上げる。この熱処理により、図１（ｃ）に示すように、イオン注入層２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ，・・・・・での剥離を生じ、第１の支持基板３００上に転写されたダイアモンド結晶薄膜層からなる薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・と、母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・とに分離する。熱処理温度と時間は第１の支持基板３００の種類、イオン種、ドーズ条件により種々調整する必要があるが、ほぼ４００℃〜８５０℃程度で行うことが好ましい。支持基板としてＳｉ基板３００を採用した場合は、ダイアモンドとＳｉとの熱膨張係数の差を考慮すると、熱処理温度は４００℃程度が好ましい。この結果、第１の支持基板３００の上に、厚さ約０．８μｍの薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・を敷き詰めたタイル貼り構造が形成される。母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・は、新たなダイアモンド結晶基板として再利用する。
【００２１】
（ニ）しかる後に、図１（ｃ）に示すように、ＣＶＤ法によって薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・上にダイアモンド単結晶層であるエピタキシャル成長層３０１を成長する。ＣＶＤ法は、例えば４ｋＰａの減圧下で、２．４５ＧＨｚの高周波放電を用いたプラズマＣＶＤが採用可能である。この際、基板温度８５０℃において、ソースガスとしてメタン（ＣＨ4）ガスを、キャリアガスとしての水素（Ｈ2）ガスと共に供給すれば良い。メタン（ＣＨ4）ガス：水素（Ｈ2）ガスの流量比１：９９程度にすれば、０．５μｍ／時間〜１μｍ／時間程度の成長速度で、エピタキシャル成長層３０１が得られる。
【００２２】
（ホ）次に、複数の母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を新たな複数の結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・として用い、この新たな複数の結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・のそれぞれに、図１（ａ）と同様に、新たなイオン注入層を形成する。
【００２３】
（ヘ）そして、図１（ｂ）と同様に、この新たな結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を第２の支持基板（図示省略）に貼り合わせる。そして、図１（ｃ）と同様に、複数の新たな結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を、第２の支持基板に接合した複数の新たな薄膜タイルと複数の新たな母体側結晶基板とにそれぞれ分離する。更に、図１（ｃ）と全く同様に、ＣＶＤ法によって新たな薄膜タイル上にダイアモンド単結晶層である新たなエピタキシャル成長層３０１を成長する。
【００２４】
この様にすれば、元の結晶基板２０１，２０２，２０３，２０４，・・・・・の一部を薄膜タイルとして剥離した残余の母体側結晶基板を繰り返し利用出来るため、最終的な材料としての結晶基板２０１，２０２，２０３，２０４，・・・・のコストを、実効的に低く出来る。又、この様にして、完成したエピタキシャル基板は、従来ＨＰＨＴダイアモンド結晶基板上へのホモエピタキシャル成長でのみ得られると同等な高品質なエピタキシャル成長層３０１を、直径Ｄ＝７５ｍｍφの支持基板３００上に有している。且つこのエピタキシャル成長層３０１は、半導体素子製造工程に不可欠な、スピンナー等の製造装置側が要求する十分な口径Ｄ（基板サイズ）を有しているので、特殊な治具を用いることなく、汎用の製造工程により、所望の半導体素子を容易に実現することが可能である。
【００２５】
図２は、本発明の第１の実施形態に係るエピタキシャル基板の製造方法により製造したエピタキシャル基板を上面からみた構造を示している。図２では、直径Ｄ＝７５ｍｍφの支持基板３００上に１辺の長さｄ０＝４ｍｍの正方形のＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を敷き詰め、この上にエピタキシャル成長層３０１を成長した状態を模式的に示す図である。即ち、直径Ｄの支持基板３００のほぼ中心を通る直線上に、ｍ個の薄膜タイル２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を敷き詰めるためには、
ｍ・ｄ０ ＜ Ｄ ・・・・・（１）
の関係を満足するように、薄膜タイル２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の１辺の長さｄ０を選定すれば良い。図２中、格子（碁盤の目）状に、それぞれの薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の境界（タイルの目地）が描かれているが、これは、下地の幾何学的形状が投影されているのであり、実際のエピタキシャル成長層３０１の最表面は平坦な連続薄膜である。それぞれの薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互の間隔を、ミクロなレベルで密着し、隙間なく配列するのは理想ではある。しかし、現実には、加工精度及びタイル貼りの精度を考慮すれば、ミクロなレベルで隙間なく配列するのは困難であり、薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互の間には、数μｍ〜１００μｍ程度のギャップが存在しうる。このため、図２においてはそのギャップ部をタイルの目地として示している。しかし、エピタキシャル成長は、このギャップ（タイルの目地）からなる溝部の内部を埋めながら成長するので、最終的なエピタキシャル成長層３０１の表面は、平坦な連続薄膜となる。
【００２６】
又、図３は、別のタイリングの例を示している。図３も図２と同様に、直径Ｄ＝７５ｍｍφの支持基板３００上に、１辺の長さｄ０＝４ｍｍの正方形のＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を、正方形のブロック模様となるように敷き詰め、この上にエピタキシャル成長層３０２を成長した状態を模式的に示す図である。ＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互間にはギャップが存在しうるので、図３においてはそのギャップがタイルの目地として示されている。しかし、図２で説明したように、エピタキシャル成長は、このギャップ（タイルの目地）からなる溝部の内部を埋めながら成長するので、最終的なエピタキシャル成長層３０２の表面は、平坦な連続薄膜となる。
【００２７】
更に、図示はしていないが、必ずしもＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を、支持基板３００上に全体に敷き詰めることなく、適当な間隔で並べて接着転写しても良い。この場合に、最終的なエピ成長は薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・が有るところに限られて成長するが、通常、薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・はサブミクロンの厚みであり、その上に成長させるエピタキシャル成長層３０１，３０２と合わせても数μｍ以内の厚みで収まるため、高解像度の必要ない通常の素子では支障無くフォトリソグラフィ工程等種々の製造工程を実施可能な範囲である。
【００２８】
（第２の実施の形態）
図４及び図５は、本発明の第２の実施形態に係る半導体素子（ｐｉｎダイオード）の製造方法を示す工程断面図である。
【００２９】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφのｐ＋Ｓｉ基板からなる支持基板３００の上に、ボロンをドープした、厚さ約０．８μｍのｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図４（ａ）に示すように、ＣＶＤ法によって薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・上に、ｐ−ダイアモンド単結晶層である第１エピタキシャル成長層（以下において「第１エピ層」と略記する。）３１１を、厚さ１．５μｍ〜３５μｍ程度成長する。ＣＶＤ法は、前述したメタン（ＣＨ4）ガスと水素（Ｈ2）ガスによるプラズマＣＶＤを用いれば良い。なお、第１エピ層３１１の厚さは、目的とするｐｉｎダイオードの耐圧や高周波特性に合わせて選べば良い。但し、プラズマＣＶＤの反応管には、更にドーピングガスとして水素（Ｈ2）ガスで希釈したジボラン（Ｂ2Ｈ6）等のｐ型ドーパントガスを、マスフローコントローラ等で制御して導入する必要がある。それぞれの薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の相互の間隔をミクロなレベルで密着するのは困難であるので、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の相互の間には、数μｍ〜１００μｍ程度のギャップが存在しうる。図４（ａ）では、エピタキシャル成長後に、このギャップに相当した凹部が第１エピ層３１１に露呈した場合を誇張して示している。
【００３０】
（ロ）図４（ａ）に示すように、エピタキシャル成長後に、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・間のギャップに起因した凹部が問題となる場合は、他の支持基板の上に、薄膜タイルを敷き詰めたタイル貼り構造の上に同様にｐ−第１エピ層を形成した他のエピタキシャル基板を用意し、２枚のエピタキシャル基板の表面を互いに合わせて、共擦りをすることにより、ｐ−第１エピ層３１１の表面を平坦化すれば良い。更に、共擦り後、酸素（Ｏ2）ガスを用いたプラズマエッチングにより、第１エピ層３１１を平坦化し、最終的に厚さ１．０μｍ〜３０μｍ程度の第１エピ層３１１を得る。
【００３１】
（ハ）その後、メタン（ＣＨ4）ガス、水素（Ｈ2）ガス、ドーピングガスとしてフォスフィン（ＰＨ3）等のｎ型ドーパントガスを用いたプラズマＣＶＤにより、図４（ｂ）に示すように、第１エピ層３１１の上にｎ＋第２エピ層３１２を厚さ０．５μｍ〜０．８μｍ程度成長する。ｎ型ドーパントガスとしては、フォスフィンの代わりにアルシン（ＡｓＨ3）、硫化水素（Ｈ2Ｓ）、アンモニア（ＮＨ3）等が使用可能である。
【００３２】
（ニ）次に、第２エピ層３１２の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、格子状に配列された薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・のそれぞれの中心の位置に開口部を形成する。そして、この開口部を有するフォトレジスト膜の上部にｎ型オーミックコンタクト用金属膜を真空蒸着法、スパッタリング法等により堆積する。その後、このフォトレジスト膜を剥離する、いわゆるリフトオフ法を用いて、図５（ｃ）に示すように、カソード電極４０１，４０２，・・・・・，４１０，・・・・・を形成する。ｎ型オーミックコンタクト用金属膜としては、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を採用可能である。或いは、これらの金属の内の複数の金属の組み合わせからなる合金膜、化合物膜、或いは多層膜（複合膜）等が可能である。図５（ｃ）に示すように、カソード電極４０１，４０２，・・・・・，４１０，・・・・・のパターニング後、８００℃〜９５０℃の高温で熱処理（シンタリング）することにより、ｎ＋第２エピ層３１２に対する実用的なコンタクト抵抗値ρｃを得る。更に、ｐ＋Ｓｉ基板３００の裏面の全面に、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等のｐ型オーミックコンタクト用金属膜を真空蒸着法、スパッタリング法等により堆積する。その後、４００℃〜４５０℃で熱処理（シンタリング）することにより、ｐ＋Ｓｉ基板３００に対する十分低いコンタクト抵抗値ρｃを有するアノード電極４３０が形成される。
【００３３】
（ホ）次に、４００℃以下の低温ＣＶＤにより、カソード電極４０１，４０２，・・・・・，４１０，・・・・・及び露出した第２エピ層３１２の上部の全面に、厚さ５００ｎｍから１μｍの酸化膜（ＳｉＯ2膜）を堆積する。更に、この酸化膜の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の間のタイルの目地の部分に開口部を形成する。そして、フォトレジスト膜をエッチングマスクとして、酸化膜をパターニングする。パターニング後、フォトレジスト膜を除去し、パターニングされた酸化膜をエッチングマスクとして、図５（ｄ）に示すように、第２エピ層３１２、第１エピ層３１１及び薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・を、酸素ガス（Ｏ2）ガスを用いた反応性イオンエッチング（ＲＩＥ）で、Ｓｉ基板３００が露出するまでパターニングする。この結果、タイルの目地の部分に対応したダイシング溝５０１，５０２，・・・・・，５０９，・・・・・が形成される。その後、このダイシング溝５０１，５０２，・・・・・，５０９，・・・・・をダイシングライン６０１，６０２，・・・・・，６０９，・・・・・として、ダイアモンドブレード等で切断すれば、約４ｍｍ角のｐｉｎダイオード（ｐ＋-ｐ−-ｎ＋ダイオード）が、複数個切り出される。
【００３４】
以上の工程により、高品質の単結晶ダイアモンドからなる第１エピ層３１１及び第２エピ層３１２を用い、且つその厚みを精度良く制御して、素子直列抵抗が小さなｐｉｎダイオードを得ることが出来る。特に、ダイアモンドは、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、ダイアモンドのｐｉｎダイオードは、高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）に適用出来る。
【００３５】
（第３の実施の形態）
図６，図７及び図８は、本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である。
【００３６】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφの石英基板からなる支持基板３３０の上に、厚さ約０．８μｍのボロンをドープしたｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図６（ａ）に示すように、ＣＶＤ法によって薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・上に、ｐ−ダイアモンド単結晶層である第１エピ層３３１を、厚さ１．５μｍ〜１５μｍ程度成長する。薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の相互の間のギャップに相当した凹部が問題となる場合は、第２の実施形態と同様に、第１エピ層３３１を平坦化し、最終的に厚さ１．０μｍ〜１２μｍ程度の第１エピ層３３１を得る。その後、メタン（ＣＨ4）ガス、水素（Ｈ2）ガス、ドーピングガスとしてフォスフィン（ＰＨ3）等のｎ型ドーパントガスを用いたプラズマＣＶＤにより、図６（ａ）に示すように、第１エピ層３３１の上にｎ＋第２エピ層３３２を厚さ０．５μｍ〜０．８μｍ程度成長する。
【００３７】
（ロ）次に、第２エピ層３３２の上部に、リフトオフ法を用いて、図６（ａ）に示すように、ｎ型オーミックコンタクト用金属膜からなるカソード電極４２１，４２２，・・・・・，４２５，・・・・・を形成する。ｎ型オーミックコンタクト用金属膜としては、Ｎｉ、Ｗ、Ｔｉ、Ｃｒ、Ｔａ、Ｍｏ等、或いは、これらの金属の内の複数の金属の組み合わせからなる合金膜、化合物膜、或いは多層膜（複合膜）等が可能である。そして、カソード電極４２１，４２２，・・・・・，４２５，・・・・・のパターニング後、８００℃〜９５０℃の高温で熱処理（シンタリング）することにより、ｎ＋第２エピ層３３２に対する実用的なコンタクト抵抗値ρｃを得る。
【００３８】
（ハ）次に、カソード電極４２１，４２２，・・・・・，４２５，・・・・・をエッチングマスクとして、図６（ｂ）に示すように、第２エピ層３３２及び第１エピ層３３１を、酸素ガスを用いたＲＩＥで、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・が露出するまでパターニングする。
【００３９】
（ニ）次に、カソード電極４２１，４２２，・・・・・，４２５，・・・・・の上部を含んで、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の全面にフォトレジスト膜１０１を塗布する。そして、図７（ｃ）に示すように、フォトリソグラフィ工程を用いて、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の一部に位置するフォトレジスト膜１０１に開口部を形成する。このフォトレジスト膜１０１をリフトオフ用マスクとして、リフトオフ用マスクの上部に図７（ｄ）に示すようにｐ型オーミックコンタクト用金属膜１０２を真空蒸着法若しくはスパッタリング法で堆積する。ｐ型オーミックコンタクト用金属膜としては、金・ガリウム合金（Ａｕ−Ｇａ）、チタン・アルミニウム合金（Ｔｉ−Ａｌ）、若しくはチタン・金（Ｔｉ／Ａｕ）やチタン・ニッケル・金（Ｔｉ／Ｎｉ／Ａｕ）等の複合膜等が使用可能である。
【００４０】
（ホ）そして、リフトオフ用マスクとしてフォトレジスト膜１０１を剥離すれば、図８（ｅ）に示すように、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の一部にアノード電極４３１ａ，４３１ｂ，４３２ａ，４３２ｂ，・・・・・，４３５ａ，・・・・・がパターニングされる。その後、７００℃〜９５０℃の高温で数分間熱処理（シンタリング）することにより、ｐ＋薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・に対する実用的なコンタクト抵抗値ρｃを得る。
【００４１】
（ヘ）最後に、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の境界部（目地部）に沿って、ダイアモンドブレード等で切断すれば、図８（ｆ）に示すように、石英基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・・を支持基板とした複数の半導体素子（発光／受光ダイオード）が得られる。
【００４２】
この様に本発明の第３の実施形態に係る半導体素子の製造方法によれば、裏面側に透明な支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・・を有するｐｉｎ（ｐ＋-ｐ−-ｎ＋）ダイオードを容易に作成出来る。この結果、発光ｈνを効率よく裏面の透明支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・経由で取り出すことが出来る。或いは、裏面側の透明支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・からの入射光をｐｉｎダイオードでセンシングすることも出来る。
【００４３】
（第４の実施の形態）
図９〜図１２は、本発明の第４の実施形態に係る半導体素子としてショットキー・ゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である。
【００４４】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法と同様に、直径Ｄ＝７５ｍｍφのモリブデン（Ｍｏ）基板からなる支持基板３５０の上に、厚さ約０．８μｍのボロンをドープしたｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図９（ａ）に示すように、ＣＶＤ法によって薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・上に、ｐ−ダイアモンド単結晶層であるエピ層３５１を、厚さ１．５μｍ〜３μｍ程度成長する。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップに相当した凹部が問題となる場合は、第２の実施形態と同様に、エピ層３５１を平坦化し、最終的に厚さ１．０μｍ〜２μｍ程度のエピ層３５１を得る。
【００４５】
（ロ）次に、ＣＶＤにより、エピ層３５１の上部の全面に、厚さ５００ｎｍから１μｍの酸化膜（ＳｉＯ2膜）を堆積する。更に、この酸化膜の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の間のタイルの目地の部分に開口部を形成する。そして、フォトレジスト膜をエッチングマスクとして、酸化膜をパターニングする。パターニング後、フォトレジスト膜を除去し、パターニングされた酸化膜をエッチングマスクとして、図９（ｂ）に示すように、エピ層３５１及び薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・を、酸素ガス（Ｏ2）ガスを用いたＲＩＥで、Ｍｏ基板３５０が露出するまでパターニングする。この結果、タイルの目地の部分に対応した素子分離溝５５１，５５２，５５３，・・・・・が形成される。この素子分離溝５５１，５５２，５５３，・・・・・により、エピ層３５１は、複数の活性領域３６１，３６２，３６３，３６４，・・・・・に分離される。素子分離溝５５１，５５２，５５３，・・・・・の幅は、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップの最大幅程度、若しくはこれ以上が好ましい。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップの位置（目地の位置）のｐ−ダイアモンド単結晶層３５１の結晶性が劣る場合（可能性）があるので、素子分離溝５５１，５５２，５５３，・・・・・により、結晶性が劣るｐ−ダイアモンド単結晶層３５１を削除するのが好ましい。この結果、複数の活性領域３６１，３６２，３６３，３６４，・・・・・の結晶の完全性は極めて高くなり、転位密度も十分低い値が得られる。
【００４６】
（ハ）再び、ＣＶＤにより、素子分離溝５５１，５５２，５５３，・・・・の深さより十分厚い厚さの酸化膜（ＳｉＯ2膜）、窒化膜（Ｓｉ3Ｎ4膜）、不純物を添加しない（ノンドープ）多結晶シリコン、酸素を添加した多結晶シリコン（ＳＩＰＯＳ）等、或いはこれらの複合膜等の絶縁膜を堆積する。絶縁膜のＣＶＤ後、化学的機械研磨（ＣＭＰ）により、表面を平坦化すれば、図１０（ｃ）に示すように、素子分離溝５５１，５５２，５５３，・・・・の内部に素子分離絶縁膜６５１，６５２，６５３，・・・・が埋め込まれる。
【００４７】
（ニ）次に、活性領域３６１，３６２，３６３，３６４，・・・・・及び素子分離絶縁膜６５１，６５２，６５３，・・・の上部の全面にフォトレジスト膜１０３を塗布する。そして、図１０（ｄ）に示すように、フォトリソグラフィ工程を用いて、活性領域３６１，３６２，３６３，３６４，・・・・の上部の一部に位置するフォトレジスト膜１０３に開口部を形成する。このフォトレジスト膜１０３をイオン注入用マスクとして、図１０（ｄ）に示すように、アルゴンイオン（Ａｒ＋）を、イオンエネルギーは３０ｋｅＶ〜１００ｋｅＶ、例えば４０ｋｅＶにおいて、活性領域３６１，３６２，３６３，３６４，・・・・の表面に選択的に注入する。選択的にイオン注入された活性領域３６１，３６２，３６３，３６４，・・・・の表面は、非晶質化層に転換され、ソース領域３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，・・・・及びドレイン領域３７１ｄ，３７２ｄ，３７３ｄ，３７４ｄ，・・・・が形成される。
【００４８】
（ホ）更に、イオン注入用マスクとして用いたフォトレジスト膜１０３を、リフトオフ用マスクとして用いて、このリフトオフ用マスク１０３の上部に図１１（ｅ）に示すようにｐ型オーミックコンタクト用金属膜１０４を真空蒸着法若しくはスパッタリング法で堆積する。ｐ型オーミックコンタクト用金属膜１０４としては、金・チタン複合膜（Ａｕ／Ｔｉ）等が使用可能である。
【００４９】
（ヘ）そして、リフトオフ用マスクとしてのフォトレジスト膜１０３を剥離すれば、図１１（ｆ）に示すように、活性領域３６１，３６２，３６３，３６４，・・・・の表面にソース電極４５１ｓ，４５２ｓ，４５３ｓ，４５４ｓ，・・・・及びドレイン電極４５１ｄ，４５２ｄ，４５３ｄ，４５４ｄ，・・・・・がパターニングされる。その後、７００℃〜９５０℃の高温で数分間熱処理（シンタリング）することにより、非晶質化層からなるソース領域３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，・・・・及びドレイン領域３７１ｄ，３７２ｄ，３７３ｄ，３７４ｄ，・・・・に対する実用的なコンタクト抵抗値ρｃを得る。
【００５０】
（ト）次に、ソース電極４５１ｓ，４５２ｓ，４５３ｓ，４５４ｓ，・・・・及びドレイン電極４５１ｄ，４５２ｄ，４５３ｄ，４５４ｄ，・・・・・・の上部を含んで、活性領域３６１，３６２，３６３，３６４，・・・・の上部の全面に、他のフォトレジスト膜を塗布する。そして、フォトリソグラフィ工程を用いて、活性領域３６１，３６２，３６３，３６４，・・・・の上部の一部に位置するフォトレジスト膜に開口部を形成する。このフォトレジスト膜をリフトオフ用マスクとして、リフトオフ用マスクの上部に、ショットキーゲート電極用金属膜を真空蒸着法若しくはスパッタリング法で堆積する。ショットキーゲート電極用金属膜としては、金（Ａｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等が使用可能である。そして、リフトオフ用マスクとしてのフォトレジストを剥離すれば、図１２（ｇ）に示すように、活性領域３６１，３６２，３６３，３６４，・・・・の表面にショットキーゲート電極４６１，４６２，４６３，４６４，・・・・がパターニングされる。
【００５１】
（チ）最後に、図１２（ｈ）に示すように、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の境界部（目地部）をダイシングライン６６１，６６２，６６３，・・・・・として、ダイアモンドブレード等で切断すれば、複数のＭＥＳＦＥＴが得られる。
【００５２】
本発明の第４の実施形態に係る半導体素子の製造方法によれば、市場において大面積の単結晶基板の入手が極めて困難なダイアモンドであっても、実効的に直径Ｄ＝７５ｍｍφの大面積化した基板として扱うことが可能になる。このため、汎用の半導体製造装置を用いた半導体製造工程が適用可能になり、通常のＳｉプロセスとほぼ同様な工程でダイアモンドＬＳＩ（ダイアモンド集積回路）やダイアモンド個別デバイスを簡単に製造出来る。特に、ダイアモンドを用いた高耐圧のＭＥＳＦＥＴは、Ｓｉを用いたパワーデバイスよりもオン抵抗や順方向降下電圧が低くなるので、高速且つ高効率の半導体装置が実現出来る。
【００５３】
本発明の第４の実施形態に係る半導体素子の製造方法に用いる支持基板３５０は、Ｍｏ基板に限らず、高濃度ドープしたＳｉ、ＳｉＣ、ＧａＮ等の半導体基板、或いはタングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）等の各種金属が使用可能である。この様に、支持基板材料を各種選ぶことが可能であるので、ダイアモンド半導体素子に対する低抵抗の裏面コンタクトを実現するのが容易である。更に裏面での電気的接続が不要なＬＳＩやその他の半導体素子であれば、支持基板３５０として、サファイヤ、石英ガラス等の絶縁体や各種のセラミックス材料等、直接接合可能な範囲で広範な材料を選ぶことが出来る。
【００５４】
なお、素子分離溝５５１，５５２，５５３，・・・・・以外に、活性領域３６１，３６２，３６３，３６４，・・・・・を更に細分化する内部素子分離溝を形成しても良い。この内部素子分離溝は通常のＬＳＩにおける素子分離溝と同様に、１μｍ若しくはサブミクロンの線幅で、素子分離溝５５１，５５２，５５３，・・・・・と同時に形成出来る。そして、ＣＶＤにより、素子分離溝５５１，５５２，５５３，・・・・の内部に素子分離絶縁膜６５１，６５２，６５３，・・・・を埋め込む際に、この内部素子分離溝を同時に埋め込むようにしても良い。
【００５５】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５６】
既に述べた第１〜第４の実施の形態の説明においては、直径Ｄ＝７５ｍｍφの支持基板３００，３３０，３５０を例に説明したが、支持基板３００，３３０，３５０は、直径Ｄ＝１００ｍｍφ，１５０ｍｍφ，２００ｍｍφ，３００ｍｍφ，・・・・・等他の口径でも構わないことは勿論である。又、結晶基板は、１辺の長さｄ０＝４ｍｍの正方形であるとして説明したが、これは例示であり、１辺の長さｄ０＝３ｍｍ，５ｍｍ，１０ｍｍ，１５ｍｍ等、現在の半導体製造装置が通常対象としない種々の小口径サイズであれば、任意の寸法に対して適用可能である。即ち、現在の半導体製造装置が通常対象とする支持基板３００，３３０，３５０の最大寸法（直径）Ｄに対して、ｍ個の薄膜タイルを一列に配列するためには、式（１）を満足する１辺の長さｄ０の結晶基板が選択可能である。
【００５７】
又、第１〜第４の実施の形態の説明においては、ダイアモンド単結晶基板から薄膜タイルを形成する場合について説明したが、ダイアモンド単結晶基板の他に、窒化ガリウム（ＧａＮ）単結晶基板、窒化アルミニウム（ＡｌＮ）単結晶基板、炭化珪素（ＳｉＣ）単結晶基板、窒化硼素（ＢＮ）単結晶基板などの種々の単結晶基板層を採用可能である。又、ダイアモンド、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等を成分とする混晶材料の単結晶基板でも良い。
【００５８】
更に、薄膜タイル上に、ダイアモンド単結晶層をホモエピタキシャル成長する場合について説明したが、窒化ガリウム（ＧａＮ）単結晶、窒化アルミニウム（ＡｌＮ）単結晶、炭化珪素（ＳｉＣ）単結晶、窒化硼素（ＢＮ）単結晶などの種々の単結晶基板層をダイアモンド単結晶基板上にヘテロエピタキシャル成長させて、所望の半導体素子を製造することも出来る。或いは、下地の単結晶基板をそれぞれ選んで、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等ホモエピタキシャル成長するようにしても良い。更に、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等を成分とする混晶材料の単結晶層をヘテロ／ホモエピタキシャル成長させても良い。
【００５９】
更に、上記以外の種々の支持基板とこれにタイル状に貼り合わせる結晶基板の材料の選択と組み合わせが可能であることは勿論である。
【００６０】
又、これらの種々の支持基板と結晶基板の組み合わせにより、新しい素子構造・機能発現を追求することが出来る。
【００６１】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６２】
【発明の効果】
本発明によれば、小さなサイズの結晶基板しか市場で入手出来ない特殊な材料であっても、その材料のエピタキシャル層を形成した任意の外径サイズのエピタキシャル基板にアップスケールし、汎用の製造工程を適用し、半導体素子を大量生産出来る。
【００６３】
更に、本発明によれば、ダイアモンド等、通常非常に高価な結晶基板をロス無く薄皮を剥ぐように有効利用することで、基板・素子の製造コストを大幅に低減することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るエピタキシャル基板の製造方法を説明するための工程断面図である。
【図２】本発明の第１の実施形態に係るエピタキシャル基板の製造方法により製造したエピタキシャル基板を上面からみた構造を示す図である。
【図３】本発明の第１の実施形態に係るエピタキシャル基板の別のタイリングの例を示す図である。
【図４】本発明の第２の実施形態に係る半導体素子（ダイオード）の製造方法を示す工程断面図である（その１）。
【図５】本発明の第２の実施形態に係る半導体素子（ダイオード）の製造方法を示す工程断面図である（その２）。
【図６】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その１）。
【図７】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その２）。
【図８】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その３）。
【図９】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その１）。
【図１０】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その２）。
【図１１】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その３）。
【図１２】本発明の第３の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その４）。
【符号の説明】
１０１，１０３ フォトレジスト膜
１０２，１０４ 金属膜
２０１〜２０４ 結晶基板（ダイアモンド結晶基板）
２０１ａ〜２０４ａ、２１１ａ〜２２０ａ，２３１ａ〜２３６ａ，２５１ａ〜２５４ａ 薄膜タイル
２０１ｂ〜２０４ｂ 母体側結晶基板
２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ イオン注入層
３００，３３０，３５０ 支持基板
３０１，３０２，３５１ エピタキシャル成長層
３１１，３３１ 第１エピ層
３１２、３３２ 第２エピ層
３３０−１〜３３０−５ 支持基板チップ
３６１〜３６４ 活性領域
３７１ｓ〜３７４ｓ ソース領域（非晶質化層）
３７１ｄ〜３７４ｄ ドレイン領域（非晶質化層）
４０１〜４１０，４２１〜４２５， カソード電極
４３０，４３１ａ，４３１ｂ〜４３５ａ アノード電極
４５１ｓ〜４５４ｓ ソース電極
４５１ｄ〜４５４ｄ ドレイン電極
４６１〜４６４ ショットキーゲート電極
５０１〜５０９ ダイシング溝
５５１〜５５３ 素子分離溝
６０１〜６０９，６６１〜６６３ ダイシングライン
６５１〜６５３ 素子分離絶縁膜
【発明の属する技術分野】
本発明は、口径の大きなバルク結晶を得るのが困難な半導体材料からなる結晶基板のアップスケール方法に係り、特にこの様な特殊な半導体材料のエピタキシャル基板の製造方法、このエピタキシャル基板を用いた半導体素子の製造方法、及びエピタキシャル基板に関する。
【０００２】
【従来の技術】
シリコン（Ｓｉ）に比べて高い静電破壊電界、キャリア移動度、熱伝導度など優れた物性を有しているダイアモンド、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）等のワイドギャップ半導体材料は、パワーデバイス、高周波デバイス、発光デバイス、電子エミッタなどへの応用が期待されている。しかしながら、いずれもＳｉに比べて大きく実用化が遅れている。この原因は種々ある。が、その最大のもののひとつに高品質で大面積の結晶基板を得ることが困難である点がある。更に、たとえ、大面積の結晶基板が得られたとしても、極めて高価であり実用的でないといった点にある。
【０００３】
例えばダイアモンドでは、人工的に得られる単結晶基板は、最も大きなものでも、高温高圧（ＨＰＨＴ）合成による数ｍｍ角程度である（以下においてＨＰＨＴ合成によるダイアモンドを「ＨＰＨＴダイアモンド」という。）。そして、その価格は、グレードにもよるが、おおよそ４ｍｍ角、厚さ５００μｍのもので１万円程度である。そして、ダイアモンド基板のサイズを通常の半導体基板である数インチほどにまで大きくすることは、現状の技術レベルでは不可能である。又、この様な数インチレベルの大面積ダイアモンド基板はコストの急激な上昇を伴うことが必須であり、工業的な実現性は今のところ極めて少ない。
【０００４】
【発明が解決しようとする課題】
Ｓｉを中心とした半導体製造技術はますます大口径化の方向に進み、現在３００ｍｍφのウェハを採用した製造工程が開始されつつある。したがって、これに必要なそれぞれの半導体製造装置も大口径化の方向にある。例えば、フォトレジストを塗布するスピンナーや、このフォトレジストに対し露光するステッパー等の半導体製造装置も大口径ウェハに適合した装置が主流となっている。このため、３世代程度過去になる５０ｍｍφ（２インチ）や７５ｍｍφ（３インチ）用の半導体製造装置は、市場において入手困難で、これらの小口径のウェハに対するフォトリソグラフィ工程も次第に困難になりつつある。まして、４ｍｍ角程度の微細なチップに対するフォトリソグラフィ工程は、微細なチップを保持するための専用の治具が必要になる等の装置レベルの煩雑さ、或いはチップのハンドリングの困難性を伴い、量産には適合せず、生産コストが極めて増大する結果となる。
【０００５】
上記のような問題点に鑑み、本発明は、小さなサイズの結晶基板しか市場で入手出来ない特殊な半導体材料であっても、任意の外径サイズにアップスケールしたエピタキシャル基板を実現し、これにより汎用の製造装置を用いた製造工程を適用出来るエピタキシャル基板、このエピタキシャル基板の製造方法、及びこのエピタキシャル基板を用いた半導体素子の製造方法を提供することである。
【０００６】
本発明の他の目的は、ダイアモンド等、通常非常に高価な結晶基板を低いコストで、効率よく使用出来るエピタキシャル基板、このエピタキシャル基板の製造方法、及びこのエピタキシャル基板を用いた半導体素子の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）第１及び第２の主表面を有する第１の支持基板を用意する工程；（ロ）第１の支持基板の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板を、複数枚用意する工程；（ハ）結晶基板のそれぞれの一方の主表面からイオン注入し、結晶基板の一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程；（ニ）一方の主表面が、第１の主表面に対向するようにして、複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程；（ホ）この貼り合わせ後、複数の結晶基板のそれぞれを熱処理し、イオン注入層において剥離し、複数の結晶基板のそれぞれを、第１の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程；（ヘ）薄膜タイルの表面にエピタキシャル成長層を形成する工程とを含むエピタキシャル基板の製造方法であることを要旨とする。ここで、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、１回の貼り合わせ工程で、所望の面積を獲得する方法のみに限定されるものではない。例えば、先ず、１枚若しくは複数の結晶基板の一方の主表面を第１の主表面の特定の領域において貼り合わせ（直接接合し）、次に他の１枚若しくは複数の結晶基板の一方の主表面を、第１の主表面の他の特定の領域において貼り合わせる（直接接合する）ような複数の段階を経て、逐次直接接合して、所望の面積を獲得しても構わない。更に、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、鏡面に仕上げられた対向する２面を密着し、熱処理する方法や、更に電圧を加えて熱処理する方法等が採用できる。複数の段階を経て、逐次直接接合する場合は、所望の面積が獲得出来るまで、必要な熱処理を貼り合わせ工程毎に繰り返す方法と、所望の面積にタイル状に張り合わせた後、まとめて熱処理する方法が採用可能である。一定の場合は、貼り合わせの際の熱処理を省略可能である。
【０００８】
本発明の第１の特徴によれば、最大寸法が、例えば１０ｍｍ以下、より一般的には一辺の寸法が５ｍｍ程度以下の単結晶基板しか市場で入手出来ないダイアモンド結晶基板等であっても、現在半導体産業の主流をなしているＳｉ製造プロセスの製造装置が適用可能な大面積化したエピタキシャル基板を得ることが出来る。
【０００９】
本発明の第１の特徴において、（ト）複数の母体側結晶基板を新たな複数の結晶基板として用い、この新たな複数の結晶基板のそれぞれに、新たなイオン注入層を形成する工程；（チ）新たな結晶基板のそれぞれを第２の支持基板に貼り合わせる工程；（リ）新たな結晶基板のそれぞれを、第２の支持基板に接合した新たな薄膜タイルと新たな母体側結晶基板とに分離する工程とを更に有することが好ましい。この様にすれば、元の結晶基板の一部を薄膜タイルとして剥離した残余の母体側結晶基板を繰り返し利用出来るため、基板コストを低く抑えることが出来る。例えば、薄膜タイルの厚さを、０．８μｍとすれば、５００μｍ厚の元の結晶基板から、５００回薄膜タイルを剥離した場合、５００×０．８μｍ＝４００μｍが使用され、１００μｍの厚さが残る。つまり、１枚１万円の結晶基板であっても、５００枚の薄膜タイルを形成出来るので、原料単価は２０円となる。
【００１０】
本発明の第１の特徴において、イオン注入層は、水素イオン又はヘリウムイオンを１×１０16ｃｍ-2〜１×１０19ｃｍ-2のドーズ量、好ましくは１×１０1 ７ｃｍ-2〜１×１０1 ８ｃｍ-2のドーズ量で注入して形成すれば良い。１×１０19ｃｍ-2以上のドーズ量でイオン注入しても良いが、ダメージが問題になるので、好ましくはない。又、イオン注入装置のビーム電流を考慮すると、イオン注入に要する時間が異常に長くなるので、１×１０19ｃｍ-2以上のドーズ量は、工業的には現実的ではない。又、本発明の第１の特徴において、結晶基板は、ダイアモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣからなるグループから選ばれた材料の単結晶基板、又はダイアモンド、ＧａＮ、ＡｌＮ、ＢＮ、ＳｉＣのいずれかを成分として含む混晶材料のグループから選ばれた混晶材料の単結晶基板であることが可能である。
【００１１】
本発明の第２の特徴は、（イ）第１及び第２の主表面を有する支持基板を用意する工程；（ロ）支持基板の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板を、複数枚用意する工程；（ハ）結晶基板のそれぞれの一方の主表面からイオン注入し、結晶基板の一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程；（ニ）一方の主表面が、第１の主表面に対向するようにして、複数の結晶基板のそれぞれと支持基板とを互いに貼り合わせる工程；（ホ）この貼り合わせ後、複数の結晶基板のそれぞれを熱処理し、イオン注入層において剥離し、複数の結晶基板のそれぞれを、第１の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程；（ヘ）薄膜タイルの表面にエピタキシャル成長層を形成する工程；（ト）複数の薄膜タイルの境界部の上部のエピタキシャル成長層及び境界部に隣接した薄膜タイルの周辺部を選択的に除去し、エピタキシャル成長層の表面から支持基板に到達する素子分離溝を形成する工程；（チ）この素子分離溝に素子分離絶縁膜を埋め込む工程とを含む半導体素子の製造方法であることを要旨とする。第１の特徴で述べたように、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、複数の段階を経て、異なる領域に逐次直接接合し、最終的に広い面積を獲得するようにしても、１回の貼り合わせ工程で、同時に所望の面積を獲得しても構わない。更に、「複数の結晶基板のそれぞれと第１の支持基板とを互いに貼り合わせる工程」は、熱処理しない方法、熱処理する方法や、電圧を加えて熱処理する方法等が選択できる。
【００１２】
本発明の第２の特徴に係る半導体素子の製造方法によれば、市場において大面積の単結晶基板の得られていないダイアモンド等であっても、実効的に大面積化した基板として、汎用の半導体製造装置を用いた製造工程が適用可能になる。又、支持基板材料を各種選ぶことが可能であるので、金属や高濃度ドープした半導体基板等を用いて低抵抗の裏面コンタクトを実現するのも容易である。又、透明基板を用いることによって発光素子の外部への光取り出し効果を上げた半導体光学素子を製造することも可能である。
【００１３】
特に、ＳｉＣやダイアモンド等のワイドギャップ半導体材料は、熱的、化学的、機械的に安定で、耐放射線性にも優れている。本発明の第２の特徴に係る半導体素子の製造方法によれば、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）が、大口径ウェハを基礎として大量生産することが可能になる。特に、ワイドギャップ半導体材料を用いた高耐圧の半導体素子は、Ｓｉを用いたパワーデバイスよりもオン抵抗が低く、順方向降下電圧が低くなるので、高耐圧で高効率の半導体素子を、安価に提供出来る。
【００１４】
本発明の第３の特徴は、支持基板、支持基板上に互いに隣接して貼り合わされた複数枚の薄膜タイル、この複数枚の薄膜タイルのそれぞれの上部及びこの複数枚の薄膜タイルのそれぞれの境界に設けられた溝部の内部に形成されたエピタキシャル成長層とを具備するエピタキシャル基板であることを要旨とする。複数枚の薄膜タイルは、支持基板の外形線の内部に収納されるように、支持基板上貼り合わされている。この複数枚の薄膜タイルは、支持基板とは異なる材料の単結晶から構成されている。
【００１５】
本発明の第３の特徴に係るエピタキシャル基板は、大面積単結晶基板の得られていないワイドギャップ半導体材料等の特殊材料を実効的に大面積化したエピタキシャル基板である。このため、汎用の半導体製造装置を用いた製造工程をこのエピタキシャル基板に適用し、各種の半導体素子を高い生産性で製造出来る。特に、熱的、化学的、機械的に安定で、耐放射線性にも優れたワイドギャップ半導体材料の大口径エピタキシャル基板として、本発明の第３の特徴に係るエピタキシャル基板が好適である。この結果、発光素子、高周波デバイス、電力用半導体素子等が、本発明の第３の特徴に係る大口径エピタキシャル基板を使い、大量生産出来る。良く知られているように、パワーデバイスのオン抵抗と耐圧とは、トレード・オフ関係にある。しかし、本発明の第３の特徴に係るエピタキシャル基板によれば、ワイドギャップ半導体材料を用いることにより、低オン抵抗化と高耐圧化が同時に達成出来る。
【００１６】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
（第１の実施の形態）
図１は本発明の第１の実施形態に係るエピタキシャル基板の製造方法の工程断面図である。
【００１８】
（イ）まず、第１及び第２の主表面を有する第１の支持基板３００を用意する。第１の実施形態に係るエピタキシャル基板の製造方法では、第１の支持基板３００として、直径Ｄ＝７５ｍｍφ（３インチφ）のシリコン（Ｓｉ）基板を用いる。次に、第１の支持基板３００の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板（ダイアモンド結晶基板）２０１，２０２，２０３，２０４，・・・・・を、複数枚用意する。結晶基板２０１，２０２，２０３，２０４，・・・・・は、高圧高温条件下で合成された１辺の長さｄ０＝４ｍｍの正方形の結晶基板（ダイアモンド結晶基板）であり、結晶基板２０１，２０２，２０３，２０４，・・・・・２０１，２０２，２０３，２０４，・・・・・の一方の主表面は鏡面仕上げされている。一方の主表面に対応する他方の主表面は鏡面仕上げされても、いなくても構わない。図１（ａ）に示すように、第１の実施形態では、結晶基板２０１，２０２，２０３，２０４，・・・・・の一方の主表面側から水素イオン（Ｈ＋）を注入する。イオン注入は、結晶基板２０１，２０２，２０３，２０４，・・・・をイオン注入装置の真空排気されたチャンバー内で４００℃に昇温して実施するのが好ましい。このイオン注入のイオンエネルギーは１００ｋｅＶ〜５ＭｅＶ程度に選択可能で、ドーズ量を１×１０16ｃｍ-2〜１×１０19ｃｍ-2程度にして行う。ドーズ量は、好ましくは１×１０1 ７ｃｍ-2〜１×１０1 ８ｃｍ-2である。１×１０19ｃｍ-2以上のドーズ量でイオン注入すると、ダメージが問題になり、イオン注入に要する時間が異常に長くなるので、実用的ではない。例えば、イオンエネルギー１５０ｋｅＶ、ドーズ量１０17ｃｍ-2の条件で行うと、一方の主表面より射影飛程Ｒp＝約０．８μｍのところをピークにして高濃度の水素イオン注入層２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ，・・・・・が形成される。
【００１９】
（ロ）次に、図１（ｂ）に示すように、このダイアモンド結晶基板２０１，２０２，２０３，２０４，・・・・・のそれぞれの一方の主表面が、第１の支持基板３００の第１の主表面に対向するようにして、複数の結晶基板２０１，２０２，２０３，２０４，・・・・・と第１の支持基板３００とを互いに貼り合わせる。即ち、第１の支持基板３００の一方の主表面を接着面として、第１の支持基板３００上に、複数の結晶基板２０１，２０２，２０３，２０４，・・・・・をタイル状に並べ、直接接合法で接着する（平面図上のダイアモンド結晶基板２０１，２０２，２０３，２０４，・・・・・の配列方法は図２及び図３のような配列が可能である。）ために互いの表面を貼り合わせる。
【００２０】
（ハ）直接接合法においては、互いの表面を貼り合わせ後、熱処理によって接合強度を上げる。この熱処理により、図１（ｃ）に示すように、イオン注入層２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ，・・・・・での剥離を生じ、第１の支持基板３００上に転写されたダイアモンド結晶薄膜層からなる薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・と、母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・とに分離する。熱処理温度と時間は第１の支持基板３００の種類、イオン種、ドーズ条件により種々調整する必要があるが、ほぼ４００℃〜８５０℃程度で行うことが好ましい。支持基板としてＳｉ基板３００を採用した場合は、ダイアモンドとＳｉとの熱膨張係数の差を考慮すると、熱処理温度は４００℃程度が好ましい。この結果、第１の支持基板３００の上に、厚さ約０．８μｍの薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・を敷き詰めたタイル貼り構造が形成される。母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・は、新たなダイアモンド結晶基板として再利用する。
【００２１】
（ニ）しかる後に、図１（ｃ）に示すように、ＣＶＤ法によって薄膜タイル２０１ａ，２０２ａ，２０３ａ，２０４ａ，・・・・・上にダイアモンド単結晶層であるエピタキシャル成長層３０１を成長する。ＣＶＤ法は、例えば４ｋＰａの減圧下で、２．４５ＧＨｚの高周波放電を用いたプラズマＣＶＤが採用可能である。この際、基板温度８５０℃において、ソースガスとしてメタン（ＣＨ4）ガスを、キャリアガスとしての水素（Ｈ2）ガスと共に供給すれば良い。メタン（ＣＨ4）ガス：水素（Ｈ2）ガスの流量比１：９９程度にすれば、０．５μｍ／時間〜１μｍ／時間程度の成長速度で、エピタキシャル成長層３０１が得られる。
【００２２】
（ホ）次に、複数の母体側結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を新たな複数の結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・として用い、この新たな複数の結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・のそれぞれに、図１（ａ）と同様に、新たなイオン注入層を形成する。
【００２３】
（ヘ）そして、図１（ｂ）と同様に、この新たな結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を第２の支持基板（図示省略）に貼り合わせる。そして、図１（ｃ）と同様に、複数の新たな結晶基板２０１ｂ，２０２ｂ，２０３ｂ，２０４ｂ，・・・・・を、第２の支持基板に接合した複数の新たな薄膜タイルと複数の新たな母体側結晶基板とにそれぞれ分離する。更に、図１（ｃ）と全く同様に、ＣＶＤ法によって新たな薄膜タイル上にダイアモンド単結晶層である新たなエピタキシャル成長層３０１を成長する。
【００２４】
この様にすれば、元の結晶基板２０１，２０２，２０３，２０４，・・・・・の一部を薄膜タイルとして剥離した残余の母体側結晶基板を繰り返し利用出来るため、最終的な材料としての結晶基板２０１，２０２，２０３，２０４，・・・・のコストを、実効的に低く出来る。又、この様にして、完成したエピタキシャル基板は、従来ＨＰＨＴダイアモンド結晶基板上へのホモエピタキシャル成長でのみ得られると同等な高品質なエピタキシャル成長層３０１を、直径Ｄ＝７５ｍｍφの支持基板３００上に有している。且つこのエピタキシャル成長層３０１は、半導体素子製造工程に不可欠な、スピンナー等の製造装置側が要求する十分な口径Ｄ（基板サイズ）を有しているので、特殊な治具を用いることなく、汎用の製造工程により、所望の半導体素子を容易に実現することが可能である。
【００２５】
図２は、本発明の第１の実施形態に係るエピタキシャル基板の製造方法により製造したエピタキシャル基板を上面からみた構造を示している。図２では、直径Ｄ＝７５ｍｍφの支持基板３００上に１辺の長さｄ０＝４ｍｍの正方形のＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を敷き詰め、この上にエピタキシャル成長層３０１を成長した状態を模式的に示す図である。即ち、直径Ｄの支持基板３００のほぼ中心を通る直線上に、ｍ個の薄膜タイル２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を敷き詰めるためには、
ｍ・ｄ０ ＜ Ｄ ・・・・・（１）
の関係を満足するように、薄膜タイル２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の１辺の長さｄ０を選定すれば良い。図２中、格子（碁盤の目）状に、それぞれの薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の境界（タイルの目地）が描かれているが、これは、下地の幾何学的形状が投影されているのであり、実際のエピタキシャル成長層３０１の最表面は平坦な連続薄膜である。それぞれの薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互の間隔を、ミクロなレベルで密着し、隙間なく配列するのは理想ではある。しかし、現実には、加工精度及びタイル貼りの精度を考慮すれば、ミクロなレベルで隙間なく配列するのは困難であり、薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互の間には、数μｍ〜１００μｍ程度のギャップが存在しうる。このため、図２においてはそのギャップ部をタイルの目地として示している。しかし、エピタキシャル成長は、このギャップ（タイルの目地）からなる溝部の内部を埋めながら成長するので、最終的なエピタキシャル成長層３０１の表面は、平坦な連続薄膜となる。
【００２６】
又、図３は、別のタイリングの例を示している。図３も図２と同様に、直径Ｄ＝７５ｍｍφの支持基板３００上に、１辺の長さｄ０＝４ｍｍの正方形のＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を、正方形のブロック模様となるように敷き詰め、この上にエピタキシャル成長層３０２を成長した状態を模式的に示す図である。ＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・の相互間にはギャップが存在しうるので、図３においてはそのギャップがタイルの目地として示されている。しかし、図２で説明したように、エピタキシャル成長は、このギャップ（タイルの目地）からなる溝部の内部を埋めながら成長するので、最終的なエピタキシャル成長層３０２の表面は、平坦な連続薄膜となる。
【００２７】
更に、図示はしていないが、必ずしもＨＰＨＴダイアモンド結晶からなる薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・を、支持基板３００上に全体に敷き詰めることなく、適当な間隔で並べて接着転写しても良い。この場合に、最終的なエピ成長は薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・が有るところに限られて成長するが、通常、薄膜タイル２j-1,1，２j-1,2，・・・・・，２j-1,m，２j-1,2，・・・・・，２j,1，２j,2，・・・・・，２j,m-1，２j,m，・・・・・はサブミクロンの厚みであり、その上に成長させるエピタキシャル成長層３０１，３０２と合わせても数μｍ以内の厚みで収まるため、高解像度の必要ない通常の素子では支障無くフォトリソグラフィ工程等種々の製造工程を実施可能な範囲である。
【００２８】
（第２の実施の形態）
図４及び図５は、本発明の第２の実施形態に係る半導体素子（ｐｉｎダイオード）の製造方法を示す工程断面図である。
【００２９】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφのｐ＋Ｓｉ基板からなる支持基板３００の上に、ボロンをドープした、厚さ約０．８μｍのｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図４（ａ）に示すように、ＣＶＤ法によって薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・上に、ｐ−ダイアモンド単結晶層である第１エピタキシャル成長層（以下において「第１エピ層」と略記する。）３１１を、厚さ１．５μｍ〜３５μｍ程度成長する。ＣＶＤ法は、前述したメタン（ＣＨ4）ガスと水素（Ｈ2）ガスによるプラズマＣＶＤを用いれば良い。なお、第１エピ層３１１の厚さは、目的とするｐｉｎダイオードの耐圧や高周波特性に合わせて選べば良い。但し、プラズマＣＶＤの反応管には、更にドーピングガスとして水素（Ｈ2）ガスで希釈したジボラン（Ｂ2Ｈ6）等のｐ型ドーパントガスを、マスフローコントローラ等で制御して導入する必要がある。それぞれの薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の相互の間隔をミクロなレベルで密着するのは困難であるので、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の相互の間には、数μｍ〜１００μｍ程度のギャップが存在しうる。図４（ａ）では、エピタキシャル成長後に、このギャップに相当した凹部が第１エピ層３１１に露呈した場合を誇張して示している。
【００３０】
（ロ）図４（ａ）に示すように、エピタキシャル成長後に、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・間のギャップに起因した凹部が問題となる場合は、他の支持基板の上に、薄膜タイルを敷き詰めたタイル貼り構造の上に同様にｐ−第１エピ層を形成した他のエピタキシャル基板を用意し、２枚のエピタキシャル基板の表面を互いに合わせて、共擦りをすることにより、ｐ−第１エピ層３１１の表面を平坦化すれば良い。更に、共擦り後、酸素（Ｏ2）ガスを用いたプラズマエッチングにより、第１エピ層３１１を平坦化し、最終的に厚さ１．０μｍ〜３０μｍ程度の第１エピ層３１１を得る。
【００３１】
（ハ）その後、メタン（ＣＨ4）ガス、水素（Ｈ2）ガス、ドーピングガスとしてフォスフィン（ＰＨ3）等のｎ型ドーパントガスを用いたプラズマＣＶＤにより、図４（ｂ）に示すように、第１エピ層３１１の上にｎ＋第２エピ層３１２を厚さ０．５μｍ〜０．８μｍ程度成長する。ｎ型ドーパントガスとしては、フォスフィンの代わりにアルシン（ＡｓＨ3）、硫化水素（Ｈ2Ｓ）、アンモニア（ＮＨ3）等が使用可能である。
【００３２】
（ニ）次に、第２エピ層３１２の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、格子状に配列された薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・のそれぞれの中心の位置に開口部を形成する。そして、この開口部を有するフォトレジスト膜の上部にｎ型オーミックコンタクト用金属膜を真空蒸着法、スパッタリング法等により堆積する。その後、このフォトレジスト膜を剥離する、いわゆるリフトオフ法を用いて、図５（ｃ）に示すように、カソード電極４０１，４０２，・・・・・，４１０，・・・・・を形成する。ｎ型オーミックコンタクト用金属膜としては、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を採用可能である。或いは、これらの金属の内の複数の金属の組み合わせからなる合金膜、化合物膜、或いは多層膜（複合膜）等が可能である。図５（ｃ）に示すように、カソード電極４０１，４０２，・・・・・，４１０，・・・・・のパターニング後、８００℃〜９５０℃の高温で熱処理（シンタリング）することにより、ｎ＋第２エピ層３１２に対する実用的なコンタクト抵抗値ρｃを得る。更に、ｐ＋Ｓｉ基板３００の裏面の全面に、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等のｐ型オーミックコンタクト用金属膜を真空蒸着法、スパッタリング法等により堆積する。その後、４００℃〜４５０℃で熱処理（シンタリング）することにより、ｐ＋Ｓｉ基板３００に対する十分低いコンタクト抵抗値ρｃを有するアノード電極４３０が形成される。
【００３３】
（ホ）次に、４００℃以下の低温ＣＶＤにより、カソード電極４０１，４０２，・・・・・，４１０，・・・・・及び露出した第２エピ層３１２の上部の全面に、厚さ５００ｎｍから１μｍの酸化膜（ＳｉＯ2膜）を堆積する。更に、この酸化膜の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・の間のタイルの目地の部分に開口部を形成する。そして、フォトレジスト膜をエッチングマスクとして、酸化膜をパターニングする。パターニング後、フォトレジスト膜を除去し、パターニングされた酸化膜をエッチングマスクとして、図５（ｄ）に示すように、第２エピ層３１２、第１エピ層３１１及び薄膜タイル２１１ａ，２１２ａ，・・・・・，２２０ａ，・・・・・を、酸素ガス（Ｏ2）ガスを用いた反応性イオンエッチング（ＲＩＥ）で、Ｓｉ基板３００が露出するまでパターニングする。この結果、タイルの目地の部分に対応したダイシング溝５０１，５０２，・・・・・，５０９，・・・・・が形成される。その後、このダイシング溝５０１，５０２，・・・・・，５０９，・・・・・をダイシングライン６０１，６０２，・・・・・，６０９，・・・・・として、ダイアモンドブレード等で切断すれば、約４ｍｍ角のｐｉｎダイオード（ｐ＋-ｐ−-ｎ＋ダイオード）が、複数個切り出される。
【００３４】
以上の工程により、高品質の単結晶ダイアモンドからなる第１エピ層３１１及び第２エピ層３１２を用い、且つその厚みを精度良く制御して、素子直列抵抗が小さなｐｉｎダイオードを得ることが出来る。特に、ダイアモンドは、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、ダイアモンドのｐｉｎダイオードは、高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）に適用出来る。
【００３５】
（第３の実施の形態）
図６，図７及び図８は、本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である。
【００３６】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法に従い、直径Ｄ＝７５ｍｍφの石英基板からなる支持基板３３０の上に、厚さ約０．８μｍのボロンをドープしたｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図６（ａ）に示すように、ＣＶＤ法によって薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・上に、ｐ−ダイアモンド単結晶層である第１エピ層３３１を、厚さ１．５μｍ〜１５μｍ程度成長する。薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の相互の間のギャップに相当した凹部が問題となる場合は、第２の実施形態と同様に、第１エピ層３３１を平坦化し、最終的に厚さ１．０μｍ〜１２μｍ程度の第１エピ層３３１を得る。その後、メタン（ＣＨ4）ガス、水素（Ｈ2）ガス、ドーピングガスとしてフォスフィン（ＰＨ3）等のｎ型ドーパントガスを用いたプラズマＣＶＤにより、図６（ａ）に示すように、第１エピ層３３１の上にｎ＋第２エピ層３３２を厚さ０．５μｍ〜０．８μｍ程度成長する。
【００３７】
（ロ）次に、第２エピ層３３２の上部に、リフトオフ法を用いて、図６（ａ）に示すように、ｎ型オーミックコンタクト用金属膜からなるカソード電極４２１，４２２，・・・・・，４２５，・・・・・を形成する。ｎ型オーミックコンタクト用金属膜としては、Ｎｉ、Ｗ、Ｔｉ、Ｃｒ、Ｔａ、Ｍｏ等、或いは、これらの金属の内の複数の金属の組み合わせからなる合金膜、化合物膜、或いは多層膜（複合膜）等が可能である。そして、カソード電極４２１，４２２，・・・・・，４２５，・・・・・のパターニング後、８００℃〜９５０℃の高温で熱処理（シンタリング）することにより、ｎ＋第２エピ層３３２に対する実用的なコンタクト抵抗値ρｃを得る。
【００３８】
（ハ）次に、カソード電極４２１，４２２，・・・・・，４２５，・・・・・をエッチングマスクとして、図６（ｂ）に示すように、第２エピ層３３２及び第１エピ層３３１を、酸素ガスを用いたＲＩＥで、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・が露出するまでパターニングする。
【００３９】
（ニ）次に、カソード電極４２１，４２２，・・・・・，４２５，・・・・・の上部を含んで、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の全面にフォトレジスト膜１０１を塗布する。そして、図７（ｃ）に示すように、フォトリソグラフィ工程を用いて、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の一部に位置するフォトレジスト膜１０１に開口部を形成する。このフォトレジスト膜１０１をリフトオフ用マスクとして、リフトオフ用マスクの上部に図７（ｄ）に示すようにｐ型オーミックコンタクト用金属膜１０２を真空蒸着法若しくはスパッタリング法で堆積する。ｐ型オーミックコンタクト用金属膜としては、金・ガリウム合金（Ａｕ−Ｇａ）、チタン・アルミニウム合金（Ｔｉ−Ａｌ）、若しくはチタン・金（Ｔｉ／Ａｕ）やチタン・ニッケル・金（Ｔｉ／Ｎｉ／Ａｕ）等の複合膜等が使用可能である。
【００４０】
（ホ）そして、リフトオフ用マスクとしてフォトレジスト膜１０１を剥離すれば、図８（ｅ）に示すように、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の上部の一部にアノード電極４３１ａ，４３１ｂ，４３２ａ，４３２ｂ，・・・・・，４３５ａ，・・・・・がパターニングされる。その後、７００℃〜９５０℃の高温で数分間熱処理（シンタリング）することにより、ｐ＋薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・に対する実用的なコンタクト抵抗値ρｃを得る。
【００４１】
（ヘ）最後に、薄膜タイル２３１ａ，２３２ａ，・・・・・，２３６ａ，・・・・・の境界部（目地部）に沿って、ダイアモンドブレード等で切断すれば、図８（ｆ）に示すように、石英基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・・を支持基板とした複数の半導体素子（発光／受光ダイオード）が得られる。
【００４２】
この様に本発明の第３の実施形態に係る半導体素子の製造方法によれば、裏面側に透明な支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・・を有するｐｉｎ（ｐ＋-ｐ−-ｎ＋）ダイオードを容易に作成出来る。この結果、発光ｈνを効率よく裏面の透明支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・経由で取り出すことが出来る。或いは、裏面側の透明支持基板チップ３３０−１，３３０−２，３３０−３，３３０−４，３３０−５，・・・・からの入射光をｐｉｎダイオードでセンシングすることも出来る。
【００４３】
（第４の実施の形態）
図９〜図１２は、本発明の第４の実施形態に係る半導体素子としてショットキー・ゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である。
【００４４】
（イ）前述した第１の実施形態に係るエピタキシャル基板の製造方法と同様に、直径Ｄ＝７５ｍｍφのモリブデン（Ｍｏ）基板からなる支持基板３５０の上に、厚さ約０．８μｍのボロンをドープしたｐ＋ＨＰＨＴダイアモンド結晶からなる薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・を敷き詰め、タイル貼り構造を形成する。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・・は、それぞれ、１辺の長さｄ０＝４ｍｍの正方形の形状をなしている。更に、図９（ａ）に示すように、ＣＶＤ法によって薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・上に、ｐ−ダイアモンド単結晶層であるエピ層３５１を、厚さ１．５μｍ〜３μｍ程度成長する。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップに相当した凹部が問題となる場合は、第２の実施形態と同様に、エピ層３５１を平坦化し、最終的に厚さ１．０μｍ〜２μｍ程度のエピ層３５１を得る。
【００４５】
（ロ）次に、ＣＶＤにより、エピ層３５１の上部の全面に、厚さ５００ｎｍから１μｍの酸化膜（ＳｉＯ2膜）を堆積する。更に、この酸化膜の上部にフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の間のタイルの目地の部分に開口部を形成する。そして、フォトレジスト膜をエッチングマスクとして、酸化膜をパターニングする。パターニング後、フォトレジスト膜を除去し、パターニングされた酸化膜をエッチングマスクとして、図９（ｂ）に示すように、エピ層３５１及び薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・を、酸素ガス（Ｏ2）ガスを用いたＲＩＥで、Ｍｏ基板３５０が露出するまでパターニングする。この結果、タイルの目地の部分に対応した素子分離溝５５１，５５２，５５３，・・・・・が形成される。この素子分離溝５５１，５５２，５５３，・・・・・により、エピ層３５１は、複数の活性領域３６１，３６２，３６３，３６４，・・・・・に分離される。素子分離溝５５１，５５２，５５３，・・・・・の幅は、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップの最大幅程度、若しくはこれ以上が好ましい。薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の相互の間のギャップの位置（目地の位置）のｐ−ダイアモンド単結晶層３５１の結晶性が劣る場合（可能性）があるので、素子分離溝５５１，５５２，５５３，・・・・・により、結晶性が劣るｐ−ダイアモンド単結晶層３５１を削除するのが好ましい。この結果、複数の活性領域３６１，３６２，３６３，３６４，・・・・・の結晶の完全性は極めて高くなり、転位密度も十分低い値が得られる。
【００４６】
（ハ）再び、ＣＶＤにより、素子分離溝５５１，５５２，５５３，・・・・の深さより十分厚い厚さの酸化膜（ＳｉＯ2膜）、窒化膜（Ｓｉ3Ｎ4膜）、不純物を添加しない（ノンドープ）多結晶シリコン、酸素を添加した多結晶シリコン（ＳＩＰＯＳ）等、或いはこれらの複合膜等の絶縁膜を堆積する。絶縁膜のＣＶＤ後、化学的機械研磨（ＣＭＰ）により、表面を平坦化すれば、図１０（ｃ）に示すように、素子分離溝５５１，５５２，５５３，・・・・の内部に素子分離絶縁膜６５１，６５２，６５３，・・・・が埋め込まれる。
【００４７】
（ニ）次に、活性領域３６１，３６２，３６３，３６４，・・・・・及び素子分離絶縁膜６５１，６５２，６５３，・・・の上部の全面にフォトレジスト膜１０３を塗布する。そして、図１０（ｄ）に示すように、フォトリソグラフィ工程を用いて、活性領域３６１，３６２，３６３，３６４，・・・・の上部の一部に位置するフォトレジスト膜１０３に開口部を形成する。このフォトレジスト膜１０３をイオン注入用マスクとして、図１０（ｄ）に示すように、アルゴンイオン（Ａｒ＋）を、イオンエネルギーは３０ｋｅＶ〜１００ｋｅＶ、例えば４０ｋｅＶにおいて、活性領域３６１，３６２，３６３，３６４，・・・・の表面に選択的に注入する。選択的にイオン注入された活性領域３６１，３６２，３６３，３６４，・・・・の表面は、非晶質化層に転換され、ソース領域３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，・・・・及びドレイン領域３７１ｄ，３７２ｄ，３７３ｄ，３７４ｄ，・・・・が形成される。
【００４８】
（ホ）更に、イオン注入用マスクとして用いたフォトレジスト膜１０３を、リフトオフ用マスクとして用いて、このリフトオフ用マスク１０３の上部に図１１（ｅ）に示すようにｐ型オーミックコンタクト用金属膜１０４を真空蒸着法若しくはスパッタリング法で堆積する。ｐ型オーミックコンタクト用金属膜１０４としては、金・チタン複合膜（Ａｕ／Ｔｉ）等が使用可能である。
【００４９】
（ヘ）そして、リフトオフ用マスクとしてのフォトレジスト膜１０３を剥離すれば、図１１（ｆ）に示すように、活性領域３６１，３６２，３６３，３６４，・・・・の表面にソース電極４５１ｓ，４５２ｓ，４５３ｓ，４５４ｓ，・・・・及びドレイン電極４５１ｄ，４５２ｄ，４５３ｄ，４５４ｄ，・・・・・がパターニングされる。その後、７００℃〜９５０℃の高温で数分間熱処理（シンタリング）することにより、非晶質化層からなるソース領域３７１ｓ，３７２ｓ，３７３ｓ，３７４ｓ，・・・・及びドレイン領域３７１ｄ，３７２ｄ，３７３ｄ，３７４ｄ，・・・・に対する実用的なコンタクト抵抗値ρｃを得る。
【００５０】
（ト）次に、ソース電極４５１ｓ，４５２ｓ，４５３ｓ，４５４ｓ，・・・・及びドレイン電極４５１ｄ，４５２ｄ，４５３ｄ，４５４ｄ，・・・・・・の上部を含んで、活性領域３６１，３６２，３６３，３６４，・・・・の上部の全面に、他のフォトレジスト膜を塗布する。そして、フォトリソグラフィ工程を用いて、活性領域３６１，３６２，３６３，３６４，・・・・の上部の一部に位置するフォトレジスト膜に開口部を形成する。このフォトレジスト膜をリフトオフ用マスクとして、リフトオフ用マスクの上部に、ショットキーゲート電極用金属膜を真空蒸着法若しくはスパッタリング法で堆積する。ショットキーゲート電極用金属膜としては、金（Ａｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等が使用可能である。そして、リフトオフ用マスクとしてのフォトレジストを剥離すれば、図１２（ｇ）に示すように、活性領域３６１，３６２，３６３，３６４，・・・・の表面にショットキーゲート電極４６１，４６２，４６３，４６４，・・・・がパターニングされる。
【００５１】
（チ）最後に、図１２（ｈ）に示すように、薄膜タイル２５１ａ，２５２ａ，・・・・・，２５４ａ，・・・・・の境界部（目地部）をダイシングライン６６１，６６２，６６３，・・・・・として、ダイアモンドブレード等で切断すれば、複数のＭＥＳＦＥＴが得られる。
【００５２】
本発明の第４の実施形態に係る半導体素子の製造方法によれば、市場において大面積の単結晶基板の入手が極めて困難なダイアモンドであっても、実効的に直径Ｄ＝７５ｍｍφの大面積化した基板として扱うことが可能になる。このため、汎用の半導体製造装置を用いた半導体製造工程が適用可能になり、通常のＳｉプロセスとほぼ同様な工程でダイアモンドＬＳＩ（ダイアモンド集積回路）やダイアモンド個別デバイスを簡単に製造出来る。特に、ダイアモンドを用いた高耐圧のＭＥＳＦＥＴは、Ｓｉを用いたパワーデバイスよりもオン抵抗や順方向降下電圧が低くなるので、高速且つ高効率の半導体装置が実現出来る。
【００５３】
本発明の第４の実施形態に係る半導体素子の製造方法に用いる支持基板３５０は、Ｍｏ基板に限らず、高濃度ドープしたＳｉ、ＳｉＣ、ＧａＮ等の半導体基板、或いはタングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）等の各種金属が使用可能である。この様に、支持基板材料を各種選ぶことが可能であるので、ダイアモンド半導体素子に対する低抵抗の裏面コンタクトを実現するのが容易である。更に裏面での電気的接続が不要なＬＳＩやその他の半導体素子であれば、支持基板３５０として、サファイヤ、石英ガラス等の絶縁体や各種のセラミックス材料等、直接接合可能な範囲で広範な材料を選ぶことが出来る。
【００５４】
なお、素子分離溝５５１，５５２，５５３，・・・・・以外に、活性領域３６１，３６２，３６３，３６４，・・・・・を更に細分化する内部素子分離溝を形成しても良い。この内部素子分離溝は通常のＬＳＩにおける素子分離溝と同様に、１μｍ若しくはサブミクロンの線幅で、素子分離溝５５１，５５２，５５３，・・・・・と同時に形成出来る。そして、ＣＶＤにより、素子分離溝５５１，５５２，５５３，・・・・の内部に素子分離絶縁膜６５１，６５２，６５３，・・・・を埋め込む際に、この内部素子分離溝を同時に埋め込むようにしても良い。
【００５５】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５６】
既に述べた第１〜第４の実施の形態の説明においては、直径Ｄ＝７５ｍｍφの支持基板３００，３３０，３５０を例に説明したが、支持基板３００，３３０，３５０は、直径Ｄ＝１００ｍｍφ，１５０ｍｍφ，２００ｍｍφ，３００ｍｍφ，・・・・・等他の口径でも構わないことは勿論である。又、結晶基板は、１辺の長さｄ０＝４ｍｍの正方形であるとして説明したが、これは例示であり、１辺の長さｄ０＝３ｍｍ，５ｍｍ，１０ｍｍ，１５ｍｍ等、現在の半導体製造装置が通常対象としない種々の小口径サイズであれば、任意の寸法に対して適用可能である。即ち、現在の半導体製造装置が通常対象とする支持基板３００，３３０，３５０の最大寸法（直径）Ｄに対して、ｍ個の薄膜タイルを一列に配列するためには、式（１）を満足する１辺の長さｄ０の結晶基板が選択可能である。
【００５７】
又、第１〜第４の実施の形態の説明においては、ダイアモンド単結晶基板から薄膜タイルを形成する場合について説明したが、ダイアモンド単結晶基板の他に、窒化ガリウム（ＧａＮ）単結晶基板、窒化アルミニウム（ＡｌＮ）単結晶基板、炭化珪素（ＳｉＣ）単結晶基板、窒化硼素（ＢＮ）単結晶基板などの種々の単結晶基板層を採用可能である。又、ダイアモンド、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等を成分とする混晶材料の単結晶基板でも良い。
【００５８】
更に、薄膜タイル上に、ダイアモンド単結晶層をホモエピタキシャル成長する場合について説明したが、窒化ガリウム（ＧａＮ）単結晶、窒化アルミニウム（ＡｌＮ）単結晶、炭化珪素（ＳｉＣ）単結晶、窒化硼素（ＢＮ）単結晶などの種々の単結晶基板層をダイアモンド単結晶基板上にヘテロエピタキシャル成長させて、所望の半導体素子を製造することも出来る。或いは、下地の単結晶基板をそれぞれ選んで、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等ホモエピタキシャル成長するようにしても良い。更に、ＧａＮ，ＡｌＮ，ＳｉＣ，ＢＮ等を成分とする混晶材料の単結晶層をヘテロ／ホモエピタキシャル成長させても良い。
【００５９】
更に、上記以外の種々の支持基板とこれにタイル状に貼り合わせる結晶基板の材料の選択と組み合わせが可能であることは勿論である。
【００６０】
又、これらの種々の支持基板と結晶基板の組み合わせにより、新しい素子構造・機能発現を追求することが出来る。
【００６１】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６２】
【発明の効果】
本発明によれば、小さなサイズの結晶基板しか市場で入手出来ない特殊な材料であっても、その材料のエピタキシャル層を形成した任意の外径サイズのエピタキシャル基板にアップスケールし、汎用の製造工程を適用し、半導体素子を大量生産出来る。
【００６３】
更に、本発明によれば、ダイアモンド等、通常非常に高価な結晶基板をロス無く薄皮を剥ぐように有効利用することで、基板・素子の製造コストを大幅に低減することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るエピタキシャル基板の製造方法を説明するための工程断面図である。
【図２】本発明の第１の実施形態に係るエピタキシャル基板の製造方法により製造したエピタキシャル基板を上面からみた構造を示す図である。
【図３】本発明の第１の実施形態に係るエピタキシャル基板の別のタイリングの例を示す図である。
【図４】本発明の第２の実施形態に係る半導体素子（ダイオード）の製造方法を示す工程断面図である（その１）。
【図５】本発明の第２の実施形態に係る半導体素子（ダイオード）の製造方法を示す工程断面図である（その２）。
【図６】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その１）。
【図７】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その２）。
【図８】本発明の第３の実施形態に係る半導体素子（発光／受光ダイオード）の製造方法を示す工程断面図である（その３）。
【図９】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その１）。
【図１０】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その２）。
【図１１】本発明の第４の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その３）。
【図１２】本発明の第３の実施形態に係る半導体素子（ＭＥＳＦＥＴ）の製造方法を示す工程断面図である（その４）。
【符号の説明】
１０１，１０３ フォトレジスト膜
１０２，１０４ 金属膜
２０１〜２０４ 結晶基板（ダイアモンド結晶基板）
２０１ａ〜２０４ａ、２１１ａ〜２２０ａ，２３１ａ〜２３６ａ，２５１ａ〜２５４ａ 薄膜タイル
２０１ｂ〜２０４ｂ 母体側結晶基板
２０１ｃ，２０２ｃ，２０３ｃ，２０４ｃ イオン注入層
３００，３３０，３５０ 支持基板
３０１，３０２，３５１ エピタキシャル成長層
３１１，３３１ 第１エピ層
３１２、３３２ 第２エピ層
３３０−１〜３３０−５ 支持基板チップ
３６１〜３６４ 活性領域
３７１ｓ〜３７４ｓ ソース領域（非晶質化層）
３７１ｄ〜３７４ｄ ドレイン領域（非晶質化層）
４０１〜４１０，４２１〜４２５， カソード電極
４３０，４３１ａ，４３１ｂ〜４３５ａ アノード電極
４５１ｓ〜４５４ｓ ソース電極
４５１ｄ〜４５４ｄ ドレイン電極
４６１〜４６４ ショットキーゲート電極
５０１〜５０９ ダイシング溝
５５１〜５５３ 素子分離溝
６０１〜６０９，６６１〜６６３ ダイシングライン
６５１〜６５３ 素子分離絶縁膜
Claims (3)
- 第１及び第２の主表面を有する支持基板を用意する工程と、
前記支持基板の外形線が規定する平面内に複数枚２次元的に配列可能な寸法を有する板状の結晶基板を、前記複数枚用意する工程と、
前記結晶基板のそれぞれの一方の主表面からイオン注入し、該一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程と、
前記一方の主表面が、前記第１の主表面に対向するようにして、前記複数の結晶基板のそれぞれと前記支持基板とを互いに貼り合わせる工程と、
該貼り合わせ後、前記複数の結晶基板のそれぞれを熱処理し、前記イオン注入層において剥離し、前記複数の結晶基板のそれぞれを、前記第１の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程と、
前記薄膜タイルの表面にエピタキシャル成長層を形成する工程と、
前記複数の薄膜タイルの境界部の上部の前記エピタキシャル成長層及び前記境界部に隣接した前記薄膜タイルの周辺部を選択的に除去し、前記エピタキシャル成長層の表面から前記支持基板に到達する素子分離溝を形成する工程と、
該素子分離溝に素子分離絶縁膜を埋め込む工程
とを含むことを特徴とする半導体素子の製造方法。 - 前記イオン注入層は、水素イオン又はヘリウムイオンを１×１０16ｃｍ-2〜１×１０19ｃｍ-2のドーズ量で注入して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記結晶基板は、ダイアモンド、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化硼素（ＢＮ）、炭化珪素（ＳｉＣ）からなるグループから選ばれた材料の単結晶基板、又はダイアモンド、窒化ガリウム、窒化アルミニウム、窒化硼素、炭化珪素のいずれかを成分として含む混晶材料のグループから選ばれた混晶材料の単結晶基板であることを特徴とする請求項２に記載の半導体素子の製造方法。
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| JP2001251585A JP3785067B2 (ja) | 2001-08-22 | 2001-08-22 | 半導体素子の製造方法 |
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