JPWO2018055838A1 - 半導体素子の製造方法及び半導体基板 - Google Patents

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Abstract

本発明の半導体素子の製造方法は、仮支持基板とする第２の基板２上に第２の半導体材料の単結晶からなる第２単結晶層５を成膜する第２成膜工程と、第２単結晶層に半導体素子７を形成する素子形成工程と、半導体素子が形成された第２単結晶層上に第３の基板３を接合する第２接合工程と、第３の基板を接合した後に第２の基板を除去する基板除去工程と、を含む。

Description

本発明は、半導体素子の製造方法及び半導体基板に関する。詳しくは、暫定的な基板を使用することにより厚さが薄く且つ高耐圧の半導体素子を製造する半導体素子の製造方法、及び高耐圧半導体素子が形成された半導体基板に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）半導体基板が着目されている。図１６（ａ）は、ＳｉＣからなる一般的な縦型構造のショットキーダイオード（９１）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にガードリングとなるＰ型不純物層９１１、９１２、及びショットキー電極９１３が形成されている。電流ｉは、ショットキー電極９１３と支持基板９０１の底面に形成されている裏面電極９０３との間で流れる。
また、同図（ｂ）は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の底面に形成されている裏面電極９０３との間で流れる。
また、同図（ｃ）は、エピタキシャル成長により能動層９０２を成膜する初期に、高い窒素濃度の単結晶バッファ層９０４を設けたＭＯＳＦＥＴ（９４）の断面構造を示している。単結晶バッファ層９０４は、エピタキシャル層の結晶欠陥密度を支持基板９０１の結晶欠陥密度と比べて低くするために形成される。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、３００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、そのため素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層９０２の下地である支持基板９０１の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１６に示すような縦型構造の素子の場合には、支持基板９０１は抵抗率を低くするため高濃度の窒素が添加されてＮ型半導体とされている。その上で、素子形成後には、支持基板９０１を薄く加工することによって支持基板層の抵抗の更なる低減を図っている。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。
また、ＳｉＣからなる半導体素子の基板としては、表層の能動層だけが単結晶であればよい。支持基板層は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。従来、単結晶の能動層と単結晶ではない支持基板層とを接合する基板製造方法がある。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、表面活性化手法により基板の貼り合せを行う例も開示されている（特許文献３を参照）。
特表２００４−５０３９４２号 特開２００２−２８０５３１号 特開２０１５−１５４０１号
前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの支持基板（支持層）上に、単結晶からなる薄膜層が能動層として形成されている。能動層はエピタキシャル成長させることにより製造されている。この支持基板は単結晶でもよいし多結晶でもよいので、薄い単結晶層と安価な多結晶半導体基板とを接合技術により貼り合せする手法も提案されてきた（特許文献１、２、３等）。しかし、異種の材料からなる接合基板は熱膨張係数の違いや結晶の不均一さにより反りが大きくなってしまい、実用上は課題が多い。
また、従来、加工時の取り扱いのため３５０μｍ程度の厚い単結晶ＳｉＣ基板を使用し、最終的には良好な素子特性を得るために支持層の厚さを１００μｍ程度まで薄くしている。しかし、これでは高価な単結晶基板がフルに利用されないという問題がある。素子形成後に支持層を研削して薄くしていることを考慮すれば、素子基板としてそもそも薄い基板を使用することが考えられる。例えば、ＳｉＣ素子用基板の場合には、バンドギャップ幅が大きい材料であるため、高電圧素子とするにも、基板の厚さは表層のエピタキシャル層の部分の厚さだけで十分であることに注目することができる。しかし、薄い基板は曲がり易く、反りも大きくなるという問題がある。
また、図１６（ｃ）のように単結晶バッファ層９０４を設けてエピタキシャル層９０２の結晶欠陥を低減しても、ＭＯＳＦＥＴ素子動作中に少数キャリアの影響で結晶欠陥が増加するという現象が知られている。このため、素子形成後に単結晶バッファ層９０４を除去することが好ましいが、ＭＯＳＦＥＴ素子が形成されたエピタキシャル層９０２の下地である単結晶バッファ層９０４を除去することは、一般的な構造では不可能である。
本発明は、上記現状に鑑みてなされたものであり、暫定的な基板を使用することにより厚さが薄く且つ高耐圧の半導体素子を製造する半導体素子の製造方法、及び高耐圧半導体素子が形成された半導体基板を提供することを目的とする。
本発明は、以下の通りである。
１．仮支持基板とするための第２の基板上に第２の半導体材料の単結晶からなる第２単結晶層を成膜する第２成膜工程と、前記第２単結晶層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された前記第２単結晶層上に第３の基板を接合する第２接合工程と、前記第３の基板を接合した後に前記第２の基板を除去する基板除去工程と、を含むことを特徴とする半導体素子の製造方法。
２．第１の半導体材料の単結晶からなる第１の基板の一方の平面と前記第２の基板とを接合する接合工程と、前記第２の基板との接合面から所定の深さにおいて前記第１の基板を分離することにより、前記第１の基板の前記一方の平面側を第１単結晶層として前記第２の基板上に残す分離工程と、を含み、前記第２成膜工程において、前記第２単結晶層は前記第２の基板上に形成された前記第１単結晶層上に成膜される前記１．記載の半導体素子の製造方法。
３．前記基板除去工程において、前記第１単結晶層を更に除去する前記２．記載の半導体素子の製造方法。
４．前記第１の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、前記第２の基板の少なくとも１つの平面上に絶縁材料又は半導体材料の１層以上の薄膜からなる表面薄膜層を成膜する第１成膜工程と、を含み、前記接合工程において、前記第１の基板の前記一方の平面と前記第２の基板上に形成された前記表面薄膜層の表面とを接合し、前記分離工程において、前記第１の基板を前記水素注入層で分離することにより、前記第１単結晶層を前記第２の基板に形成された前記表面薄膜層上に残し、前記第２成膜工程により、前記第２の基板上に前記表面薄膜層と前記第１単結晶層と前記第２単結晶層とが順に積層された複層基板が形成され、基板除去工程において、更に前記表面薄膜層を除去する前記２．又は３．に記載の半導体素子の製造方法。
５．前記第２成膜工程において、前記第２の半導体材料の単結晶からなる単結晶バッファ層を形成した後に前記第２単結晶層を成膜し、前記基板除去工程において、前記単結晶バッファ層を更に除去する前記１．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記第１の基板の前記一方の平面上にシリサイド層を形成するシリサイド層形成工程を含む請求項２乃至５のいずれかに記載の半導体素子の製造方法。
７．前記第１成膜工程において、前記表面薄膜層として前記第２の基板の一方の平面にシリコン酸化膜又はＧａを含む化合物半導体膜を成膜する前記４．乃至６．のいずれかに記載の半導体素子の製造方法。
８．前記第１成膜工程において、前記表面薄膜層として前記第２の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜する前記４．乃至７．のいずれかに記載の半導体素子の製造方法。
９．前記第１成膜工程において、前記表面薄膜層として前記第２の基板の他方の平面にＳｉＣの多結晶からなる多結晶ＳｉＣ膜を成膜する前記４．乃至８．のいずれかに記載の半導体素子の製造方法。
１０．前記第２の基板は光を透過する基板であり、前記表面薄膜層はＧａを含む半導体材料であり、前記基板除去工程において、前記第２の基板側からレーザ光を照射してＧａを析出させることによって前記第２の基板を除去する前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
１１．前記第２の基板はサファイア又はＳｉＣからなる基板である前記１．乃至１０．のいずれかに記載の半導体素子の製造方法。
１２．前記第２の基板はカーボンからなる基板であり、前記第１成膜工程において、前記表面薄膜層は前記第２の基板の側面側を覆うように成膜される前記１．乃至９．のいずれかに記載の半導体素子の製造方法。
１３．前記第３の基板は金属基板である前記１．乃至１２．のいずれかに記載の半導体素子の製造方法。
１４．前記第３の基板は、無アルカリガラス、サファイア及びＳｉのうちの１つからなる基板である前記１．乃至１２．のいずれかに記載の半導体素子の製造方法。
１５．前記基板除去工程により露出された面上に、前記半導体素子の裏面電極層を形成する裏面電極形成工程を備える前記１．乃至１４．のいずれかに記載の半導体素子の製造方法。
１６．前記第２接合工程又は前記基板除去工程の後、前記第３の基板に前記半導体素子の電極部となる貫通孔を形成する開孔工程を備える前記１４．又は１５．に記載の半導体素子の製造方法。
１７．前記開孔工程において、前記貫通孔は前記第３の基板の表面側に向けて拡がるテーパ状に形成される前記１６．記載の半導体素子の製造方法。
１８．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１．乃至１７．のいずれかに記載の半導体素子の製造方法。
２０．絶縁材料、半導体材料及び金属のうちの１つからなる支持基板と、前記支持基板上に接合層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層を備え、前記第２単結晶層に半導体素子が形成されており、前記第２単結晶層の上に前記半導体素子の裏面電極層を備えることを特徴とする半導体基板。
２１．前記第２単結晶層上に第１の半導体材料の単結晶からなる第１単結晶層を備え、前記裏面電極層は、前記第１単結晶層の上に、又は前記第１単結晶層上に設けられた半導体材料からなるバッファ層の上に備えられている前記２０．記載の半導体基板。
２２．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記２０．又は２１．に記載の半導体基板。
本発明の半導体素子の製造方法は、仮支持基板とするための第２の基板上に第２の半導体材料の単結晶からなる第２単結晶層を成膜する第２成膜工程と、前記第２単結晶層に半導体素子を形成する素子形成工程と、を備えている。このため、第２の基板を土台として第２単結晶層が成膜された複層基板が得られ、高温に耐えることができ且つ反りが少ない素子形成用の基板となすことができる。これにより、素子形成工程では、汎用のフォトリソグラフィ装置等を用いて、第２単結晶層内に半導体素子を形成することができる。特に、高電力用途に向いたＳｉＣ等の半導体は不純物拡散係数が小さいため、Ｎ型不純物、Ｐ型不純物共に熱拡散によるドーピングが困難である。また、Ｓｉ半導体の製造プロセスのような熱拡散によるセルフアライメント処理が不可能である。そのため、Ｎ型不純物、Ｐ型不純物の添加位置を決めるにはステッパのように高精度の露光機が必要とされ、半導体基板の反りや曲がりは２０μｍ程度以下に抑えることが求められる。前記複層基板は、第２の基板により反りや曲がりが小さく抑えられるため、ステッパを用いて第２単結晶層内に不純物領域等からなる半導体素子を形成することができる。
また、本発明の半導体素子の製造方法は、半導体素子が形成された前記第２単結晶層上に第３の基板を接合する第２接合工程と、前記第２の基板を除去する基板除去工程と、を備えている。このため、半導体素子の最終的な支持基板となる第３の基板を接合した後、半導体素子を形成するために使用した第２の基板を除去することができる。これによって露出した裏面上に半導体素子の裏面電極を設けることが可能になる。
第１の半導体材料の単結晶からなる第１の基板の一方の平面と前記第２の基板とを接合する接合工程と、前記第２の基板との接合面から所定の深さにおいて前記第１の基板を分離することにより、前記第１の基板の前記一方の平面側を第１単結晶層として前記第２の基板上に残す分離工程と、を含み、前記第２成膜工程において、前記第２単結晶層は前記第２の基板上に形成された前記第１単結晶層上に成膜される場合には、第２の基板を土台として薄い第１単結晶層及び第２単結晶層が積層された複層基板が得られ、第１の半導体材料（例えば、ＳｉＣ）の単結晶からなる第１の基板の使用量を必要最小限とすることが可能となる。従来、一般的な高電力用途の半導体基板として、高濃度Ｎ型とされた厚さ３５０μｍ程度の単結晶ＳｉＣ基板が支持層として用いられており、その上にエピタキシャル成長により厚さ５μｍ程度の単結晶ＳｉＣ層（低濃度のＮ型層）が形成されている。そして、その単結晶ＳｉＣ層に半導体素子を形成した後、支持層部分の抵抗値を小さくするために基板を研磨して厚さ１００μｍ程度まで薄肉化した上で基板裏面に電極加工をしている。本発明の半導体素子の製造方法によれば、第１単結晶層によりＮ型層が構成され、その厚さを０．５μｍ程度と薄くすることができる。その上に、半導体素子の耐圧の面から必要な厚さ及び必要な不純物濃度の第２単結晶層を、エピタキシャル成長或いはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によって形成することができる。
前記基板除去工程において、前記第１単結晶層を更に除去する場合には、露出した前記第２単結晶層の表面上に半導体素子の裏面電極を設けることができる。
前記第１の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、前記第２の基板の少なくとも１つの平面上に絶縁材料又は半導体材料の１層以上の薄膜からなる表面薄膜層を成膜する第１成膜工程と、を含み、前記接合工程において、前記第１の基板の前記一方の平面と前記第２の基板上に形成された前記表面薄膜層の表面とを接合し、前記分離工程において、前記第１の基板を前記水素注入層で分離することにより、前記第１単結晶層を前記第２の基板に形成された前記表面薄膜層上に残し、前記第２成膜工程により、前記第２の基板上に前記表面薄膜層と前記第１単結晶層と前記第２単結晶層とが順に積層された複層基板が形成され、基板除去工程において、更に前記表面薄膜層を除去する場合には、第１の基板を表面薄膜層が形成された第２の基板に容易に接合することができる。また、水素注入層において第１の基板を容易に分離することができ、厚さの薄い第１単結晶層を第２の基板上に残すことができる。そして、基板除去工程において表面薄膜層は除去されるため、それによって露出した第１単結晶層の表面上に半導体素子の裏面電極を設けることができる。
前記第２成膜工程において、前記第２の半導体材料の単結晶からなる単結晶バッファ層を形成した後に前記第２単結晶層を成膜し、前記基板除去工程において、前記単結晶バッファ層を更に除去する場合には、単結晶バッファ層上に形成される第２単結晶層の結晶欠陥密度を低くすることができる。そして、半導体素子の支持基板となる第３の基板を接合した後、半導体素子を形成するために使用した第２の基板が除去され、単結晶バッファ層も除去されるため、半導体素子の動作時にＰＮ接合部に順方向電流が流れても、少数キャリアの再結合により欠陥が増加することを抑制することができる。
前記第１の基板の前記一方の平面上にシリサイド層を形成するシリサイド層形成工程を含む場合には、後に金属により半導体素子の裏面電極層を形成する際のシリサイド化処理を不要とすることができ、裏面電極形成時の熱処理を簡素化することができる。
前記第１成膜工程において、前記表面薄膜層として前記第２の基板の一方の平面にシリコン酸化膜又はＧａを含む化合物半導体膜を成膜する場合には、前記接合工程における第１の基板との接合、基板除去工程における第２の基板の除去、及び第２の基板除去後の表面薄膜層の除去を容易にすることができる。また、表面薄膜層とその上に積層される第２単結晶層とを合わせて、複層基板として高温度に耐えることができ且つ反りが少ない素子用の基板となすことができる。
前記第１成膜工程において、前記表面薄膜層として前記第２の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜する場合には、シリコン酸化膜又はＧａを含む化合物半導体膜を第１層とし、バッファ層を第２層とする２層からなる表面薄膜層を形成することができる。
前記第１成膜工程において、前記表面薄膜層として前記第２の基板の他方の平面にＳｉＣの多結晶からなる多結晶ＳｉＣ膜を成膜する場合には、表面薄膜層により第２の基板の表面を全て覆うことが可能になり、半導体素子形成時の高温処理等から第２の基板を保護することができる。また、多結晶ＳｉＣ層の膜厚を調整することによって、第２の基板の厚さを薄くしてもその両面での応力のバランスがとれるため、反りが少なく薄い複層基板とすることができる。
以上のような第１成膜工程において、第２の基板の端部の面取りをしておけば、第２の基板の平面上において厚さが板端まで均一となるように表面薄膜層を成膜することができ、その表面を研磨することなく前記第１の基板と接合させることができる。
前記第２の基板は光を透過する基板であり、前記表面薄膜層はＧａを含む半導体材料であり、前記基板除去工程において、前記第２の基板側からレーザ光を照射してＧａを析出させることによって前記第２の基板を除去する場合には、レーザ光の照射により容易に第２の基板を除去することができる。除去された第２の基板は、Ｇａを含む材料の残渣を除去した後に再利用することが可能である。
前記第２の基板がサファイア又はＳｉＣからなる基板である場合には、前記複層基板の土台として、高温に耐えることができ且つ反りが少ない素子形成用の基板となすことができる。
前記第２の基板はカーボンからなる基板であり、前記第１成膜工程において、前記表面薄膜層は前記第２の基板の側面側を覆うように成膜される場合には、カーボン基板の全表面が表面薄膜層により覆われるため、高温で酸素が存在する環境において焼損が生じるカーボンを保護することができる。これにより、素子形成工程において高温の熱処理や高密度の酸素を含有する成膜等が可能になる。また、カーボン基板の厚さを薄くしても両面での応力のバランスがとれるため、反りが少ない薄い複層基板とすることができる。
前記第３の基板が金属基板である場合には、半導体素子の支持基板となる金属基板をそのまま外部接続用の電極端子とすることができる。例えば、半導体素子がショットキーダイオードである場合には、金属基板をアノ−ド電極とし、第２の基板を除去した面にカソード電極を形成することができる。また、半導体素子がＭＯＳＦＥＴである場合には、金属基板をそのままソース電極とすることができる。これらの場合、素子分割後に金属基板を実装基板に搭載することが容易となる。
前記第３の基板は無アルカリガラス、サファイア及びＳｉのうちの１つからなる基板である場合には、接合が容易であると共に、半導体素子の支持基板として好適である。
前記基板除去工程により露出された面上に、前記半導体素子の裏面電極層を形成する裏面電極形成工程を備える場合には、第２の基板を除去した後に露出した面（第１単結晶層、バッファ層又は第２単結晶層）上に裏面電極層を設けることができる。
前記第２接合工程又は前記基板除去工程の後、前記第３の基板に前記半導体素子の電極部となる貫通孔を形成する開孔工程を備える場合には、半導体素子を実装する際の電極配線を容易にすることができる。
前記開孔工程において、前記貫通孔は前記第３の基板の表面側に向けて拡がるテーパ状に形成される場合には、斜面となった貫通孔の壁面にアルミ等の配線を形成することができ、第３の基板の表面に電気配線を形成することが可能になる。
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである場合には、バンドギャップの大きい第１単結晶層上に、バンドギャップの大きい材料である第２の半導体材料からなる第２単結晶層が成膜されるため、高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を製造することができる。例えば、第１の半導体材料及び第２の半導体材料がＳｉＣであれば、単結晶ＳｉＣ層が積層されることになるため、より好適である。
本発明の半導体基板によれば、絶縁材料、半導体材料及び金属のうちの１つからなる支持基板と、前記支持基板上に接合層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層を備え、前記第２単結晶層に半導体素子が形成されており、前記第２単結晶層の上に前記半導体素子の裏面電極層を備える。半導体素子の裏面電極層が第２単結晶層上に直接形成されているため、導電性に優れる。また、高窒素濃度を含む多結晶層によりバッファ層が形成されていれば、一層低いオーミックコンタクトを得ることができる。
前記第２単結晶層上に第１の半導体材料の単結晶からなる第１単結晶層を備える場合には、第１の半導体材料の単結晶からなる第１単結晶層の厚さを必要最小限とし、低コストの半導体基板とすることができる。また、半導体素子の耐圧の面から必要な厚さ及び必要な不純物濃度の第２単結晶層が形成されており、半導体基板の恒久的な支持層である支持基板は任意の厚さとすることができる。そして、前記裏面電極層は、第１単結晶層の上に、又は第１単結晶層上に設けられた半導体材料からなるバッファ層の上に備えられているため、縦方向の電気伝導性及び熱伝導性に優れ、高電力用途の半導体素子に好適である。
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである場合には、バンドギャップの大きい第１単結晶層上に、バンドギャップの大きい材料である第２の半導体材料からなる第２単結晶層が成膜されているため、高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等が形成された半導体基板となる。
第１の基板及び第２の基板を示す模式的な上面図及び側面図 素子形成用の複層基板の構成を表す模式的断面図 表面薄膜層で被覆された第２の基板（カーボン基板）の端部の断面画像 両面に表面薄膜層が形成された第２の基板を土台として複層基板を形成する工程を示す模式的断面図 複層基板を構成する第２単結晶層に形成された半導体素子を示す模式的断面図 半導体素子形成後に第３の基板を接合し、貫通孔を形成する工程を示す模式的断面図 複層基板を構成する第２単結晶層に形成された別の半導体素子を示す模式的断面図 別の半導体素子形成後に第３の基板を接合し、テーパ形状の貫通孔を形成する工程を示す模式的断面図 第３の基板を接合した複層基板から第２の基板を除去し、裏面電極となる裏面電極層を形成する工程を示す模式的断面図 第３の基板を接合した複層基板から第２の基板及び表面薄膜層の第１層を除去し、バッファ層上に裏面電極層を形成する工程を示す模式的断面図 ショットキーダイオードの製造工程を示す模式的断面図 ＭＯＳＦＥＴの製造工程を示す模式的断面図 金属の支持基板を用いる半導体基板（ＭＯＳＦＥＴ素子）の製造工程を示す模式的断面図 半導体基板の基本構造を示す模式的断面図 半導体基板の構造を示す模式的断面図 一般的な縦型構造の半導体素子の構造を示す模式的断面図
本実施形態に係る半導体素子の製造方法は、例えば、カーボン基板、ＳｉＣ基板等を暫定的な支持基板（第２の基板（２））として使用することによって、高電力用途に適した半導体素子を製造するものである。カーボン基板やＳｉＣ基板は、反りが少なく高温まで耐えられるという特徴がある。本実施形態においては、そのカーボン基板（２）等を暫定的な支持層として、その一方の表面にシリコン酸化膜等（４１）を介してＳｉＣ等の単結晶層（第１単結晶層（１１））を接合し、更に半導体素子を形成するためのＳｉＣ等の単結晶からなる薄膜層（第２単結晶層（５））を形成する（図２（ａ）、（ｂ）参照）。また、カーボン基板（２）の他方の面には、ＳｉＣ等からなる多結晶膜（多結晶ＳｉＣ膜（４２））を形成することができる。このようにカーボン基板（２）等を土台として形成される複層基板（６）を用いて、第２単結晶層（５）に半導体素子を形成することができる。そして、半導体素子形成後に、最終的な支持層となる基板（第３の基板（３））を接合し、暫定的な基板であったカーボン基板（２）等が除去される。これによって、上記第３の基板（３）を恒久的な支持層とし、それに積層された第２単結晶層（５）に半導体素子が形成された半導体基板を製造することができる。更に、この半導体素子の裏面（カーボン基板等が除去され、更にシリコン酸化膜が除去された面）には、半導体素子の裏面電極となる裏面電極層を形成することができる。これによって、高電力用途に適した半導体素子及び半導体基板を製造することが可能になる。
カーボン基板（２）は、その熱膨張係数をＳｉＣからなる上記第２単結晶層（５）及びＳｉＣからなる上記多結晶ＳｉＣ膜（４２）の熱膨張係数とほぼ同じにすることができる。また、カーボン基板（２）の厚さを数ｍｍとすれば、剛性が高く、反りの無い複層基板（６）を得ることができる。更に、カーボン基板（２）の一方の面に積層するＳｉＣからなる第２単結晶層（５）の厚さと、他方の面に形成する多結晶ＳｉＣ膜（４２）の厚さとをほぼ同じにすれば、カーボン基板（２）の厚さが１ｍｍ以下であっても、反りの少ない複層基板（６）を得ることができる。
カーボン基板（２）は、シリコン酸化膜等（４１）の成膜、多結晶ＳｉＣ膜（４２）の成膜から、第１単結晶層（１１）の接合、第２単結晶層（５）の成膜、上記半導体素子の形成に至るまでの土台の役割を果たす。そして、複層基板（６）に第３の基板（３）を張り合わせた後には、カーボン基板（２）及びシリコン酸化膜等（４１）を除去することにより、複層基板（６）の裏面には第１単結晶層（１１）が露出し、半導体素子の裏面電極を形成することができる。これ以降、土台である支持基板の役割は第３の基板（３）が担うこととなる。従来の構造（図１６参照）においては、単結晶からなる厚い支持基板上に半導体素子を形成するための単結晶層が設けられ、更に支持基板の厚さを薄くする加工が施されていた。本発明の製造方法によれば、従来の支持基板を無くすことができ、薄肉化工程も不要とすることができる。また、結晶性の良い単結晶からなる第１単結晶層（１１）上に、半導体素子の能動層となる高品質な第２単結晶層（５）を成膜することができる。このように各層の特徴を活かすことによって、半導体素子の形成を容易にすると共に、コスト低減を図ることが可能になる。
カーボン基板（２）等を土台として形成された第１単結晶層（１１）上に、高濃度窒素を含む単結晶の単結晶バッファ層（５２）を形成し、その後に第２単結晶層（５）を形成してもよい。単結晶バッファ層（５２）により、第２単結晶層（５）内の結晶欠陥を第１単結晶層（１１）内の結晶欠陥より低減することができる。このように形成された複層基板（６）に第３の基板（３）を張り合わせた後には、カーボン基板（２）及びシリコン酸化膜等（４１）等を除去し、更に第１単結晶層（１１）及び単結晶バッファ層（５２）を除去することにより、複層基板（６）の裏面には第２単結晶（５）が露出し、その裏面上に半導体素子の裏面電極を形成することができる。
半導体素子形成後に、半導体素子の最終的な支持層となる第３の基板（３）が接合され、暫定的な基板であった第２の基板（２）が除去される。第３の基板（３）が金属基板である場合には、第３の基板（３）を半導体素子の外部接続用の電極端子とすることができる。例えば、半導体素子がショットキーダイオードである場合には、そのアノ−ド電極とすることができる。また、ＭＯＳＦＥＴである場合には、そのソース電極とすることができる。
第２の基板（２）として、例えば、ＳｉＣ基板（２５）やサファイア基板（２６）のように、レーザ光を透過する基板を用いることができる。その場合、Ｇａを含む半導体材料で表面薄膜層（例えば、ＧａＮ膜（４１３））を形成することが好ましい。そのようにすれば、レーザ光を照射することによりＧａを析出させ、容易に第２基板（２）を除去することができる。ＳｉＣ基板やサファイア基板は、Ｇａ系薄膜を除去した後に、繰り返し第２の基板（２）として利用することができる。
以下、図面を参照しつつ本発明の実施形態に係る半導体素子の製造方法を説明する。
本実施形態に係る半導体素子の製造方法は、図１、２、４、６等に示すように、第１の半導体材料の単結晶からなる第１の基板１の一方の平面１０１から所定の深さに水素注入層１５を形成する水素層形成工程と、第２の基板２の少なくとも１つの平面上に絶縁材料又は半導体材料の１層以上の薄膜からなる表面薄膜層４を成膜する第１成膜工程と、第１の基板１の一方の平面１０１と第２の基板２上に形成された表面薄膜層４の表面とを接合する接合工程と、第１の基板１を水素注入層１５で分離することにより、分離された第１の基板１の一方の平面１０１側を第１単結晶層１１として第２の基板２に形成された表面薄膜層４上に残す分離工程と、を備えている。そして、第１単結晶層１１の表面上に第２の半導体材料の単結晶からなる第２単結晶層５を成膜することにより、第２の基板２上に表面薄膜層４と第１単結晶層１１と第２単結晶層５とが順に積層された複層基板６を得る第２成膜工程と、複層基板６の第２単結晶層５に半導体素子を形成する素子形成工程と、を備えている。更に、前記半導体素子が形成された複層基板６の表面に第３の基板３を接合する第２接合工程と、第２の基板２を除去する基板除去工程と、を備えている。
前記第１成膜工程においては、第２の基板２の一方の平面２０１に表面薄膜層４１を成膜するようにすることができる。また、第２の基板２の他方の平面２０２に、表面薄膜層４２を成膜するようにすることができる。
前記第２成膜工程は、第１単結晶層１１の表面上に第２の半導体材料の単結晶からなる単結晶バッファ層５２を形成した後に第２単結晶層５を成膜し、前記基板除去工程は、第２の基板２を除去した後に単結晶バッファ層５２を除去するようにすることができる。単結晶バッファ層５２は、例えば、窒素を高濃度に含む第２の半導体材料の単結晶により形成することができる。
以下では、第１の半導体材料及び第２の半導体材料として、ＳｉＣを例として説明する。すなわち、第１の基板１は単結晶ＳｉＣ基板とする。また、第２の基板２としてカーボン基板を使用し、その一方の面２０１に成膜する表面薄膜層４１はシリコン酸化膜（ＳｉＯ２）とする。また、他方の面２０２に成膜する表面薄膜層４２の材料は第２の半導体材料と同じであることが好ましく、その結晶性は問わない。以下では、表面薄膜層４２は、ＳｉＣの多結晶からなる多結晶ＳｉＣ膜であるとする。
図１（ａ）は、カーボン基板２、シリコン酸化膜４１、多結晶ＳｉＣ膜４２及び第１単結晶層１１の母材となる単結晶ＳｉＣ基板１の例を示す上面図及び側面図である。カーボン基板２の一方の平面を上面２０１、他方の平面を下面（又は裏面）２０２、その側面全体を側面２０３とする。本図では、シリコン酸化膜４１がカーボン基板２の上面２０１と側面２０３に形成され（側面２０３部は図示せず）、多結晶ＳｉＣ膜４２がカーボン基板１の下面２０２と側面２０３に形成されており（側面２０３部は図示せず）、単結晶ＳｉＣ基板１の下面１０１から所定の深さに水素注入層１５が形成された状態を表している。カーボン基板２及び単結晶ＳｉＣ基板１の形状は問わないが、好ましくは円板状又は円柱状の基板である。また、カーボン基板２及び単結晶ＳｉＣ基板１のサイズも限定されないが、取扱性の上でカーボン基板２が単結晶ＳｉＣ基板１より一回り大きくされている。カーボン基板２の直径が、単結晶ＳｉＣ基板１の直径よりも１〜１０ｍｍ程度大きいことが好ましい。例えば、単結晶ＳｉＣ基板１が外径６インチ（約１５０ｍｍ）である場合には、カーボン基板２は外径１６０ｍｍ程度とすればよい。
前記接合工程において、カーボン基板２の表面２０１上に設けられたシリコン酸化膜４１の表面と、単結晶ＳｉＣ基板１の下面１０１とが接合される。
図１（ｂ）は、第２の基板としてＳｉＣ基板（又はサファイア基板）２５を使用し、その一方の面２０１に表面薄膜層としてＧａＮ膜４１３を成膜する例を示している。ＳｉＣは、酸素等の雰囲気において安定であるため、下面２０２に表面薄膜層を形成する必要はない。前記接合工程において、ＳｉＣ基板２５上に形成されたＧａＮ膜４１３の表面と単結晶ＳｉＣ基板１の下面１０１とが接合されることとなる。ＳｉＣ基板２５の直径は、単結晶ＳｉＣ基板１の直径よりも１ｍｍ程度大きいことが好ましい。
図２（ａ）及び（ｂ）は、カーボン基板２の一方の面２０１上に表面薄膜層４１と第１単結晶層（単結晶ＳｉＣ層）１１と第２単結晶層（単結晶ＳｉＣ層）５とが順に積層された複層基板６を表す模式的な断面図である。図２（ａ）に示す複層基板６（６ａ）は、カーボン基板２の上面２０１上に、表面薄膜層としてシリコン酸化膜４１と、第１単結晶層１１と第２単結晶層５とが順に形成され、カーボン基板２の他方の面（下面）２０２に多結晶ＳｉＣ膜４２が形成されて構成されている。この複層基板６の製造工程においては、先ずカーボン基板２の上面２０１及び側面２０３にシリコン酸化膜４１が成膜され、次にカーボン基板２の下面２０２及び側面２０３に多結晶ＳｉＣ膜４２が成膜される。そして、シリコン酸化膜４１を介してカーボン基板２と第１単結晶層１１（単結晶ＳｉＣ基板１）とが接合され、更にカーボン基板２の上面２０１側及び側面２０３側を覆うようにＳｉＣ層（５、５１）が成膜されて、複層基板６ａが構成される。ＳｉＣからなる第２単結晶層５を成膜する際に、第１の基板１の径はカーボン基板２の径よりも小さいため、第１単結晶層１１の上面には単結晶からなる第２単結晶層５が成膜されるが、第１単結晶層１１の径（即ち第１の基板１の径）を超える外周部及びカーボン基板２の側面２０３側には、多結晶からなる層（第２多結晶層）５１が形成される。
第２の基板２の一方の面２０１上に成膜する表面薄膜層は、２層の薄膜により構成することができる。図２（ｂ）に示す複層基板６（６ｂ）は、カーボン基板２の上面２０１上に形成する表面薄膜層が２層からなる点で、同図（ａ）に示した複層基板６ａと異なる。複層基板６ｂは、カーボン基板２の上面２０１上に第１層としてシリコン酸化膜４１が成膜され、その上に第２層（半導体材料からなるバッファ層）としてＳｉＣ層が成膜されている。このＳｉＣ層は多結晶からなる。バッファ層を設けた複層基板６ｂは、カーボン基板２の上面２０１上に、表面薄膜層としてシリコン酸化膜４１及びＳｉＣ多結晶からなるバッファ層４１２と、第１単結晶層１１と第２単結晶層５とが順に形成され、カーボン基板２の他方の面（下面）２０２に多結晶ＳｉＣ膜４２が形成されて構成されている。カーボン基板２の側面２０３側は、シリコン酸化膜４１、ＳｉＣ多結晶からなるバッファ層４１２及び多結晶ＳｉＣ膜４２により覆われる。
バッファ層４１２は、高窒素濃度の多結晶ＳｉＣ層であってもよい。高窒素濃度の多結晶ＳｉＣ層とすることにより、後の裏面電極形成時にオーミックコントクト性を良くすることができる。尚、高窒素濃度の多結晶ＳｉＣ層と第１単結晶層１１との間では、バンド幅の違いにより電位障壁が生じてオーミック接続の障害となる可能性がある。その場合には、接合前に第１単結晶層１１の極く薄い表層を高窒素濃度にしておいてもよい。
図２（ｃ）は、第２の基板としてＳｉＣ基板（又はサファイア基板）２５を使用し、その一方の面２０１に表面薄膜層としてＧａＮ膜４１３を成膜した場合の複層基板６（６ｃ）を示している。複層基板６ｃは、ＳｉＣ基板２５の上面２０１上に、ＧａＮ膜４１３と第１単結晶層１１と第２単結晶層５とが順に形成されて構成されている。図示されていないが、第２単結晶層５を成膜する際に周縁部には第２多結晶層５１が形成される。
上記複層基板６（６ａ、６ｂ、６ｃ）において、ＳｉＣからなる第２単結晶層５を成膜する前に、窒素を高濃度に含むＳｉＣの単結晶からなる単結晶バッファ層５２が形成されてもよい。図２（ｄ）は、第１単結晶層１１の表面上に第２の半導体材料の単結晶からなる単結晶バッファ層５２が形成され、その後に第２単結晶層５が成膜された複層基板６（６ｄ）を示している。
図２（e）は、ＳｉＣ基板２５の上面２０１上に、ＧａＮ膜４１３と、バッファ層として高窒素濃度の多結晶ＳｉＣ層５３と、第１単結晶層１１と、第２単結晶層５とが順に形成されて構成された複層基板６（６ｅ）を示している。高窒素濃度の多結晶ＳｉＣ層５３を形成することにより、後の裏面電極形成時にオーミックコントクト性を良くすることができる。尚、高窒素濃度の多結晶ＳｉＣ層５３と第１単結晶層１１との間では、バンド幅の違いにより電位障壁が生じてオーミック接続の障害となる可能性がある。その場合には、接合前に第１単結晶層１１の極く薄い表層を高窒素濃度にしておいてもよい。
（水素層形成工程）
第１の基板１は、第１の半導体材料の単結晶からなる。第１の半導体材料はＳｉＣに限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等を採用することができる。後の工程において、第１の基板１から分離された第１単結晶層１１上に第２単結晶層５が形成されるため、第１の半導体材料は、第２単結晶層５の材料である第２の半導体材料と同じか又はＳｉＣとすることが好ましい。
前記水素層形成工程は、第１の基板１の下面１０１から所定の深さに水素注入層１５を形成する工程である。水素注入層１５は、上記所定の深さ（例えば、０．２〜１．５μｍ、好ましくは０．５μｍ程度の深さ）に水素イオンを注入することにより形成することができる。
（シリサイド層形成工程）
図２に示した複層基板６（６ａ、６ｂ、６ｃ、６ｄ、６ｅ）において、第２の基板側となる第１単結晶層１１の表面に予めシリサイド層を形成しておくことができる。例えば、第２の基板と接合する前に、第１の基板１の下面１０１にシリサイド層を形成する。このようにすれば、後に第２の基板を除去して半導体素子の裏面電極層を形成する際のシリサイド化処理を省略することができる。
（第１成膜工程）
前記第１成膜工程は、第２の基板２の少なくとも１つの平面上に絶縁材料又は半導体材料の薄膜からなる表面薄膜層４を成膜する工程である。使用する絶縁材料又は半導体材料は、第１の基板１との接合性や第２の基板２の保護の必要性等に応じて適宜選択されればよく、例えば、シリコン酸化物（ＳｉＯ２）、ＳｉＣ、ＧａＮ等を挙げることができる。
第２の基板２にカーボン基板を用いる場合には、表面薄膜層４として、カーボン基板２の一方の平面２０１に、シリコン酸化膜４１、又はシリコン酸化膜４１及びＳｉＣからなるバッファ層４１２を成膜するようにすることができる。また、それに加えて、カーボン基板２の他方の平面２０２に多結晶ＳｉＣ膜（４２）を成膜するようにすることができる。表面薄膜層４１、４１２及び４２の成膜は、いずれを先に行ってもよい。表面薄膜層（４１、４１２、４２）を成膜する際には、第２の基板２の側面２０３側にも同じ薄膜層（４１、４１２、４１）が形成される。
第２の基板２にサファイア基板を用いる場合には、表面薄膜層４として、一方の平面２０１にＧａＮ膜又はシリコン酸化膜を成膜するようにすることができる。サファイア基板は素子形成工程の熱処理から保護する必要はないため、他方の平面２０２及び側面２０３には、表面薄膜層４を形成する必要はない。
第２の基板２として光透過性のあるＳｉＣ基板２５を用いる場合も同様である。ＳｉＣ基板２５の一方の平面２０１に表面薄膜層４としてＧａを含む半導体層（例えば、ＧａＮ膜、酸化Ｇａ膜）を成膜することができる。ＳｉＣ基板２５もまた素子形成工程の熱処理から保護する必要はないため、他方の平面２０２及び側面２０３に表面薄膜層４を形成する必要はない。また、サファイア基板やＳｉＣ基板は剛性があり、反りも抑制される。
高電力用途の半導体素子を形成するには、窒素、リン、アルミニウム等の不純物の活性化のために１７００℃程度の高温とする工程が必要である。その半導体素子を形成する土台となる第２の基板２として、カーボン基板を使用することができる。カーボンは、不活性ガス中においては上記のような高温に耐える材料である。しかし、カーボンは、酸素が存在する場合には４００℃以上で焼損する。このようなカーボンを保護するために、カーボン基板２の全表面を被覆する方法を採用することができる。具体的には、第１成膜工程において、カーボン基板２の上面２０１及び側面２０３をシリコン酸化膜４１で覆い、カーボン基板２の下面２０２及び側面２０３側を覆うように多結晶ＳｉＣ膜４２を成膜することが好ましい。更に、後の工程において、カーボン基板２の上面２０１側及び側面２０３側は、第２の半導体材料からなる薄膜層（第２単結晶層５及び第２多結晶層５１）により覆われる。このようにすれば、カーボン基板２の全ての表面が多結晶ＳｉＣ膜４２、第２単結晶層５、第２多結晶層５１等により被覆され、カーボン基板２が外部に露出しないので、酸素が存在する高温での加工を行うことができる。また、カーボン基板２の両面に形成されるこれら各薄膜の厚さのバランスをとることにより、カーボン基板２の反りを極めて小さくすることができる。カーボン基板２の裏面２０２に形成される多結晶ＳｉＣ膜４２の厚さは、カーボン基板２を覆うこと及び複層基板６の反りを減らすことを目的として、カーボン基板２の上面２０１側に形成されるシリコン酸化膜４１等、第１単結晶層１１及び第２単結晶層５の各厚さに対応して、反りが生じないようバランスさせるのに必要な厚さ（例えば、１〜１０μｍ程度）とすることが可能である。その場合、カーボン基板２の厚さは、反りを抑制しハンドリングを容易にするために最低限必要な厚さ（例えば、２５０〜１０００μｍ程度）とすることが可能である。
図３は、カーボン基板２をシリコン酸化膜４１及び多結晶ＳｉＣ膜４２で被覆したときの基板端部の断面画像である。カーボン基板２の上面２０１に熱ＣＶＤ装置を用いてシリコン酸化膜４１を形成すると、カーボン基板２の側面２０３側にもシリコン酸化膜４１が成膜される。その後、シリコン酸化膜４１面を下にして、上方からカーボン基板２の下面２０２に多結晶ＳｉＣ膜４２を成膜すると、カーボン基板２の側面２０３側にも多結晶ＳｉＣ膜４２が形成される。図３において、多結晶ＳｉＣ膜４２とシリコン酸化膜４１の境界部４３を破線にて示している。このように、カーボン基板２の端部においては不均一が発生し、膜厚が一定とはならないため、カーボン基板２の板端の角部は、面取り処理（べベル処理）がされている。面取りの形状や大きさを適宜定めることにより、カーボン基板２の板端に至るまでシリコン酸化膜４１及び多結晶ＳｉＣ膜４２の厚さが均一となるようにすることが好ましい。
（接合工程）
前記接合工程は、第１の基板（単結晶ＳｉＣ基板）１の下面１０１と第２の基板（カーボン基板）２上に形成された表面薄膜層４（シリコン酸化膜４１）の表面とを接合する工程である。接合方法は特に問わず、例えば、両表面をアルゴンビーム等で活性化して接合することが可能である。カーボン基板２上に２層からなる表面薄膜層４（シリコン酸化膜４１及びＳｉＣからなるバッファ層４１２）が形成されている場合も、同様に接合することができる。
第２の基板がＳｉＣ基板２５（又はサファイア基板）であり、表面薄膜層４としてＧａＮ膜４１３が形成されている場合には、接合工程において、第１の基板１の下面１０１とＳｉＣ基板２５上に形成されたＧａＮ膜４１３の表面とが接合される。接合方法は特に問わず、例えば、両表面をアルゴンビーム等で活性化して接合することが可能である。
（分離工程）
前記分離工程は、第２の基板との接合面、即ち第１の基板の下面１０１から所定の深さにおいて第１の基板を分離することにより、第１の基板の下面側を第１単結晶層として第２の基板上に残す工程である。すなわち、第２の基板上に、前記所定の深さに相当する厚さの第１単結晶層が残される。
例えば、第１の基板（単結晶ＳｉＣ基板）１を水素注入層１５で分離することができる。これにより、第２の基板（カーボン基板）２に形成された表面薄膜層４（シリコン酸化膜４１）上に、分離された第１の基板１の下面１０１側を第１単結晶層１１として残すことができる。水素注入層１５における分離は、接合された基板を高温とすることによって可能である。例えば、第１の基板１が単結晶ＳｉＣ基板である場合には、９００〜１０００℃で水素注入層１５にてブリスタが発生し、水素注入層１５を境界として単結晶ＳｉＣ基板１が分離される。
第２の基板がＳｉＣ基板２５（又はサファイア基板）であり、表面薄膜層４としてＧａＮ膜４１３が形成されている場合も同様である。
（第２成膜工程）
前記第２成膜工程は、仮支持基板である第２の基板上に第２の半導体材料の単結晶からなる第２単結晶層５を成膜する工程である。具体的には、第２の基板２（２５）上に形成された第１単結晶層１１の表面上に、第２の半導体材料の単結晶からなる第２単結晶層５を成膜することができる。第２の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等のうち１つを採用することができる。第２成膜工程により、例えば、カーボン基板（第２の基板）２上にシリコン酸化膜４１と単結晶ＳｉＣ層（第１単結晶層）１１と成膜された単結晶ＳｉＣ層（第２単結晶層）５とが順に積層された複層基板６を得ることができる。第２成膜工程においては、第１単結晶層１１上には第２の半導体材料の単結晶層５が成膜され、第１単結晶層１１が存在しない部分（即ち、第２の基板２の上面２０１側において第１単結晶層１１が無い外周部分、及び第２の基板２の側面２０３側）には、第２の半導体材料の多結晶層５１が形成される。
結晶性の良い第１単結晶層１１は、その上に形成される第２単結晶層５の下地として好適である。第２単結晶層５の具体的な成膜方法は特に限定されない。例えば、第１単結晶層１１上に、エピタキシャル成長により第２単結晶層５を成膜することができる。第２の半導体材料の種類によっては、ＭＯＣＶＤ手法により成膜することも可能である。第２単結晶層５は、結晶性の良い第１単結晶層１１上に成膜されるため高品質な単結晶層とすることができ、半導体素子を形成するために好適である。第２単結晶層５の厚さは、半導体素子の能動層とするために必要な厚さ（第２の半導体材料がＳｉＣである場合、５〜１０μｍ程度）だけがあればよい。
以上の工程によって、図２に示した複層基板６が形成される。
第２成膜工程においては、第１単結晶層１１上に窒素を高濃度に含む単結晶の単結晶バッファ層５２を形成して、その後に窒素濃度の低い第２単結晶層５をエピタキシャル成長させることもできる。
（素子形成工程）
前記素子形成工程は、第２成膜工程によって得られた複層基板６の表層である第２単結晶層５に半導体素子７を形成する工程である。半導体素子を形成する工程は、ショットキーダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ等、目的とする半導体素子７を構成するために必要な不純物領域、絶縁物領域、表面の電気的配線領域等を形成する工程である（図１１、１２参照）。複層基板６は、カーボン基板２の厚みやその両面に形成された薄膜のバランスにより曲がりや反りが抑制されるため、汎用のフォトリソグラフィ装置を使用して半導体素子７を形成することができる。
第２の基板がＳｉＣ基板又はサファイア基板である場合には、ＳｉＣ基板又はサファイア基板自体の剛性により複層基板６の曲がりや反りが抑制される。
（第２接合工程）
前記第２接合工程は、素子形成工程により半導体素子７が形成された複層基板６の第２単結晶層５側表面に第３の基板３を接合する工程である。第３の基板３の接合方法は特に問わず、例えば、第３の基板３と、半導体素子７が形成された第２単結晶層５の表面とを、適宜選択される接着層３４等を介して接合することができる（図６、８参照）。
第３の基板３としては、無アルカリガラスやサファイアのように絶縁材料からなる基板（３１）を用いることができる。また、第３の基板３として、Ｓｉ基板（３２）等のような半導体材料を用いた基板を用いることもできる。無アルカリガラス、サファイア等の非半導体材料を用いる場合には、例えば、素子形成工程が完了した第２単結晶層５の表面に光硬化型接着剤をコートした接着層３４を設け、その上に第３の基板３１を貼り合せ、紫外線硬化により接合することが可能である。Ｓｉ基板等を用いる場合には、例えば、素子形成工程が完了した第２単結晶層５の表面上にＴＥＯＳ酸化膜（Tetra Ethyl Ortho Silicate酸化膜）を形成し、平坦化した後にＳｉ基板３２と接合することができる。接合はプラズマ活性化等により可能である。
第３の基板３として金属基板３３を用いる場合には、半導体素子７が形成された第２単結晶層５の表面に接合層３４、金属接合層３８を設け、その上に金属基板３３を接合することができる（図６（ｃ）、図８（ｃ）参照）。金属接合層３８は、Ｎｉ等の金属をスパッタで形成した上に厚膜のメッキ層を形成し、厚膜のメッキ層を平坦化した後に金属基板３３と金属間接合をしてもよい。金属基板３３を用いる場合には、下記開孔工程は不要である。
（開孔工程）
前記第２接合工程の後、又は基板除去工程の後、第３の基板３に半導体素子７の電極部となる貫通孔を形成する開孔工程を備えることができる。開孔工程は、第２接合工程により複層基板６と第３の基板３（３１、３２）とを接合した後に、第３の基板３に貫通孔（３６、３７）を形成する工程である（図６、８参照）。第３の基板３が無アルカリガラス、サファイア等の場合には、フォトリソグラフィにより電極部として必要な部分に貫通孔を設けることができる。また、第３の基板３がＳｉ等の半導体材料の場合にも、フォトリソグラフィにより貫通孔を設けることができる。その場合、Ｓｉの面方位を１００面とし、エッチングをＫＯＨ液で行うことにより、５４度の角度を持つテーパを形成することができる。このテーパを利用し、後にＳｉ基板の表面に電極を形成すれば、半導体素子の電極をＳｉ基板表面に導くことが可能となる。この開孔工程は、複層基板６から第２の基板２を除去した後に行うようにすることもできる。
（基板除去工程）
前記基板除去工程は、第３の基板３と接合された複層基板６から第２の基板（カーボン基板）２を除去する工程である（図９、１０参照）。具体的な基板の除去方法は特に問わない。例えば、カーボン基板２の下面２０２が多結晶ＳｉＣ膜４２により覆われている場合、先ず、複層基板６の周縁部（少なくともカーボン基板２の側面２０３側に形成されている第２多結晶層５１、シリコン酸化膜４１及び多結晶ＳｉＣ膜４２）を切断除去して、カーボン基板２の側面部２０３’を露出させる。その後、焼却等によりカーボン基板２を除去する。カーボンは、５００℃程度の高温とすることによって容易に焼却することができる。カーボン基板２を除去した後、残存する表面薄膜層（シリコン酸化膜）４１は、酸により又はドライエッチング等により、除去することができる。
基板除去工程においては、第２の基板２がサファイア基板又はＳｉＣ基板２５であり、表面薄膜層がＧａＮ膜４１３である場合には、第２の基板２側からレーザ光を照射することによりＧａＮ膜４１３からＧａを析出させ、第２の基板２を容易に除去することができる。除去された第２の基板２は、表面薄膜層をエッチング等により除去した後に第２の基板２として再利用が可能である。
また、基板除去工程においては、第２の基板２（カーボン基板、ＳｉＣ基板等）の除去後に残存する表面薄膜層４を除去し、更に第１単結晶層１１を除去してもよい。
また、第２単結晶層５を成膜する前に単結晶バッファ層５２が形成されている場合（図２（ｄ）参照）には、第２の基板２及び表面薄膜層４１が除去されると、半導体素子７の裏面側には第１単結晶層１１が露出する。この場合、第１単結晶層１１と単結晶バッファ層５２を除去してもよい。具体的な除去方法は特に問わず、例えばＣＭＰ等研磨により除去することができる。
（裏面電極形成工程）
裏面電極形成工程は、半導体素子７の裏面、即ち第２の基板２及び表面薄膜層４１が除去された面に、裏面電極層８（８１、８２）を形成する工程である（図９参照）。基板除去工程により第２の基板２及び表面薄膜層４１が除去されると、半導体素子７の裏面側には第１単結晶層１１が露出することとなる。裏面電極形成工程においては、この半導体素子７の裏面にＮｉ等のシリサイド用金属薄膜を形成し、その後、高温で第１単結晶層１１とＮｉ等の金属との界面にシリサイド化処理を行うことにより、シリサイド層８１を形成することができる。シリサイド化処理は、レーザアニールのように表層だけを高温度にする手法を用いることが望ましい。その上で銅メッキや銀メッキにより金属層８２を形成することが可能である。シリサイド層８１の形成や金属層８２の形成は、基板に反りが生じていても可能である。なお、第２の基板２の表面薄膜層にバッファ層４１２を設けた場合（図２（ｂ）参照）、基板除去工程により第２の基板２及び表面薄膜層４１が除去されると、半導体素子７の裏面側にはバッファ層４１２が露出することとなる。この場合の裏面電極層８の形成については後述する。
シリサイド化処理は、素子形成工程の前に行うようにすることも可能である（前記シリサイド層形成工程）。即ち、第２の基板２と接合する前に、第１の基板１の一方の表面１０１上に極薄のＮｉ薄膜を形成する。そして熱処理をして第１の基板１の一方の表面１０１にシリサイド層を形成し、その後Ｎｉ薄膜層を除去する。その後、表面がシリサイド化された第１の基板１の一方の表面１０１と第２の基板２とが接合される。その後の工程を経て、第３の基板３の接合後に第２の基板２及び表面薄膜層４１が除去された状態で、第１の基板１の一方の表面１０１のシリサイド層が露出する。露出したシリサイド層上に、裏面電極形成工程において銅メッキや銀メッキにより金属層８２を成膜することができる。
前記基板除去工程において、第１単結晶層１１及び単結晶バッファ層５２が除去されている場合には、裏面電極層８は、単結晶バッファ層５２が除去されて露出した第２単結晶層５の面に形成される。
以下、本実施形態に係る半導体素子の製造工程を具体的に説明する。本例では第２の基板として厚さ約０．５ｍｍのカーボン基板２を使用し、その熱膨張係数は多結晶ＳｉＣの熱膨張係数と同程度となるように合わせてある。カーボンは、その密度、焼成温度を調整することにより熱膨張係数を調整することが可能である。また、カーボン基板２は、不純物となる金属の密度が１０１０／ｃｍ３以下と少なく、純度の高い素材である。また、本例において第１の基板は単結晶ＳｉＣ基板１とする。
（複層基板６の製造工程）
図４は、図２で示した複層基板６の製造工程を示している。第１の基板１は単結晶ＳｉＣからなり、第２単結晶層５もＳｉＣからなる。
図４（ａ）は、シリコン酸化膜４１がカーボン基板２の上面２０１及び側面２０３に形成され、多結晶ＳｉＣ膜４２がカーボン基板２の下面２０２及び側面２０３側に形成されている基板６１を表している。同図（ｂ）は、単結晶ＳｉＣ基板１の下面１０１から０．５μｍの深さに水素イオンを注入することによって水素注入層１５が形成された状態を表している。水素イオンの量は、１×１０１７／ｃｍ２程度であり、水素注入層１５の水素密度は１×１０２２／ｃｍ３程度の高濃度となる。水素注入層１５から平面１０１側が、単結晶ＳｉＣからなる第１単結晶層１１になる。
同図（ｃ）は、上記基板６１と上記単結晶ＳｉＣ基板１とを接合した状態を表している。カーボン基板２の表面に形成されたシリコン酸化膜４１の表面と単結晶ＳｉＣ基板１の平面１０１とを、両表面を活性化した後に接合する。
同図（ｄ）は、上記接合された基板を約１０００℃の高温にすることにより、単結晶ＳｉＣ基板１が水素注入層１５を境界として分離された状態を表している（分離された単結晶ＳｉＣ基板１の母材側は図示せず）。カーボン基板２に形成されたシリコン酸化膜４１の表面上に第１単結晶層１１が積層されて、基板６２が構成されている。
同図（ｅ）に示す複層基板６は、上記基板６２の第１単結晶層１１の表面上に単結晶ＳｉＣをエピタキシャル成長させることによって、第２単結晶層５が形成されている。第２単結晶層５の成膜と同時に、第１単結晶層１１が存在しないシリコン酸化膜４１上の周縁部やカーボン基板２の側面側（多結晶ＳｉＣ膜４２上）には多結晶が成長し、第２単結晶層５と同じ厚さの第２多結晶層５１が成膜される。複層基板６において、第２単結晶層５の厚さはその材料及び用途により異なり、ＳｉＣの場合には概ね５μｍ（耐圧６００Ｖの場合）から１０μｍ（耐圧１５００Ｖの場合）の程度である。
同図（ｄ）に示した基板６２を形成した後、第２単結晶５をエピタキシャル成長させる前に、単結晶バッファ層５２が形成されてもよい（図２（ｄ）参照）。
（半導体素子の形成工程）
複層基板６に成膜された第２単結晶層５には、図５及び７に示すように、目的とする半導体素子７を形成することができる。
図５は、第２単結晶層５に半導体素子７としてショットキーダイオード７１を形成した例を示している。同図（ａ）は、複層基板６に形成された１つの素子部（Ａ部）のみを示しており、同図（ｂ）はその１つの素子部を拡大して描いた図である。
また、図７は、第２単結晶層５に半導体素子７としてＭＯＳＦＥＴ７５を形成した例を示している。同図（ａ）は、複層基板６に形成された１つの素子部（Ａ部）のみを示しており、同図（ｂ）はその１つの素子部を拡大して描いた図である。
なお、図５及び７では素子部の詳細構造は省略している。
図５(ａ)、（ｂ）は、第２の基板としてカーボン基板２を使用し、表面薄膜層４１、４２が形成されている例を表している。図５(ｃ)は、第２の基板としてＳｉＣ基板２５を使用し、表面薄膜層をＧａＮ膜４１３としてショットキーダイオード７１を形成した例を示している。
図７(ａ)、（ｂ）は、第２の基板としてカーボン基板２を使用し、表面薄膜層４１、４２が形成されている例を表している。図７(ｃ)は、第２の基板としてＳｉＣ基板２５を使用し、表面薄膜層をＧａＮ膜４１３としてＭＯＳＦＥＴ７５を形成した例を示している。図示されている貫通電極８５については後述する。
（第３の基板の接合工程）
半導体素子７の形成後、第２接合工程において、複層基板６の第２単結晶層５側の表面に、半導体素子７の恒久的な支持基板となる第３の基板３が接合される。第３の基板３の材料として、無アルカリガラスやサファイア等の絶縁材料、Ｓｉ等の半導体材料を用いることができる。この第３の基板３の接合後、第３の基板３に半導体素子７の電極部を形成するための貫通孔を形成する開孔工程を行うことができる。
図６は、第３の基板３として無アルカリガラス基板３１を用いる場合の第２接合工程と開孔工程を示している。同図（ａ）は、Ａ部にショットキーダイオード７１を形成した複層基板６（図５参照）の第２単結晶層５側の表面に、接合層として光硬化型接着層３４をコートし、その接合層を介して無アルカリガラス基板３１を接着した状態を示す。光硬化型接着層３４は、紫外光の照射により硬化がなされる。
同図（ｂ）は、無アルカリガラス基板３１に半導体素子の電極部を形成するための貫通孔３６を設けた状態を表している。貫通孔３６は、フォトリソグラフィにより形成することができる。半導体素子の実装時に、この貫通孔３６を通して、ワイアボンディング等によりショットキーダイオード７１の表面電極を外部のパッケージに電気的に接続することができる。
また、図６（ｃ）に示すように、第３の基板３として金属基板３３を用いることができる。本図は、第２の基板としてＳｉＣ基板２５（又はサファイア基板）を使用し、表面薄膜層をＧａＮ膜４１３とした例を示しているが、カーボン基板２を使用し、表面薄膜層４１、４２が形成されていてもよい。ショットキーダイオード７１の素子表面をシリコン酸化膜により保護し、フォトリソグラフィによりアノ−ド電極部を開孔して、全面にニッケル薄膜を形成し、必要に応じてメッキで増膜して金属接合層３８を形成する。その金属接合層３８に金属基板３３を直接接合することにより、金属基板３３を外部接続用のアノ−ド電極とすることができる。
図８は、第３の基板３としてＳｉ基板３２を用いる場合の第２接合工程と開孔工程を示している。同図（ａ）は、Ａ部にＭＯＳＦＥＴ７５を形成した複層基板６（図７参照）の第２単結晶層５側の表面に、接合層としてＴＥＯＳ酸化膜３５を成膜し、その上にＳｉ基板３２を接合した状態を示す。ＴＥＯＳ酸化膜３５とＳｉ基板３２とは、接合する両面を平坦化し、プラズマ照射により活性化した後に接合することができる。
同図（ｂ）は、Ｓｉ基板３２に半導体素子の電極部を形成するための貫通孔３７を設けた状態を表している。貫通孔３７は、フォトリソグラフィにより形成することができる。本例においては、貫通孔３７は５４度のテーパ角をつけて形成されている。面方位（１００）のＳｉ基板３２を用いてテーパエッチングすることにより、貫通孔３７の壁面は５４度の傾斜角でなだらかな斜面とすることができる。この斜面にアルミ配線を形成することにより、Ｓｉ基板３２の表面に電極を形成することが可能である。また、Ｓｉ基板３２の上面にヒートシンクを設けることも可能である。
また、図８（ｃ）に示すように、第３の基板３として金属基板３３を用いることができる。本図は、第２の基板としてＳｉＣ基板（又はサファイア基板）２５を使用し、表面薄膜層をＧａＮ膜４１３とした例を示しているが、図８(ａ)、（ｂ）に表されているように、カーボン基板２を使用し、表面薄膜層４１、４２が形成されていてもよい。ＭＯＳＦＥＴ７５の素子表面上に必要な電気配線を行う相互配線層３６が形成されている。相互配線層３６は接合層３４を兼ねている。相互配線層３６の表面にはＭＯＳＦＥＴ７５のソースと電気的に接続された金属接合層３８が形成されている。この金属接合層３８に金属基板３３を直接接合することにより、金属基板３３を外部接続用のソース電極とすることができる。
（裏面電極の形成）
図９は、複層基板６に半導体素子７を形成し、第３の基板３を接合した後に、半導体素子７の裏面電極となる裏面電極層８（８１、８２）を形成する工程を示している。図９（ａ）は、図６（ｂ）と同じ図であり、Ａ部は１つの半導体素子に当たる部分を示す。図９（ａ）において、上面視で円形の単結晶層１１及び５の外周を境界ｚ１−ｚ１’及びｚ２−ｚ２’で表わしており、この境界に沿ってサークルカットをすることによって、境界を超える基板の外周部を除去する。図９（ｂ）は、上記境界に沿ってサークルカットすることにより外周部を除去した状態を示す。この状態で、切断されたカーボン基板２の側面２０３’が露出する。カーボン基板２を酸素雰囲気中で焼却により除去し、シリコン酸化膜４１をエッチングにより除去すれば、第１単結晶層（単結晶ＳｉＣ層）１１の裏面が露出する。そこで、同図（ｃ）に示すように、単結晶ＳｉＣ層１１の露出した面にＮｉを極薄に成膜し、レーザアニールによりＮｉと単結晶ＳｉＣ層との界面をシリサイド化することによってシリサイド層８１を形成する。そして、シリサイド層８１上にメッキにより裏面電極となる金属層８２を成膜することができる。また、予め第２の基板２側の第１単結晶層１１の表面にシリサイド層８１が形成されている場合には、直接メッキにより裏面電極となる金属層８２を成膜することができる。
図１０は、図２（ｂ）に示した複層基板６（６ｂ）から第２の基板２及び表面薄膜層の第１層４１を除去し、バッファ層４１２上に裏面電極層８（８１，８２）を形成する工程を示す。本例においては、カーボン２の上面に表面薄膜層としてシリコン酸化膜４１及びＳｉＣからなるバッファ層４１２が形成されている。図１０（ａ）は、複層基板６（６ｂ）に半導体素子７を形成し、第３の基板３を接合した後に、前図同様に外周を境界ｚ１−ｚ１’及びｚ２−ｚ２’に沿ってサークルカットをすることによって、境界を超える基板の外周部を除去した状態を示している。Ａ部は１つの半導体素子に当たる部分である。この状態で、切断されたカーボン基板２の側面２０３’が露出する。そして、カーボン基板２を酸素雰囲気中で焼却により除去し、シリコン酸化膜４１をエッチングにより除去すれば、ＳｉＣ多結晶からなるバッファ層４１２が露出する。そこで、同図（ｂ）に示すように、露出したバッファ層４１２上にＮｉを極薄に成膜し、レーザアニールによりＮｉと単結晶ＳｉＣ層１１との間をシリサイド化することによってシリサイド層８１を形成する。そして、シリサイド層８１の上にメッキにより裏面電極となる金属層８２を成膜することができる。表面薄膜層として形成したＳｉＣ多結晶からなるバッファ層４１２は、レーザアニールで電極界面が高温度になる場合に、半導体素子７のアルミ電極への熱的なバッファ層となる。
以上において、単結晶ＳｉＣ層１１上に単結晶バッファ層５２が形成されている場合には、それらを除去した後に露出する第２単結晶層５の面にＮｉを極薄に成膜し、Ｎｉと第２単結晶層５との界面をシリサイド化することによってシリサイド層８１を形成することができる。
以上のように、複層基板６の構成（図２（ａ）〜（e））に関わらず、シリサイド層８１及び裏面電極となる金属層８２を形成することができる。また、第３の基板３として金属基板３３を使用する場合（例えば図６（ｃ）参照）も、同様にシリサイド層８１及び裏面電極となる金属層８２を形成することができる。シリサイド化する単結晶ＳｉＣ層１１の表面には、その直前に高窒素濃度とするためのイオン注入をしてもよい。または、予め表層に極く薄い高窒素濃度層を設けておいてもよい。例えば、接合工程において第２の基板２と接合する前に、第１の基板１の下面１０１に極く薄い高窒素濃度層を形成しておくことができる。
高電力用途の縦型素子を形成するための半導体基板においては、縦方向の電気伝導性と熱伝導性が重要である。本実施形態において、半導体基板としての電気伝導性については、第１単結晶層１１と裏面電極となる金属層８２との間の抵抗が重要になるが、この抵抗はシリサイド化により解消されている。また、支持層の電気抵抗は、カーボン基板２が除去されているので、実質的には極小化されている。熱伝導性についても同様であり、カーボン基板２が除去されて金属層８２だけとされているため、熱伝導を妨げない。
（ショットキーダイオード素子の形成）
図１１は、複層基板６の表層に形成されている第２単結晶層５にショットキーダイオード素子７１を形成する工程を示している。第１の基板１は単結晶ＳｉＣである。図１１（ａ）は、図２に示した複層基板６を簡略化して表しており、第１単結晶層１１及び多結晶ＳｉＣ層５１は図示していない。図中のＡ部は、複層基板６において１つの半導体素子に相当する領域である。以下の図（ｂ）〜（ｇ）においては、そのＡ部を拡大して図示しており、１つの素子の形成工程を表している。
先ず、図（ｂ）に示すように、Ｎ型とした第２単結晶層５の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０１を形成する。そして、約５００℃に加熱をした状態でマスク７０１の開口部にＰ型不純物をイオン注入し、その後マスク７０１を除去する。これにより、同図（ｃ）に示すように、第２単結晶層５の表層部にＰ型不純物領域７１１が形成される。
次に、同図（ｄ）に示すように、第２単結晶層５の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０２を形成する。そして、約５００℃に加熱をした状態でマスク７０２の開口部に別の濃度のＰ型不純物をイオン注入し、その後マスク７０２を除去する。これにより、同図（ｅ）に示すように、第２単結晶層５の表層部に別のＰ型不純物領域７１２が形成される。Ｐ型不純物領域７１１及び別のＰ型不純物領域７１２が形成された後、これらの不純物の活性化のために高温にてアニール処理がされる。第２単結晶層５がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２単結晶層５の表面上に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。これにより、同図（ｆ）に示すように、第２単結晶層５上にＳｉＯ２の層間絶縁膜７１３が形成される。
そして、同図（ｇ）に示すように、ニッケルなどの金属を蒸着した後、パターニングすることによって電極膜７１４を形成する。この状態でランプアニール等により瞬間的に１０００℃を越える高温とすることによって、ショットキー界面が形成される。電極膜７１４は、更にアルミニウム等を用いて増膜することも可能である。以上の工程によって、ショットキーダイオード７１の主要部を形成した複層基板が得られる。
引き続き、第３の基板を接合した後、図９に示した例と同様にして、カーボン基板２及びシリコン酸化膜４１を除去することによって露出される第１単結晶層１１の面に、裏面電極層８を形成することによって、縦型構造のショットキーダイオード７１を形成することができる。
また、第３の基板３として金属基板３３を用いる場合には、図６（ｃ）に示したように、半導体素子７１が形成された第２単結晶層５の表面に接合層３４、金属接合層３８を設け、その上に金属基板３３を接合することができる。金属接合層３８は、Ｎｉ等の金属をスパッタで形成した上に厚膜のメッキ層を形成し、そのメッキ層の表面を平坦化して形成することができる。金属接合層３８と金属基板３３とは、金属間接合により直接に接合することができる。
（ＭＯＳＦＥＴ素子の形成）
図１２は、複層基板６の表層に形成されている第２単結晶層５にＭＯＳＦＥＴ素子７５を形成する工程を示している。第１の基板１は単結晶ＳｉＣである。図１２（ａ）は、図２に示した複層基板６を簡略化して表しており、第１単結晶層１１及び多結晶ＳｉＣ層５１は図示していない。図中のＡ部は、複層基板６において１つの半導体素子に相当する領域である。以下の図（ｂ）〜（ｅ）においては、そのＡ部を拡大して図示しており、１つの素子の形成工程を表している。
先ず、Ｎ型とした第２単結晶層５の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスクを形成する。そして、約５００℃に加熱をした状態で前記マスクの開口部にＰ型不純物をイオン注入し、その後マスクを除去する。これにより、同図（ｂ）に示すように、第２単結晶層５の表層部にＰウェル７５１が形成される。続いて、同様にＳｉＯ２膜のパターンをマスクとして不純物を注入することにより、Ｎ＋領域を形成することができる。これによって、ソース部、ドレイン部等が形成される。同図（ｂ）は、Ｐウェル７５１、ソース部７５２、ドレイン部７５３等が形成された状態を示している。Ｐ型不純物からなるＰウェル、Ｎ＋不純物からなるソース、ドレインが形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第２単結晶層５がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２単結晶層５の表面に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。続いて、ゲート部７５５を中心として部分的に絶縁膜をエッチングにより除去する。これにより、同図（ｃ）に示すように、第２単結晶層５上に層間絶縁膜７５４が形成される。図はゲート酸化膜生成前の状態を示している。次に、同図（ｄ）に示すように、ゲート酸化膜７５６を形成する。ゲート酸化膜７５６は、カーボン基板２が多結晶ＳｉＣ層４２及び５１で完全に被覆されているため、酸素雰囲気で成膜できる。ゲート酸化膜７５６を形成した後に、コンタクト部が開口される。尚、ソース部７５２とドレイン部７５３の間のゲート酸化膜７５６上がゲート部７５５となる領域で、ゲート金属が形成されている（図示せず）。
同図（ｅ）は、更に電極膜７５８、配線層７５９等を形成した構造を示している。以上によってＭＯＳＦＥＴ７５の主要部を形成した複層基板が得られる。引き続き、図９に示した例と同様にして、カーボン基板２及びシリコン酸化膜４１を除去することによって露出される第１単結晶層１１の面に、裏面電極層８を形成することによって、縦型構造のＭＯＳＦＥＴ７５を形成することができる。
なお、図１２においてはプレーナ構造のＭＯＳＦＥＴの構造例を示したが、トレンチ構造のＭＯＳＦＥＴも、以上に説明した素子形成工程を変形することにより形成することが可能である。
図１３は、複層基板６の表層に形成されている第２単結晶層５にＭＯＳＦＥＴ素子７６を形成する工程を示している。同図（ｅ）に示す半導体基板６６（ＭＯＳＦＥＴ素子７６）は、第３の基板（支持基板）３として金属基板３３を使用し、金属基板３３上に順に積層された第２の半導体材料の単結晶からなる第２単結晶層５と、を備え、第２単結晶層５に半導体素子が形成されており、第２単結晶層５の上側に裏面電極層８２を備えている（図１３は、金属基板３３を上側、裏面電極層８２を下側にして描いてある。）。裏面電極層８２は、第２単結晶層５上に設けられた第１の半導体材料の単結晶からなる第１単結晶層１１上に形成されていてもよいし、更に、第１単結晶層１１上に設けられた半導体材料からなるバッファ層の上に形成されていてもよい。すなわち、ＭＯＳＦＥＴ素子７６を形成する複層基板６の構成は、図２に示した複層基板６ａ、６ｂ、６ｃ、６ｄ、６ｅのいずれであってもよい。
図１３においては、第２の基板２としてＳｉＣ基板２５を使用し、第２の半導体材料（及び第１の半導体材料）はＳｉＣである例を示している。図１３の各図は、１つの半導体素子に相当する領域を表しており、単結晶バッファ層５２、第１単結晶層１１、バッファ層（４１、４１２、４１３）等は省略している。
同図（ａ）は、図１２に示したＭＯＳＦＥＴ素子７５の場合と同様の工程によって、第２単結晶層５にＰウェル７５１、ソース部７５２、ドレイン部７５３、層間絶縁膜７５４、ゲート酸化膜７５６、電極膜７５８、配線層７５９等が形成された状態を表している。ＳｉＣ基板２５は多結晶ＳｉＣ層４２等によって被覆される必要はない。尚、ソース部７５２とドレイン部７５３の間のゲート酸化膜７５６上がゲート部７５５となる領域で、ゲート金属が形成されている（図示せず）。
図１３（ｂ）は、第２単結晶層５を貫通する貫通孔８５１を形成した状態を表す。貫通孔８５１はトレンチ構造により形成することができる。そして、同図（ｃ）に示すように、貫通孔８５１の内壁面を絶縁膜８５２で覆い、金属を蒸着する等して貫通電極８５を形成する。金属層の接続性を高めるために貫通孔８５１をテーパ状とすることもできる。
同図（ｄ）は、素子上に相互配線層３６及び金属接合層３８を設け、金属接合層３８の上に支持基板として金属基板３３を接合した状態を表している。相互配線層３６において、ゲート酸化膜上の金属膜部であるゲート部７５５と貫通電極８５とが電気的に接続される。また、相互配線層３６により金属接合層３８はソース部７５２と電気的に接続されており、金属基板３３は外部接続用のソース電極Ｓとなる。金属接合層３８は、Ｎｉ等の金属をスパッタで形成した上に厚膜のメッキ層を形成し、そのメッキ層の表面を平坦化して形成することができる。金属接合層３８と金属基板３３とは、金属間接合により直接に接合することができる。
そして、第２単結晶層５の下面側に接合されていたＳｉＣ基板２５を除去する。前記のとおり、ＳｉＣ基板２５の表面にＧａＮ膜４１３が形成されている場合には、レーザ光を照射することによりＳｉＣ基板２５を除去することができる。また、前記のとおり、第１単結晶層１１や単結晶バッファ層５２等は、研磨等により除去することができる。
同図（ｅ）は、ＳｉＣ基板２５等を除去して露出された第２単結晶層５の面に、選択的に裏面絶縁層８３を形成し、更に、選択的に裏面電極層８２を形成した状態を示している。これにより、第２単結晶層５の下面側（裏面ドレイン部）に接する裏面電極層８２部は外部接続用のドレイン電極Ｄとなり、貫通電極８５と接する裏面電極層８２部は外部接続用のゲート電極Ｇとなる。以上のような工程により、ＭＯＳＦＥＴ素子７６が形成されている半導体基板６６を得ることができる。
上記構造において、素子の発熱が生じるチャンネル部であるソース部７５２とドレイン部７５３部の間の表面部は、熱伝導のために金属基板３３に近いことが好ましい。そのため相互配線層３６の厚さは薄いことが好ましい。相互配線層３６の厚さを薄くするために、相互配線層３６内のゲート配線部の下の第２単結晶層５の領域は、ゲート電位に近いソース又はＰウェルの電位となるように配置することが好ましい。また、チャンネル部から金属基板３３に至る熱伝導を良くするために、ソース部、Ｐウェル部が存在する第２単結晶層５の表面から金属基板３３へ至る長さが短く、配線面積を大きくすることが好ましい。そのため、ゲート配線部をできるだけ小さくすることが好ましい。
なお、本例においては、金属基板３３を接合する前に貫通電極８５を形成しているが、金属基板３３の接合後に、裏面側からトレンチ加工を行うことにより貫通電極８５を形成することも可能である。また、本例のＭＯＳＦＥＴの製造工程は、素子形成工程を変形することによりトレンチ構造のＭＯＳＦＥＴに適用することができる。
以上の実施形態においては、第２の基板２がカーボン基板であり、第１の半導体材料及び第２の半導体材料がＳｉＣである場合を主として説明した。第２の基板２がカーボンである場合には、その密度や結晶粒の大きさなどにより熱膨張係数を調整することができる。それにより、第１の半導体材料及び第２の半導体材料の熱膨張係数に応じて、カーボン基板の熱膨張係数を合わせることができる。これにより、第１単結晶層１１上に成膜する第２単結晶層５の結晶欠陥の低減を図ることができる。第２の半導体材料がＧａＮ、酸化ガリウム、酸化ガリウム等であっても同様である。
第２の基板２の材料がサファイア又はＳｉＣである場合には、表面薄膜層４として、Ｇａを含む化合物半導体膜を成膜することが好ましい。Ｇａを含む化合物半導体膜としては、ＧａＮ、酸化ガリウム、ＧａＡs等が挙げられる。ＧａＮ膜を成膜した場合には、第３の基板３を接合後に第２の基板２の面よりレーザ光を照射することによってＧａＮからＧａを析出させ、ＧａＮ膜で第２の基板２を分離すること（所謂レーザリフトオフ）も容易である。
以上の実施形態において、第１の半導体材料及び第２の半導体材料がＧａＮ、酸化ガリウム等である場合も同様である。また、第１の半導体材料及び第２の半導体材料がＳｉＣであり、縦型構造の半導体素子を形成する場合を説明したが、ＧａＮ等を用いて横型構造の半導体素子を形成する場合においても、同様に製造することができる。具体的には、第２の基板２にシリコン酸化膜４１を形成し、その上に第１の基板１を接合し、第２単結晶層５としてＧａＮ層を成膜して横型の素子を形成し、第３の基板３を接合した後に第２の基板２を除去することができる。この場合、圧電性の材料であるＧａＮ層を成膜するために、下地となる第２の基板２であるカーボン基板の熱膨張係数をＧａＮに合わせることにより、ＧａＮ層の内部応力を極小化することが可能である。カーボン基板は、その密度や結晶粒の大きさなどにより熱膨張係数を調整することができるからである。
図２に示した複層基板６（６ａ、６ｂ、６ｃ、６d、６e）は、高電力用途の素子を形成するための半導体基板として好適である。以上のような半導体素子の製造方法を適用すれば、複層基板６を基にして、半導体素子が形成された半導体基板を構成することができる。図１４及び１５は、複層基板６を使用し、支持基板３（前記第３の基板３）として、絶縁材料、半導体材料及び金属のうちの１つからなる基板を使用した半導体基板６５を表している。半導体基板６５には、半導体素子７が形成されている。（図１４及び１５は、支持基板３を下側、裏面電極層８を上側にして描いてある。）
図１４に示す半導体基板６５は、絶縁材料、半導体材料及び金属のうちの１つからなる支持基板３（３１、３２又は３３）と、支持基板３上に接合層３４（３５、３６）を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層５を備えている。そして、第２単結晶層５に半導体素子７が形成されており、第２単結晶層５の上に半導体素子７の裏面電極層８（８１、８２）を備えている。半導体素子７の種類は問わず、例えば、前述のショットキーダイオード７１、ＭＯＳＦＥＴ７５、７６等を挙げることができる。
図１５は、半導体基板６５の別の形態（６５ａ、６５ｂ、６５ｃ）を表している。半導体基板（６５ａ、６５ｂ、６５ｃ）においては、第２単結晶層５上に第１の半導体材料の単結晶からなる第１単結晶層１１を備え、裏面電極層８（８１、８２）は、第１単結晶層１１の上に、又は第１単結晶層１１上に設けられた半導体材料からなるバッファ層４１２の上に備えている。すなわち、支持基板３（３１、３２又は３３）上に接合層３４（３５、３６）を挟んで第２単結晶層５及び第１単結晶層１１が備えられており、第２単結晶層５に半導体素子７が形成されている。
同図（ａ）は、第１単結晶層１１の上に半導体素子７の裏面電極層８を備える半導体基板６５ａの例を示している。裏面電極層８は、同図（ｂ）に示すように、第１単結晶層１１上に、半導体材料からなるバッファ層４１２を介して設けられていてもよい。支持基板３としては、無アルカリガラス、サファイア、Ｓｉ等からなる基板を用いることができる。また、支持基板３には半導体素子７の電極部となる貫通孔３（３６，３７）が形成されていてもよい。
同図（ｃ）は、支持基板３として金属基板３３を、金属接合層３８を介して接合した半導体基板６５ｃを表している。金属基板３３を使用すれば、熱伝導性に優れたパワー半導体とすることができる。
上記半導体基板に使用する第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つとし、第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つとすることが好ましい。
半導体基板（６５ａ、６５ｂ、６５ｃ）は、第１単結晶層１１の厚さが薄くてよい（０．５〜１μｍ程度）ため、第１の半導体材料の単結晶からなる第１の基板１の使用量はわずかで済む。また、第２の基板２がサファイア基板又はＳｉＣ基板２５であり、レーザリフトオフにより除去すれば、第２の基板２として繰り返し使用することができる。このように製造工程においても消耗する部材が極めて少ないため、本形態の半導体基板６５は極めて低コストとすることが可能である。
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なパワー半導体素子を製造することが可能となる。
１；第１の基板、１１；第１単結晶層、１５；水素注入層、１０１；第１の基板の下面、２；第２の基板（カーボン基板）、２０１；第２の基板の上面、２０２；第２の基板の下面、２０３；第２の基板の側面、２５；第２の基板（ＳｉＣ基板）、３；第３の基板、３１；無アルカリガラス基板、３２：Ｓｉ基板、３３；金属基板、３４、３５；接合層、３６；相互配線層、３７；貫通孔、３８；金属接合層、４；表面薄膜層、４１；シリコン酸化膜、４１２；バッファ層（多結晶ＳｉＣ層）、４１３；ＧａＮ膜、４２；多結晶ＳｉＣ膜、５；第２単結晶層、５１；第２多結晶層、５２；単結晶バッファ層、５３；高窒素濃度の多結晶ＳｉＣ層、６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ；複層基板、６５、６５ａ、６５ｂ、６５ｃ、６５ｄ；半導体基板、７；半導体素子、７１；ショットキーダイオード、７０１、７０２；マスク、７１１、７１２；Ｐ型不純物領域、７１３；層間絶縁膜、７１４；電極膜、７５、７６；ＭＯＳＦＥＴ、７５１；Ｐウエル、７５２；ソース部、７５３；ドレイン部、７５４；層間絶縁膜、７５５；ゲート部、７５６；ゲート酸化膜、７５７；コンタクト、７５８；電極膜、７５９；配線層、８；裏面電極層、８１；シリサイド層、８２；金属層、８３；裏面絶縁層、８５；貫通電極、９１；ショットキーダイオード、９２；ＭＯＳＦＥＴ。

Claims (21)

  1. 仮支持基板とするための第２の基板上に第２の半導体材料の単結晶からなる第２単結晶層を成膜する第２成膜工程と、
    前記第２単結晶層に半導体素子を形成する素子形成工程と、
    前記半導体素子が形成された前記第２単結晶層上に第３の基板を接合する第２接合工程と、
    前記第３の基板を接合した後に前記第２の基板を除去する基板除去工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 第１の半導体材料の単結晶からなる第１の基板の一方の平面と前記第２の基板とを接合する接合工程と、
    前記第２の基板との接合面から所定の深さにおいて前記第１の基板を分離することにより、前記第１の基板の前記一方の平面側を第１単結晶層として前記第２の基板上に残す分離工程と、
    を含み、
    前記第２成膜工程において、前記第２単結晶層は前記第２の基板上に形成された前記第１単結晶層上に成膜される請求項１記載の半導体素子の製造方法。
  3. 前記基板除去工程において、前記第１単結晶層を更に除去する請求項２記載の半導体素子の製造方法。
  4. 前記第１の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、
    前記第２の基板の少なくとも１つの平面上に絶縁材料又は半導体材料の１層以上の薄膜からなる表面薄膜層を成膜する第１成膜工程と、
    を含み、
    前記接合工程において、前記第１の基板の前記一方の平面と前記第２の基板上に形成された前記表面薄膜層の表面とを接合し、
    前記分離工程において、前記第１の基板を前記水素注入層で分離することにより、前記第１単結晶層を前記第２の基板に形成された前記表面薄膜層上に残し、
    前記第２成膜工程により、前記第２の基板上に前記表面薄膜層と前記第１単結晶層と前記第２単結晶層とが順に積層された複層基板が形成され、
    基板除去工程において、更に前記表面薄膜層を除去する請求項２又は３に記載の半導体素子の製造方法。
  5. 前記第２成膜工程において、前記第２の半導体材料の単結晶からなる単結晶バッファ層を形成した後に前記第２単結晶層を成膜し、
    前記基板除去工程において、前記単結晶バッファ層を更に除去する請求項１乃至４のいずれかに記載の半導体素子の製造方法。
  6. 前記第１の基板の前記一方の平面上にシリサイド層を形成するシリサイド層形成工程を含む請求項２乃至５のいずれかに記載の半導体素子の製造方法。
  7. 前記第１成膜工程において、前記表面薄膜層として前記第２の基板の一方の平面にシリコン酸化膜又はＧａを含む化合物半導体膜を成膜する請求項４乃至６のいずれかに記載の半導体素子の製造方法。
  8. 前記第１成膜工程において、前記表面薄膜層として前記第２の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜する請求項４乃至７のいずれかに記載の半導体素子の製造方法。
  9. 前記第１成膜工程において、前記表面薄膜層として前記第２の基板の他方の平面にＳｉＣの多結晶からなる多結晶ＳｉＣ膜を成膜する請求項４乃至８のいずれかに記載の半導体素子の製造方法。
  10. 前記第２の基板は光を透過する基板であり、前記表面薄膜層はＧａを含む半導体材料であり、
    前記基板除去工程において、前記第２の基板側からレーザ光を照射してＧａを析出させることによって前記第２の基板を除去する請求項１乃至５のいずれかに記載の半導体素子の製造方法。
  11. 前記第２の基板はサファイア又はＳｉＣからなる基板である請求項１乃至１０のいずれかに記載の半導体素子の製造方法。
  12. 前記第２の基板はカーボンからなる基板であり、
    前記第１成膜工程において、前記表面薄膜層は前記第２の基板の側面側を覆うように成膜される請求項１乃至９のいずれかに記載の半導体素子の製造方法。
  13. 前記第３の基板は金属基板である請求項１乃至１２のいずれかに記載の半導体素子の製造方法。
  14. 前記第３の基板は、無アルカリガラス、サファイア及びＳｉのうちの１つからなる基板である請求項１乃至１２のいずれかに記載の半導体素子の製造方法。
  15. 前記基板除去工程により露出された面上に、前記半導体素子の裏面電極層を形成する裏面電極形成工程を備える請求項１乃至１４のいずれかに記載の半導体素子の製造方法。
  16. 前記第２接合工程又は前記基板除去工程の後、前記第３の基板に前記半導体素子の電極部となる貫通孔を形成する開孔工程を備える請求項１４又は１５に記載の半導体素子の製造方法。
  17. 前記開孔工程において、前記貫通孔は前記第３の基板の表面側に向けて拡がるテーパ状に形成される請求項１６記載の半導体素子の製造方法。
  18. 前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
    前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである請求項１乃至１７のいずれかに記載の半導体素子の製造方法。
  19. 絶縁材料、半導体材料及び金属のうちの１つからなる支持基板と、前記支持基板上に接合層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層を備え、
    前記第２単結晶層に半導体素子が形成されており、
    前記第２単結晶層の上に前記半導体素子の裏面電極層を備えることを特徴とする半導体基板。
  20. 前記第２単結晶層上に第１の半導体材料の単結晶からなる第１単結晶層を備え、
    前記裏面電極層は、前記第１単結晶層の上に、又は前記第１単結晶層上に設けられた半導体材料からなるバッファ層の上に備えられている請求項２０記載の半導体基板。
  21. 前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
    前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである請求項２０又は２１に記載の半導体基板。
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* Cited by examiner, † Cited by third party
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JP7421292B2 (ja) * 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
JP2004214635A (ja) * 2002-12-18 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2012015316A (ja) * 2010-06-30 2012-01-19 Canon Inc 半導体装置およびその製造方法、ならびに固体撮像装置
JP2012230969A (ja) * 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd ＧａＮ系半導体デバイスの製造方法
JP2014157983A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2014175335A (ja) * 2013-03-06 2014-09-22 Sumitomo Electric Ind Ltd 複合積層基板およびｉｉｉ族窒化物半導体デバイスの製造方法
JP2015501548A (ja) * 2011-11-07 2015-01-15 ザ シラナ グループ プロプライエタリー リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｔｄ セミコンダクタ・オン・インシュレータ構造およびその製造方法
WO2016140229A1 (ja) * 2015-03-04 2016-09-09 有限会社Ｍｔｅｃ 半導体基板の製造方法及び半導体基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5477302B2 (ja) 2011-01-06 2014-04-23 株式会社デンソー 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
JP2004214635A (ja) * 2002-12-18 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2012015316A (ja) * 2010-06-30 2012-01-19 Canon Inc 半導体装置およびその製造方法、ならびに固体撮像装置
JP2012230969A (ja) * 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd ＧａＮ系半導体デバイスの製造方法
JP2015501548A (ja) * 2011-11-07 2015-01-15 ザ シラナ グループ プロプライエタリー リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｔｄ セミコンダクタ・オン・インシュレータ構造およびその製造方法
JP2014157983A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2014175335A (ja) * 2013-03-06 2014-09-22 Sumitomo Electric Ind Ltd 複合積層基板およびｉｉｉ族窒化物半導体デバイスの製造方法
WO2016140229A1 (ja) * 2015-03-04 2016-09-09 有限会社Ｍｔｅｃ 半導体基板の製造方法及び半導体基板

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