JP2021506116A - 加工基板上の集積デバイスのためのシステムおよび方法 - Google Patents

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Abstract

加工基板構造上に複数のデバイスを形成する方法は、多結晶セラミックコアを設けること、多結晶セラミックコアを第１の接着シェルでカプセル化すること、第１の接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって加工基板を形成することを含む。方法は、実質的に単結晶の層に結合された緩衝層を形成することと、複数のデバイスに関連する要件に従って緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することと、複数のデバイス間に配置された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部を除去し、複数のデバイス間に配置された緩衝層の一部を除去することにより、基板上に複数のデバイスを形成することとをさらに含む。【選択図】図１０Ａ

Description

[0001]関連出願の相互参照
本出願は、２０１７年１２月６日に出願された米国仮特許出願第６２／５９５，５３３号の利益を主張する、２０１８年１２月３日に出願された米国特許出願第１６／２０７，７９３号の優先権を主張し、それらの開示はあらゆる目的でその全体が参照により本明細書に組み込まれる。
[0002]本開示は、加工基板上に電子デバイスを集積するための方法およびシステムに関する。
[0003]サファイア、炭化ケイ素、およびシリコン上の窒化ガリウムベースの化合物半導体のヘテロエピタキシーは、現在、発光ダイオード（ＬＥＤ）、高出力デバイス、および高速無線周波数（ＲＦ）デバイスなどのデバイスを製造するために使用されている。用途には、照明、コンピュータモニタ、ディスプレイ、ワイドバンドギャップ通信、自動車、および産業用電源が含まれる。基板およびエピタキシャル層が異なる材料から構成されているので、サファイア基板上の窒化ガリウムベースのデバイスの成長は、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスにより、エピタキシャル成長した材料は、均一性の低下、およびエピタキシャル層の電子／光学特性に関連するメトリックの低下を含む、様々な悪影響を表す可能性がある。したがって、当技術分野では、デバイスを製造するために使用されるエピタキシャル成長プロセスおよび基板構造に関連する改善された方法およびシステムが必要である。
[0004]本発明は、一般に、加工基板構造上に形成されたＩＩＩ−Ｖ半導体デバイスに関する。より具体的には、本発明は、エピタキシャル成長プロセスを使用して集積窒化ガリウム（ＧａＮ）半導体デバイスを製造するのに適した方法およびシステムに関する。本明細書に記載されるように、本発明の実施形態は、同じ加工基板構造上にモノリシックに異なるタイプのＧａＮデバイスを集積するための方法およびシステムに適用されている。
[0005]本発明の一実施形態によれば、基板上に複数のデバイスを形成する方法が提供される。方法は、多結晶セラミックコアを設けること、多結晶セラミックコアを第１の接着シェルでカプセル化すること、第１の接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって基板を形成することを含む。方法は、実質的に単結晶の層に結合された緩衝層を形成することと、複数のデバイスに関連する要件に従って緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することと、複数のデバイス間に配置された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部を除去し、複数のデバイス間に配置された緩衝層の一部を除去することにより、基板上に複数のデバイスを形成することとをさらに含む。いくつかの実施形態では、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層はＧａＮを含んでよい。
[0006]いくつかの実施形態では、方法は、基板上の複数のデバイスを平坦化することを含むことができる。複数のデバイスを平坦化することは、複数のデバイス上に誘電体層を形成することと、化学機械平坦化を使用して複数のデバイスを平滑化することとを含むことができる。いくつかの実施形態では、方法は、複数のデバイスのうちの第１のデバイスと複数のデバイスのうちの第２のデバイスとの間の１つまたは複数の相互接続を製造することを含むことができる。場合によっては、方法は、複数のデバイスの各々の第１の表面を一時的キャリアに接合することであって、第１の表面が基板に対向する、接合することと、デバイスの各々の第２の表面を露出させるために基板を除去することと、第２の表面に導電層を形成することと、導電層にキャリアウェハを接合することとを含むことができる。いくつかの実施形態では、方法は、１つまたは複数の裏面接点を形成するために、キャリアウェハの１つまたは複数のセクションを除去することを含む。
[0007]本発明の別の実施形態によれば、基板上に複数のデバイスを形成する方法が提供される。方法は、多結晶セラミックコアを設けること、多結晶セラミックコアを接着シェルでカプセル化すること、接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって基板を形成することを含む。方法は、実質的に単結晶の層に結合された導電層を形成することと、導電層に結合された緩衝層を形成することと、複数のデバイスの各々に対する要件に従って緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することとをさらに含む。方法は、導電層の一部を露出させるために、複数のデバイス間に配置された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部および緩衝層の一部を除去すること、導電層の露出部分の一部に結合された接点を形成すること、ならびに接点に結合されていない導電層の残りの露出部分を除去することによって複数のデバイスを形成することをさらに含む。いくつかの実施形態では、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層はＧａＮを含んでよい。
[0008]いくつかの実施形態では、方法は、基板上の複数のデバイスを平坦化することをさらに含む。複数のデバイスを平坦化することは、複数のデバイス上に誘電体層を形成することと、化学機械平坦化を使用して複数のデバイスを平滑化することとを含むことができる。場合によっては、方法は、複数のデバイスのうちの第１のデバイスと複数のデバイスのうちの第２のデバイスとの間の１つまたは複数の相互接続を製造することを含むことができる。いくつかの実施形態では、場合によっては、方法は、複数のデバイスの各々の第１の表面を一時的キャリアに接合することであって、第１の表面が基板に対向する、接合することと、デバイスの各々の第２の表面を露出させるために基板を除去することと、第２の表面に導電層を形成することと、導電層にキャリアウェハを接合することとを含むことができる。いくつかの実施形態では、方法は、１つまたは複数の裏面接点を形成するために、キャリアウェハの１つまたは複数のセクションを除去することを含む。
[0009]さらなる実施形態によれば、複数のデバイスを形成する方法が提供される。方法は、多結晶セラミックコアを設けること、多結晶セラミックコアを第１の接着シェルでカプセル化すること、第１の接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって基板を形成することを含む。方法は、実質的に単結晶の層の第１の露出部分を有する第１のマスクを形成することと、第１の露出部分上に第１のデバイス構造に関連する第１の緩衝層を形成することと、第１のマスクを除去することと、実質的に単結晶の層の第２の露出部分を有する第２のマスクを形成することと、第２の露出部分上に第２のデバイス構造に関連する第２の緩衝層を形成することと、第１の緩衝層および第２の緩衝層に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することであって、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層が、複数のデバイスに関連する要件に従って形成される、形成することと、複数のデバイス間をエッチングすることとをさらに含む。
[0010]いくつかの実施形態では、方法は、基板上の複数のデバイスを平坦化することをさらに含む。複数のデバイスを平坦化することは、複数のデバイス上に誘電体層を形成することと、化学機械平坦化を使用して複数のデバイスを平滑化することとを含むことができる。場合によっては、方法は、複数のデバイスのうちの第１のデバイスと複数のデバイスのうちの第２のデバイスとの間の１つまたは複数の相互接続を製造することを含むことができる。いくつかの実施形態では、場合によっては、方法は、複数のデバイスの各々の第１の表面を一時的キャリアに接合することであって、第１の表面が基板に対向する、接合することと、デバイスの各々の第２の表面を露出させるために基板を除去することと、第２の表面に導電層を形成することと、導電層にキャリアウェハを接合することとを含むことができる。いくつかの実施形態では、方法は、１つまたは複数の裏面接点を形成するために、キャリアウェハの１つまたは複数のセクションを除去することを含む。
[0011]いくつかの実施形態では、方法は、実質的に単結晶の層ならびに第１の緩衝層および第２の緩衝層のうちの少なくとも１つに結合された導電層を形成することと、導電層の一部を露出させることと、導電層の露出部分に接点を形成することとをさらに含む。場合によっては、複数のデバイス間をエッチングすることは、多結晶セラミックコアへのエッチングを含むことができる。
[0012]いくつかの実施形態によれば、半導体装置は基板を含む。基板は、多結晶セラミックコアと、多結晶セラミックコアをカプセル化する第１の接着シェルと、第１の接着シェルをカプセル化する障壁層と、障壁層に結合された接合層と、接合層に結合された実質的に単結晶の層とを含んでよい。半導体装置は、実質的に単結晶の層に結合された緩衝層と、緩衝層に結合された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層とをさらに含む。１つまたは複数のエピタキシャルＩＩＩ−Ｖ層は、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を第１のセクションおよび第２のセクションに分割するトレンチを画定する。半導体装置は、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の第１のセクションに形成された第１の半導体デバイスと、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の第２のセクションに形成された第２の半導体デバイスとをさらに含む。
[0013]いくつかの実施形態では、第１の半導体デバイスは空乏モード高電子移動度トランジスタ（ＨＥＭＴ）であり、第２の半導体デバイスはエンハンスメントモードＨＥＭＴである。いくつかの他の実施形態では、第１の半導体デバイスは第１の空乏モード高電子移動度トランジスタ（ＨＥＭＴ）であり、第２の半導体デバイスは第２の空乏モードＨＥＭＴである。いくつかのさらなる実施形態では、第１の半導体デバイスは第１のエンハンスメントモード高電子移動度トランジスタ（ＨＥＭＴ）であり、第２の半導体デバイスは第２のエンハンスメントモードＨＥＭＴである。いくつかの実施形態では、半導体装置は、実質的に単結晶の層と緩衝層との間に配置された導電層をさらに含む。いくつかの実施形態では、第１の半導体デバイスは高電子移動度トランジスタ（ＨＥＭＴ）であり、第２の半導体デバイスは垂直半導体デバイスである。いくつかの実施形態では、垂直半導体デバイスは、垂直Ｐ−Ｎダイオードまたは垂直ショットキーダイオードである。
[0014]いくつかの実施形態では、多結晶セラミックコアは窒化アルミニウムを含んでよい。第１の接着層は、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含んでよい。障壁層は窒化ケイ素を含んでよい。接合層は酸化ケイ素を含んでよい。実質的に単結晶の層はシリコンを含んでよい。１つまたは複数のエピタキシャルＩＩＩ−Ｖ層は、ＧａＮ層およびＡｌＧａＮ層を含んでよい。
[0015]その利点および特徴の多くと共に本発明のこれらおよび他の実施形態は、以下の本文および添付の図面と共により詳細に記載される。
本発明の一実施形態による、加工基板構造を示す簡略化された概略断面図である。 本発明の一実施形態による、加工構造について深さの関数として種濃度を示すＳＩＭＳプロファイルの図である。 本発明の一実施形態による、アニール後の加工構造について深さの関数として種濃度を示すＳＩＭＳプロファイルの図である。 本発明の一実施形態による、アニール後の窒化ケイ素層を有する加工構造について深さの関数として種濃度を示すＳＩＭＳプロファイルの図である。 本発明の別の実施形態による、加工基板構造を示す簡略化された概略断面図である。 本発明のさらに別の実施形態による、加工基板構造を示す簡略化された概略断面図である。 本発明の一実施形態による、加工基板を製造する方法を示す簡略化されたフローチャートである。 本発明の別の実施形態による、加工基板を製造する方法を示す簡略化されたフローチャートである。 本発明の一実施形態による、ＲＦおよび電力用途向けのエピタキシャル／加工基板構造を示す簡略化された概略断面図である。 本発明の一実施形態による、加工基板構造上のＩＩＩ−Ｖエピタキシャル層を示す簡略化された概略図である。 本発明の別の実施形態による、加工基板上に形成された半導体デバイス用のビア構成を示す簡略化された概略平面図である。 本発明の別の実施形態による、加工基板上に形成された複数のデバイスの簡略化された平面図である。 本発明の別の実施形態による、加工基板上に形成された複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、加工基板上に形成された複数のエピタキシャルＩＩＩ−Ｖ層を示す簡略化された概略断面図である。 本発明の別の実施形態による、加工基板上に形成された複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、加工基板上に複数のデバイスを製造する方法を示す簡略化されたフローチャートである。 本発明の別の実施形態による、加工基板上に形成された複数のデバイスを示す簡略化された概略断面図である。 本発明の一実施形態による、加工基板上に複数のデバイスを製造する方法を示す簡略化されたフローチャートである。 本発明の別の実施形態による、単一の基板上に製造された様々な緩衝層エピタキシャル構造を有する複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、単一の基板上に製造された様々な緩衝層エピタキシャル構造を有する複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、単一の基板上に製造された様々な緩衝層エピタキシャル構造を有する複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、単一の基板上に製造された様々な緩衝層エピタキシャル構造を有する複数のデバイスを示す簡略化された概略断面図である。 本発明の別の実施形態による、単一の基板上に様々な緩衝層エピタキシャル構造を有する複数のデバイスを製造する方法を示す簡略化されたフローチャートである。 加工基板上の成長したデバイス上に裏側接続を形成するために使用される本発明の実施形態を示す図である。 加工基板上の成長したデバイス上に裏側接続を形成するために使用される本発明の実施形態を示す図である。 加工基板上の成長したデバイス上に裏側接続を形成するために使用される本発明の実施形態を示す図である。
[0037]本発明は、一般に、加工基板構造上に半導体デバイスを集積することに関する。より具体的には、本発明は、エピタキシャル成長プロセスを使用して様々なＩＩＩ−Ｖ半導体デバイスを製造するのに適した方法に関する。単に例として、本発明は、エピタキシャル成長によって様々なＩＩＩ−Ｖ半導体デバイスを製造するための方法およびシステムに適用されており、基板構造は、パワーデバイスを形成するエピタキシャル層に実質的に整合した熱膨張係数（ＣＴＥ）によって特徴付けられる。方法および技法は、様々な半導体処理動作に適用することができる。
[0038]図１は、本発明の一実施形態による、加工基板構造を示す簡略化された概略断面図である。図１に示された加工基板１００は、様々な電子的および光学的な用途に適している。加工基板１００は、加工基板１００上で成長するエピタキシャル材料のＣＴＥに実質的に整合した熱膨張係数（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、加工基板１００の要素として必要とされないのでオプションとして示されているが、通常、加工基板１００上で成長する。
[0039]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料であり得、これは酸化イットリウムなどの結合材料を含むことができる。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコア１１０で利用することができる。
[0040]コアの厚さは、１００μｍから１，５００μｍのオーダー、たとえば、７２５μｍであり得る。コア１１０は、シェルまたはカプセル化シェルと呼ぶことができる接着層１１２内にカプセル化される。一実施形態では、接着層１１２は、厚さが１，０００Åのオーダーのテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、たとえば、１００Åから２０００Åまで変化する。いくつかの実施形態では、ＴＥＯＳ酸化物が接着層に利用されるが、後で堆積される層と下にある層または材料（たとえば、セラミック、特に多結晶セラミック）との間の接着を実現する他の材料を、本発明の実施形態に従って利用することができる。たとえば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）は、セラミック材料によく接着し、たとえば、導電性材料のその後の堆積に適した表面を実現する。いくつかの実施形態では、接着層１１２は、コア１１０を完全に取り囲んで、完全にカプセル化されたコアを形成する。接着層１１２は、低圧化学気相堆積（ＬＰＣＶＤ）プロセスを使用して形成することができる。接着層は、後続の層が接着して、加工基板１００構造の要素を形成する表面を実現する。
[0041]ＬＰＣＶＤプロセス、炉ベースのプロセスなどを使用してカプセル化する第１の接着層を形成することに加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを、本発明の実施形態に従って利用することができる。一例として、コアの一部をコーティングする堆積プロセスを利用することができ、コアを裏返して、コアのさらなる部分をコーティングするために堆積プロセスを繰り返すことができる。したがって、いくつかの実施形態では、完全にカプセル化された構造を実現するためにＬＰＣＶＤ技法が利用されるが、特定の用途に応じて他の膜形成技法を利用することができる。
[0042]導電層１１４は接着層１１２を取り囲んで形成される。一実施形態では、ポリシリコンはセラミック材料に対して不十分な接着を表す可能性があるので、導電層１１４は、第１の接着層１１２を取り囲んで形成されるポリシリコン（すなわち、多結晶シリコン）のシェルである。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００〜５，０００Åのオーダー、たとえば、２，５００Åであり得る。いくつかの実施形態では、ポリシリコン層は、第１の接着層１１２（たとえば、ＴＥＯＳ酸化物層）を完全に取り囲むシェルとして形成することができ、それにより、完全にカプセル化された第１の接着層が形成され、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、以下で説明されるように、導電性材料は、接着層の一部、たとえば、基板構造の下半分に形成することができる。いくつかの実施形態では、導電性材料は、完全にカプセル化する層として形成し、その後、基板構造の片側で除去することができる。
[0043]一実施形態では、導電層１１４は、高導電性材料を実現するためにドープされた、たとえば、Ｐ型ポリシリコン層を実現するためにホウ素でドープされたポリシリコン層であり得る。いくつかの実施形態では、ホウ素によるドーピングは、高い導電率を実現するために１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のレベルにある。導電層１１４での使用に適したＮ型またはＰ型のいずれかの半導体材料を提供するために、様々なドーパント濃度の他のドーパント（たとえば、１×１０１６ｃｍ−３〜５×１０１８ｃｍ−３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）が利用されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0044]導電層１１４の存在は、半導体処理ツール、たとえば、静電放電（ＥＳＤ）チャックを有するツールへの加工基板１００の静電チャック中に有用である。導電層１１４は、半導体処理ツールでの処理後の迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハで利用される方式で処理され得る基板構造を提供する。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0045]第２の接着層１１６（たとえば、厚さが１，０００ÅのオーダーのＴＥＯＳ酸化物層）が、導電層１１４を取り囲んで形成される。いくつかの実施形態では、第２の接着層１１６は、完全にカプセル化された構造を形成するために導電層１１４を完全に取り囲む。第２の接着層１１６は、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成することができる。
[0046]障壁層１１８、たとえば、窒化ケイ素層は、第２の接着層１１６を取り囲んで形成される。一実施形態では、障壁層１１８は、厚さが４０００Å〜５０００Åのオーダーの窒化ケイ素層である。障壁層１１８は、いくつかの実施形態では、完全にカプセル化された構造を形成するために第２の接着層１１６を完全に取り囲み、ＬＰＣＶＤプロセスを使用して形成することができる。窒化ケイ素層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料を障壁層として利用することができる。いくつかの実装形態では、障壁層は、障壁層を形成するために構築されるいくつかの副層から構成される。したがって、障壁層という用語は、単一の層または単一の材料を意味するものではなく、複合的に層状にされた１つまたは複数の材料を包含するものである。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0047]いくつかの実施形態では、障壁層、たとえば、窒化ケイ素層は、たとえば、高温（たとえば、１，０００℃）のエピタキシャル成長プロセス中に、加工基板１００が存在する可能性がある半導体処理チャンバの環境への、コア１１０に存在する元素の拡散および／またはガス放出を防止する。コア１１０に存在する元素は、たとえば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などを含むことができる。コア１１０から拡散した元素は、加工層１２０／１２２に意図しないドーピングを引き起こす可能性がある。コア１１０からガス放出された元素は、チャンバを通って移動し、ウェハ上の他の場所に吸着し、加工層１２０／１２２およびエピタキシャル材料１３０に不純物を生じさせる可能性がある。本明細書に記載されたカプセル化層を利用すると、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料は、半導体プロセスフローおよびクリーンルーム環境において利用することができる。
[0048]図２Ａは、本発明の一実施形態による、加工構造について深さの関数として種濃度を示す２次イオン質量分析（ＳＩＭＳ）プロファイルである。ｘ軸は、加工層１２０／１２２の表面からコア１１０までの深さ２０２を表す。線２０８は、加工層１２０／１２２とコア１１０との間の界面を表す。第１のｙ軸は、立方センチメートル当たりの原子の種濃度２０４を表す。第２のｙ軸は、１秒当たりのカウントでイオンの信号強度２０６を表す。図２Ａの加工構造は障壁層１１８を含んでいない。図２Ａを参照すると、セラミックコア１１０に存在するいくつかの種（たとえば、イットリウム、カルシウム、およびアルミニウム）は、加工層１２０／１２２において無視できる濃度まで低下する。カルシウム２１０、イットリウム２２０、およびアルミニウム２３０の濃度は、それぞれ、３桁、４桁、および６桁低下する。
[0049]図２Ｂは、本発明の一実施形態による、アニール後の障壁層をもたない加工構造について深さの関数として種濃度を示すＳＩＭＳプロファイルである。上述されたように、半導体処理動作中に、本発明の実施形態によって提供される加工基板構造は、たとえば、ＧａＮベースの層のエピタキシャル成長中に、数時間高温（約１，１００℃）に曝され得る。図２Ｂに示されたプロファイルの場合、加工基板構造は、４時間にわたって１，１００℃でアニールされた。図２Ｂに示されたように、元々加工層１２０／１２２に低濃度で存在するカルシウム２１０、イットリウム２２０、およびアルミニウム２３０は、加工層１２０／１２２に拡散し、他の元素と同様の濃度に達する。
[0050]したがって、本発明の実施形態は、多結晶セラミック材料（たとえば、ＡｌＮ）からバックグラウンド元素が外方拡散することを防止するために、加工層１２０／１２２およびオプションのＧａＮ層などのエピタキシャル材料１３０に障壁層（たとえば、窒化ケイ素層）を統合する。下にある層および材料をカプセル化する窒化ケイ素層は、所望の障壁層１１８の機能を実現する。
[0051]図２Ｃは、本発明の一実施形態による、アニール後の、点線２４０によって表された障壁層１１８を有する加工構造について深さの関数として種濃度を示すＳＩＭＳプロファイルである。加工基板構造への拡散障壁層１１８（たとえば、窒化ケイ素層）の統合は、拡散障壁層が存在しないときに行われたアニーリングプロセス中に、加工層へのカルシウム、イットリウム、およびアルミニウムの拡散を防止する。図２Ｃに示されたように、セラミックコアに存在するカルシウム２１０、イットリウム２２０、およびアルミニウム２３０は、アニール後の加工層に低濃度で残る。したがって、障壁層１１８（たとえば、窒化ケイ素層）を使用すると、これらの元素が拡散障壁を通って拡散することが防止され、それにより、それらが加工基板を取り囲む環境に放出されることが防止される。同様に、バルクセラミック材料内に含まれる任意の他の不純物は、障壁層によって含有されるはずである。
[0052]通常、コア１１０を形成するために利用されるセラミック材料は、１，８００℃の範囲内の温度で焼成される。このプロセスにより、セラミック材料に存在するかなりの量の不純物が駆逐されることが予想される。これらの不純物は、焼結剤としてのイットリア、カルシウム、ならびに他の元素および化合物の使用によって生じるイットリウムを含むことができる。その後、８００℃〜１，１００℃の範囲内のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散はわずかであることが予想される。しかしながら、従来の予想に反して、発明者らは、セラミック材料の焼成温度よりはるかに低い温度でのエピタキシャル成長プロセスの間でも、加工基板の層を通る元素のかなりの拡散が存在したと判断している。したがって、本発明の実施形態は、この望ましくない拡散を防止するために、障壁層１１８を加工基板１００に統合する。
[0053]もう一度図１を参照すると、接合層１２０（たとえば、酸化ケイ素層）は、障壁層１１８の一部、たとえば、障壁層の上面に堆積され、その後、単結晶層１２２の接合中に使用される。接合層１２０は、いくつかの実施形態では、厚さが約１．５μｍであり得る。単結晶層１２２は、たとえば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、および／またはＺｎＯを含むことができる。いくつかの実施形態では、単結晶層は０〜０．５μｍの厚さを有することができる。単結晶層１２２は、エピタキシャル材料１３０の形成のためのエピタキシャル成長プロセス中の成長層としての使用に適している。エピタキシャル材料１３０の結晶層は、単結晶層１２２に関連する下にある半導体格子の延長である。加工基板１００の独特のＣＴＥ整合特性により、既存の技術よりも厚いエピタキシャル材料１３０の成長が可能になる。いくつかの実施形態では、エピタキシャル材料１３０は、厚さ２μｍ〜１０μｍの窒化ガリウム層を含み、それは、光電子デバイス、パワーデバイスなどで利用される複数の層のうちの１つとして利用することができる。一実施形態では、接合層１２０は、層転写プロセスを使用して酸化ケイ素障壁層１１８に貼り付けられる単結晶シリコン層を含む。
[0054]図３は、本発明の一実施形態による、加工基板構造を示す簡略化された概略断面図である。図３に示された加工基板３００は、様々な電子的および光学的な用途に適している。加工基板３００は、加工基板３００上で成長するエピタキシャル材料のＣＴＥに実質的に整合した熱膨張係数（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、加工基板構造の要素として必要とされないのでオプションとして示されているが、通常、加工基板構造上で成長する。
[0055]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、たとえば、多結晶窒化アルミニウム（ＡｌＮ）であり得る。コアの厚さは、１００μｍから１，５００μｍのオーダー、たとえば、７２５μｍであり得る。コア１１０は、シェルまたはカプセル化シェルと呼ぶことができる接着層１１２内にカプセル化される。この実装形態では、接着層１１２はコアを完全にカプセル化するが、これは、図４に関してさらに詳細に説明されるように、本発明では必要とされない。
[0056]一実施形態では、接着層１１２は、厚さが１，０００Åのオーダーのテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、たとえば、１００Åから２０００Åまで変化する。いくつかの実施形態では、ＴＥＯＳ酸化物が接着層に利用されるが、後で堆積される層と下にある層または材料との間の接着を実現する他の材料を、本発明の実施形態に従って利用することができる。たとえば、ＳｉＯ２、ＳｉＯＮなどは、セラミック材料によく接着し、たとえば、導電性材料のその後の堆積に適した表面を実現する。接着層１１２は、いくつかの実施形態では、完全にカプセル化されたコアを形成するためにコア１１０を完全に取り囲み、ＬＰＣＶＤプロセスを使用して形成することができる。接着層１１２は、加工基板構造の要素を形成するためにその後の層が接着する表面を実現する。
[0057]ＬＰＣＶＤプロセス、炉ベースのプロセスなどを使用してカプセル化接着層１１２を形成することに加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１１０の一部をコーティングする堆積プロセス、たとえば、ＣＶＤ、ＰＥＣＶＤなどを利用することができ、コア１１０を裏返すことができ、コア１１０のさらなる部分をコーティングするために堆積プロセスを繰り返すことができる。
[0058]導電層３１４は、接着層１１２の少なくとも一部の上に形成される。一実施形態では、導電層３１４は、コア１１０および接着層１１２によって形成される構造の下部（たとえば、下半分または裏側）上に堆積プロセスによって形成されるポリシリコン（すなわち、多結晶シリコン）を含む。導電層３１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストロームのオーダー、たとえば、３，０００Åであり得る。いくつかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成することができる。
[0059]一実施形態では、導電層３１４は、高導電性材料を実現するためにドープされたポリシリコン層であり得、たとえば、導電層３１４は、Ｐ型ポリシリコン層を実現するためにホウ素でドープすることができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電率を実現するために約１×１０１９ｃｍ−３から１×１０２０ｃｍ−３までの範囲のレベルにある。導電層３１４の存在は、半導体処理ツール、たとえば、静電放電（ＥＳＤ）チャックを有するツールへの加工基板の静電チャック中に有用である。導電層３１４は処理後の迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハで利用される方式で処理され得る基板構造を提供する。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0060]第２の接着層３１６（たとえば、第２のＴＥＯＳ酸化物層）が、導電層３１４（たとえば、ポリシリコン層）を取り囲んで形成される。第２の接着層３１６は、厚さが１，０００Åのオーダーである。第２の接着層３１６は、いくつかの実施形態では、完全にカプセル化された構造を形成するために導電層１１４を完全に取り囲み、ＬＰＣＶＤプロセスを使用して形成することができる。
[0061]障壁層１１８（たとえば、窒化ケイ素層）は、第２の接着層３１６を取り囲んで形成される。障壁層１１８は、いくつかの実施形態では、厚さが４，０００Å〜５，０００Åのオーダーである。障壁層１１８は、いくつかの実施形態では、完全にカプセル化された構造を形成するために第２の接着層３１６を完全に取り囲み、ＬＰＣＶＤプロセスを使用して形成することができる。
[0062]いくつかの実施形態では、窒化ケイ素を含む障壁層１１８を使用すると、たとえば、高温（たとえば、１，０００℃）のエピタキシャル成長プロセス中に、加工基板が存在する可能性がある半導体処理チャンバの環境への、コア１１０に存在する元素の拡散および／またはガス放出が防止される。コアに存在する元素には、たとえば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などが含まれる。本明細書に記載されたカプセル化層を利用すると、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料は、半導体プロセスフローおよびクリーンルーム環境において利用することができる。
[0063]いくつかの実施形態では、加工基板１００は、半導体製造装置材料協会（ＳＥＭＩ）標準仕様に準拠することができる。加工基板１００はＳＥＭＩ仕様に準拠することができるので、加工基板１００は、既存の半導体製造ツールと共に使用することができる。たとえば、加工基板のウェハ直径は、４インチ、６インチ、または８インチであり得る。いくつかの実施形態では、８インチの加工基板ウェハは、厚さが７２５〜７５０μｍであり得る。対照的に、エピタキシャル窒化ガリウム層の製造に使用される現在のシリコン基板は、シリコン基板の厚さが１０５０〜１５００μｍであるため、ＳＥＭＩ仕様に準拠していない。非準拠の結果として、標準ウェハ直径のシリコン基板は、ＧａＮベースのデバイスを成長させるためにＳＥＭＩ仕様に準拠する装置で使用することができない。
[0064]図４は、本発明の別の実施形態による、加工基板構造４００を示す簡略化された概略断面図である。図４に示された実施形態では、接着層４１２は、コア１１０の少なくとも一部の上に形成されるが、コア１１０をカプセル化しない。この実装形態では、以下でより完全に記載されるように、後で形成される導電層４１４の接着を強化するために、接着層４１２がコアの下面（コアの裏側）に形成される。接着層４１２は、図４ではコアの下面にのみ示されているが、コアの他の部分への接着層材料の堆積は、加工基板構造の性能に悪影響を及ぼさず、そのような材料は様々な実施形態で存在できることが諒解されよう。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0065]導電層４１４は、図３に示されたようにシェルとして形成されるのではなく、接着層４１２およびコア１１０をカプセル化せず、接着層４１２と実質的に整列される。導電層４１４は、接着層４１２の底部または裏側に沿って、側部の一部の上に延在するものとして示されているが、これは本発明では必要とされない。したがって、実施形態は、基板構造の片側への堆積、基板構造の片側のマスキングなどを利用することができる。導電層４１４は、接着層４１２の片側の一部、たとえば、底部／裏側に形成することができる。導電層４１４は、加工基板構造４００の片側で電気伝導を実現し、それはＲＦおよび高電力用途において有利であり得る。導電層４１４は、図１の導電層１１４に関して説明されたように、ドープされたポリシリコンを含むことができる。半導体ベースの導電層に加えて、他の実施形態では、導電層４１４は、たとえば、５００Åのチタンなどの金属層である。
[0066]コア１１０の一部、接着層４１２の一部、および導電層４１４は、下にある材料への障壁層４１８の接着を強化するために、第２の接着層４１６で覆われる。障壁層４１８は、図２Ａ、図２Ｂ、および図２Ｃに関連して上述されたように、下にある層からの拡散を防止するためにカプセル化構造を形成する。
[0067]もう一度図４を参照すると、実装形態に応じて、１つまたは複数の層が除去されてよい。たとえば、接着層４１２および導電層４１４を除去し、単一の接着シェル４１６および障壁層４１８のみを残すことができる。別の実施形態では、導電層４１４のみを除去し、障壁層４１８の下の単一の接着層４１２を残すことができる。この実施形態では、接着層４１２は、障壁層４１８の上部に堆積された、接合層１２０によって誘導されるストレスとウェハ反りのバランスをとることもできる。コア１１０の上面に絶縁層を有する（たとえば、コア１１０と接合層１２０との間の絶縁層のみを有する）基板構造の構築は、高度絶縁基板が望ましい電力／ＲＦ用途に利点を提供する。
[0068]別の実施形態では、障壁層４１８は、コア１１０を直接カプセル化することができ、その後に導電層４１４および後続の接着層４１６が続く。この実施形態では、接合層１２０は、上面から接着層４１６に直接堆積されてよい。さらに別の実施形態では、接着層４１６がコア１１０上に堆積されてよく、その後に障壁層４１８が続き、次いで、導電層４１４および別の接着層４１２が続く。
[0069]層に関していくつかの実施形態が説明されてきたが、層という用語は、層が対象の層を形成するために構築されるいくつかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一の材料から構成される単一の層を意味するものではなく、所望の構造を形成するために複合的に層状にされた１つまたは複数の材料を包含するものである。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0070]図５は、本発明の一実施形態による、加工基板を製造する方法を示す簡略化されたフローチャートである。方法は、基板上に成長した１つまたは複数のエピタキシャル層にＣＴＥが整合した基板を製造するために利用することができる。方法５００は、多結晶セラミックコアを設けること（５１０）、シェル（たとえば、テトラエチルオルソシリケート（ＴＥＯＳ）酸化物シェル）を形成する第１の接着層内に多結晶セラミックコアをカプセル化すること（５１２）、および導電性シェル（たとえば、ポリシリコンシェル）内に第１の接着層をカプセル化すること（５１４）によって支持構造を形成することを含む。第１の接着層はＴＥＯＳ酸化物の単一層として形成することができる。導電性シェルはポリシリコンの単一層として形成することができる。
[0071]方法は、第２の接着層（たとえば、第２のＴＥＯＳ酸化物シェル）内に導電性シェルをカプセル化すること（５１６）、および障壁層シェル内に第２の接着層をカプセル化すること（５１８）も含む。第２の接着層はＴＥＯＳ酸化物の単一層として形成することができる。障壁層シェルは窒化ケイ素の単一層として形成することができる。
[0072]プロセス５１０〜５１８によって支持構造が形成されると、方法は、接合層（たとえば、酸化ケイ素層）を支持構造に接合すること（５２０）、および実質的に単結晶の層、たとえば単結晶シリコン層を酸化ケイ素層に接合すること（５２２）をさらに含む。ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的に単結晶の層を、本発明の実施形態に従って使用することができる。接合層の接合は、本明細書に記載されるように、その後に平坦化プロセスが続く接合材料の堆積を含むことができる。以下に記載される実施形態では、実質的に単結晶の層（たとえば、単結晶シリコン層）を接合層に接合することは、層がシリコンウェハから転写される単結晶シリコン層である層転写プロセスを利用する。
[0073]図１を参照すると、接合層１２０は、酸化物を約１．５μｍの厚さに薄くする化学機械研磨（ＣＭＰ）プロセスがその後に続く、厚い（たとえば、４μｍの厚さの）酸化物層の堆積によって形成することができる。厚い初期酸化物は、多結晶コアの製造後に存在する可能性があり、図１に示されたカプセル化層が形成されるときに存在し続ける支持構造上に存在する隙間および表面特徴を埋めるように機能する。酸化物層は、デバイス用の誘電体層としても機能する。ＣＭＰプロセスは、隙間、粒子、または他の特徴がない実質的に平坦な表面を実現し、それらは、次いで、単結晶層１２２（たとえば、単結晶シリコン層）を接合層１２０に接合するために、ウェハ転写プロセス中に使用することができる。接合層は、原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性を有する単結晶層（たとえば、単結晶シリコン層）の接合をサポートする実質的に平坦な表面を実現するべきである。
[0074]単結晶層１２２（たとえば、単結晶シリコン層）を接合層１２０に接合するために、層転写プロセスが使用される。いくつかの実施形態では、実質的に単結晶の層１２２（たとえば、単結晶シリコン層）を含むシリコンウェハが、劈開面を形成するために埋め込まれる。この実施形態では、ウェハ接合後、劈開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、結果として剥離された単結晶シリコン層が得られる。単結晶層１２２の厚さは、様々な用途の仕様を満たすように変えることができる。その上、単結晶層１２２の結晶方位は、用途の仕様を満たすように変えることができる。さらに、特定の用途の仕様を満たすために、単結晶層内のドーピングレベルおよびプロファイルを変えることができる。いくつかの実施形態では、埋め込みの深さは、単結晶層１２２の所望の最終的な厚さよりも大きくなるように調整されてよい。さらに厚くなると、損傷した転写された実質的に単結晶の層の薄い部分の除去が可能になり、所望の最終的な厚さの損傷を受けていない部分が後に残される。いくつかの実施形態では、表面粗さは高品質のエピタキシャル成長のために修正することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0075]いくつかの実施形態では、単結晶層１２２は、１つまたは複数のエピタキシャル層のその後の成長のための高品質の格子テンプレートを実現するのに十分な厚さであり得るが、高度に適合するのに十分薄くあり得る。単結晶層１２２は、単結晶層１２２が、その物理的特性があまり制約されず、結晶の欠陥をもたらす傾向が少なく、それを取り囲む材料の特性を模倣できるように比較的薄いとき、「適合性がある」と言える場合がある。単結晶層１２２の適合性は、単結晶層１２２の厚さに反比例してよい。適合性が高いほど、テンプレート上で成長するエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。いくつかの実施形態では、単結晶層１２２の厚さは、剥離されたシリコン層上でのシリコンのエピタキシャル成長によって増大されてよい。
[0076]いくつかの実施形態では、単結晶層１２２の最終的な厚さを調整することは、その後にフッ化水素（ＨＦ）酸による酸化物層ストリップが続く、剥離されたシリコン層の上部の熱酸化によって実現されてよい。たとえば、０．５μｍの初期厚さを有する剥離されたシリコン層は、約４２０ｎｍの厚さの二酸化ケイ素層を作成するために熱酸化されてよい。成長した熱酸化物を除去した後、転写された層の残りのシリコンの厚さは約５３ｎｍであり得る。熱酸化中に、埋め込まれた水素が表面に向かって移動する可能性がある。したがって、後続の酸化物層ストリップはいくつかの損傷を除去することができる。また、熱酸化は、通常、１０００℃以上の温度で実行される。温度の上昇は、格子の損傷を修復することもできる。
[0077]熱酸化中に単結晶層の上部に形成された酸化ケイ素層は、ＨＦ酸エッチングを使用して剥離することができる。ＨＦ酸による酸化ケイ素とケイ素との間（ＳｉＯ２：Ｓｉ）のエッチング選択度は、ＨＦ溶液の温度および濃度ならびに酸化ケイ素の化学量論比および密度を調整することによって調整されてよい。エッチング選択度は、ある材料の別の材料に対するエッチング速度を指す。（ＳｉＯ２：Ｓｉ）の場合、ＨＦ溶液の選択度は約１０：１から約１００：１までの範囲であり得る。エッチング選択度が高いと、表面粗さが初期の表面粗さから同様の要因によって減少する可能性がある。しかしながら、結果として得られる単結晶層１２２の表面粗さは、依然として所望のものより大きい場合がある。たとえば、バルクＳｉ（１１１）の表面は、さらなる処理の前に２μｍ×２μｍの原子間力顕微鏡（ＡＦＭ）スキャンによって測定されたように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）の表面粗さをもつことができる。いくつかの実施形態では、Ｓｉ（１１１）上の窒化ガリウム材料のエピタキシャル成長に望ましい表面粗さは、たとえば、３０μｍ×３０μｍのＡＦＭスキャン領域上で、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であり得る。
[0078]熱酸化および酸化物層ストリップ後の単結晶層１２２の表面粗さが所望の表面粗さを超える場合、さらなる表面平滑化が実行されてよい。シリコン表面を平滑化する方法はいくつかある。これらの方法には、水素アニーリング、レーザートリミング、プラズマスムージング、およびタッチポリッシュ（たとえば、ＣＭＰ）が含まれてよい。これらの方法は、高アスペクト比の表面ピークの周辺攻撃を含む場合がある。したがって、表面上の高アスペクト比の特徴は、低アスペクト比の特徴よりも迅速に除去されてよく、結果としてより滑らかな表面になる。
[0079]図５に示された具体的なステップは、本発明の一実施形態による、加工基板を製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。たとえば、本発明の代替の実施形態は、上記で概説されたステップを異なる順序で実行することができる。その上、図５に示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定のアプリケーションに応じて、さらなるステップが追加または削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0080]図６は、本発明の別の実施形態による、加工基板を製造する方法を示す簡略化されたフローチャートである。方法は、多結晶セラミックコアを設けること（６１０）、多結晶セラミックコアの少なくとも一部に結合された接着層を形成すること（６１２）によって支持構造を形成することを含む。第１の接着層は、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含むことができる。第１の接着層はＴＥＯＳ酸化物の単一層として形成することができる。方法は、第１の接着層に結合された導電層を形成すること（６１４）も含む。導電層はポリシリコン層であり得る。導電層はポリシリコンの単一層として形成することができる。
[0081]方法は、第１の接着層の少なくとも一部に結合された第２の接着層を形成すること（６１６）、および障壁シェルを形成すること（６１８）も含む。第２の接着層はＴＥＯＳ酸化物の単一層として形成することができる。障壁シェルは、障壁シェルを形成する窒化ケイ素の単一層または一連の副層として形成することができる。
[0082]プロセス６１０〜６１８によって支持構造が形成されると、方法は、接合層（たとえば、酸化ケイ素層）を支持構造に接合すること（６２０）、および単結晶シリコン層または実質的に単結晶の層を酸化ケイ素層に接合すること（６２２）をさらに含む。接合層の接合は、本明細書に記載されるように、その後に平坦化プロセスが続く接合材料の堆積を含むことができる。以下に記載される実施形態では、単結晶層（たとえば、単結晶シリコン層）を接合層に接合することは、単結晶シリコン層がシリコンウェハから転写される層転写プロセスを利用する。
[0083]図６に示された具体的なステップは、本発明の別の実施形態による、加工基板を製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。たとえば、本発明の代替の実施形態は、上記で概説されたステップを異なる順序で実行することができる。その上、図６に示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定のアプリケーションに応じて、さらなるステップが追加または削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0084]図７は、本発明の一実施形態による、ＲＦおよび電力用途向けのエピタキシャル／加工基板構造７００を示す簡略化された概略断面図である。いくつかのＬＥＤ用途では、加工基板構造は、高品質のＧａＮ層の成長を可能にする成長基板を実現し、加工基板構造はその後除去される。しかしながら、ＲＦおよびパワーデバイスの用途では、加工基板構造は完成したデバイスの一部を形成し、その結果、加工基板構造または加工基板構造の要素の電気的、熱的、および他の特性は、特定の用途にとって重要である。
[0085]図１を参照すると、単結晶層１２２は、埋め込みおよび剥離技法を使用してシリコンドナーウェハから分割された剥離単結晶シリコン層であり得る。典型的な埋め込み剤は水素およびホウ素である。パワーデバイスおよびＲＦデバイスの用途では、加工基板構造の層および材料の電気的特性が重要である。たとえば、いくつかのデバイスアーキテクチャは、抵抗が１０３オームｃｍを超える高絶縁性シリコン層を利用して、基板層および界面層を通る漏洩を削減または排除する。他の用途は、デバイスのソースを他の要素に接続するために、所定の厚さ（たとえば、１μｍ）の導電性シリコン層を含む設計を利用している。したがって、これらの用途では、単結晶シリコン層の寸法および特性の制御が望ましい。層転写中に埋め込みおよび剥離技法が使用される設計では、残留埋め込み原子、たとえば、水素またはホウ素がシリコン層に存在し、それによって電気特性が変化する。さらに、たとえば、導電率に影響を与える可能性がある埋め込み線量、および層の厚さに影響を与える可能性がある埋め込み深さの調整を使用して、薄いシリコン層の厚さ、導電率、および他の特性を制御することは困難であり得る。
[0086]本発明の実施形態によれば、加工基板構造上のシリコンエピタキシーは、特定のデバイス設計に適切な単結晶シリコン層についての所望の特性を実現するために利用される。
[0087]図７を参照すると、エピタキシャル／加工基板構造７００は、加工基板構造７１０およびその上に形成されたエピタキシャル単結晶層７２０を含む。いくつかの実施形態では、エピタキシャル単結晶層７２０は単結晶シリコン層であり得る。加工基板構造７１０は、図１、図３、および図４に示された加工基板構造と同様であり得る。通常、単結晶層１２２（たとえば、単結晶シリコン層）は、層転写後０．５μｍのオーダーである。いくつかのプロセスでは、単結晶層１２２の厚さを約０．３μｍに減らすために表面調整プロセスを利用することができる。信頼性が高い抵抗接点を作る際に使用するための単結晶層１２２の厚さを約１μｍに増やすために、たとえば、層転写プロセスによって形成された単結晶層１２２上にエピタキシャル単結晶層７２０を成長させるために、エピタキシャルプロセスが使用される。エピタキシャル単結晶層７２０を成長させるために、原子層堆積（ＡＬＤ）、ＣＶＤ、ＬＰＣＶＤ、ＭＢＥなどを含む様々なエピタキシャル成長プロセスを使用することができる。エピタキシャル単結晶層７２０は、たとえば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、および／またはＺｎＯを含むことができる。エピタキシャル単結晶層７２０の厚さは、約０．１μｍから約２０μｍまでの範囲、たとえば、０．１μｍと１０μｍとの間であり得る。
[0088]図８Ａは、本発明の一実施形態による、加工基板構造上のＩＩＩ−Ｖエピタキシャル層を示す簡略化された概略断面図である。図８Ａに示された構造は、以下に記載されるように、二重エピタキシャル構造８００と呼ぶことができる。図８Ａに示されたように、エピタキシャル単結晶層７２０を含む加工基板構造８１０は、その上に形成されたＩＩＩ−Ｖエピタキシャル層８２０を有する。一実施形態では、ＩＩＩ−Ｖエピタキシャル層は窒化ガリウム（ＧａＮ）を含む。複数の副層を含むことができるＩＩＩ−Ｖエピタキシャル層の部分間の導電性を実現するために、この例では、ＩＩＩ−Ｖエピタキシャル層８２０の上面８０１からエピタキシャル単結晶層７２０を通る一連のビア８２４が形成される。図８Ａは、エピタキシャル層８２０を通ってエピタキシャル単結晶層７２０まで延在するビア８２４を示す。一例として、これらのビアは、ビア８２４を介して抵抗接点を提供することによりダイオードまたはトランジスタの電極を下にある層に接続するために使用することができ、それにより、デバイス内の電荷蓄積が緩和される。いくつかの実施形態では、１つまたは複数のビア８２４は、ＩＩＩ−Ｖエピタキシャル層８２０に電気的に接続されないように、その側壁で絶縁されてよい。電気接点は、寄生電荷の除去を容易にすることができ、それにより、パワーデバイスのより速いスイッチングが可能になる。
[0089]いくつかの実施形態では、ビア８２６は単結晶層１２２まで延在することができる。単結晶層１２２に接触するためにビア８２６を製造する難しさに対処するために、さらなる導電性エピタキシャル層８２２を単結晶層１２２および単結晶層７２０上に成長させて、ビア８２６用のターゲット導電層のサイズ、すなわち、ビアが終端する層の厚さを増大させることができる。エピタキシャル単結晶層７２０およびエピタキシャルＩＩＩ−Ｖ層８２０は、加工基板構造８１０の独特のＣＴＥおよび拡散特性のために、従来の基板よりも厚く形成することができる。したがって、既存の基板技術は、デバイスに導電性エピタキシャル層８２２を含めるのに十分な欠陥のないエピタキシャル層の成長をサポートすることができない。いくつかの実施形態では、導電性エピタキシャル層８２２は、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、または十分にドープされた半導体材料であり得る。特定の実施形態では、導電性エピタキシャル層８２２の厚さは、０．１〜１０μｍであり得る。他の実施形態では、導電性エピタキシャル層８２２の厚さは、半導体デバイスの要件に応じて変化することができる。いくつかの実施形態では、加工基板構造および単結晶層１２２を除去し、エピタキシャル単結晶層７２０および／または導電性エピタキシャル層８２２を露出させることができる。基板を除去した後、露出したエピタキシャル層上に接点を形成することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0090]いくつかの実施形態では、ＩＩＩ−Ｖエピタキシャル層は、単結晶層１２２上に成長させることができる。単結晶層１２２内でビアを終端処理するために、ビアを使用する抵抗接点は、ウェハ全体にわたって０．３μｍの単結晶層で作ることができる。本発明の実施形態を利用すると、厚さが数ミクロンの単結晶層を実現することが可能である。埋め込みの深さが大きいと、高い埋め込みエネルギーが必要になるので、埋め込みおよび剥離プロセスを使用して数ミクロンの厚さを実現することは困難である。次に、本明細書に記載された厚いエピタキシャル単結晶層により、様々なデバイス設計を可能にする、図示されたビアなどの用途が可能になる。
[0091]単結晶層１２２上にエピタキシャル単結晶層７２０をエピタキシャル成長させることによって「層」の厚さを増大させることに加えて、導電率、結晶度などの修正を含む他の調整を単結晶層１２２の元の特性に対して行うことができる。たとえば、ＩＩＩ−Ｖ層または他の材料のさらなるエピタキシャル成長の前に１０μｍのオーダーのシリコン層が望ましい場合、本発明の実施形態に従ってそのような厚い層を成長させることができる。
[0092]埋め込みプロセスは、単結晶層１２２の特性に影響を与える可能性があり、たとえば、残留ホウ素／水素原子は、シリコン結晶層の電気特性に影響を与える欠陥を引き起こす可能性がある。本発明のいくつかの実施形態では、単結晶層１２２の一部は、エピタキシャル単結晶層７２０のエピタキシャル成長より前に除去することができる。たとえば、厚さ０．１μｍ以下の層を形成し、残留ホウ素／水素原子のほとんどまたはすべてを除去するために、単結晶シリコン層を薄くすることができる。次いで、層転写プロセスを使用して形成された層の対応する特性とは実質的に独立した電気的特性および／または他の特性を有する単結晶材料を実現するために、単結晶シリコン層のその後の成長が使用される。
[0093]加工基板構造に結合された単結晶シリコン材料の厚さを増大させることに加えて、エピタキシャル単結晶層７２０の導電率を含む電気特性は、単結晶層１２２のそれとは異なる可能性がある。成長中のエピタキシャル単結晶層７２０のドーピングは、ホウ素でドープすることによってＰ型シリコンを、リンでドープすることによってＮ型シリコンを生成することができる。絶縁領域を有するデバイスで使用される高抵抗シリコンを実現するために、ドープされていないシリコンを成長させることができる。絶縁層は、特に、ＲＦデバイスで使用することができる。
[0094]エピタキシャル単結晶層７２０の格子定数は、歪みエピタキシャル材料を生成するために、単結晶層１２２の格子定数と異なるように成長中に調整することができる。シリコンに加えて、他の元素をエピタキシャル成長させて、シリコンゲルマニウムなどを含む歪み層を含む層を実現することができる。さらに、歪みを導入するために、結晶面の結晶方位、たとえば（１００）シリコン上の（１１１）シリコンの成長を利用することができる。たとえば、単結晶層１２２上、エピタキシャル単結晶層７２０上、または層間に緩衝層を成長させて、その後のエピタキシャル成長を強化することができる。これらの緩衝層は、窒化アルミニウムガリウム、窒化インジウムガリウム、および窒化インジウムアルミニウムガリウムなどのＩＩＩ−Ｖ半導体材料層、シリコンゲルマニウム歪み層などを含むことができる。ＩＩＩ−Ｖ半導体材料層の歪みは、望ましい材料特性に合わせて調整することができる。さらに、緩衝層および他のエピタキシャル層は、モル分率、ドーパント、極性などで格付けすることができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0095]いくつかの実施形態では、単結晶層１２２またはエピタキシャル単結晶層７２０に存在する歪みは、エピタキシャルＩＩＩ−Ｖ層を含むその後のエピタキシャル層の成長中に緩和され得る。
[0096]図８Ｂは、本発明の一実施形態による、４つの二重エピタキシャル構造を示す簡略化された概略平面図である。図８Ｂに示された二重エピタキシャル構造は、各々一組のビア８２４を含む。第１の二重エピタキシャル構造８３０は、詰まったビア構成を示す。第２の二重エピタキシャル構造８４０は、分散したビア構成を示す。分散したビア構成は、デバイスのアクティブ領域内でビア８２４を使用して、電荷の蓄積に遭遇する可能性が高くなる。第３の二重エピタキシャル構造８５０は、パターン化されたビア構成を示す。パターン化されたビア構成は、二重エピタキシャル構造８５０にわたってビア８２４を等しい距離だけ離間させることができる。第４の二重エピタキシャル構造８６０は、横方向のビア８２８を示す。横方向のビア８２８は、二重エピタキシャル構造８６０のエピタキシャル層に実質的に平行に移動し、たとえば縁部８６２で単結晶層１２２に接触するように製造することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0097]上述された加工基板は、加工基板と実質的に格子整合し、加工基板の熱膨張係数（ＣＴＥ）と実質的に整合した熱膨張係数を特徴とする窒化ガリウムデバイス層のエピタキシャル成長をその上にもたらすことができる。したがって、加工基板は、優れた熱安定性および形状制御を実現することができる。加工基板は、再利用機能を有するウェハ直径のスケーリングも可能にすることができる。比較的厚い（たとえば、２０μｍを超える）高品質のエピタキシャル窒化ガリウム層は、亀裂のない加工基板上に形成されてよく、欠陥密度が低く、エピタキシャル後の反りおよびストレスが低いことを特徴とする。パワーデバイス、無線周波数（ＲＦ）デバイス、モノリシックマイクロ波集積回路（ＭＭＩＣ）、ディスプレイ、発光ダイオード（ＬＥＤ）などの複数の用途は、単一のプラットフォームで実装されてよい。そのような加工基板は、横方向デバイス、垂直デバイス、チップスケールパッケージ（ＣＳＰ）デバイスなどの様々なデバイスアーキテクチャに適している場合もある。
[0098]窒化ガリウム（ＧａＮ）および同様のワイドバンドギャップ半導体材料は、シリコンよりも優れた物理特性を提供し、それらの材料に基づくパワー半導体デバイスが、高電圧および高温に耐えることが可能になる。これらの特性により、より高い周波数応答、より大きい電流密度、およびより高速のスイッチングも可能になる。デバイスレベルおよびパッケージレベルでより高い電力密度を継続的に駆動すると、パッケージ全体のより高い温度および温度勾配という結果になる。ＣＴＥに整合したエピタキシャルデバイス層を形成するための加工基板を使用すると、以下に記載されるように、ワイドバンドギャップデバイスに一般的な多くの熱関連の故障メカニズムを軽減することができる。
[0099]窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴ）などの化合物半導体デバイスは、高電界および高電流（たとえば、大信号ＲＦ）に曝される一方で、深い飽和状態に陥る可能性がある。接点劣化、逆圧電効果、ホットエレクトロン効果、および自己発熱は、一般的な問題の一部の中にある。たとえば、ショットキーおよび抵抗接点は、接点抵抗の増大を示し、約３００℃を超える温度でパッシベーションクラッキングを表す場合がある。ゲート金属スタック内の相互拡散および金属層へのガリウムの外方拡散が発生する可能性がある。大きい電界で加速された電子が非常に高い運動エネルギーを獲得すると、ホットエレクトロン効果が発生する可能性がある。ホットエレクトロン効果により、窒化アルミニウムガリウム（ＡｌＧａＮ）層、ＡｌＧａＮ／ＧａＮ界面、パッシベーション層／ＧａＮキャップ層界面、および緩衝層におけるトラップ形成につながる可能性がある。
[0100]トラップ形成は、次に電流崩壊およびゲートラグを引き起こし、それによって相互コンダクタンスおよび飽和ドレイン電流の可逆的な劣化をもたらす可能性がある。ドレイン電圧またはゲート電圧が急激に変化した場合でも、遅い過渡電流が観察される。ドレインソース電圧がパルス化されているときのドレイン電流の遅い過渡応答は、ドレインラグ、またはゲートソース電圧の場合はゲートラグと呼ばれる。パルス内の電圧が静止バイアスポイントより高いとき、バッファトラップは自由電荷を捕獲する。この現象は、パルス長に比べて非常に高速である。パルス内の電圧が静止バイアスポイントより低いとき、トラップはそれらの電荷を解放する。このプロセスは非常に遅くなる可能性があり、場合によっては数秒にさえなる。自由キャリアは捕獲され解放されるので、それらは出力電流に瞬時に寄与することはない。この現象は過渡電流の原因である。
[0101]ドレインラグおよびゲートラグの複合効果は、電流崩壊（２次元電子ガス［２−ＤＥＧ］密度の低下）につながる。バッファトラップによるゲートラグは、緩衝層内の深いアクセプタ密度が高いときに顕著になる。逆圧電効果は、ゲート上の高い逆バイアスが結晶学的欠陥の生成につながるときに発生する可能性がある。特定の臨界電圧を超えると、デバイスに不可逆的な損傷が発生する可能性があり、それにより、欠陥を通る漏洩経路がもたらされる可能性がある。自己発熱は、高電力ストレス下で発生し、熱応力歪みをもたらす可能性がある。化合物半導体デバイスは、ゲート硬化、ならびに接点、表面、および界面での劣化などの、電界による劣化を被る場合もある。ゲートの劣化は、漏洩電流および絶縁破壊の増加につながる可能性がある。
[0102]高温逆バイアス（ＨＴＲＢ）テストは、パワーデバイス向けの最も一般的な信頼性テストの１つである。ＨＴＲＢテストは、高いドレインソースバイアスの下での長期安定性を評価する。ＨＴＲＢテストは、バイアスされた動作条件を使用して熱的に活性化された故障メカニズムを加速することを目的とする。ＨＴＲＢテスト中、デバイスサンプルは、長期間（たとえば、１，０００時間）にわたって、それらの最大定格ジャンクション温度に近い周囲温度で最大定格逆絶縁破壊電圧またはそれよりわずかに低いストレスがかかる。これは、反応速度の温度依存性を示すアレニウス方程式に従って、高温が故障メカニズムを加速することをテストする。ＨＴＲＢテスト中に、層間剥離、ポッピング、デバイスブローアップ、および他の機械的な問題が発生する可能性がある。
[0103]ＭＯＳＦＥＴの一般的な故障メカニズムである時間依存誘電体絶縁破壊（ＴＤＤＢ）と同様の故障メカニズムは、ＧａＮパワーデバイスなどのワイドバンドギャップ半導体デバイスのゲート誘電体でも観察される。ＴＤＤＢは、（強い電界によって引き起こされる即時絶縁破壊とは逆に）比較的低い電界が長時間印加されたためにゲート誘電体が絶縁破壊されたときに発生する。さらに、温度サイクル（ＴＭＣＬ）中の障害は、パッケージのストレス、ボンドパッドの硬化、モールドコンパウンド、感湿、および他のパッケージレベルの問題に関連している可能性がある。
[0104]上述されたように、加工基板は、その上に成長した１つまたは複数のエピタキシャルＧａＮデバイス層のＣＴＥと整合するＣＴＥを有することができる。エピタキシャルＧａＮデバイス層は、加工基板に格子整合してもよい。したがって、エピタキシャルＧａＮデバイス層は、より低い欠陥密度およびより高い品質を有することができる。比較的厚いドリフト領域は、エピタキシャル成長によって形成されてよい。また、加工基板から大口径ウェハが作成されてよく、それにより、製造コストが下がる。加工基板はデバイスの信頼性を向上させることができる。たとえば、ＣＴＥをエピタキシャルＧａＮデバイスのＣＴＥと整合させると、デバイスの信頼性の重要な要素である熱応力の緩和に役立つことができる。熱応力に関連するデバイス故障には、熱的に活性化されたドレインソース絶縁破壊、パンチスルー効果、チャネルに沿った絶縁破壊、および緩衝層を介した絶縁破壊が含まれる。自己発熱も低減されてよい。加えて、一部の欠陥は電圧ストレスで活性化される可能性があり、横方向および垂直の漏洩に寄与する可能性があるので、欠陥密度が低い高品質のエピタキシャルＧａＮ層はデバイスの信頼性の向上に役立つことができる。高品質のエピタキシャルＧａＮ層は、電界分布および転位密度に影響を与える可能性のある局所的な非化学量論領域などの問題にも対処することができる。
[0105]従来のシリコンベースのＭＯＳＦＥＴ技術は、パフォーマンスおよびスイッチング速度の物理的な限界に近づいている。横方向ＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）は、ソーラーインバータ、コンパクト電源（ＰＦＣ）、スイッチモード電源（ＳＭＰＳ）、モータードライブ、ＲＦパワーアンプ、ソリッドステート照明（ＳＳＬ）、スマートグリッド、自動車用モータードライブシステムなどの、中電力から低電力のシステムにおいて、シリコンベースのＭＯＳＦＥＴ領域を超える機会を提供する。横方向ＧａＮベースのＨＥＭＴは、多くの他の利点の中でも特に、高効率、高周波動作、ならびに低スイッチング損失および低導通損失をもたらすことができる。
[0106]本発明のいくつかの実施形態は、加工基板によって実現される機械的および電気的な特性を使用して、横方向ＧａＮベースのパワーデバイスおよびオプトエレクトロニクスなどの様々なデバイスタイプを単一の基板上に統合する。図９は、加工基板９００上に製造された複数のデバイスの簡略化された平面図である。上述された加工基板の独特の特性により、他の基板上で組み合わせることができないデバイスの統合が容易になる。加工基板は、高品質の厚いＧａＮを成長させることができる、優れた熱伝導性を有する絶縁基板を実現する。たとえば、加工基板９００は、複数のデバイスを有する集積回路を含むことができ、各デバイスは異なるタイプのデバイスである。第１のデバイス９０２は、横方向エンハンスメントモード（通常オフ）の高電子移動度トランジスタ（ＨＥＭＴ）であり得る。第２のデバイス９０４は、横方向空乏モード（通常オン）のＨＥＭＴであり得る。第３のデバイス９０６は垂直エンハンスメントモードＨＥＭＴであり得、第４のデバイス９０８は垂直空乏モードＨＥＭＴであり得る。
[0107]デバイスタイプは、本明細書に提供された例に限定されない。エンハンスメントモード（ＥＭ）デバイスと空乏モード（ＤＭ）デバイスの任意の組合せは、加工基板９００上に形成することができる。横方向デバイスはほとんどの集積回路に好ましいが、加工基板９００を使用して本明細書に記載された実施形態は、ＥＭまたはＤＭの横方向デバイスをＥＭまたはＤＭの垂直デバイスと組み合わせることができる。横方向寸法の違いに加えて、基板９００上の隣接するデバイスは、半導体の構造および構築が異なる可能性がある。構造および構築は、個々のデバイスの動作電圧および動作電流の違いを制御するために使用することができる。個々のデバイスの特性に加えて、本明細書に記載されたプロセスは、個々のデバイス間の電気的絶縁を実現することができる。したがって、加工基板９００は、デバイスを絶縁することができる表面を実現する。いくつかの実施形態では、複数のデバイスは、基板を通る複数のデバイス間に電気伝導がないように、加工基板上に製造することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0108]図１０Ａは、本発明の別の実施形態による、加工基板１０１０上に形成された複数のデバイスを示す簡略化された概略断面図である。複数のデバイスは、デバイスを空乏モード（通常オン）のＨＥＭＴとして機能させるプロセスフローに従って製造された第１のデバイス１００４と、第２のチャネル領域１０４４内に凹部１０４２を含むプロセスフローに従って製造された第２のデバイス１００６とを含む。第２のチャネル領域１０４４内の凹部１０４２は、第２のデバイス１００６をエンハンスメントモード（通常オフ）のＨＥＭＴとして機能させる。複数のデバイスは、複数のデバイスの各々に対するデバイス要件の固有のセットに従って、加工基板１０１０上に形成することができる。いくつかの実施形態では、図１、図３、および図４を参照して上述されたように、加工基板１０１０は、多結晶セラミックコア１００８、多結晶セラミックコア１００８に結合された第１の接着層、第１の接着層に結合された障壁層、障壁層に結合された接合層、および接合層に結合された実質的に単結晶の層を含んでよい。いくつかの実施形態では、接着層、接合層、および障壁層は、多結晶セラミックコア１００８を取り囲むシェルとして形成することができる。
[0109]図１０Ａは、第１のデバイス１００４を空乏モード（通常オン）ＨＥＭＴとして示し、第２のデバイス１００６をエンハンスメントモード（通常オフ）ＨＥＭＴとして示すが、第１のデバイス１００４および第２のデバイス１００６は、様々な実施形態により、両方とも空乏モード（通常オン）ＨＥＭＴ、または両方ともエンハンスメントモード（通常オフ）ＨＥＭＴであってよい。
[0110]一実施形態によれば、加工基板１０１０は、接合層に結合された実質的に単結晶の層１０１２をさらに含んでよい。たとえば、実質的に単結晶の層１０１２は、実質的に単層の結晶シリコンを含んでよい。いくつかの実施形態では、加工基板１０１０は、実質的に単結晶のＧａＮベースの材料を含むエピタキシャルデバイス層の形成を容易にするために、実質的に単結晶の層１０１２に結合された核生成層１０１４をさらに含んでよい。いくつかの実施形態では、核生成層１０１４は、周囲の層と等しい、それより小さい、またはそれより大きいレベルでドープされてよい。他の実施形態では、核生成層の組成は、所定の組成で設計および実装されてよい。
[0111]別の実施形態では、加工基板１０１０の多結晶セラミックコア１００８は、窒化アルミニウムを含む。いくつかの実施形態では、図１を参照して上述されたように、加工基板１０１０は、第１の接着層に結合された導電層、および導電層に結合された第２の接着層をさらに含んでよく、導電層および第２の接着層は、第１の接着層と障壁層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含んでよく、第２の接着層は第２のＴＥＯＳ酸化物層を含んでよい。障壁層は窒化ケイ素層を含んでよい。導電層はポリシリコン層を含んでよい。
[0112]一実施形態によれば、複数のデバイス１０００は、核生成層１０１４および実質的に単結晶の層１０１２に結合された緩衝層１０２０（たとえば、窒化ガリウム（ＧａＮ）緩衝層）をさらに含む。緩衝層１０２０は、核生成層１０１４または実質的に単結晶の層１０１２のいずれかの上でのエピタキシャル成長によって形成されてよい。一実施形態によれば、緩衝層１０２０は約２０μｍを超える厚さを有することができる。いくつかの実施形態では、緩衝層１０２０は、窒化アルミニウムガリウム（すなわち、ＡｌｘＧａ１−ｘＮ）緩衝層として実装されるか、またはＧａＮ層およびＡｌＧａＮ層の組合せ、たとえば、単一材料の複数層もしくは異なる材料の複数層であり得る。いくつかの実施形態では、ＧａＮ層として説明された層は、ＡｌｘＧａ１−ｘＮ層と置き換えることができることに留意されたい。一例として、緩衝層１０２０は、第１の組のモル分率を有するＡｌｘＧａ１−ｘＮと置き換えることができ、障壁層１０３２は、第２の組のモル分率を有するＡｌｘＧａ１−ｘＮであり得る。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0113]ＡｌｘＧａ１−ｘＮ緩衝層を使用するパワーデバイスは、加工基板から延在する第１の所定のモル分率（ｘ）、ならびにソース接点、ゲート接点、およびドレイン接点に近い第２の所定のモル分率（ｘ）を有するＡｌｘＧａ１−ｘＮ緩衝層を製造することによってチャネル領域１０３０を導入することができる。第１の所定のモル分率（ｘ）は、所望のキャリア閉じ込めを実現するために低く、たとえば、１０％未満であり得る。他の実施形態では、アルミニウムモル分率（ｘ）は、１０％〜３０％の範囲である。ＡｌｘＧａ１−ｘＮエピタキシャル層は、絶縁層または遮断層として機能するエピタキシャル層の抵抗率をさらに高めるために、鉄または炭素でドープされてよい。エピタキシャル緩衝層およびエピタキシャル緩衝層の製造に使用される材料に関するさらなる説明は、米国仮特許出願第６２／４４７，８５７号に提供されており、その開示は、あらゆる目的で参照によりその全体が本明細書に組み込まれる。
[0114]より厚い緩衝層１０２０は、より低い漏洩電流およびより高い絶縁破壊電圧を複数のデバイス１０００にもたらすことができる。いくつかの実施形態では、緩衝層１０２０は複数の層を含んでよい。たとえば、緩衝層１０２０は、窒化アルミニウム層、窒化アルミニウムガリウム層、および窒化ガリウム層を含んでよい。いくつかの実施形態では、緩衝層１０２０は、１５０層ほどの超格子を含んでよく、各層は約２〜３ｎｍの厚さを有する。超格子は、周期的なエピタキシャル成長によって製造された人工格子である。周期的な超格子は、２つの半導体の交互の層を互いの上に成長させることによって実現され、各半導体は、毎回同じ厚さおよびモル分率まで成長する。本発明のいくつかの実施形態によれば、他の緩衝層設計の代わりに超格子を使用する利点は、超格子が、たとえば、チャネル領域上にＡｌＧａＮ／ＧａＮ超格子層を成長させることによってシート抵抗を低減することができ、ヘテロ界面での潜在的な障壁の高さを低減することができることである。他の実施形態では、超格子は、ヘテロ界面での潜在的な障壁の高さを低減しない。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0115]一実施形態によれば、複数のデバイス１０００は、デバイスごとのチャネル領域をさらに含む。デバイスごとのチャネル領域は、緩衝層１０２０上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することによって製造することができる。第１のデバイス１００４は、第１のデバイス１００４および緩衝層１０２０に関連する１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の界面付近の領域に対応する第１のチャネル領域１０３０を含む。第１のチャネル領域１０３０は、第１の端部１０２４、第２の端部１０２６、および第１の端部１０２４と第２の端部１０２６との間に配置された中央部分１０２８を有する。第１のチャネル領域１０３０の中央部分は、チャネル領域障壁層を含んでよい。いくつかの実施形態では、チャネル領域障壁層は、緩衝層１０２０に結合された障壁層１０３２（たとえば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）障壁層）、および障壁層１０３２に結合されたキャップ層１０３４（たとえば、窒化ガリウムキャップ層）であり得る。キャップ層１０３４は、ショットキー接点を通る逆漏れを減少させ、ピーク電界を低減するのに役立つ。キャップ層１０３４はまた、処理中に障壁層１０３２を保護し、窒素の脱ガスを防止する。さらに、キャップ層１０３４はまた、利得の増加、電力付加効率の増加、および改善されたＤＣ安定性などのデバイス性能にプラスの影響を与える。
[0116]第１のデバイス１００４は、第１のチャネル領域１０３０の第１の端部に配置されたソース接点１０４０、第１のチャネル領域１０３０の第２の端部に配置されたドレイン接点１０５０、およびキャップ層１０３４に結合され、チャネル領域１０３０の中央部分に配置されたゲート接点１０６０をさらに含む。いくつかの実施形態では、ビア１００２は、パワーデバイス内の寄生電荷を除去するために、単結晶層１０１２または導電層にソース接点１０４０を接続することができる。導電性シリコン基板を介して裏面接点を利用することができるシリコン上のＧａＮとは対照的に、絶縁加工基板を利用する本発明の実施形態は、ビア１００２などのビアを利用して、単結晶層１０１２への電気接続を実現することができる。本発明の実施形態によれば、障壁層１０３２およびキャップ層１０３４は、エピタキシャル成長によって形成される。図１０Ａに示されたように、動作中、薄い二次元電子ガス（２ＤＥＧ）層１０３６は、緩衝層１０２０と障壁層１０３２との間の界面において緩衝層１０２０内に形成されてよい。この薄い２ＤＥＧ層１０３６内の電子は、緩衝層１０２０がドープされていないので、いかなる不純物とも衝突することなく迅速に移動することができる。これは、チャネル１０３８に非常に低い抵抗率、言い換えれば、非常に高い電子移動度を与えることができる。
[0117]いくつかの実施形態では、第１のデバイス１００４は、キャップ層１０３４を覆うパッシベーション層１０７０をさらに含んでよい。パッシベーション層１０７０は、窒化ケイ素または他の絶縁材料を含んでよい。第１のデバイス１００４はまた、ソース電極を形成するソース接点１０４０に電気的に接続する第１のフィールドプレート金属１０８０と、ドレイン電極を形成するドレイン接点１０５０上に配置された第２の金属１０９０とを含んでよい。
[0118]複数のデバイス１０００は第２のデバイス１００６をさらに含む。第２のデバイスは、障壁層１０３２などの第１のデバイス１００４と１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を共有することができる。第２のデバイスは、第２のチャネル領域１０４４内の凹部１０４２を使用して、エンハンスメントモード（通常オフ）のＨＥＭＴとして機能することができる。第２のデバイス１００６は、第１のデバイス１００４と同じ加工基板１０１０上に形成することができる。一実施形態によれば、第２のデバイス１００６は、第１のデバイス１００４と同じ緩衝層１０２０上に形成することができる。
[0119]第２のデバイス１００６は、第２のデバイス１００６および緩衝層１０２０に関連する１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の界面付近の領域に対応する第２のチャネル１０４４を含む。チャネル領域１０４４は、第１の端部１０４６、第２の端部１０４８、および第１の端部１０４６と第２の端部１０４８との間に配置された中央部分１０５２を有する。チャネル領域１０４４の中央部分１０５２は、エピタキシャルチャネル領域障壁層を含んでよい。いくつかの実施形態では、エピタキシャルチャネル領域障壁層は、緩衝層１０２０に結合された障壁層１０３２（たとえば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）障壁層）であり得る。本発明の実施形態によれば、障壁層１０３２はエピタキシャル成長によって形成される。障壁層１０３２は、チャネル領域１０５２の中央部分に凹部１０４２を含む。凹部は、エッチングまたは他の適切な技法を使用して障壁層１０３２の一部を除去することによって形成されてよい。第２のデバイス１００６は、凹部に配置され、障壁層１０３２に結合された絶縁層１０６２をさらに含む。
[0120]第２のデバイス１００６は、チャネル領域１０４４の第１の端部に配置されたソース接点１０５４、チャネル領域１０４４の第２の端部に配置されたドレイン接点１０５６、および絶縁層１０６２に結合され、チャネル領域１０４４の中央部分に配置されたゲート接点１０５８をさらに含む。様々な実施形態では、ゲート接点１０５８は、多層エピタキシャルゲート構造に結合することができる。エピタキシャルゲート構造は、障壁層の一部を除去して通常オフのＨＥＭＴを形成する代わりに、障壁層上に形成することができる。いくつかの実施形態では、ビア１０６４は、第２のデバイス１００６内の寄生電荷を除去するために、単結晶層１０１２にソース接点１０５４を接続するために使用することができる。
[0121]図１０Ａに示されたように、薄い２ＤＥＧ層１０６６は、第２のデバイス１００６に関連する障壁層１０３２に隣接する緩衝層１０２０内に形成されてよい。この薄い２ＤＥＧ層１０６６内の電子は、緩衝層１０２０がドープされていないので、いかなる不純物とも衝突することなく迅速に移動することができる。これは、第２のチャネル領域１０４４に非常に低い抵抗率、言い換えれば、非常に高い電子移動度を与えることができる。空乏モード（通常オフ）では、ゲート電圧がゼロであるとき、凹部１０４２および絶縁層１０６２は、２ＤＥＧ層の一部をブロックする。エピタキシャル緩衝層およびエピタキシャルゲート構造の材料および製造に関するさらなる説明は、米国特許出願第１５／６８４，７２４号に提供されており、その開示は、あらゆる目的でその全体が参照により本明細書に組み込まれる。
[0122]複数のデバイス１０００は、非導電性緩衝層によって絶縁することができる。いくつかの実施形態では、複数のデバイス１０００は、緩衝層１０２０の一部に凹部１０６８を形成することによってさらに絶縁することができる。凹部１０６８は、デバイス間に配置された緩衝層１０２０の一部を除去することによって形成することができる。凹部は、エッチングまたは他の適切な技法を使用して緩衝層１０２０の一部を除去することによって形成することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0123]図１０Ｂは、本発明の別の実施形態による、加工基板上に形成することができる複数のエピタキシャルＩＩＩ−Ｖ層を示す簡略化された概略断面図である。いくつかの実施形態では、複数のエピタキシャルＩＩＩ−Ｖ層は、加工基板１０１０上に形成することができる。たとえば、バック接点層１０１５は加工基板１０１０上に形成することができる。緩衝層１０２０はバック接点層１０１５上に形成することができる。チャネル層１０２１は緩衝層１０２０上に形成することができる。チャネル層１０２１は、たとえば、チャネル層１０２１を形成するために、加工基板１０１０および／またはバック接点層１０１５から延在する第１の所定のモル分率（ｘ）および第２の所定のモル分率（ｘ）を有するＡｌｘＧａ１−ｘＮ緩衝層１０２０を製造することによって形成することができる。次に、ｐ型ＧａＮ層またはｐ−ＧａＮ層１０２３をチャネル層１０２１上に形成することができる。第２の緩衝層１０２５はｐ−ＧａＮ層１０２３上に形成することができる。第２のチャネル層１０２７は第２の緩衝層１０２５上に形成することができる。第１の緩衝層１０２０および第２の緩衝層１０２５の厚さは、エピタキシャルＩＩＩ−Ｖ層によって形成された１つまたは複数のデバイスの電圧定格に基づくか、またはそれに関連付けることができる。いくつかの実施形態では、厚さは１μｍから１５μｍまでの範囲であり得る。いくつかの実施形態では、ＡｌＧａＮゲート層１０２９は第２のチャネル層１０２７上に形成することができる。
[0124]図１０Ｃは、本発明の別の実施形態による、加工基板上に形成された複数のデバイスを示す簡略化された概略断面図である。いくつかの実施形態では、図１０Ｂに示されたエピタキシャルＩＩＩ−Ｖ層の一部は、加工基板、たとえば、ＨＥＭＴデバイスおよび横方向接合ゲート電界トランジスタ（ＬＪＦＥＴ）上に複数のデバイスを形成するために、１つまたは複数のＣＭＯＳ互換処理技法を使用して選択的に除去することができる。たとえば、ＡｌＧａＮゲート層１０２９の一部は、第２のチャネル層１０２７の一部を露出させ、ＨＥＭＴデバイス用の第１のゲート１０４７を形成するために除去することができる。第１のＨＥＭＴゲート接点１０３３は、第１のゲート１０４７上に形成することができる。第１のＨＥＭＴドレイン接点１０３５および第１のＨＥＭＴソース接点１０３１は、第２のチャネル層１０２７の露出部分上に形成することができる。
[0125]いくつかの実施形態では、第２の緩衝層１０２５の１つまたは複数の部分は、ｐ−ＧａＮ層１０２３を露出させるために除去することができる。ＨＥＭＴバック接点１０３７は、ｐ−ＧａＮ層１０２３の第１の露出部分上に形成することができ、第２のＬＪＦＥＴゲート接点１０４１は、ｐ−ＧａＮ層１０２３の第２の露出部分上に形成することができる。ｐ−ＧａＮ層１０２３の１つまたは複数の部分は、チャネル層１０２１の１つまたは複数の露出部分を形成するために除去することができる。第２のＬＪＦＥＴソース接点１０３９および第１のＬＪＦＥＴドレイン接点１０４３は、チャネル層１０２１の１つまたは複数の露出部分上に形成することができる。チャネル層１０２１および緩衝層１０２０の１つまたは複数の部分は、バック接点層１０１５の１つまたは複数の部分を露出させるために除去することができる。ＨＥＭＴバック接点１０４５は、バック接点層１０１５の１つまたは複数の露出部分上に形成することができる。図１０Ｂおよび図１０Ｃに示された具体的な層およびデバイスは、本発明の実施形態により、加工基板上に形成された集積デバイスの特定の配置を提供することを諒解されたい。別の実施形態によれば、他の層、デバイス、または接点がその上に形成されてもよい。さらに、図１０Ｂおよび図１０Ｃに示された個々のデバイス、層、および構成要素は、個々のデバイスに適切なように様々な配置で製造され得る複数の副層を含んでよい。さらに、特定の用途に応じて、さらなるデバイス、層、もしくは構成要素が追加されるか、または既存の層もしくは構成要素が削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0126]図１１は、本発明の一実施形態による、加工基板上に複数のデバイスを製造する方法１１００を示す簡略化されたフローチャートである。一実施形態によれば、方法１１００は、１１１０において、多結晶セラミックコアを設けること、多結晶セラミックコアを第１の接着シェルでカプセル化すること、第１の接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および実質的に単結晶の層を接合層に接合することによって基板を形成することを含む。
[0127]方法１１００は、１１１２において、基板上に緩衝層（たとえば、ＧａＮ緩衝層）を形成することと、１１１４において、複数のデバイスに関連する要件に従って緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することとをさらに含む。いくつかの実施形態では、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することは、緩衝層上にエピタキシャルＩＩＩ−Ｖ障壁層（たとえば、ＡｌｘＧａ１−ｘＮ障壁層）を形成すること、および障壁層上にエピタキシャルキャップ層（たとえば、窒化ガリウムキャップ層）を形成することにより、緩衝層上にチャネル領域を形成することを含むことができる。チャネル領域は、第１の端部および第２の端部、ならびに第１の端部と第２の端部との間の中央部分を有する。
[0128]方法１１００は、１１１６において、複数のデバイス間に配置された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部を除去し、複数のデバイス間に配置された緩衝層の一部を除去することにより、基板上に複数のデバイスを形成することをさらに含む。１つまたは複数のエピタキシャルＩＩＩ−Ｖ層は活性層を含むことができる。活性層および緩衝層は、化学エッチングまたはプラズマエッチングなどの技法を使用してエッチングすることができる。活性層および緩衝層は一定の深さまで除去することができる。いくつかの実施形態では、深さはデバイス要件に依存する。
[0129]いくつかの実施形態では、複数のデバイスを形成することは、複数のソース接点を形成することであって、各ソース接点が、複数のデバイスのうちの１つまたは複数のデバイスに関連するチャネル領域の第１の端部にある、形成することと、複数のドレイン接点を形成することであって、各ドレイン接点が、複数のデバイスのうちの１つまたは複数のデバイスに関連するチャネル領域の第２の端部にある、形成することと、チャネル領域のゲート接点中央部分を形成することであって、各ゲート接点が、複数のデバイスのうちの１つまたは複数のデバイスに関連付けられる、形成することとを含むことができる。いくつかの実施形態では、ゲート接点は、キャップ層および／またはエピタキシャルゲート構造上に形成することができる。
[0130]いくつかの実施形態では、基板上に複数のデバイスを形成することは、様々な方法により、複数のデバイスを平坦化することをさらに含むことができる。方法は、たとえば、誘電体材料を堆積させ、化学機械平坦化（ＣＭＰ）を実行することを含む。様々な実施形態では、様々なデバイスタイプは、デバイスの相互接続を使用して同じ加工基板上にモノリシックに統合することができる。いくつかの実施形態では、第１の組の集積デバイスを第２の組の集積デバイスからさらに絶縁するために、ストリートエッチングを使用することができる。様々なデバイスタイプの統合に続いて、集積デバイス上に導電性パッドを形成することができ、集積回路として使用するために集積デバイスをパッケージ化することができる。
[0131]図１１に示された具体的なステップは、本発明の別の実施形態による、加工基板上に複数のデバイスを製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。たとえば、本発明の代替の実施形態は、上記で概説されたステップを異なる順序で実行することができる。その上、図１１に示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定のアプリケーションに応じて、さらなるステップが追加または削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0132]図１２は、本発明の別の実施形態による、加工基板１２１０上に形成された複数のデバイス１２００を示す簡略化された概略断面図である。複数のデバイスは、加工基板１２１０、導電層１２４８、および緩衝層１２２０上に製造された第１のデバイス１２０４を含む。いくつかの実施形態では、導電層１２４８は、加工基板１２１０および緩衝層１２２０に結合される。第１のデバイス１２０４は、図１０Ａに示された第１のデバイス１００４と同様である。いくつかの実施形態では、第２のデバイス１２０６は、第１のデバイス１２０４と同じ加工基板１２１０、導電層１２４８、および緩衝層１２２０を使用して製造することができる。
[0133]いくつかの実施形態では、図１、図３、および図４を参照して上述されたように、加工基板１２１０は、多結晶セラミックコア１２０８、多結晶セラミックコア１２０８に結合された第１の接着層、第１の接着層に結合された障壁層、障壁層に結合された接合層、および接合層に結合された実質的に単結晶の層を含んでよい。一実施形態によれば、加工基板１２１０は、接合層に結合された実質的に単結晶の層１２１２をさらに含んでよい。たとえば、実質的に単結晶の層１２１２は、実質的に単結晶のシリコンを含んでよい。いくつかの実施形態では、加工基板１２１０は、エピタキシャルデバイス層の形成を容易にするために、実質的に単結晶の層１２１２に結合された核生成層（図示せず）をさらに含んでよい。様々な実施形態では、多結晶セラミックコア１２０８は、図１、図３、図４、および図１０を参照して上述された材料から構成される。
[0134]一実施形態によれば、第２のデバイス１２０６は、導電層１２４８に結合された緩衝層１２２０を使用して製造することができる。導電層１２４８は、実質的に単結晶の層１２１２にさらに結合される。いくつかの実施形態では、緩衝層１２２０は複数の層を含む超格子であってよい。たとえば、緩衝層１２２０は、単結晶シリコン層に結合された窒化アルミニウム層、窒化アルミニウム層に結合された窒化アルミニウムガリウム層、および窒化アルミニウムガリウム層に結合された窒化ガリウム層を含んでよい。第２のデバイス１２０６は、緩衝層１２２０に結合された半絶縁層（図示せず）を含むことができる。一実施形態では、半絶縁層は窒化ガリウムを含む。
[0135]いくつかの実施形態によれば、緩衝層１２２０は導電性であり得る。様々な実施形態では、緩衝層１２２０は所定の濃度までドープすることができる。第２のデバイス１２０６は、導電層１２４８に結合された第１のＮ型窒化ガリウム層としての緩衝層１２２０、第１のＮ型窒化ガリウム層（緩衝層１２２０）に結合された第２のＮ型窒化ガリウム層１２４４、および第２のＮ型窒化ガリウム層１２４４に結合されたＰ型窒化ガリウム層１２４６を含む。緩衝層１２２０は、Ｐ−ＮダイオードのＮ領域として機能することができ、比較的高いＮ型ドーピング濃度を有することができる。第２のＮ型窒化ガリウム層１２４４は、ドリフト領域として機能することができ、第１のＮ型窒化ガリウム層（緩衝層１２２０）のドーピング濃度と比較して比較的低いドーピング濃度を有することができる。Ｐ型窒化ガリウム層１２４６は、Ｐ−ＮダイオードのＰ領域として機能することができ、比較的高いＰ型ドーピング濃度を有することができる。
[0136]一実施形態では、カソード接点１２７０がその上に形成され得るように導電層１２４８の一部を露出させるために、第２のＮ型窒化ガリウム層１２４４の一部、Ｐ型窒化ガリウム層１２４６の一部、および第１のＮ型窒化ガリウム層（緩衝層１２２０）が除去される。他の実施形態では、カソード接点は、第１のＮ型窒化ガリウム層（緩衝層１２２０）上に形成することができる。いくつかの実施形態では、カソード接点１２７０は、チタンアルミニウム（Ｔｉ／Ａｌ）合金または他の適切な金属材料を含んでよい。第１のＮ型窒化ガリウム層（緩衝層１２２０）の一部、第２のＮ型窒化ガリウム層１２４４の一部、およびＰ型窒化ガリウム層１２４６の一部は、エッチングまたは他の適切な技法によって除去されてよい。アノード接点１２６０は導電層１２４８の残りの部分に形成される。いくつかの実施形態では、アノード１２６０は、ニッケル白金（Ｎｉ／Ｐｔ）合金、ニッケル金（Ｎｉ／Ａｕ）合金などを含んでよい。第２のデバイス１２０６は、アノード接点１２６０に結合された第１のフィールドプレート１２８２と、カソード接点１２７０に結合された第２のフィールドプレート１２８４とをさらに含んでよい。いくつかの実施形態では、第２のデバイス１２０６は、Ｐ型窒化ガリウム層１２４６および第１のＮ型窒化ガリウム層（緩衝層１２２０）の露出表面、ならびに第２のＮ型窒化ガリウム層１２４４を覆うパッシベーション層１０７０をさらに含んでよい。パッシベーション層１０７０は窒化ケイ素または他の絶縁材料を含んでよい。いくつかの他の実施形態では、第２のデバイス１２０６はショットキーダイオードとして形成されてよい。
[0137]いくつかの実施形態では、第２のＮ型窒化ガリウム層１２４４は、約２０μｍを超える厚さを有することができる。加工基板１２１０の独特のＣＴＥ整合特性は、転位密度が低い比較的厚いドリフト領域を堆積するために使用することが可能な基板を実現する。これらの特性は、低い漏洩電流およびはるかに高い絶縁破壊電圧、ならびに多くの他の利点を第２のデバイス１２０６にもたらすことができる。
[0138]第１のデバイス１２０４は、ディープエッチングによって第２のデバイス１２０６から電気的に絶縁されている。１つまたは複数の層１２６８のディープエッチングは、加工基板１２１０の多結晶セラミックコア１２０８を露出させるために、緩衝層１２２０、導電層１２４８、および実質的に単結晶の層１２１２を除去することができる。集積回路の個々のデバイス要件または具体的な用途は、図１０Ａに示された凹部１０６８または図１２に示された１つもしくは複数の層１２６８のディープエッチングが製造されるかどうかを決定することができる。１つまたは複数のエッチングされた層１２６８のディープエッチングは、緩衝層１２２０に隣接するカソード接点１２７０などの横方向デバイス構造の製造を容易にすることができる。さらに、１つまたは複数のエッチングされた層１２６８を除去すると、必要に応じてデバイス裏面への接続の製造を容易にすることができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0139]図１３は、本発明の一実施形態による、加工基板上に複数のデバイスを製造する方法１３００を示す簡略化されたフローチャートである。方法１３００は、１３１０において、多結晶セラミックコアを設けること、多結晶セラミックコアを接着シェルでカプセル化すること、接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって基板を形成することを含む。
[0140]方法１３００は、１３１２において、単結晶シリコン層上に導電層を形成することと、１３１４において、導電層上に緩衝層を形成することとをさらに含む。いくつかの実施形態では、緩衝層は導電性であり得、導電層は、複数のエピタキシャル層を含むより厚い緩衝層の適切にドープされたエピタキシャル層のサブセットであり得る。方法１３００は、１３１６において、複数のデバイスに対する要件に従って緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することをさらに含む。
[0141]いくつかの実施形態によれば、方法１３００は、以下のステップ：１３２０において、導電層の一部を露出させるために、複数のデバイス間に配置された１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部および緩衝層の一部を除去することと、１３２２において、導電層の露出部分の一部に結合された接点を形成することと、１３２４において、エピタキシャルＰ型窒化ガリウム層の残りの部分にアノード接点を形成することと、１３２６において、接点に結合されていない導電層の残りの露出部分を除去することとを使用して、１３１８において、複数のデバイスを形成することをさらに含む。エピタキシャルＩＩＩ−Ｖ層、緩衝層、および導電層の一部は、エッチングおよびＣＭＰなどの技法を使用して除去することができる。いくつかの実施形態では、図１に記載された基板の層は、多結晶セラミックコアに達する深さまで除去することができる。
[0142]いくつかの実施形態では、基板の一部は、複数のデバイスの１つまたは複数への１つまたは複数の裏面接点を形成するために除去することができる。複数のデバイスは、エポキシまたは光硬化性ポリマーを使用してギャップを埋めることを含む、様々な方法によって平坦化することができる。裏面接点および平坦化を形成した後、様々なタイプのデバイス間の相互接続を製造することができる。様々な実施形態では、様々なデバイスタイプは、デバイスの相互接続を使用して同じ加工基板上にモノリシックに統合することができる。いくつかの実施形態では、第１の組の集積デバイスを第２の組の集積デバイスからさらに絶縁するために、ストリートエッチングを使用することができる。様々なデバイスタイプの統合に続いて、集積デバイス上に導電性パッドを形成することができ、集積回路として使用するために集積デバイスをパッケージ化することができる。
[0143]図１３に示された具体的なステップは、本発明の別の実施形態による、加工基板上に複数のデバイスを製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。たとえば、本発明の代替の実施形態は、上記で概説されたステップを異なる順序で実行することができる。その上、図１３に示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定のアプリケーションに応じて、さらなるステップが追加または削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0144]図１４Ａは、本発明の別の実施形態による、様々な緩衝層エピタキシャル構造を有する複数のデバイスを製造するように構成された基板を示す簡略化された概略断面図である。図１４Ａは、第１の緩衝層１４０６および第１のデバイス構造１４０８を成長させるように構成されたマスク１４０４を有する加工基板１４０２を示す。図１４Ｂは、第１の緩衝層１４０６、第１のデバイス構造１４０８、および第２のマスク１４２０を形成した後の加工基板１４０２を示す。加工基板１４０２上に形成された第２のマスク１４２０は、第１の緩衝層１４０６および第１のデバイス構造１４０８を覆う。第２のマスク１４２０は、第２の緩衝層１４１０および第２のデバイス構造１４１２を成長させるウィンドウを含む。いくつかの実施形態では、第２の緩衝層１４１０および第２のデバイス構造１４１２は、第１の緩衝層１４０６および第１のデバイス構造１４０８とは異なるエピタキシャル層および異なる構造を含むことができる。図１４Ｃは、第２の緩衝層１４１０、第２のデバイス構造１４１２、および第３のマスク１４２４を形成した後の加工基板１４０２を示す。第３のマスク１４２４は、第３の緩衝層１４１４および第３のデバイス構造１４１６を成長させるより大きいウィンドウを含む。いくつかの実施形態では、ウィンドウは、第３の緩衝層１４１４の基部において導電層との電気接点を形成することを容易にするためにより大きくてよい。図１４Ｄは、第３の緩衝層１４１４および第３のデバイス構造１４１６を形成した後の加工基板１４０２を示す。具体的な集積回路の要件に基づいて、加工基板１４０２上に任意の数の緩衝層およびデバイスタイプを形成することができる。
[0145]緩衝層およびデバイスが形成されると、エポキシまたは光硬化性ポリマーを使用してデバイス間のギャップを埋め、必要に応じてＣＭＰを実行することなどの様々な方法によってデバイスを平坦化することができる。平坦化後、デバイスの相互接続を製造することができ、ストリートエッチングは、加工基板１４０２上の集積回路をさらに絶縁することができる。デバイスの相互接続が製造された後、導電性パッドを形成し、パッケージングを完了することができる。図１４Ａ〜図１４Ｄに示された具体的なステップは、本発明の実施形態による、様々なエピタキシャル構造を有する同じ基板上に複数のアイランドを製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。その上、図１４Ａ〜図１４Ｄに示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定の用途に応じて、さらなるステップが追加されるか、または既存のステップが削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0146]図１５は、本発明の別の実施形態による、単一の基板上に様々な緩衝層エピタキシャル構造を有する複数のデバイスを製造する方法１５００を示す簡略化されたフローチャートである。方法１５００は、１５１０において、多結晶セラミックコアを設けること、多結晶セラミックコアを第１の接着シェルでカプセル化すること、第１の接着シェルを障壁層でカプセル化すること、障壁層上に接合層を形成すること、および接合層に結合された実質的に単結晶の層を形成することによって基板を形成することを含む。
[0147]方法１５００は、１５１２において、実質的に単結晶の層の第１の露出部分を有する第１のマスクを形成することと、１５１４において、第１の露出部分上に第１のデバイス構造に関連する第１の緩衝層を形成することとをさらに含む。方法１５００は、１５１６において、第１のマスクを除去することと、１５１８において、実質的に単結晶の層の第２の露出部分を有する第２のマスクを形成することと、１５２０において、第２の露出部分上に第２のデバイス構造に関連する第２の緩衝層を形成することとをさらに含む。いくつかの実施形態によれば、第１の緩衝層は、第１のドーピング濃度を有するＮ型窒化ガリウム層であり得る。第２の緩衝層は、デバイス要件に応じて第１のドーピング濃度とは異なる第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層であり得る。
[0148]いくつかの実施形態によれば、方法１５００は、１５２２において、第１の緩衝層および第２の緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成することをさらに含み、１つまたは複数のエピタキシャルＩＩＩ−Ｖ層は、複数のデバイスの要件に従って形成される。方法は、１５２４において、複数のデバイス間をエッチングすることをさらに含む。緩衝層およびデバイスが形成されると、エポキシまたは光硬化性ポリマーを使用してデバイス間のギャップを埋め、必要に応じてＣＭＰを実行することなどの様々な方法によってデバイスを平坦化することができる。平坦化後、デバイスの相互接続を製造することができ、ストリートエッチングは、加工基板１４０２上の集積回路をさらに絶縁することができる。デバイスの相互接続が製造された後、導電性パッドを形成し、パッケージングを完了することができる。
[0149]図１５に示された具体的なステップは、本発明の別の実施形態による、加工基板上に様々な緩衝層エピタキシャル構造を有する複数のデバイスを製造する特定の方法を提供することを諒解されたい。代替の実施形態に従って、ステップの他のシーケンスも実行されてよい。たとえば、本発明の代替の実施形態は、上記で概説されたステップを異なる順序で実行することができる。その上、図１５に示された個々のステップは、個々のステップに適切な様々な順番で実行され得る複数のサブステップを含んでよい。さらに、特定のアプリケーションに応じて、さらなるステップが追加または削除されてよい。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0150]基板のエピタキシャル成長および選択的エッチングは、特定の集積回路およびそれが含むデバイスを形成するために使用することができる。いくつかの実施形態では、デバイス特殊化方式は、エンハンスメントモードデバイスと空乏モードデバイスのペアを含む。エンハンスメントモードデバイスを製造するために緩衝層のエピタキシャル層を成長させる場合、同じ基板および緩衝層を使用して空乏モードデバイスを形成するために、加法プロセスまたは減法プロセスを使用することができる。加法プロセスが選択された場合、選択的エピタキシーを使用して緩衝層にエピタキシャル材料、たとえば、ＡｌＮを堆積させることにより、空乏モードデバイスを製造することができる。減法プロセスが選択された場合、空乏モードデバイスを形成するために、ｐ−ＧａＮエッチングを使用することができる。
[0151]他の実施形態では、空乏モードデバイスを製造するために、緩衝層のエピタキシャル層を成長させる。これらの実施形態では、エンハンスメントモードデバイスは、加法プロセスまたは減法プロセスを使用して製造することができる。エンハンスメントモードデバイスは、ｐ−ＧａＮ、たとえばｐ−ＧａＮゲートの減法ゲート凹部エッチングまたは加法原子層堆積（ＡＬＤ）によって製造することができる。
[0152]いくつかの実施形態では、加工基板を使用して、様々な垂直デバイスを製造することができる。図１６Ａは、加工基板１６０２上に製造された３つのデバイスを示す。複数のデバイスの各々の第１の表面１６５０は、一時的キャリア１６５４の前面１６５２に接合することができる。各デバイスの第１の、すなわち前面の表面１６５０は、加工基板１６０２に接続された表面に対向している。デバイスが一時的キャリア１６５４に接合されると、加工基板１６０２は除去されて、各デバイス上の第２の表面１６５６を露出させることができる。図１６Ｂはこの特定の実施形態を示す。いくつかの実施形態では、加工基板１６０２が除去された後、デバイス要件に応じて、単結晶層およびさらなるエピタキシャル層などのさらなる層を第２の表面１６５６から除去することができる。加工基板１６０２および任意のさらなる層を除去した後、露出した第２の表面１６５６上に導電層１６５８を形成することができる。いくつかの実施形態では、第２の表面１６５６上で銅を電気めっきすることができる。導電層１６５８はキャリアウェハ１６６０に接合することができ、一時的キャリアは除去することができる。
[0153]図１６Ｃは、キャリアウェハ１６６０に接合された新しく形成された導電層１６５８を有するデバイスを示す。いくつかの実施形態では、キャリアウェハに接合された後、デバイスは、キャリアウェハにエッチングすることによって絶縁することができる。いくつかの実施形態では、１つまたは複数のデバイスの裏側接点を製造することができる。いくつかの実施形態では、基板上に複数のデバイスを形成することは、様々な方法により、複数のデバイスを平坦化することをさらに含むことができる。方法は、たとえば、誘電体材料を堆積させ、化学機械平坦化を実行することを含む。様々な実施形態では、様々なデバイスタイプは、デバイスの相互接続を使用して同じ加工基板上にモノリシックに統合することができる。いくつかの実施形態では、第１の組の集積デバイスを第２の組の集積デバイスからさらに絶縁するために、ストリートエッチングを使用することができる。様々なデバイスタイプの統合に続いて、集積デバイス上に導電性パッドを形成することができ、集積回路として使用するために集積デバイスをパッケージ化することができる。
[0154]加工基板１６０２およびさらなる層を除去するために、いくつかの技法を使用することができる。たとえば、緩衝層および半絶縁層のうちの１つまたは複数をエッチングするために垂直半導体ダイオードを保持するウェハの側面にフッ化水素酸（ＨＦ）などの化学物質を埋め込むことができるが、セラミックコアおよび垂直半導体ダイオードエピタキシャルスタックはそのまま残る。緩衝層および半絶縁層のうちの１つまたは複数をエッチングすると、再利用のためにセラミックコアを保持しながら、加工基板の残りから垂直半導体ダイオードエピタキシャルスタックが分離される。この化学的な離昇プロセスは、研磨プロセスを排除することにより、垂直半導体ダイオードエピタキシャルスタックに対する全体的なストレスも低減する。窒化ガリウム基板が使用された場合、基板を選択的に除去することができない。さらに、窒化ガリウム基板は、その上に成長するエピタキシャル層の品質に影響を与える面フリッピング、残留応力、脆弱性、およびミスカット面などの欠陥を含む。窒化ガリウム基板を使用するいくつかの実施形態では、抵抗の７５％は、基板内の欠陥に起因する可能性がある。基板を除去して接点形成のためにエピタキシャル層を露出させる本発明の実施形態は、それにより、電気抵抗および熱抵抗を低減することができる。
[0155]いくつかの実施形態では、化学的な離昇プロセスに犠牲層を使用することができる。犠牲層は、ＨＦに曝されたときに溶解する可能性が非常に高いチタン（Ｔｉ）などの金属を使用することができる。いくつかの実施形態では、犠牲層は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの組合せのうちの１つを含んでよい。犠牲層に加えて、保護層を使用することができる。保護層は、エピタキシャルＧａＮ成長中に、Ｔｉなどの犠牲層２００からエピタキシャルＧａＮ層への材料の拡散を防止することができる。基板、緩衝層、および半絶縁層の除去に関連するさらなる説明は、米国特許出願第１５／２８８，５０６号に提供されており、その開示は、すべての目的のためにその全体が参照により本明細書に組み込まれる。垂直半導体ダイオードに関連して記載された基板除去プロセスは、本明細書に記載されたデバイスのいずれにも使用することができる。当業者なら、多くの変形形態、修正形態、および代替形態を認識されよう。
[0156]また、本明細書に記載された例および実施形態は説明目的のためにすぎず、様々な修正または変更がその観点から当業者に示唆され、本出願の趣旨および範囲ならびに添付の特許請求の範囲内に含まれるべきであることを理解されたい。

Claims (20)

  1. 複数のデバイスを形成する方法であって、
    多結晶セラミックコアを設けること、
    前記多結晶セラミックコアを第１の接着シェルでカプセル化すること、
    前記第１の接着シェルを障壁層でカプセル化すること、
    前記障壁層上に接合層を形成すること、
    および前記接合層に結合された実質的に単結晶の層を形成すること
    によって基板を形成するステップと、
    前記実質的に単結晶の層に結合された緩衝層を形成するステップと、
    前記複数のデバイスに関連する要件に従って、前記緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成するステップと、
    前記複数のデバイス間に配置された前記１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部を除去すること、および
    前記複数のデバイス間に配置された前記緩衝層の一部を除去すること
    により、前記基板上に前記複数のデバイスを形成するステップと
    を含む、方法。
  2. 前記１つまたは複数のエピタキシャルＩＩＩ−Ｖ層がＧａＮを含む、請求項１に記載の方法。
  3. 前記基板上の前記複数のデバイスを平坦化するステップをさらに含む、請求項１に記載の方法。
  4. 前記平坦化するステップが、
    前記複数のデバイス上に誘電体層を形成するステップと、
    化学機械平坦化を使用して前記複数のデバイスを平滑化するステップと
    をさらに含む、請求項３に記載の方法。
  5. 前記複数のデバイスのうちの第１のデバイスと前記複数のデバイスのうちの第２のデバイスとの間に１つまたは複数の相互接続を製造するステップをさらに含む、請求項１に記載の方法。
  6. 前記複数のデバイスの各々の第１の表面を一時的キャリアに接合するステップであって、前記第１の表面が前記基板に対向する、ステップと、
    前記デバイスの各々の第２の表面を露出させるために前記基板を除去するステップと、
    前記第２の表面上に導電層を形成するステップと、
    前記導電層にキャリアウェハを接合するステップと
    をさらに含む、請求項１に記載の方法。
  7. １つまたは複数の裏面接点を形成するために、前記キャリアウェハの１つまたは複数のセクションを除去するステップをさらに含む、請求項６に記載の方法。
  8. 前記複数のデバイスが、空乏モード高電子移動度トランジスタ（ＨＥＭＴ）と、エンハンスメントモードＨＥＭＴとを含む、請求項１に記載の方法。
  9. 前記複数のデバイスが、第１の空乏モード高電子移動度トランジスタ（ＨＥＭＴ）と、第２の空乏モードＨＥＭＴとを含む、請求項１に記載の方法。
  10. 前記複数のデバイスが、第１のエンハンスメントモード高電子移動度トランジスタ（ＨＥＭＴ）と、第２のエンハンスメントモードＨＥＭＴとを含む、請求項１に記載の方法。
  11. 前記複数のデバイスが、高電子移動度トランジスタ（ＨＥＭＴ）と、垂直デバイスとを含む、請求項１に記載の方法。
  12. 複数のデバイスを形成する方法であって、
    多結晶セラミックコアを設けること、
    前記多結晶セラミックコアを接着シェルでカプセル化すること、
    前記接着シェルを障壁層でカプセル化すること、
    前記障壁層上に接合層を形成すること、および
    前記接合層に結合された実質的に単結晶の層を形成すること
    によって基板を形成するステップと、
    前記実質的に単結晶の層に結合された導電層を形成するステップと、
    前記導電層に結合された緩衝層を形成するステップと、
    前記複数のデバイスの各々に対する要件に従って、前記緩衝層上に１つまたは複数のエピタキシャルＩＩＩ−Ｖ層を形成するステップと、
    前記導電層の一部を露出させるために、前記複数のデバイス間に配置された前記１つまたは複数のエピタキシャルＩＩＩ−Ｖ層の一部および前記緩衝層の一部を除去すること、
    前記導電層の前記露出部分の一部に結合された接点を形成すること、ならびに
    前記接点に結合されていない前記導電層の残りの露出部分を除去すること
    によって前記複数のデバイスを形成するステップと
    を含む、方法。
  13. 前記基板上の前記複数のデバイスを平坦化するステップをさらに含む、請求項１２に記載の方法。
  14. 前記平坦化するステップが、
    前記複数のデバイス上に誘電体層を形成するステップと、
    化学機械平坦化を使用して前記複数のデバイスを平滑化するステップと
    をさらに含む、請求項１３に記載の方法。
  15. 前記複数のデバイスのうちの第１のデバイスと前記複数のデバイスのうちの第２のデバイスとの間に１つまたは複数の相互接続を製造するステップをさらに含む、請求項１２に記載の方法。
  16. 前記複数のデバイスの各々の第１の表面を一時的キャリアに接合するステップであって、前記第１の表面が前記基板に対向する、ステップと、
    前記デバイスの各々の第２の表面を露出させるために前記基板を除去するステップと、
    前記第２の表面上に第２の導電層を形成するステップと、
    前記第２の導電層にキャリアウェハを接合するステップと
    をさらに含む、請求項１２に記載の方法。
  17. １つまたは複数の裏面接点を形成するために、前記キャリアウェハの１つまたは複数のセクションを除去するステップをさらに含む、請求項１６に記載の方法。
  18. 前記複数のデバイスが、高電子移動度トランジスタ（ＨＥＭＴ）と、垂直デバイスとを含む、請求項１２に記載の方法。
  19. 前記ＨＥＭＴが、空乏モードＨＥＭＴまたはエンハンスメントモードＨＥＭＴを含む、請求項１８に記載の方法。
  20. 前記垂直デバイスが、垂直Ｐ−Ｎダイオードまたは垂直ショットキーダイオードを含む、請求項１８に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573516B2 (en) 2017-12-06 2020-02-25 QROMIS, Inc. Methods for integrated devices on an engineered substrate
FR3097682B1 (fr) * 2019-06-19 2023-01-13 St Microelectronics Gmbh Composant monolithique comportant un transistor de puissance au nitrure de gallium
US11164808B2 (en) * 2019-07-11 2021-11-02 Vanguard International Semiconductor Corporation Semiconductor devices and methods of manufacturing the same
TWI701717B (zh) * 2019-08-12 2020-08-11 環球晶圓股份有限公司 磊晶結構
US11183563B2 (en) * 2019-10-04 2021-11-23 Vanguard International Semiconductor Corporation Substrate structure and method for fabricating semiconductor structure including the substrate structure
JP7355672B2 (ja) 2020-02-13 2023-10-03 株式会社神戸製鋼所 積層造形物の製造方法
JP7410002B2 (ja) 2020-09-25 2024-01-09 株式会社神戸製鋼所 造形条件の設定方法、積層造形方法、積層造形システム、およびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512705A (ja) * 2003-11-24 2007-05-17 トライクウィント セミコンダクター，インコーポレーテッド モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法
JP2010103236A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 窒化物半導体装置
US20170062581A1 (en) * 2015-08-29 2017-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US20170309676A1 (en) * 2016-04-22 2017-10-26 Quora Technology, Inc. Engineered Substrate Including Light Emitting Diode and Power Circuitry

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3924728B2 (ja) 2003-06-30 2007-06-06 健一郎 宮原 電子素子
US8470652B1 (en) * 2011-05-11 2013-06-25 Hrl Laboratories, Llc Monolithic integration of group III nitride enhancement layers
TWI478384B (zh) * 2011-12-28 2015-03-21 Toshiba Kk Semiconductor light emitting element and manufacturing method thereof
US9691855B2 (en) * 2012-02-17 2017-06-27 Epistar Corporation Method of growing a high quality III-V compound layer on a silicon substrate
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
KR20180095560A (ko) 2015-12-04 2018-08-27 큐로미스, 인크 가공된 기판 상의 와이드 밴드 갭 디바이스 집적 회로 아키텍처
US10032943B2 (en) 2015-12-18 2018-07-24 International Business Machines Corporation Device layer thin-film transfer to thermally conductive substrate
US10755986B2 (en) 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
CN109804456B (zh) 2016-08-23 2022-12-23 克罗米斯有限公司 集成有工程化衬底的电子功率器件
US10573516B2 (en) 2017-12-06 2020-02-25 QROMIS, Inc. Methods for integrated devices on an engineered substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512705A (ja) * 2003-11-24 2007-05-17 トライクウィント セミコンダクター，インコーポレーテッド モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法
JP2010103236A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 窒化物半導体装置
US20170062581A1 (en) * 2015-08-29 2017-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US20170309676A1 (en) * 2016-04-22 2017-10-26 Quora Technology, Inc. Engineered Substrate Including Light Emitting Diode and Power Circuitry

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