CN111512415A - 用于工程化衬底上的集成式器件的系统和方法 - Google Patents

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Abstract

一种在工程化衬底结构上形成多个器件的方法，包括通过以下步骤形成工程化衬底：提供多晶陶瓷芯；利用第一粘附壳包封所述多晶陶瓷芯；利用阻挡层包封所述第一粘附壳；在所述阻挡层上形成键合层；以及形成耦合至所述键合层的实质单晶层。所述方法进一步包括：形成耦合至所述实质单晶层的缓冲层；根据与所述多个器件相关联的需求在所述缓冲层上形成一个或多个III‑V族外延层；以及通过以下步骤在所述衬底上形成所述多个器件：将设置在所述多个器件之间的所述一个或多个III‑V族外延层的一部分移除；以及将设置在所述多个器件之间的所述缓冲层的一部分移除。

Description

用于工程化衬底上的集成式器件的系统和方法
相关申请的交叉引用
本申请要求于2018年12月3日提交的美国专利申请第16/207,793号的优先权，该美国专利申请要求于2017年12月6日提交的美国临时专利申请第62/595,533号的权益，这两件申请所公开的全部内容通过引用并入本文，以用于所有目的。
技术领域
本发明涉及在工程化衬底上的电子器件的集成的方法和系统。
背景技术
当前，使用在蓝宝石、碳化硅和硅上的基于氮化镓的化合物半导体的的异质外延生长来制造诸如发光二极管(LED)、大功率器件和高速射频(RF)器件的器件。应用包括照明、计算机监视器、显示器、宽带隙通信、汽车和工业电源。由于衬底和外延层由不同的材料组成，因此基于氮化镓的器件在蓝宝石衬底上的生长是异质外延生长制程。由于异质外延制程，外延生长材料会呈现出各种负面影响，包括均匀性的降低以及与外延层的电子/光学性质相关联的度量指标(metrics)的降低。因此，本领域需要与用于制造器件的外延生长制程和衬底结构有关的改进的方法和系统。
发明内容
本发明总体上涉及形成在工程化衬底结构上的III-V族半导体器件。更具体地，本发明涉及适用于使用外延生长制程来制造集成式氮化镓(GaN)半导体器件的方法和系统。如本文所描述的，本发明的各个实施例已应用于将不同类型的GaN器件单片式地(monolithically)集成在相同的工程化衬底结构上的方法和系统。
根据本发明的一个实施例，提供了在衬底上形成多个器件的方法。所述方法包括：通过以下步骤形成衬底：提供多晶陶瓷芯；利用第一粘附壳包封所述多晶陶瓷芯；利用阻挡层包封所述第一粘附壳；在所述阻挡层上形成键合层；以及形成耦合至所述键合层的实质单晶层。所述方法进一步包括：形成耦合至所述实质单晶层的缓冲层，根据与所述多个器件相关联的需求在所述缓冲层上形成一个或多个III-V族外延层；以及通过以下步骤在所述衬底上形成所述多个器件：将设置在所述多个器件之间的所述一个或多个III-V族外延层的一部分移除；以及将设置在所述多个器件之间的所述缓冲层的一部分移除。在一些实施例中，所述一个或多个III-V族外延层可以包括GaN。
在一些实施例中，所述方法可以包括将所述衬底上的所述多个器件平坦化。将所述多个器件平坦化可以包括：在所述多个器件上形成电介质层；以及使用化学机械平坦化使所述多个器件平滑。在一些实施例中，所述方法可以包括：在所述多个器件中的第一器件与所述多个器件中的第二器件之间制造一个或多个互连。可选地，所述方法可以包括：将所述多个器件中的每一个器件上的第一表面键合至临时载体，其中所述第一表面与所述衬底相对；移除所述衬底，以暴露所述器件中的每一个器件上的第二表面；在所述第二表面上形成导电层；以及将载体晶圆键合至所述导电层。在一些实施例中，所述方法包括：移除所述载体晶圆的一个或多个部分，以形成一个或多个背面接点。
根据本发明的另一实施例，提供了在衬底上形成多个器件的方法。所述方法包括：通过以下步骤形成衬底：提供多晶陶瓷芯；利用粘附壳包封所述多晶陶瓷芯；利用阻挡层包封所述粘附壳；在所述阻挡层上形成键合层；以及形成耦合至所述键合层的实质单晶层。所述方法进一步包括：形成耦合至实质单晶层的导电层；形成耦合至所述导电层的缓冲层；以及根据所述多个器件中的每一个器件的需求在所述缓冲层上形成一个或多个III-V族外延层。所述方法进一步包括：通过以下步骤形成所述多个器件：将设置在所述多个器件之间的所述一个或多个III-V族外延层的一部分以及所述缓冲层的一部分移除，以暴露所述导电层的一部分；形成耦合至所述导电层的暴露部分中的一部分的接点；以及将未耦合至所述接点的所述导电层的剩余的暴露部分移除。在一些实施例中，所述一个或多个III-V族外延层可以包括GaN。
在一些实施例中，所述方法进一步包括：将所述衬底上的所述多个器件平坦化。将所述多个器件平坦化可以包括：在所述多个器件上形成电介质层；以及使用化学机械平坦化使所述多个器件平滑。可选地，所述方法可以包括：在所述多个器件中的第一器件与所述多个器件中的第二器件之间制造一个或多个互连。在一些实施例中，所述方法可以包括：将所述多个器件中的每一个器件上的第一表面键合至临时载体，其中所述第一表面与所述衬底相对；移除所述衬底，以暴露所述器件中的每一个器件上的第二表面；在所述第二表面上形成导电层；以及将载体晶圆键合至所述导电层。在一些实施例中，所述方法包括：移除所述载体晶圆的一个或多个部分，以形成一个或多个背面接点。
根据进一步的实施例，提供了形成多个器件的方法。所述方法包括：通过以下步骤形成衬底：提供多晶陶瓷芯；利用第一粘附壳包封所述多晶陶瓷芯；利用阻挡层包封所述第一粘附壳；在所述阻挡层上形成键合层；以及形成耦合至所述键合层的实质单晶层。所述方法进一步包括：形成具有实质单晶层的第一暴露部分的第一掩膜；在所述第一暴露部分上形成与第一器件结构相关联的第一缓冲层；移除所述第一掩膜；形成具有实质单晶层的第二暴露部分的第二掩膜；在所述第二暴露部分上形成与第二器件结构相关联的第二缓冲层；在所述第一缓冲层和所述第二缓冲层上形成一个或多个III-V族外延层，其中根据与多个器件相关联的需求来形成所述一个或多个III-V族外延层；以及在所述多个器件之间进行蚀刻。
在一些实施例中，所述方法进一步包括：将所述衬底上的所述多个器件平坦化。将所述多个器件平坦化可以包括：在所述多个器件上形成电介质层；以及使用化学机械平坦化使所述多个器件平滑。可选地，所述方法可以包括：在所述多个器件中的第一器件与所述多个器件中的第二器件之间制造一个或多个互连。在一些实施例中，所述方法可以包括：将所述多个器件中的每一个器件上的第一表面键合至临时载体，其中所述第一表面与所述衬底相对；移除所述衬底，以暴露所述器件中的每一个器件上的第二表面；在所述第二表面上形成导电层；以及将载体晶圆键合至所述导电层。在一些实施例中，所述方法包括：移除所述载体晶圆的一个或多个部分，以形成一个或多个背面接点。
在一些实施例中，所述方法进一步包括：形成耦合至实质单晶层以及所述第一缓冲层和所述第二缓冲层中的至少一个的导电层；暴露所述导电层的一部分；以及在所述导电层的暴露部分上形成接点。可选地，在所述多个器件之间进行蚀刻可以包括蚀刻所述多晶陶瓷芯。
根据一些实施例，一种半导体装置包括衬底。所述衬底可以包括：多晶陶瓷芯、包封所述多晶陶瓷芯的第一粘附层、包封所述第一粘附层的阻挡层、耦合至所述阻挡层的键合层和耦合至所述键合层的实质单晶层。所述半导体器件还包括：耦合至所述实质单晶层的缓冲层和耦合至所述缓冲层的一个或多个III-V族外延层。所述一个或多个III-V族外延层限定了沟槽，该沟槽将所述一个或多个III-V族外延层划分成第一部分和第二部分。所述半导体装置还包括：形成在所述一个或多个III-V族外延层的所述第一部分中的第一半导体器件以及形成在所述一个或多个III-V族外延层的所述第二部分中的第二半导体器件。
在一些实施例中，所述第一半导体器件是耗尽型高电子迁移率晶体管(HEMT)，所述第二半导体器件是增强型HEMT。在一些其他实施例中，所述第一半导体器件是第一耗尽型高电子迁移率晶体管(HEMT)，所述第二半导体器件是第二耗尽型HEMT。在又一些实施例中，所述第一半导体器件是第一增强型高电子迁移率晶体管(HEMT)，所述第二半导体器件是第二增强型HEMT。在一些实施例中，所述半导体装置还包括：设置在实质单晶层和缓冲层之间的导电层。在一些实施例中，所述第一半导体器件是高电子迁移率晶体管(HEMT)，所述第二半导体器件是垂直型半导体器件。在一些实施例中，所述垂直型半导体器件是垂直型P-N二极管或垂直型肖特基二极管。
在一些实施例中，所述多晶陶瓷芯可以包括氮化铝。所述第一粘附层可以包括正硅酸乙酯(TEOS)氧化层。所述阻挡层可以包括氮化硅。所述键合层可以包括氧化硅。所述实质单晶层可以包括硅。所述一个或多个III-V族外延层可以包括GaN层和AlGaN层。
结合下文和附图更详细地描述本发明的这些和其他实施例以及许多其优点和特征。
附图说明
图1为图示了根据本发明的实施例的工程化衬底结构的简化的截面示意图。
图2A为图示了根据本发明的实施例的工程化结构的物质浓度随深度变化的SIMS分布图。
图2B为图示了根据本发明的实施例的在退火之后的工程化结构的物质浓度随深度变化的SIMS分布图。
图2C为图示了根据本发明的实施例的在退火之后的具有氮化硅层的工程化结构的物质浓度随深度变化的SIMS分布图。
图3为图示了根据本发明的另一实施例的工程化衬底结构的简化的截面示意图。
图4为图示了根据本发明的又一实施例的工程化衬底结构的简化的截面示意图。
图5为图示了根据本发明的实施例的制造工程化衬底的方法的简化的流程图。
图6为图示了根据本发明的另一实施例的制造工程化衬底的方法的简化的流程图。
图7为图示了根据本发明的实施例的用于RF和功率应用的外延/工程化衬底结构的简化的截面示意图。
图8A为图示了根据本发明的实施例的工程化衬底结构上的III-V族外延层的简化的示意图。
图8B为图示了根据本发明的另一实施例的用于形成在工程化衬底上的半导体器件的通孔构造的简化的平面示意图。
图9为根据本发明的另一实施例的形成在工程化衬底上的多个器件的简化的平面示意图。
图10A为图示了根据本发明的另一实施例的形成在工程化衬底上的多个器件的简化的截面示意图。
图10B为图示了根据本发明的另一实施例的形成在工程化衬底上的多个III-V族外延层的简化的截面示意图。
图10C为图示了根据本发明的另一实施例的形成在工程化衬底上的多个器件的简化的截面示意图。
图11为图示了根据本发明的另一实施例的在工程化衬底上制造多个器件的方法的简化的流程图。
图12为图示了根据本发明的另一实施例的形成在工程化衬底上的多个器件的简化的截面示意图。
图13为图示了根据本发明的实施例的在工程化衬底上制造多个器件的方法的简化的流程图。
图14A至图14D为图示了根据本发明的另一实施例的在单一衬底上制造的具有不同的缓冲层外延结构的多个器件的简化的截面示意图。
图15为图示了根据本发明的另一实施例的在单一衬底上制造具有不同的缓冲层外延结构的多个器件的方法的简化的流程图。
图16A至图16C图示了用于在工程化衬底上所生长的器件上形成背面连接的本发明的实施例。
具体实施方式
本发明总体上涉及在工程化衬底结构上集成半导体器件。更具体地，本发明涉及适用于使用外延生长制程来制造不同的III-V族半导体器件的方法。仅仅是通过示例的方式，本发明已应用至通过外延生长来制造不同的III-V族半导体器件的方法和系统，其中，所述衬底结构的特征在于与形成功率器件的外延层实质上匹配的热膨胀系数(coefficient of thermal expansion，CTE)。所述方法和技术可以应用于各种的半导体处理操作中。
图1为图示了根据本发明的实施例的工程化衬底结构的简化的截面示意图。图1中示出的工程化衬底100适用于各种电子和光学应用。工程化衬底100包括芯110，芯110可以具有与将要生长在工程化衬底100上的外延材料的热膨胀系数(CTE)实质上匹配的CTE。外延材料130被示出为可选的，因为其并不需要作为工程化衬底100的成分，但是会通常地生长在工程化衬底100上。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯110中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN)、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯的厚度可以大约为100μm至1500μm，例如，为725μm。芯110可以被包封在粘附层112中，该粘附层112可以被称为壳或者包封壳。在一个实施例中，粘附层112包括正硅酸乙酯(TEOS)氧化层，该层的厚度大约为
Figure BDA0002523496590000051
(埃)。在其他的实施例中，粘附层的厚度不一，例如从
Figure BDA0002523496590000052
至
Figure BDA0002523496590000053
虽然在一些实施例中使用TEOS氧化物作为粘附层，但是根据本发明的实施例，也可以使用在后续沉积的层与下方的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他氧化硅(SixOy)很好地粘附至陶瓷材料并且提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，粘附层112完全地围绕芯110，以形成完全包封的芯。可以使用低压化学气相沉积(LPCVD)制程来形成粘附层112。粘附层提供后续层粘附于其上的表面以形成工程化衬底100结构的成分。
除了使用LPCVD制程、基于熔炉的制程等来形成包封性第一粘附层，根据本发明的实施例还可以使用包括CVD(chemical vapor deposition，化学气相沉积)制程或者类似的沉积制程的其他半导体工艺。作为示例，可以使用涂覆芯的一部分的沉积制程，芯可以被翻转，并且可以重复沉积制程，以涂覆芯的额外部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全包封的结构，但是根据特定应用，也可以使用其他膜形成技术。
形成围绕粘附层112的导电层114。在一个实施例中，由于多晶硅可以表现出对于陶瓷材料的粘附性不佳，导电层114是围绕第一粘附层112形成的多晶硅(即，聚晶硅)的壳。在导电层114是多晶硅的实施例中，多晶硅层的厚度可以大约为
Figure BDA0002523496590000061
至
Figure BDA0002523496590000062
例如为
Figure BDA0002523496590000063
Figure BDA0002523496590000064
在一些实施例中，多晶硅层可以形成为壳以完全地围绕第一粘附层112(例如，TEOS氧化层)，从而形成了完全包封的第一粘附层，并且可以使用LPCVD制程来形成多晶硅层。在其他的实施例中，如下面所讨论的，导电材料可以形成在一部分的粘附层上，例如，形成在衬底结构的下半部分上。在一些实施例中，导电材料可以在衬底结构的一侧上形成为完全包封的层，并且后续从衬底结构的这一侧移除。
在一个实施例中，导电层114可以为被掺杂以提供高导电材料的多晶硅层，例如，掺杂有硼以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，从而提供高导电性。可以使用处于不同的掺杂浓度(例如，掺杂浓度在1×1016cm-3到5×1018cm-3的磷、砷、铋等)的其他掺杂物来提供适用于在导电层114中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底静电夹持到半导体处理工具(例如具有静电放电(ESC)夹具的工具)期间，导电层114的存在是有用的。导电层114能够在半导体处理工具中在处理之后快速去夹持。因此，本发明的实施例提供了可以使用传统的硅晶圆所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕导电层114形成有第二粘附层116(例如厚度大约为
Figure BDA0002523496590000065
的TEOS氧化层)。在一些实施例中，第二粘附层116完全围绕导电层114，以形成完全包封的结构。可以使用LPCVD制程、CVD制程或者包括旋涂电介质的沉积的任何其他合适的沉积制程来形成第二粘附层116。
围绕第二粘附层116形成有阻挡层118，例如，氮化硅层。在一个实施例中，阻挡层118的厚度大约为
Figure BDA0002523496590000066
至
Figure BDA0002523496590000067
的氮化硅层。在一些实施例中，阻挡层118完全围绕第二粘附层116，以形成完全包封的结构，并且可以使用LPCVD制程艺来形成阻挡层118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)作为阻挡层。在一些实施例中，阻挡层由一些子层组成，这些子层被组合以形成阻挡层。因此，术语“阻挡层”并不旨在表示单层或者单一材料，而是涵盖以复合方式层叠的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层(例如氮化硅层)防止，例如在高温(例如，1000℃)外延生长制程期间，存在于芯100中的成分(例如，氧化钇(yttrium oxide，或yttria)、氧、金属杂质、其他痕量元素等)扩散和/或排气至工程化衬底可能存在于其中的半导体处理室的环境中。存在于芯110中的成分可以包括，例如，氧化钇(yttrium oxide，或yttria)、氧、金属杂质、其他痕量元素等。从芯110扩散的成分会导致工程化层120/122中的无意掺杂。从芯110排气的成分会行进穿过腔室并且吸附在晶圆的其他位置上，这造成工程化层120/122和外延材料130中的杂质。通过使用本文所描述的包封层，可以在半导体工艺流程和洁净室环境中使用设计用于非洁净室环境的陶瓷材料，该陶瓷材料包括多晶氮化铝。
图2A为图示了根据本发明的实施例的工程化结构的物质浓度随深度变化的二次离子质谱(SIMS)分布图。X轴代表从工程化层120/122的表面到芯110的深度202。线208代表工程化层120/122与芯110之间的交界面。第一Y轴代表每立方厘米的原子的物质浓度204。第二Y轴代表以每秒计的离子的信号强度206。图2A中的工程化结构不包括阻挡层118。参见图2A，陶瓷芯110中存在的几种物质(例如，钇、钙和铝)在工程化层120/122中降至可忽略的浓度。钙210、钇220和铝230的浓度分别下降了三个、四个和六个数量级。
图2B为图示了根据本发明的实施例的在退火之后不具有阻挡层的工程化结构的物质浓度随深度变化的SIMS分布图。如上面所讨论的，在半导体处理操作期间，由本发明的实施例提供的工程化衬底结构可以例如在基于氮化镓的层的外延生长期间，在高温(大约1100℃)下暴露数小时。对于图2B中示出的分布图，工程化衬底结构在1100℃下退火四小时。如图2B所示，在工程化层中起初以低浓度存在的钙210、钇220和铝230已扩散到工程化层120/122中，达到与其他成分近似的浓度。
因此，本发明的实施例集成阻挡层(例如，氮化硅层)以防止来自多晶陶瓷材料(例如氮化铝)的背景成分扩散到工程化层120/122和外延材料130(例如可选的氮化镓层)中。包封下方层和材料的氮化硅层功能性地提供了所需的阻挡层118。
图2C为图示了根据本发明的实施例的在退火之后具有阻挡层118(其通过虚线240表示)的工程化结构的物质浓度随深度变化的SIMS分布图。将扩散阻挡层118(例如，氮化硅层)集成到工程化衬底结构中，防止当不存在阻挡层时发生的在退火处理期间钙、钇和铝扩散到工程化层中。如图2C所示，在退火后存在于陶瓷芯中的钙210、钇220和铝230在工程化层中保持低浓度。因此，使用阻挡层118(例如，氮化硅层)可以防止这些成分扩散通过扩散阻挡物，并因此防止它们释放到围绕工程化衬底的环境中。类似地，包含在块体陶瓷材料中的其他杂质都将被阻挡层遏制。
典型地，用于形成芯110的陶瓷材料在大约1800℃的温度下进行烧制。可以预期的是，该制程可以驱赶陶瓷材料中存在的大量杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂)、钙以及其他元素和化合物。随后，在外延生长过程中(其在800℃到1100℃的低得多的温度范围内进行)，将预期的是，这些杂质的后续扩散将是微不足道的。但是，与传统预期相反的是，发明人已确定，即使在远低于陶瓷材料的烧制温度的温度下的外延生长过程中，也存在穿过工程化衬底的层的成分的显著扩散。因此，本发明的实施例将阻挡层118集成到工程化衬底110中，以防止这种不期望的扩散。
再次参见图1，键合层120(例如氧化硅层)被设置在阻挡层118的一部分上，例如，设置在阻挡层的上表面，并且后续在键合单晶层122期间进行使用。在一些实施例中，键合层120的厚度可以为大约1.5μm。单晶层122可以包括，例如，硅(Si)、碳化硅(SiC)、蓝宝石(sapphire)、氮化镓(GaN)、氮化铝(AlN)、锗硅(SiGe)、锗(Ge)、金刚石(Diamond)、三氧化二镓(Ga2O3)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟(InN)和/或氧化锌(ZnO)。在一些实施例中，单晶层可以具有0μm至0.5μm的厚度。单晶层122适用于在外延材料130成型的外延生长制程期间作为生长层使用。外延材料130的晶体层是与单晶层122相关联的下方半导体晶格的延伸。工程化衬底100的独特的CTE匹配特性使外延材料130的生长厚度大于现有技术中的生长厚度。在一些实施例中，外延材料130包括厚度为2μm至10μm的氮化镓层，该氮化镓层被用作应用在光电器件、功率器件等器件中的多个层中的一层。在一个实施例中，键合层120包括使用层转移制程而附接至氧化硅阻挡层118的单晶硅层。
图3为图示了根据本发明的实施例的工程化衬底结构的简化的截面示意图。图3中示出的工程化衬底300适用于各种电子和光学应用。工程化衬底300包括芯110，芯110可以具有与将要生长在工程化衬底300上的外延材料的热膨胀系数(CTE)实质上匹配的CTE。外延材料130被示出为可选的，因为其并不需要作为工程化衬底的成分，但是会通常地生长在工程化衬底上。
对于包括基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)。芯的厚度可以大约为100μm至1500μm，例如，为725μm。芯110可以被包封在粘附层112中，该粘附层112可以被称为壳或者包封壳。在该实施方式中，粘附层112完全包封芯，但是这并非本发明所需要的，如关于图4另外详细讨论的。
在一个实施例中，粘附层112包括厚度大约为
Figure BDA0002523496590000091
的正硅酸乙酯(TEOS)氧化层。在其他的实施例中，粘附层的厚度不一，例如从
Figure BDA0002523496590000092
至
Figure BDA0002523496590000093
虽然在一些实施例中粘附层使用TEOS氧化物，但是根据本发明的实施例，也可以使用在后续沉积的层与下方层或材料之间提供粘附的其他材料。例如，SiO2、SiON、SiON等很好地粘附至陶瓷材料并且提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，粘附层112完全地围绕芯110，以形成完全包封的芯，并且可以利用LPCVD制程来形成粘附层112。粘附层112提供后续层粘附于其上的表面以形成工程化衬底结构的成分。
除了使用LPCVD制程、基于熔炉的制程等来形成包封性粘附层112，根据本发明的实施例还可以使用其他半导体制程。作为示例，可以使用覆盖芯110的一部分的沉积制程(例如，CVD、PECVD等)，芯110可以被翻转，并且可以重复沉积制程，以覆盖芯110的额外部分。
在粘附层112的至少一部分上形成有导电层314。在一个实施例中，导电层314包括在由芯110和粘附层112形成的结构的下部(例如，下半部或者背面)上由沉积制程形成的多晶硅(即，聚晶硅)。在导电层314是多晶硅的实施例中，多晶硅层的厚度可以大约为几千埃，例如为
Figure BDA0002523496590000094
在一些实施例中，可以使用LPCVD制程来形成多晶硅层。
在一个实施例中，导电层314可以为被掺杂以提供高导电材料的多晶硅层，例如，导电层314可以掺杂有硼以提供P型多晶硅层。在一些实施例中，硼的掺杂范围在大约1×1019cm-3到1×1020cm-3的水平，以提供高导电性。在将工程化衬底静电夹持到半导体处理工具(例如，具有静电放电(ESD)夹具的工具)的期间，导电层314的存在是有用的。导电层114能够实现在处理之后的快速去夹持。因此，本发明的实施例提供了可以使用传统的硅晶圆所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕导电层314(例如，多晶硅层)形成有第二粘附层316(例如，第二TEOS氧化层)。第二粘附层316的厚度大约为
Figure BDA0002523496590000095
在一些实施例中，第二粘附层316完全围绕导电层114，以形成完全包封的结构，并且可以使用LPCVD制程来形成该第二粘附层316。
围绕第二粘附层316形成有阻挡层118(例如，氮化硅层)。在一些实施例中，阻挡层118的厚度大约为
Figure BDA0002523496590000096
至
Figure BDA0002523496590000097
在一些实施例中，阻挡层118完全围绕第二粘附层116，以形成完全包封的结构，并且可以使用LPCVD制程来形成该阻挡层118。
在一些实施例中，包括有氮化硅的阻挡层118防止，例如在高温(例如，1000℃)外延生长制程期间，存在于芯110中的成分扩散和/或排气至工程化衬底可能存在于其中的半导体加工室的环境中。存在于芯中的成分可以包括，例如，氧化钇(yttrium oxide，或yttria)、氧、金属杂质、其他痕量元素等。通过使用本文所描述的包封层，可以在半导体工艺流程和洁净室环境中使用设计用于非洁净室环境的陶瓷材料，该陶瓷材料包括多晶氮化铝。
在一些实施例中，工程化衬底100可以遵从国际半导体设备和材料协会(Semiconductor Equipment and Materials International，SEMI)标准规范。由于工程化衬底100可以遵从SEMI规范，因此工程化衬底100可以与现有的半导体制造工具一起使用。例如，用于工程化衬底的晶圆直径可以为4英寸、6英寸或者8英寸。在一些实施例中，8英寸的工程化衬底晶圆的厚度可以为725μm至750μm。相较而言，当前用于制造外延氮化镓层的硅衬底并没有遵从SEMI规范，因为硅衬底的厚度为1050μm至1500μm。由于没有遵从SEMI规范，标准晶圆直径的硅衬底不能在遵从SEMI规范的器件中使用以生长基于GaN的器件。
图4为图示了根据本发明的另一实施例的工程化衬底结构400的简化的截面示意图。在图4所图示的实施例中，粘附层412形成在芯110的至少一部分上，但并没有包封芯110。在该实施中，粘附层412形成在芯的下表面(芯的背面)上以提高后续形成的导电层414的粘附，如以下更加完整地描述的。虽然在图4中粘附层412仅仅示出在芯的下表面上，应当理解的是，将粘附层材料沉积在芯的其他部分将不会对工程化衬底结构的性能产生不利的影响，并且这样的材料可以存在于各种实施例中。本领域普通技术人员可以意识到多种变化、修改和替代。
导电层414(并不是形成为图3所示的壳)没有包封粘附层412和芯110，而是与粘附层412实质上对齐。虽然导电层414被示出为沿着粘附层412的底部或者背面延伸以及沿着粘附层412的侧面的一部分向上延伸，但这并不是本发明所必需的。因此，实施例可以使用衬底结构的一侧的沉积、遮蔽衬底结构的一侧等。导电层414可以形成在粘附层412的一侧(例如，底部或者背面)的一部分上。导电层414提供工程化衬底结构400的一侧上的电传导，其可有利于射频(RF)和大功率应用。导电层414可以包括掺杂的多晶硅，如关于图1中的导电层114所讨论的。除了基于半导体的导电层，在其他的实施例中，导电层414为金属层，例如，
Figure BDA0002523496590000101
的钛等等。
为了提高阻挡层418对下方的材料的粘附，芯110的多个部分、粘附层412的多个部分以及导电层414由第二粘附层416覆盖。如上面关于图2A、图2B和图2C所讨论的，阻挡层418形成包封结构，以防止来自下方的层的扩散。
再次参见图4，根据该实施方式，可以移除一个或多个层。例如，可以移除粘附层412和导电层414，只留下单一粘附壳416和阻挡层418。在另一实施例中，可以仅移除导电层414，留下阻挡层418下方的单一粘附层412。在该实施例中，粘附层412也可以平衡由沉积在阻挡层418的顶部的键合层120引起的压力和晶圆翘曲。构建具有在芯100的顶侧上具有绝缘层(例如，在芯110与键合层120之间仅具有绝缘层)的衬底结构可以为功率/RF应用提供益处，其中，期望有高绝缘的衬底。
在另一实施例中，阻挡层418可以直接地包封芯110，接着是导电层414和后续的粘附层416。在该实施例中，键合层120可以直接地从顶侧沉积在粘附层416上。在又另一实施例中，粘附层416可以沉积在芯110上，接着是阻挡层418，再接着是导电层414以及另外的粘附层412。
尽管已经从层的方面讨论了一些实施例，但应当理解术语“层”可以包括多个子层，这些子层组合以形成关注的层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式层叠以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代
图5为图示了根据本发明的实施例的制造工程化衬底的方法的简化的流程图。所述方法可以用于制造衬底，该衬底的CTE与生长在衬底上的一个或多个外延层的CTE匹配。所述方法500包括：通过以下步骤形成支撑结构：提供多晶陶瓷芯(510)、将多晶陶瓷芯包封在形成壳(例如，正硅酸乙酯(TEOS)氧化物壳)的第一粘附层中(512)、并且将第一粘附层包封在导电壳(例如，多晶硅壳)中(514)。第一粘附层可以形成为单层的TEOS氧化物。导电壳可以形成为单层的多晶硅。
所述方法还包括：将导电壳包封在第二粘附层(例如，第二TEOS氧化物壳)中(516)；以及将第二粘附层包封在阻挡层壳中(518)。第二粘附层可以形成为单层的TEOS氧化物。阻挡层壳可以形成为单层的氮化硅。
一旦通过步骤510至518形成支撑结构，所述方法进一步包括：将键合层(例如，氧化硅层)接合至支撑结构(520)；以及将实质单晶层(例如，单晶硅层)接合至氧化硅层(522)。根据本发明的实施例，也可以使用其他的实质单晶层，这些实质单晶层包括：碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓(Ga2O3)、氧化锌等。键合层的接合可包括键合材料的沉积，接着进行本文所描述的平坦化制程。如在下文描述的一个实施例中，使用层转移制程将实质单晶层(例如，实质单晶硅层)接合至键合层，在层转移制程中，所述层是从硅晶圆转移的单晶硅层。
参见图1，键合层120可以通过沉积厚的(例如，4μm厚)氧化层、接着以化学机械抛光(CMP)制程将氧化物的厚度减薄到大约1.5μm来形成。厚的初始氧化物用于填充存在于支撑结构的孔洞和表面特征，这些孔洞和表面特征可能在多晶芯制造之后存在，并且在形成图1所示的包封性层时继续存在。氧化层也可以作为器件的电介质层。CMP制程提供了没有孔洞、颗粒和其他特征的实质上平坦的表面，可以在晶圆转移制程期间使用该表面将单晶层122(例如，实质单晶硅层)键合至键合层120。应当理解的是，键合层120并不一定具有原子级的平坦表面的特征，但是应当提供实质上平坦的表面，该表面将以所希望的可靠性支持实质单晶层(例如，实质单晶硅层)的键合。
层转移制程被用于将单晶层122(例如，单晶硅层)接合至键合层120。在一些实施例中，注入包括实质单晶层122(例如，单晶硅层)的硅晶圆来形成解理面。在该实施例中，在晶圆键合之后，硅衬底可以沿着解理面下面的单晶硅层的一部分被移除，得到剥离的单晶硅层。单晶层122的厚度可以改变，以满足各种应用的规范。此外，单晶层122的晶体取向可以改变，以满足应用的规范。另外，单晶层的掺杂水平和分布可以改变，以满足特殊应用的规范。在一些实施例中，注入深度可以被调整为大于所希望的单晶层122的最终厚度。额外的厚度允许移除转移的实质单晶层的被损坏的薄的部分，留下具有所希望的最终厚度的未损坏的部分。在一些实施例中，针对高质量的外延生长，可以修改表面的粗糙度。本领域普通技术人员可以意识到多种变化、修改和替代
在一些实施例中，单晶层122可以足够厚以为后续的一个或多个外延层的生长提供高质量的晶格模版，但是足够薄以成为高度顺应的。当单晶层122相对薄使得其物理性质受到较少的约束并且能够模拟围绕其的材料的物理性质而具有较小的产生晶体缺陷的倾向时，该单晶层122可以被称为是“顺应的”。单晶层122的顺应性可以与单晶层122的厚度逆相关。较高的顺性可以导致在模板上生长的外延层中较低的缺陷密度，并且能够实现较厚的外延层生长。在一些实施例中，可以通过在剥离硅层上的硅的外延生长，增加单晶层122的厚度。
在一些实施例中，可以通过对剥离硅层的顶部进行热氧化，然后利用氢氟(HF)酸进行氧化层剥离来实现对单晶层122的最终厚度的调节。例如，具有0.5μm的初始厚度的剥离硅层可以被热氧化,以生成大约420nm厚的二氧化硅层。在移除了生长的热氧化物之后，转移层中的剩余的硅的厚度可以为大约53nm。在热氧化期间，注入的氢会向表面迁移。因此，后续的氧化层剥离可以去除一些损坏。并且，热氧化通常在1000℃或者更高的温度下进行。升高的温度也可以修复晶格损坏。
使用HF酸蚀刻可以剥离在热氧化期间形成在单晶层的顶部的氧化硅层。通过调整HF溶液的温度和浓度以及氧化硅的化学计量和密度，可以调整HF酸在氧化硅与硅之间的蚀刻选择比(SiO2:Si)。蚀刻选择比指的是一种材料相对于另一种材料的蚀刻速率。针对(SiO2：Si)，HF溶液的选择比可以在大约10：1到大约100：1的范围内。高的蚀刻选择比可以将表面粗糙度自初始表面粗糙度降低类似因子。然而，所得的单晶层122的表面粗糙度可能依然大于所需的表面粗糙度。例如，在额外处理之前，如由2μm×2μm原子力显微镜(AFM)扫描所确定的，块体硅(111)表面可具有小于0.1nm的均方根(RMS)表面粗糙度可。在一些实施例中，针对硅(111)上的氮化镓材料的外延生长，在20μm×20μm AFM扫描面积上，所需的表面粗糙度可以为例如，小于1nm、小于0.5nm、或者小于0.2nm。
在热氧化和氧化层剥离之后，如果单晶层122的表面粗糙度超过所需的表面粗糙度，则可以进行额外的表面平滑化。有几种平滑化硅表面的方法。这些方法可以包括：氢退火、激光修整、等离子平滑化以及触摸抛光(例如，CMP)。这些方法可以涉及高纵横比表面峰值的择优侵蚀(preferential attack)。因此，表面上的高纵横比特征可以比低纵横比特征被更快地移除，从而得到更平滑的表面。
应当理解的是，图5中所图示的具体步骤提供了制造根据本发明的实施例的工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图5中所图示的个别步骤可以包括多个子步骤，这些子步骤可以以适合于该个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图6为图示了根据本发明的另一实施例的制造工程化衬底的方法的简化的流程图。该方法包括：通过以下步骤形成支撑结构：提供多晶陶瓷芯(610)；形成耦合至多晶陶瓷芯的至少一部分的粘附层(612)。第一粘附层可以包括正硅酸乙酯(TEOS)氧化层。第一粘附层可以形成为单层的TEOS氧化物。该方法还包括：形成耦合至第一粘附层的导电层(614)。导电层可以为多晶硅层。导电层可以形成为单层的多晶硅。
该方法还包括：形成耦合至第一粘附层的至少一部分的第二粘附层(616)，以及形成阻挡壳(618)。第二粘附层可以形成为单层的TEOS氧化物。阻挡壳可以形成为单层的氮化硅或者形成为形成该阻挡壳的一系列的子层。
一旦通过步骤610至步骤618形成支撑结构，该方法进一步包括：将键合层(例如，氧化硅层)接合至支撑结构(620)；以及将单晶硅层或者实质单晶层接合至氧化硅层(622)。键合层的接合可包括键合材料的沉积，随后进行如本文所描述的平坦化制程。如在后面描述的实施例中，将单晶层(例如，单晶硅层)接合至氧化硅层使用层转移制程，在该层转移制程中，自硅晶圆转移单晶硅层。
应当理解的是，图6中所图示的具体步骤提供了制造根据本发明的另一实施例的工程化衬底的特殊方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图6中所图示的个别步骤可以包括多个子步骤，这些子步骤可以以适合于该个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图7为图示了根据本发明的实施例的用于RF和功率应用的外延/工程化衬底结构700的简化的截面示意图。在一些LED应用中，工程化衬底结构提供了生长衬底，该生长衬底可以实现高质量的氮化镓层的生长，并且随后移除该工程化衬底结构。但是，对于RF和功率器件应用，工程化衬底结构形成了成品器件的一部分，并且结果是，该工程化衬底结构或者该工程化衬底结构的成分的电、热和其他特性对于这些特定应用来说是重要的。
参见图1，单晶层122可以是使用注入和剥离技术从硅施主晶圆脱离的剥离单晶硅层。典型的注入物是氢和硼。对于功率器件和RF器件应用，在工程化衬底结构中的层和材料的电气性质是很重要的。例如，一些器件构架使用具有大于103Ohm-cm的电阻的高绝缘硅层来减少或者消除通过衬底和界面层的漏电。其他应用所使用的设计包括具有预定厚度(例如，1μm)的导电硅层，以便将器件的源极连接至其他元件。因此，在这些应用中，希望控制单晶硅层的尺寸和性质。在层转移期间使用注入和剥离技术的设计中，剩余的注入原子(例如，氢或硼)存在于硅层中，从而改变了电气性质。此外，使用例如注入剂量(其可以影响导电性)和注入深度(其可以影响层厚度)的调整，可能难以控制薄硅层的厚度、导电性和其他性质。
根据本发明的实施例，利用工程化衬底结构上的硅外延来获得适合于特定器件设计的单晶硅层的所期望的性质。
参见图7，外延/工程化衬底结构700包括工程化衬底结构710和形成在该工程化衬底结构上的外延单晶层720。在一些实施例中，外延单晶层720可以为单晶硅层。工程化衬底结构710可以与图1、图3和图4中示出的工程化衬底结构类似。典型地，在层转移之后单晶层122(例如，单晶硅层)大约为0.5μm。在一些制程中，可以使用表面处理工艺将单晶层122的厚度减少至大约0.3μm。为了将单晶层122的厚度增加至大约1μm以用于形成可靠的欧姆接点，例如，使用外延制程在由层转移制程形成的单晶层122上生长外延单晶层720。可以使用多种外延生长制程来生长外延单晶层720，包括：CVD、LPCVD、ALD(原子层沉积)、MBE(分子束外延)等。外延单晶层720可以包括，例如，硅、碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓和/或氧化锌。外延单晶层720的厚度可以在大约0.1μm到大约20μm的范围内，例如，在0.1μm到10μm之间。
图8A为图示了根据本发明的实施例的在工程化衬底结构上的III-V族外延层的简化的截面示意图。图8A中示出的结构可以被称为如下文所描述的双外延结构800。如图8A所示，工程化衬底结构810包括外延单晶层720，该外延单晶层720具有形成在其上的III-V族外延层820。在一个实施例中，III-V族外延层包括氮化镓(GaN)。为了在III-V族外延层(其可以包括多个子层)的多个部分之间提供导电性，在该示例中，形成有从III-V族外延层820的顶面穿入到外延单晶层720中的一组过孔824。图8A图示了过孔824穿过外延层820延伸至外延单晶层720。作为一个示例，通过提供穿过过孔824的欧姆接点，这些过孔可以用于将二极管或者晶体管的电极连接至下方的层，从而释放在器件中积聚的电荷。在一些实施例中，一个或多个过孔824可以在其侧壁上绝缘，使得其不与III-V族外延层820电连接。电接点可促进寄生电荷的移除，从而实现功率器件的更快速切换。
在一些实施例中，过孔826可以延伸至单晶层122。为了解决制造过孔826来连接单晶层122的困难，可以在单晶层122和单晶层720上生长额外的导电外延层822，以增加用于过孔826的目标导电层的尺寸，也就是过孔在其中终止的层的厚度。由于工程化衬底结构810的独特的CTE和扩散性质，外延单晶层720和III-V族外延层820可以形成为比传统衬底更厚。因此，现有的衬底技术不能支持足够无缺陷的外延层的生长以将导电外延层822包括在器件中。在一些实施例中，导电外延层822可以为氮化铝、氮化铝镓、氮化镓或者充分掺杂的半导体材料。在特别的实施例中，导电外延层822的厚度可以为0.1μm至10μm。在其他的实施例中，导电外延层822的厚度可以根据半导体器件的需要而改变。在一些实施例中，可以移除工程化衬底结构和单晶层122，以暴露外延单晶层720和/或导电外延层822。在衬底移除之后可以在暴露的外延层上形成接点。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，III-V族外延层可以在单晶层122上生长。为了终止单晶层122中的过孔，在横跨整个晶圆的0.3μm的单晶层中可制造使用过孔的欧姆接点。通过使用本发明的实施例，可以提供厚度为数微米的单晶层。由于大注入深度需要高注入能量，使用注入和剥离制程很难获得数微米的厚度。进而，本文中所描述的厚的外延单晶层使得应用(例如所图示的过孔)可以实现多种器件设计。
除了通过在单晶层122上外延生长外延单晶层720来增加“层”的厚度，也可以对单晶层122的原始性质进行其他调整，原始性质包括导电性、结晶性等。例如，如果在III-V族层或其他材料的额外外延生长之前需要大约10μm的硅层，则可根据本发明的实施例生长这样的厚层。
注入制程会影响单晶层122的性质，例如，残留的硼/氢原子会导致影响了硅晶体层的电气性质的缺陷。在本发明的一些实施例中，在外延单晶层720的外延生长之前，可以移除单晶层122的一部分。例如，单晶硅层可以被减薄，以形成0.1μm或者小于0.1μm厚度的层，移除大部分或者全部残余的硼/氢原子。接着，使用单晶硅层的后续生长来提供具有与使用层转移制程形成的层的相应性质实质上独立的电气性质和/或其他性质的单晶材料。
除了增加耦合至工程化衬底结构的单晶硅材料的厚度，外延单晶层720的电气性质(包括导电性)可以与单晶层122的电气性质不同。在生长期间的外延单晶层720的掺杂可以通过掺杂硼产生P型硅和通过掺杂磷产生N型硅。可以生长未掺杂的硅，以提供在具有绝缘区域的器件中使用的高电阻率的硅。特别地，可以在RF器件中使用绝缘层。
外延单晶层720的晶格常数可以在生长期间进行调整，以由单晶层122的晶格常数的变化来产生应变的外延材料。除了硅之外，也可以外延生长其他元素以提供包括应变层的层，其他元素包括锗硅等。此外，晶面的晶体取向(例如在(100)硅上的(111)硅的生长)可用于引入应变。例如，可以在单晶层122上、外延单晶层720上、或者层之间生长缓冲层，以提高后续的外延生长。这些缓冲层可以包括III-V族半导体材料层，例如氮化铝镓、氮化铟镓、和氮化铟铝镓、锗硅应力层等。针对所期望的材料特性，可以调整III-V族半导体材料层的应力。此外，缓冲层和其他外延层可以按摩尔分数、掺杂剂、极性等进行分级。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，在单晶层122或者外延单晶层720中存在的应力在后续外延层(包括III-V族外延层)的生长期间可以被释放。
图8B为图示了根据本发明的实施例的四个双外延结构的简化的平面图。在图8B中示出的每一个双外延结构包括一组过孔824。第一双外延结构830示出了紧凑的过孔配置。第二双外延结构840示出了分散的过孔配置。分散的过孔配置在更有可能经历电荷积聚的器件的活跃区域中使用过孔824。第三双外延结构850示出了图案化过孔配置。图案化过孔配置可以将过孔824在整个双外延结构850上以等距分隔开。第四双外延结构860示出了横向过孔828。横向过孔828可以制造成实质上平行于双外延结构860的外延层行进，并且在例如边缘862处，接触单晶层122。本领域普通技术人员可以意识到多种变化、修改和替代。
如上文所描述的工程化衬底可以提供在工程化衬底上的氮化镓器件层的外延层生长，该氮化镓器件层可以与工程化衬底实质上晶格匹配并且具有热膨胀系数(CTE)与工程化衬底的热膨胀系数实质上匹配的特性。因此，工程化衬底可以提供非常好的热稳定性以及形状控制。该工程化衬底还可以实现具有再使用能力的晶圆直径缩放。在无裂纹且具有低缺陷密度与低的外延后弯曲和应力的特性的工程化衬底上可以形成相对较厚(例如，大于20μm)的高质量外延氮化镓层。多种应用(例如，功率器件、射频(RF)器件、单片式微波集成电路(MMIC)、显示器、发光二极管(LED)等)可以实现在单个的平台上。这种工程化衬底也可以适用于各种器件架构，例如横向器件、垂直器件、芯片级封装(CSP)器件等。
氮化镓(GaN)和类似的宽带隙半导体材料提供优于硅的物理性质，这使得基于这些材料的功率半导体器件能够承受高电压和高温。这些性质还允许更高的频率响应、更大的电流密度和更快的切换。用于在器件和封装级处的较大功率密度的持续驱动产生较高温度和跨越封装的温度梯度的后果。如下文所述，使用工程化衬底来形成CTE匹配的外延器件层可以缓解许多对于宽带隙器件常见的热相关失效机制。
化合物半导体器件(例如基于氮化镓(GaN)的高电子迁移率晶体管(HEMT))在受到驱动进入深度饱和的同时，可能经受高电场和高电流(例如，大信号射频)。接点劣化、逆压电效应、热电子效应和自发热是一些常见的问题。例如，针对超过约300℃的温度，肖特基(Schottky)和欧姆接点可能会显示出接点电阻的增加并且展现钝化开裂。可能会发生栅极金属堆叠中的互扩散以及镓向外扩散到金属层中。当在大电场中加速的电子获得很高的动能时，产生热电子效应。热电子效应可能导致在氮化铝镓(AlGaN)层、氮化铝镓/氮化镓界面、钝化层/氮化镓覆盖层界面处以及缓冲层中形成阱。
阱的形成进而会导致电流崩塌和栅极延迟，从而导致跨导的可逆劣化和饱和漏极电流。即使漏极电压或栅极电压突然改变，也会观察到缓慢电流暂态。当漏极-源极电压被脉冲化时漏极电流的缓慢暂态响应被称为漏极延迟，或者在栅极-源极电压的情况下，被称为栅极延迟。当脉冲中的电压高于静态偏置点时，缓冲阱捕获自由电荷。与脉冲长度相比，这种现象是非常快的。当脉冲中的电压低于静态偏置点时，阱释放其电荷。该过程可以非常缓慢，甚至可以在几秒内。由于自由载流子被捕获和释放，它们不会立即贡献至输出电流。这种现象出现在电流暂态的初始。
漏极延迟和栅极延迟的组合效应导致了电流崩塌(二维电子气体[2-DEG]密度降低)。当缓冲层中的深层受体密度越高时，由于缓冲阱导致的栅极延迟变得越显著。当栅极上的高反向偏压导致晶体缺陷的产生时，可能会产生逆压电效应。超出了一定的临界电压，会发生对器件的不可逆的损坏，该损坏可以通过缺陷提供漏电路径。自发热可能发生在高功率应力下，并可能导致热应力应变。化合物半导体器件也会遭受电场驱动的劣化，例如栅极金属化和在接点、表面和界面处的劣化。栅极劣化会导致漏电流增加和电介质击穿。
高温反向偏压(High Temperature Reverse Bias，HTRB)测试是用于功率器件的最常用的可靠测试中的一种测试。HTRB测试在高漏极-源极偏压下评估长期稳定性。HTRB测试旨在加速通过使用偏压操作条件而被热激活的失效机制。在HTRB测试期间，器件样品在延长时段内(例如，1000小时)，在接近它们的最大额定结温的环境温度下，在等于或略小于最大额定反向击穿电压的电压下受到应力。根据阿伦尼乌斯(Arrhenius)公式(其说明了反应速率的温度依赖性)，该测试的高温加速了失效机制。在HTRB测试期间，可能会发生脱层、爆裂、器件爆炸以及其他机械问题。
在宽带隙半导体器件(如GaN功率器件)的栅极电介质中，也观察到了类似于时间依赖性的电介质击穿(Time-Dependent Dielectric Breakdown，TDDB)的失效机制(这是MOSFET(金属氧化物半导体场效应晶体管)中常见的失效机制)。当由于长时间施加相对低的电场而使栅极电介质击穿(与由强电场导致的立即击穿相反)时，发生TDDB。此外，温度循环(TMCL)期间的失效可以与封装应力、接合焊盘金属化、模制化合物、湿度敏感度和其他封装级的问题相关。
如上文所讨论的，工程化衬底可以具有与生长在其上的一个或多个外延氮化镓器件层的CTE相匹配的CTE。外延氮化镓器件层也可以与工程化衬底晶格匹配。因此，外延氮化镓器件层可以具有更低缺陷密度和更高质量。通过外延生长可以形成相对厚的漂移区。此外，可以由工程化衬底制成大直径的晶圆，从而降低了制造成本。工程化衬底可以提高器件的稳定性。例如，具有与外延氮化镓器件的CTE匹配的CTE可以有助于缓和热应力，该热应力是器件稳定性的关键因子。与热应力相关的器件失效可以包括热激活的漏极-源极击穿、穿通效应、沿着沟道的击穿、以及穿过缓冲层的击穿。也可以减少自发热。此外，具有低缺陷密度的高质量的外延氮化镓层可以有助于提高器件的稳定性，因为一些缺陷可以被电压应力激活，并且可能贡献至横向漏电和纵向漏电。高质量的外延氮化镓层也可以解决诸如可以影响场分布和位错密度的局部化的非化学计量区(non-stoichiometric regions)的问题。
传统的基于硅的MOSFET技术接近于性能和切换速度的物理极限。横向基于氮化镓的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)提供了超越中功率系统至低功率系统中的基于硅的MOSFET领域的机会，中功率系统至低功率系统为诸如太阳能逆变器、紧凑型电源(Compact Power Supply，PFC)、开关模式电源(Switch-Mode PowerSupply，SMPS)、电机驱动器、RF功率放大器、固态照明(Solid State Lighting，SSL)、智能电网以及车辆电机驱动系统。横向基于氮化镓的HEMT可以提供高效率、高频率操作、低切换和传导损失等许多优势。
本发明的一些实施例使用由工程化衬底提供的机械和电气性质将不同类型的器件(例如横向基于GaN的功率器件和光电子器件)集成在单一衬底上。图9为在工程化衬底900上制造的多个器件的简化的平面图。上述的工程化衬底工的独特性质有助于集成无法在其他衬底上进行组合的器件。工程化衬底提供具有良好导热性的绝缘衬底，可在该绝缘衬底上生长高质量的厚的GaN。例如，工程化衬底900可以包括具有多个器件的集成电路，每个器件为不同的类型。第一器件902可以是横向增强型(常闭)高电子迁移率晶体管(HEMT)。第二器件904可以是横向耗尽型(常开)HEMT。第三器件906可以是垂直增强型HEMT，第四器件908可以是垂直耗尽型HEMT。
器件类型并不受限于本文所提供的示例。增强型(EM)器件和耗尽型(DM)器件的任何组合均可以形成在工程化衬底900上。虽然对于大多数集成电路而言，横向器件是优选的，但是使用了工程化衬底900的本文所描述的实施例可以将EM或DM横向器件与EM或DM垂直器件进行组合。除了横向尺寸上的差异外，衬底900上的相邻器件在半导体结构和构成上也可能不同。针对个别器件，结构和构成可以用于控制工作电压和电流差。除了个别器件性质之外，本文描述的制程可以在个别器件之间提供电气隔离。因此，工程化衬底900提供了可以在其上将器件隔离的表面。在一些实施例中，可以在工程化衬底上制造多个器件，使得多个器件之间不具有穿过衬底的电传导。本领域普通技术人员可以意识到多种变化、修改和替代。
图10A为图示了根据本发明的另一实施例的形成在工程化衬底1010上的多个器件的简化的截面示意图。多个装置包括第一器件1004和第二器件1006，该第一器件1004是根据使该器件作为耗尽型(常开)HEMT工作的工艺流程来制造的，该第二器件1006是根据在第二沟道区1044中包括凹部1042的工艺流程来制造的。第二沟道区1044中的凹部1042使得第二器件1006作为增强型(常闭)HEMT工作。根据针对多个器件中的每一个器件的独特的一组器件需求，可以在工程化衬底1010上形成多个器件。在一些实施例中，如以上参照图1、图3和图4所描述的，工程化衬底1010可以包括：多晶陶瓷芯1008、耦合至多晶陶瓷芯1008的第一粘附层、耦合至第一粘附层的阻挡层、耦合至阻挡层的键合层以及耦合至键合层的实质单晶层。在一些实施例中，粘附层、键合层和阻挡层可以形成为包围多晶陶瓷芯1008的壳。
虽然图10A图示了作为耗尽型(常开)HEMT的第一器件1004和作为增强型(常闭)HEMT的第二器件1006，但是根据各个实施例，第一器件1004和第二器件1006也可以均是耗尽型(常开)HEMT或均是增强型(常闭)HEMT。
根据一个实施例，工程化衬底1010可以进一步包括耦合至键合层的实质单晶层1012。例如，实质单晶层1012可以包括实质单层结晶硅。在一些实施例中，工程化衬底1010可以进一步包括耦合至实质单晶层1012的成核层1014，以促进包括有实质单晶的基于氮化镓的材料的外延器件层的形成。在一些实施例中，成核层1014经掺杂的程度可以以等于、小于或高于围绕的层。在其他的实施例中，可以利用预定的成分来设计并实现成核层的成分。
在另一实施例中，工程化衬底1010的多晶陶瓷芯1008包括氮化铝。在一些实施例中，如上面参照图1所讨论的，工程化衬底1010可以进一步包括：耦合至第一粘附层的导电层，以及耦合至导电层的第二粘附层，其中，导电层和第二粘附层设置在第一粘附层与阻挡层之间。在一些实施例中，第一粘附层可以包括第一正硅酸乙酯(TEOS)氧化层，以及第二粘附层可以包括第二TEOS氧化层。阻挡层可以包括氮化硅层。导电层可以包括多晶硅层。
根据一个实施例，多个器件1000进一步包括耦合至成核层1014和实质单晶层1012的缓冲层1020(例如，氮化镓(GaN)缓冲层)。缓冲层1020可以通过在成核层1014或者实质单晶层1012上进行外延生长来形成。根据一个实施例，缓冲层1020可以具有大于约20μm的厚度。在一些实施例中，缓冲层1020可以实施为氮化铝镓(即，AlxGa1-xN)缓冲层，或者可以为氮化镓层和氮化铝镓层的组合，例如单一材料的多个层或者不同材料的多个层。应当注意的是，在一些实施例中，作为氮化镓层来讨论的层可以由AlxGa1-xN层替代。作为一个示例，缓冲层1020可以由具有第一组摩尔分数的AlxGa1-xN来替代，并且阻挡层1032可以为具有第二组摩尔分数的AlxGa1-xN。本领域普通技术人员可以意识到多种变化、修改和替代。
使用了AlxGa1-xN缓冲层的功率器件可以通过制造AlxGa1-xN缓冲层来引入沟道区1130，AlxGa1-xN缓冲层从工程化衬底延伸具有第一预定摩尔分数(x)而接近源极接点、栅极接点和漏极接点具有第二预定摩尔分数(x)。第一预定摩尔分数(x)可以是低的，例如小于10％，以提供所期望的载流子约束。在其他的实施例中，铝摩尔分数(x)的范围是10％至30％。AlxGa1-xN外延层可以利用铁或碳掺杂，以进一步增加外延层的电阻率，其用作绝缘层或者阻挡层。在申请号为62/447,857的美国临时专利申请中提供了与外延缓冲层所用材料和外延缓冲层的制造有关的附加说明，其全部内容以引用方式并入本文中，以用于所有目的。
较厚的缓冲层1020可以向多个器件1000提供更低的漏电流和更高的击穿电压。在一些实施例中，缓冲层1020可以包括多个层。例如，缓冲层1020可以包括氮化铝、氮化铝镓和氮化镓层。在一些实施例中，缓冲层1020可以包括多达150层的超晶格，每一层具有大约2nm至3nm的厚度。超晶格是通过周期性外延生长制造的人工晶格。周期性的超晶格是通过在彼此顶部生长相互交替的两种半导体层来实现的，每一种半导体层每次生长至相同的厚度和摩尔分数。根据本发明的一些实施例，使用超晶格而不是其他缓冲层设计的优点在于，超晶格可以通过在沟道区上方生长例如氮化铝镓/氮化镓超晶格层来减小薄层电阻，并且可以降低异质界面处的势垒高度。在其他的实施例中，超晶格并不能降低在异质界面处的势垒高度。本领域普通技术人员可以意识到多种变化、修改和替代。
根据一个实施例，多个器件1000进一步包括针对每一个器件的沟道区。可以通过在缓冲层1020上形成一个或多个III-V族外延层来制造针对每一个器件的沟道区。第一器件1004包括第一沟道区1030，该第一沟道区1030对应于在与第一器件1004和缓冲层1020相关联的一个或多个III-V族外延层的界面附近的区域。第一沟道区1030具有第一端1024、第二端1026以及设置在第一端1024与第二端1026之间的中心部1028。沟道区1030的中心部可以包括沟道区阻挡层。在一些实施例中，沟道区阻挡层可以为耦合至缓冲层1020的阻挡层1032(例如，氮化铝镓(AlxGa1-xN)阻挡层)以及耦合至阻挡层1032的覆盖层1034(例如，氮化镓覆盖层)。覆盖层1034有助于减少通过肖特基接点的反向漏电以及减少峰值电场。覆盖层1034还可以在处理期间保护阻挡层1032并且防止氮除气。此外，覆盖层1034对于器件性能也具有积极影响，例如增加增益、提高功率附加效率以及改善直流(DC)稳定性。
第一器件1004进一步包括：设置在第一沟道区1030的第一端处的源极接点1040、设置在第一沟道区1030的第二端处的漏极接点1050、以及耦合至覆盖层1034并且设置在沟道区1030的中心部中的栅极接点1060。在一些实施例中，为了移除功率器件中的寄生电荷，过孔1002可以将源极接点1040连接至单晶层1012。与硅上氮化镓(其可以利用穿过导电硅衬底的背面接点)相比，利用了绝缘的工程化衬底的本发明的实施例可以利用过孔(例如，过孔1002)以提供到单晶层1012的电连接。根据本发明的实施例，通过外延生长来形成阻挡层1032和覆盖层1034。如图10A所示，在操作中，在缓冲层1020与阻挡层1032之间的界面处，在缓冲层1020中可以形成薄的二维电子气(2DEG)层1036。由于缓冲层1020是未掺杂的，在薄的2DEG层1036中的电子可以快速移动，而不会与任何杂质相撞。这可以使沟道1038具有非常低的电阻率，换句话说，具有非常高的电子迁移率。
在一些实施例中，第一器件1004可以进一步包括覆盖覆盖层1034的钝化层1070。钝化层1070可以包括氮化硅或者其他绝缘材料。第一器件1004还可以包括：电连接至源极接点1040的形成源极电极的第一场板金属1080以及设置在漏极接点1050上的形成漏极电极的第二金属1090。
多个器件1000进一步包括第二器件1006。第二器件可以与第一器件1004共享一个或多个III-V族外延层，例如阻挡层1032。第二器件可以使用第二沟道区1044中的凹部1142，以作为增强型(常闭)HEMT工作。第二器件1006可以形成在与第一器件1004相同的工程化衬底1010上。根据一个实施例，第二器件1006可以形成在与第一器件1004相同的缓冲层1020上。
第二器件1006包括第二沟道1044，该第二沟道1044对应于在与第二器件1006和缓冲层1020相关联的一个或多个III-V族外延层的界面附近的区域。沟道区1044具有第一端1046、第二端1048以及设置在第一端1046与第二端1048之间的中心部1052。沟道区1044的中心部1052可以包括外延沟道区阻挡层。在一些实施例中，外延沟道区阻挡层可以为耦合至缓冲层1020的阻挡层1032(例如，氮化铝镓(AlxGa1-xN)阻挡层)。根据本发明的实施例，通过外延生长来形成阻挡层1032。阻挡层1032包括沟道区1052的中心部中的凹部1042。可以通过使用蚀刻或者其他适用的技术移除阻挡层1032的一部分来形成凹部。第二器件1006进一步包括设置在凹部中并且耦合至阻挡层1032的绝缘层1062。
第二器件1006进一步包括：设置在沟道区1044的第一端处的源极接点1054、设置在沟道区1044的第二端处的漏极接点1056、以及耦合至绝缘层1062并且设置在沟道区1044的中心部中的栅极接点1058。在各个实施例中，栅极接点1058可以耦合至多层外延栅极结构。替代移除阻挡层的一部分，外延栅极结构可以形成在阻挡层上，以形成常闭HEMT。在一些实施例中，过孔1064可以用于将源极接点1054连接至单晶层1012，以便移除第二器件1006中的寄生电荷。
如图10A所图示的，薄的2DEG层1066可以形成在缓冲层1020中并且毗邻于与第二器件1006相关联的阻挡层1032。由于缓冲层1020是未掺杂的，在薄的2DEG层1066中的电子可以快速移动，而不会与任何杂质相撞。这给予第二沟道区1044非常低的电阻率，换句话说，非常高的电子迁移率。在耗尽型(常闭)中，当栅极电压为零时，凹部1042和绝缘层1062阻挡2DEG的一部分。在申请号为15/684,724的美国专利申请中提供了与外延缓冲层和外延栅极结构的材料和制造有关的附加说明，其全部内容以引用方式并入本文中，以用于所有目的。
多个器件1000可以由非导电缓冲层隔离。在一些实施例中，可以通过在缓冲层1020的一部分中形成凹部1068来进一步隔离多个器件1000。可以通过移除设置在器件之间的缓冲层1020的一部分来形成凹部1068。可以通过使用蚀刻或者其他适用的技术移除缓冲层1020的一部分来形成凹部。本领域普通技术人员可以意识到多种变化、修改和替代。
图10B为图示了根据本发明的另一实施例的可以形成在工程化衬底上的多个III-V族外延层的简化的截面示意图。在一些实施例中，可以在工程化衬底1010上形成多个III-V族外延层。例如，可以在工程化衬底1010上形成背接点层1015。可以在背接点层1015上形成缓冲层1020。可以在缓冲层1020上形成沟道层1021。可以通过以下方式来形成沟道层1021：例如，通过制造从工程化衬底1010和/或背接点层1015延伸的具有第一预定摩尔分数(x)并且具有第二预定摩尔分数(x)的AlxGa1-xN缓冲层1020来形成沟道层1021。接下来，可以在沟道层1021上形成P型GaN层或P-GaN层1023。可以在P-GaN层1023上形成第二缓冲层1025。可以在第二缓冲层1025上形成第二沟道层1027。第一缓冲层1020和第二缓冲层1025的厚度可以基于或者相关于由III-V族外延层形成的一个或多个器件的额定电压。在一些实施例中，该厚度的范围可以从1μm至15μm。在一些实施例中，可以在第二沟道层1027上形成AlGaN栅极层1029。
图10C为图示了根据本发明的另一实施例的形成在工程化衬底上的多个器件的简化的截面示意图。在一些实施例中，可以使用一种或多种CMOS兼容处理技术来选择性地移除图10B所图示的III-V族外延层的多个部分，以在工程化衬底上形成多个器件，例如HEMT器件和横向结栅场效应晶体管(LJFET)。例如，可以移除AlGaN栅极层1029的多个部分，以暴露第二沟道层1027的多个部分并且形成用于HEMT器件的第一栅极1047。可以在第一栅极1047上形成第一HEMT栅极接点1033。可以在第二沟道层1027的暴露部分上形成第一HEMT漏极接点1035和第一源极接点1031。
在一些实施例中，可以移除第二缓冲层1025的一个或多个部分，以暴露P-GaN层1023。可以在P-GaN层1023的第一暴露部分上形成HEMT背接点1037并且在P-GaN层1023的第二暴露部分上形成第二LJFET栅极接点1041。可以移除P-GaN层1023的一个或多个部分，以形成沟道层1021的一个或多个暴露部分。可以在沟道层1021的一个或多个暴露部分上形成第二LJFET源极接点1039和第一LJFET漏极接点1043。可以移除沟道层1021和缓冲层1020的一个或多个部分，以暴露背接点层1015的一个或多个部分。可以在背接点层1015的一个或多个暴露部分上形成HEMT背接点1045。应当理解的是，根据本发明的实施例，图10B和图10C中所图示的具体层和器件提供了形成在工程化衬底上的集成器件的特定布置方式。根据可替代的实施例，可以在工程化衬底上形成其他层、器件或接点。此外，图10B和图10C中所图示的个别器件、层和部件可以包括多个子层，这些子层可以以适合于该个别器件的各种布置进行制造。此外，可以根据特定应用来添加其他器件、层或部件或者移除已有层或部件。本领域普通技术人员可以意识到多种变化、修改和替代。
图11为图示了根据本发明的实施例的在工程化衬底上制造多个器件的方法1100的简化的流程图。根据一个实施例，方法1100包括：在1110，通过以下步骤形成衬底：提供多晶陶瓷芯；利用第一粘附壳包封多晶陶瓷芯；利用阻挡层包封第一粘附壳；在阻挡层上形成键合层；以及将实质单晶层接合至键合层。
方法1100进一步包括：在1112，在衬底上形成缓冲层(例如，GaN缓冲层)；并且在1114，根据与多个器件相关联的需求，在缓冲层上形成一个或多个III-V族外延层。在一些实施例中，形成一个或多个III-V族外延层可以包括：通过以下步骤在缓冲层上形成沟道区：在缓冲层上形成III-V族外延阻挡层(例如，AlxGa1-xN阻挡层)并且在阻挡层上形成外延覆盖层(例如，氮化镓覆盖层)。沟道区具有第一端、第二端以及在第一端与第二端之间的中心部。
方法1100进一步包括：在1116，通过将设置在多个器件之间的一个或多个III-V族外延层的一部分移除以及将设置在多个器件之间的缓冲层的一部分移除，在衬底上形成多个器件。一个或多个III-V族外延层可以包括有源层。可以使用诸如化学蚀刻或等离子蚀刻的技术来对有源层和缓冲层进行蚀刻。可以将有源层和缓冲层移除至特定深度。在一些实施例中，深度依赖于器件需求。
在一些实施例中，形成多个器件可以包括：形成多个源极接点，每一个源极接点位于与多个器件中的一个或多个器件相关联的沟道区的第一端处；形成多个漏极接点，每一个漏极接点位于与多个器件中的一个或多个器件相关联的沟道区的第二端处；以及形成沟道区的栅极接点中心部，每一个栅极接点与多个器件中的一个或多个器件相关联。在一些实施例中，栅极接点可以形成在覆盖层和/或外延栅极结构上。
在一些实施例中，在衬底上形成多个器件可以进一步包括：通过各种方法来平坦化多个器件。这些方法例如包括沉积电介质材料以及执行化学机械平坦化(CMP)。在各个实施例中，可以使用器件互连将不同类型的器件整体地集成在相同的工程化衬底上。在一些实施例中，可以使用分割道蚀刻(street etching)以进一步地将第一组集成器件与第二组集成器件隔离。在集成不同类型的器件之后，可以在集成的器件上形成导电垫并且将集成的器件进行封装，以用作集成电路。
应当理解的是，图11中所图示的具体步骤提供了根据本发明的另一实施例的在工程化衬底上制造多个器件的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图11中所图示的个别步骤可以包括多个子步骤，这些子步骤可以以适合于该个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图12为图示了根据本发明的另一实施例的形成在工程化衬底1210上的多个器件1200的简化的截面示意图。多个器件包括在工程化衬底1210、导电层1248和缓冲层1220上制造的第一器件1204。在一些实施例中，导电层1248耦合至工程化衬底1210和缓冲层1220。第一器件1204与图10A所图示的第一器件1004相似。在一些实施例中，可以使用与第一器件1204相同的工程化衬底1210、导电层1248和缓冲层1220来制造第二器件1206。
在一些实施例中，如以上参照图1、图3和图4所描述的，工程化衬底1210可以包括：多晶陶瓷芯1208、耦合至多晶陶瓷芯1208的第一粘附层、耦合至第一粘附层的阻挡层、耦合至阻挡层的键合层以及耦合至键合层的实质单晶层。根据一个实施例，工程化衬底1210可以进一步包括：耦合至键合层的实质单晶层1212。例如，实质单晶层1212可以包括实质单晶硅。在一些实施例中，工程化衬底1210可以进一步包括耦合至实质单晶层1212的成核层(未图示)，以促进外延器件层的形成。在各个实施例中，多晶陶瓷芯1208由以上参照图1、图3、图4和图10所描述的材料组成。
根据一个实施例，可以使用耦合至导电层1248的缓冲层1220来制造第二器件1206。导电层1248进一步地耦合至实质单晶层1212。在一些实施例中，缓冲层1220可以为超晶格，该超晶格包括多个层。例如，缓冲层1220可以包括：耦合至单晶硅层的氮化铝层、耦合至氮化铝层的氮化铝镓层以及耦合至氮化铝镓层的氮化镓层。第二器件1206可以包括耦合至缓冲层1220的半绝缘层(未图示)。在一个实施例中，半绝缘层包括氮化镓。
根据一些实施例，缓冲层1220可以是导电的。在各个实施例中，可以将缓冲层1220掺杂至预定浓度。第二器件1206包括：耦合至导电层1248的作为第一N型氮化镓层的缓冲层1220、耦合至第一N型氮化镓层(缓冲层1220)的第二N型氮化镓层1244以及耦合至第二N型氮化镓层1244的P型氮化镓层1246。缓冲层1220可以用作P-N二极管的N区，并且具有相对高的N型掺杂浓度。第二N型氮化镓层1244可以用作漂移区，并且与第一N型氮化镓层(缓冲层1220)的掺杂浓度相比可以具有相对低的掺杂浓度。P型氮化镓层1246可以用作P-N型二极管的P区，并且具有相对高的P型掺杂浓度。
在一个实施例中，移除第二N型氮化镓层1244的一部分以及P型氮化镓层1246的一部分和第一N型氮化镓层(缓冲层1220)，以暴露导电层1248的一部分，从而可以在其上形成阴极接点1270。在其他实施例中，可以在第一N型氮化镓层(缓冲层1220)上形成阴极接点。在一些实施例中，阴极接点1270可以包括钛铝(Ti/Al)合金或者其他合适的金属材料。可以通过蚀刻或者其他合适的技术来移除第一N型氮化镓层(缓冲层1220)的所述部分、第二N型氮化镓层1244的所述部分以及P型氮化镓层1246的所述部分。在导电层1248的剩余部分上形成阳极接点1260。在一些实施例中，阳极接点1260可以包括镍铂(Ni/Pt)合金、镍金(Ni/Au)合金等。第二器件1206可以进一步包括：耦合至阳极接点1260的第一场板1282以及耦合至阴极接点1270的第二场板1284。在一些实施例中，第二器件1206可以进一步包括：钝化层1070，该钝化层1070覆盖P型氮化镓层1246和第一N型氮化镓层(缓冲层1220)的暴露表面，以及第二N型氮化镓层1244。钝化层1290可以包括氮化硅或者其他绝缘材料。在一些其他实施例中，第二器件1206可以形成为肖特基二极管。
在一些实施例中，第二N型氮化镓层1244可以具有大于约20m的厚度。工程化衬底1210的独特的CTE匹配性质提供了能够用于沉积具有低错位密度的相对厚的漂移区的衬底。这些性质可以为第二器件1206提供低漏电流和高得多的击穿电压以及许多其他优点。
通过深蚀刻将第一器件1204与第二器件1206电气隔离。一个或多个层1268的深蚀刻可以移除缓冲层1220、导电层1248和实质单晶层1212，以暴露工程化衬底1210的多晶陶瓷芯1208。个别器件需求或集成电路的特定应用可以确定是否制造图10A中图示的凹部1068或图12中图示的一个或多个层1268的深蚀刻。一个或多个蚀刻层1268的深蚀刻可以促进横向器件结构(例如毗邻于缓冲层1220的阴极接点1270)的制造。此外，一个或多个蚀刻层1268的移除可以促进如所需的到器件背面的连接的制造。本领域普通技术人员可以意识到多种变化、修改和替代。
图13为图示了根据本发明的实施例的在工程化衬底上制造多个器件的方法1300的简化的流程图。方法1300包括：在1310，通过以下步骤形成衬底：提供多晶陶瓷芯；利用粘附壳包封多晶陶瓷芯；利用阻挡层包封粘附壳；在阻挡层上形成键合层；以及形成耦合至键合层的实质单晶层。
方法1300进一步包括：在1312，在单晶硅层上形成导电层；以及在1314，在导电层上形成缓冲层。在一些实施例中，缓冲层可以是导电的并且导电层可以是包括多个外延层的更厚的缓冲层的适当掺杂的外延层的子集。方法1300进一步包括：在1316，根据针对多个器件的需求在缓冲层上形成一个或多个III-V族外延层。
根据一些实施例，方法1300进一步包括：在1318，利用以下步骤形成多个器件：在1320，将设置在多个器件之间的一个或多个III-V族外延层的一部分和缓冲层的一部分移除，以暴露导电层的一部分，在1322，形成耦合至导电层的暴露部分的一部分的接点，并且在1324，在外延P型氮化镓层的剩余部分上形成阳极接点；以及在1326，将未耦合至接点的导电层的剩余的暴露部分移除。可以使用诸如蚀刻和CMP的技术来移除部分的III-V族外延层、部分的缓冲层和部分的导电层。在一些实施例中，可以将图1中描述的衬底的层移除至到达多晶陶瓷芯的深度。
在一些实施例中，可以移除部分的衬底以形成到多个器件中的一个或多个器件的一个或多个背面接点。可以通过各种方法来将多个器件平坦化，这些方法包括使用环氧树脂或光可固化聚合物来填充间隙。在形成背面接点和平坦化之后，可以制造不同类型器件之间的互连。在各个实施例中，可以使用器件互连将不同类型的器件整体地集成在相同的工程化衬底上。在一些实施例中，可以使用分割道蚀刻以进一步地将第一组集成器件与第二组集成器件隔离。在不同类型的器件的集成之后，可以在集成的器件上形成导电垫并且将集成的器件进行封装，以用作集成电路。
应当理解的是，图13中所图示的具体步骤提供了根据本发明的另一个实施例的在工程化衬底上制造多个器件的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图13中所图示的个别步骤可以包括多个子步骤，这些子步骤可以以适合于该个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图14A为图示了根据本发明的另一实施例的衬底的简化的截面示意图，该衬底配置成制造具有多个不同的缓冲层外延结构的多个器件。图14A图示了具有掩膜1404的工程化衬底1402，该掩膜1404配置成生长第一缓冲层1406和第一器件结构1408。图14B图示了在形成第一缓冲层1406、第一器件结构1408和第二掩膜1420之后的工程化衬底1402。形成在工程化衬底1402上的第二掩膜1420覆盖第一缓冲层1406和第一器件结构1408。第二掩膜1420包括用于生长第二缓冲层1410和第二器件结构1412的窗。在一些实施例中，第二缓冲层1410和第二器件结构1412可以包括与第一缓冲层1406和第一器件结构1408不同的外延层和不同的结构。图14C图示了在形成第二缓冲层1410、第二器件结构1412和第三掩膜1424之后的工程化衬底1402。第三掩膜1424包括用于生长第三缓冲层1414和第三器件结构1416的更大的窗。在一些实施例中，窗可以更大以促进在第三缓冲层1414的基部形成具有导电层的电接点。图14D图示了在形成第三缓冲层1414和第三器件结构1416之后的工程化衬底1402。可以基于特定的集成电路的需求在工程化衬底1402上形成任意数量的缓冲层和器件类型。
一旦形成缓冲层和器件，可以通过各种方法将器件平坦化，这些方法诸如为根据需要使用环氧树脂或光可固化聚合物来填充器件之间的间隙以及执行CMP。在平坦化之后，可制造器件互连并且分割道蚀刻可以进一步地将工程化衬底1402上的集成电路隔离。在制造器件互连之后，可以形成导电垫并且可以完成封装。应当理解的是，根据本申请的实施例，图14A至图14D中所图示的具体步骤提供了在相同的衬底上制造具有不同的外延结构的多个岛部的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。此外，图14A至图14D中所图示出的个别步骤可以包括多个子步骤，这些子步骤可以以适合于该个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加额外或现有的步骤或者移除一些步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图15为图示了根据本发明的另一实施例的在单一衬底上制造具有的不同的缓冲层外延结构的多个器件的方法1500的简化的流程图。方法1500包括：在1510，通过以下步骤形成衬底：提供多晶陶瓷芯；利用第一粘附壳包封多晶陶瓷芯；利用阻挡层包封第一粘附壳；在阻挡层上形成键合层；以及形成耦合至键合层的实质单晶层。
方法1500进一步包括：在1512，形成具有实质单晶层的第一暴露部分的第一掩膜；以及在1514，在第一暴露部分上形成与第一器件相关联的第一缓冲层。方法1500进一步包括：在1516，移除第一掩膜；在1518，形成具有实质单晶层的第二暴露部分的第二掩膜；以及在1520，在第二暴露部分上形成与第二器件相关联的第二缓冲层。根据一些实施例，第一缓冲层可以是具有第一掺杂浓度的N型氮化镓层。第二缓冲层可以是具有第二掺杂浓度的N型氮化镓外延层，根据器件需求第二掺杂浓度不同于第一掺杂浓度。
根据一些实施例，方法1500进一步包括：在1522，在第一缓冲层和第二缓冲层上形成一个或多个III-V族外延层，其中根据多个器件的需求来形成一个或多个III-V族外延层。该方法进一步包括：在1524，在多个器件之间进行蚀刻。一旦形成缓冲层和器件，可以通过各种方法将器件平坦化，这些方法诸如为根据需要使用环氧树脂或光可固化聚合物来填充器件之间的间隙以及执行CMP。在平坦化之后，可制造器件互连并且可以利用分割道蚀刻进一步地将工程化衬底1402上的集成电路隔离。在制造器件互连之后，可以形成导电垫并且可以完成封装。
应当理解的是，图15中所图示的具体步骤提供了根据本发明的另一个实施例的在工程化衬底上制造具有不同的缓冲层外延结构的多个器件的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图15中所图示的个别步骤可以包括多个子步骤，这些子步骤可以以适合于个别步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
衬底的外延生长和选择性刻蚀可用于形成特定的集成电路以及该集成电路所包含的器件。在一些实施例中，器件专用化方案包括增强型器件和耗尽型器件对。如果为了制造增强型器件而生长缓冲层的外延层，则可以使用添加法制程(additive process)或减去法制程(subtractive process)以使用相同的衬底和缓冲层来形成耗尽型器件。如果选择添加法制程，则可以通过使用选择性外延在缓冲层上沉积外延材料(例如AlN)来制造耗尽型器件。如果选择减去法制程，则可以使用P-GaN蚀刻来形成耗尽型器件。
在其他的实施例中，生长缓冲层的外延层来制造耗尽型器件。在这些实施例中，可以使用加添加法制程或减去法制程来制造增强型器件。可以通过减去法栅极凹部蚀刻或者通过P-GaN(例如P-GaN栅极)的添加法原子层沉积(ALD)来制造增强型器件。
在一些实施例中，可以使用工程化衬底来制造不同的垂直型器件。图16A图示了在工程化衬底1602上制造的三个器件。多个器件中的每一个上的第一表面1650可以键合至临时载体1654的前表面1652。每一个器件的第一表面1650或前表面与连接至工程化衬底1602的表面相对。一旦器件键合至临时载体1654，将移除工程化衬底1602，以暴露每一个器件上的第二表面1656。图16B图示了该特定实施例。在一些实施例中，在移除工程化衬底1602之后，根据器件需求，可以从第二表面1656上移除额外的层，例如单晶层和额外的外延层。在移除工程化衬底1602和任何额外的层之后，可以在暴露的第二表面1656上形成导电层1658。在一些实施例中，可以在第二表面1656上电镀铜。导电层1658可以键合至载体晶圆1660，并且可以移除临时载体。
图16C图示了具有新形成的键合至载体晶圆1660的导电层1658的器件。在一些实施例中，在键合至载体晶圆之后，可以通过对载体晶圆的蚀刻来隔离这些器件。在一些实施例中，可以制造用于一个或多个器件的背面接点。在一些实施例中，在衬底上形成多个器件可以进一步包括：通过各种方法来平坦化多个器件。这些方法例如包括沉积电介质材料以及执行化学机械平坦化。在各个实施例中，可以使用器件互连将不同类型的器件整体地集成在相同的工程化衬底上。在一些实施例中，可以利用分割道蚀刻以进一步地将第一组集成器件与第二组集成器件隔离。在集成不同类型的器件之后，可以在集成的器件上形成导电垫并且将集成的器件进行封装，以用作集成电路。
可以使用一些技术来移除工程化衬底1602和额外的层。例如，可以将化学物质(例如，氢氟酸(HF))注入到维持垂直型半导体二极管的晶圆的侧面，以蚀刻掉缓冲层和半绝缘层中的一者或多者，而陶瓷芯和垂直型半导体二极管外延堆叠保持完整。蚀刻缓冲层和半绝缘层中的一者或多者将垂直型半导体二极管外延堆叠与工程化衬底的剩余部分分离，而保留陶瓷芯，以供再次使用。通过取消抛光制程，这种化学剥离制程也减少了垂直型半导体二极管外延堆叠上的整体应力。如果使用氮化镓衬底，则不能选择性地移除该衬底。此外，氮化镓衬底包括影响生长于其上的外延层的质量的缺陷，例如面翻转、残余应力、易碎性和错误切割面。在使用氮化镓衬底的一些实施例中，75％的阻抗可以归因于衬底中的缺陷。本发明的实施例(其将衬底移除以暴露用于接点形成的外延层)可以减少电阻抗和热阻抗。。
在一些实施例中，可以使用牺牲层以用于化学剥离制程。牺牲层可以使用当暴露到HF时极易溶解的金属(例如，钛(Ti))。在一些实施例中，牺牲层可以包括：钛(Ti)、钒(V)、铬(Cr)、钽(Ta)、钨(W)、铼(Re)、氧化硅、氮化硅、氮氧化硅或者它们的组合中的一者。除了牺牲层，也可以使用保护层。保护层可以防止在外延氮化镓生长期间，金属(例如，钛)从牺牲层200扩散至氮化镓外延层中。在申请号为15/288,506的美国专利申请还提供了有关于移除衬底、缓冲层和半绝缘层的额外描述，其全部内容以引用方式并入本文中，以用于所有目的。关于垂直型半导体二极管所描述的衬底移除制程也可以用于本文所描述的任何器件。本领域普通技术人员可以意识到多种变化、修改和替代。
还应当理解的是，本文描述的示例和实施例仅用于说明目的，以及对于本领域技术人员而言，将建议其对这些示例和实施例的各种修改或改变，并且这些修改或改变包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (20)

1.一种形成多个器件的方法，包括：
通过以下步骤形成衬底：
提供多晶陶瓷芯；
利用第一粘附壳包封所述多晶陶瓷芯；
利用阻挡层包封所述第一粘附壳；
在所述阻挡层上形成键合层；以及
形成耦合至所述键合层的实质单晶层；
形成耦合至所述实质单晶层的缓冲层；
根据与所述多个器件相关联的需求在所述缓冲层上形成一个或多个III-V族外延层；以及
通过以下步骤在所述衬底上形成所述多个器件：
将设置在所述多个器件之间的所述一个或多个III-V族外延层的一部分移除；以及
将设置在所述多个器件之间的所述缓冲层的一部分移除。
2.根据权利要求1所述的方法，其特征在于，所述一个或多个III-V族外延层包括GaN。
3.根据权利要求1所述的方法，其特征在于，进一步包括：将所述衬底上的所述多个器件平坦化。
4.根据权利要求3所述的方法，其特征在于，所述平坦化进一步包括：
在所述多个器件上形成电介质层；以及
使用化学机械平坦化来使所述多个器件平滑。
5.根据权利要求1所述的方法，其特征在于，进一步包括：在所述多个器件中的第一器件与所述多个器件中的第二器件之间制造一个或多个互连。
6.根据权利要求1所述的方法，其特征在于，进一步包括：
将所述多个器件中的每一个器件上的第一表面键合至临时载体，其中所述第一表面与所述衬底相对；
移除所述衬底，以暴露所述器件中的每一个器件上的第二表面；
在所述第二表面上形成导电层；以及
将载体晶圆键合至所述导电层。
7.根据权利要求6所述的方法，其特征在于，进一步包括：移除所述载体晶圆的一个或多个部分，以形成一个或多个背面接点。
8.根据权利要求1所述的方法，其特征在于，所述多个器件包括：耗尽型高电子迁移率晶体管(HEMT)和增强型高电子迁移率晶体管。
9.根据权利要求1所述的方法，其特征在于，所述多个器件包括：第一耗尽型高电子迁移率晶体管(HEMT)和第二耗尽型高电子迁移率晶体管。
10.根据权利要求1所述的方法，其特征在于，所述多个器件包括：第一增强型高电子迁移率晶体管(HEMT)和第二增强型高电子迁移率晶体管。
11.根据权利要求1所述的方法，其特征在于，所述多个器件包括：高电子迁移率晶体管(HEMT)和垂直型器件。
12.一种形成多个器件的方法，包括：
通过以下步骤形成衬底：
提供多晶陶瓷芯；
利用粘附壳包封所述多晶陶瓷芯；
利用阻挡层包封所述粘附壳；
在所述阻挡层上形成键合层；以及
形成耦合至所述键合层的实质单晶层；
形成耦合至所述实质单晶层的导电层；
形成耦合至所述导电层的缓冲层；
根据所述多个器件中的每一个器件的需求在所述缓冲层上形成一个或多个III-V族外延层；以及
通过以下步骤形成所述多个器件：
将设置在所述多个器件之间的所述一个或多个III-V族外延层的一部分以及所述缓冲层的一部分移除，以暴露所述导电层的一部分；
形成耦合至所述导电层的暴露部分中的一部分的接点；以及
将未耦合至所述接点的所述导电层的剩余的暴露部分移除。
13.根据权利要求12所述的方法，其特征在于，进一步包括：将所述衬底上的所述多个器件平坦化。
14.根据权利要求13所述的方法，其特征在于，所述平坦化进一步包括：
在所述多个器件上形成电介质层；以及
使用化学机械平坦化使所述多个器件平滑。
15.根据权利要求12所述的方法，其特征在于，进一步包括：在所述多个器件中的第一器件与所述多个器件中的第二器件之间制造一个或多个互连。
16.根据权利要求12所述的方法，其特征在于，进一步包括：
将所述多个器件中的每一个器件上的第一表面键合至临时载体，其中所述第一表面与所述衬底相对；
移除所述衬底，以暴露所述器件中的每一个器件上的第二表面；
在所述第二表面上形成第二导电层；以及
将载体晶圆键合至所述第二导电层。
17.根据权利要求16所述的方法，其特征在于，进一步包括：移除所述载体晶圆的一个或多个部分，以形成一个或多个背面接点。
18.根据权利要求12所述的方法，其特征在于，所述多个器件包括：高电子迁移率晶体管(HEMT)和垂直型器件。
19.根据权利要求18所述的方法，其特征在于，所述高电子迁移率晶体管包括：耗尽型高电子迁移率晶体管和增强型高电子迁移率晶体管。
20.根据权利要求18所述的方法，其特征在于，所述垂直型器件包括：垂直型P-N二极管或者垂直型肖特基二极管。
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