JP2017135171A - 半導体基板及びその製造方法 - Google Patents

Abstract

【課題】半導体基板の接合にＳｉ膜を利用し、多結晶基板上に単結晶層を成膜する半導体基板の製造方法、及びそれによって形成される半導体基板を提供する。
【解決手段】半導体基板の製造工程は、第１基板１の上面にＳｉ薄膜層３を形成する第１成膜工程と、第２基板の上面から一定の深さに水素層を形成する水素層形成工程と、第１基板１の上面と第２基板の上面とをＳｉ薄膜層３を介して接合する接合工程と、第２基板を水素層で分離することにより、分離された第２基板の上面側が第２単結晶層２１として第１基板１上にＳｉ薄膜層３を挟んで積層された複層基板５を得る分離工程と、複層基板５を構成する第２単結晶層２１上に、第３の半導体材料の単結晶からなる第３単結晶層４１を形成する第３成膜工程と、を備える。
【選択図】図２

Description

本発明は、半導体基板及びその製造方法に関する。詳しくは、半導体基板の接合にＳｉ膜を利用し、多結晶基板上に単結晶層を成膜する半導体基板の製造方法、及びそれによって形成される半導体基板に関する。

高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化珪素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図７（ａ）は、ＳｉＣからなる一般的な縦型構造のショットキーダイオード（９１）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にガードリングとなるＰ型不純物領域９１１、９１２、及びショットキー電極９１３が形成されている。電流ｉは、ショットキー電極９１３と支持基板９０１の底面に形成されている電極９０３との間で流れる。
また、同図（ｂ）は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の底面に形成されている電極９０３との間で流れる。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、３００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。

ＳｉＣは格子定数の異なる炭素と珪素とからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、そのため素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層９０２の下地である支持基板９０１の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図７に示すような縦型構造の素子の場合には、電流を縦方向に流すために支持基板９０１は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされている。その上で、素子形成後には、支持基板９０１を薄く加工することによって支持基板層の抵抗の更なる低減を図っている。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。

また、ＳｉＣからなる半導体素子の基板としては、表層の能動層だけが単結晶であればよい。支持基板層は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。従来、能動層となる単結晶層と単結晶ではない支持基板層とを接合する基板製造方法がある。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、表面活性化手法により基板の貼り合せを行う例も開示されている（非特許文献１、２を参照）。

特表２００４−５０３９４２号 特開２００２−２８０５３１号

S.Essig 他、Fast atom beam-activated n-Si/n-GaAs wafer bonding with high interfacial transparency and electrical conductivity、JOURNAL OF APPLIED PHYSICS 113、203512 (2013) J.Suda 他、Characterization of 4H-SiC Homoepitaxial Layers Grown on 100-mm-Diameter 4H-SiC/Poly-SiC Bonded Substrates、ICSCRM 2013 by Suda Kyoto University、Author corrected paper:Th-P-62

前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの支持基板（支持層）上に、単結晶からなる薄膜層が能動層として形成されている。能動層となる単結晶層はエピタキシャル成長させることにより製造されている。この支持基板は単結晶でもよいし多結晶でもよいので、薄い単結晶層と安価な多結晶半導体基板とを接合技術により貼り合せする手法も提案されてきた。特許文献１、２、非特許文献１等に記載されているいずれの方法も、支持基板を安価にするための手法である。しかし、このような接合には高価な設備を必要とするという問題がある。また、硬いＳｉＣの研磨に要する工数のために基板が高価格になってしまうという問題がある。
半導体基板の接合においては、基板の表面にＳｉ（珪素）膜を形成し、ＳｉとＳｉとの界面を利用すれば接合が容易であり、接合のために界面を平坦化する研磨も容易であることが知られている。しかし、ＳｉＣ基板等を用いて素子を形成するにはＳｉの融点を超える高温での熱処理が必要である。このため、一般にＳｉＣ素子等を形成するための半導体基板にＳｉ膜が存在することは適切ではないと考えられている。

本発明は、上記現状に鑑みてなされたものであり、半導体基板の接合にＳｉ膜を利用し、多結晶基板上に単結晶層を成膜する半導体基板の製造方法、及びそれによって形成される半導体基板を提供することを目的とする。

本発明は、以下の通りである。
１．少なくとも上面の表層が第１の半導体材料の多結晶からなる円板状又は円柱状の第１基板の前記上面にＳｉ薄膜層を形成する第１成膜工程と、
第２の半導体材料の単結晶からなり、前記第１基板よりも径の小さい円板状又は円柱状の第２基板の上面から一定の深さに水素層を形成する水素層形成工程と、
前記第１基板の前記上面と前記第２基板の前記上面とを前記Ｓｉ薄膜層を介して同心円状に接合する接合工程と、
前記接合工程の後、前記第２基板を前記水素層で分離することにより、分離された前記第２基板の前記上面側が第２単結晶層として前記第１基板上に前記Ｓｉ薄膜層を挟んで積層された複層基板を得る分離工程と、
前記複層基板を構成する前記第２単結晶層上に、第３の半導体材料の単結晶からなる第３単結晶層を形成する第３成膜工程と、
を備えることを特徴とする半導体基板の製造方法。
２．前記複層基板を構成する前記第１基板の前記上面において、前記第２単結晶層の径を超える周縁部の前記Ｓｉ薄膜層を除去するＳｉ除去工程を備え、
前記Ｓｉ除去工程後に前記第３成膜工程を行う前記１．記載の半導体基板の製造方法。
３．前記第２基板の前記上面にＳｉ薄膜層を形成する第２成膜工程を備え、
前記接合工程において、前記第１基板と前記第２基板とをそれぞれの上面に形成された前記Ｓｉ薄膜層を介して接合する前記１．又は２．に記載の半導体基板の製造方法。
４．前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、
前記第３の半導体材料はＳｉＣであり、前記第３単結晶層はエピタキシャル成長により形成される前記１．乃至３．のいずれかに記載の半導体基板の製造方法。
５．前記第１の半導体材料はＳｉＣ、前記第２の半導体材料はＳｉＣ又はＧａＮであり、
前記第３の半導体材料はＧａＮであり、前記第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される前記１．乃至３．のいずれかに記載の半導体基板の製造方法。
６．前記第１の半導体材料はＳｉＣ、前記第２の半導体材料はＳｉＣ又は酸化ガリウムであり、
前記第３の半導体材料は酸化ガリウムであり、前記第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される前記１．乃至３．のいずれかに記載の半導体基板の製造方法。
７．少なくとも上面の表層が第１の半導体材料の多結晶からなる第１基板と、
前記第１基板の前記上面にＳｉ薄膜層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層と、
前記第２単結晶層上に形成された第３の半導体材料の単結晶からなる第３単結晶層と、
を備えることを特徴とする半導体基板。
８．前記第１の半導体材料はＳｉＣであり、
前記第３の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ又は前記第３の半導体材料と同一である前記７．記載の半導体基板。

本発明の半導体基板の製造方法によれば、少なくとも表層が第１の半導体材料（例えば、ＳｉＣ）の多結晶である第１基板の表面にＳｉ薄膜層を形成し、その第１基板と第２の半導体材料（例えば、ＳｉＣ）の単結晶からなる第２基板とをＳｉ薄膜層を介して接合するため、接合が極めて容易である。Ｓｉ表面は第１の半導体材料の多結晶表面と比べて硬度が低いため、高い平坦度を容易に得ることができる。また、接合面を活性化するための特別な設備を必要とせず、金属の混入や設備に起因するパーティクルの巻き込み等を生じることもない。
第１基板と第２基板とが接合された後、第２基板は薄い第２単結晶層を残して母材が分離され、その母材は再使用ができるため、高価な単結晶からなる第２基板の使用量を必要最小限とすることができる。従来、例えば高電力用途のＳｉＣ半導体基板における支持層として、高濃度のＮ型とされた厚さ３５０μｍ程度のＳｉＣ単結晶基板が用いられており、その支持層上に能動層を形成するために、低濃度のＮ型とされた厚さ５μｍ程度の単結晶層がエピタキシャル成長によって形成されている。そして、その単結晶層に半導体素子を形成した後、支持層を研磨して１００μｍ程度まで薄肉化し、その後基板裏面に電極加工をしている。本発明の製造方法によれば、高濃度Ｎ型とする第２単結晶層の厚さは０．５μｍ程度でよく、その第２単結晶層を下地として、素子耐圧の面から必要な厚さ及び必要な不純物濃度となるように、第３の半導体材料からなる高品質な第３単結晶層をエピタキシャル成長或いはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によって形成することができる。すなわち、多結晶からなる薄い第１基板を支持層とし、素子形成用の単結晶からなる第３単結晶層を薄い第２単結晶層上に形成することができるため、高価な単結晶基板の使用量を最少とすることができる。また多結晶材は靭性が高く薄い基板でも割れにくく、薄肉化処理を省略することも可能となる。
また、第１基板上の極めて薄いＳｉ薄膜層は、第２単結晶層及び第３単結晶層により覆われることとなるため、Ｓｉの融点を越える高温における加工にも耐えることができる。
更に、第２基板側の表面にもＳｉ薄膜層を形成する場合には、同じＳｉ薄膜層が表面に形成された第１基板との接合をより容易にすることができる。

第１の半導体材料及び第２の半導体材料はＳｉＣであり、第３の半導体材料はＳｉＣであり、第３単結晶層はエピタキシャル成長により形成される場合には、硬いＳｉＣ多結晶からなる第１基板を支持基板として、ＳｉＣ単結晶からなる第２単結晶層上に高品質のＳｉＣ単結晶からなる第３単結晶層を成長させることができる。バンドギャップの大きいＳｉＣ単結晶を必要な厚さだけ成長させることができるため、高耐圧が必要な用途に好適なＳｉＣ半導体基板を製造することができる。
また、第１の半導体材料はＳｉＣ、第２の半導体材料はＳｉＣ又はＧａＮであり、第３の半導体材料はＧａＮであり、前記第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される場合には、硬いＳｉＣ多結晶からなる第１基板を支持基板として、ＳｉＣ単結晶又はＧａＮ単結晶からなる第２単結晶層上に高品質のＧａＮ単結晶からなる第３単結晶層を成長させることができる。バンドギャップの大きいＧａＮ単結晶を必要な厚さだけ成長させることができるため、高耐圧用途に好適なＧａＮ半導体基板を製造することができる。
また、第１の半導体材料はＳｉＣ、第２の半導体材料はＳｉＣ又は酸化ガリウムであり、第３の半導体材料は酸化ガリウムであり、第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される場合には、硬いＳｉＣ多結晶からなる第１基板を支持基板として、ＳｉＣ単結晶又は酸化ガリウム単結晶からなる第２単結晶層上に高品質の酸化ガリウム単結晶からなる第３単結晶層を成長させることができる。バンドギャップの大きい酸化ガリウム単結晶を必要な厚さだけ成長させることができるため、高耐圧用途に好適な酸化ガリウム半導体基板を製造することができる。

本発明の半導体基板によれば、少なくとも上面の表層が第１の半導体材料の多結晶からなる第１基板と、第１基板の前記上面にＳｉ薄膜層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層と、第２単結晶層上に形成された第３の半導体材料の単結晶からなる第３単結晶層と、を備える。支持基板が多結晶からなる第１基板であるため、支持基板として従来用いられている単結晶基板に比べて安価である。また多結晶ＳｉＣは靭性に優れ割れにくく、薄肉化を省略することも可能である。また、単結晶基板に比べて不純物濃度を高くして、支持基板を低抵抗とすることが可能となる。更に、Ｓｉ薄膜層は第１基板及び第２単結晶層に囲まれるため、Ｓｉの融点を超える高温の処理を行ってもＳｉ薄膜層が溶出することはなく、半導体基板上にＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を従来と同様の手法によって形成することができる。

第１基板及び第２基板の接合前の模式的な上面図及び側面図 実施形態に係る製造方法によって形成される半導体基板の模式的断面図 第１基板上にＳｉ薄膜層を挟んで第２単結晶層が積層された複層基板を形成する工程を示す模式的断面図 第１基板上にＳｉ薄膜層を挟んで第２単結晶層が積層された複層基板を形成する別の工程を示す模式的断面図 複層基板上に第３単結晶層を形成して半導体基板を得る工程を示す模式的断面図 半導体基板にショットキーダイオードを形成する工程を示す模式的断面図 一般的な縦型構造の半導体素子（ショットキーダイオード、ＭＯＳＦＥＴ）の構造を示す模式的断面図

本発明の半導体素子の製造方法は、Ｓｉ膜を介することによって多結晶基板と単結晶基板との接合を容易にすると共に、接合後の複層基板上に単結晶層を形成する際の下地からの応力の緩和を図るものである。
図１は、本実施形態に係る製造工程における第１基板及び第２基板を模式的に表した図である。第１基板１は、第１の半導体材料からなり、少なくともその上面１０１の表層が多結晶の基板である。本図では、第１基板１の上面１０１にＳｉ薄膜層３が形成された状態を表している。第１基板１は、その全体が第１の半導体材料の多結晶から構成されていてもよいし、上面１０１から一定の厚さの表層部が第１の半導体材料の多結晶によって構成されている多層基板であってもよい。第１の半導体材料は特に限定されないが、好ましい材料としてＳｉＣが挙げられる。また、第１基板１の形状も特に限定されないが、好ましくは図１に示されるような円板状又は円柱状の基板である。第１基板１のサイズは、接合する第２基板よりひとまわり大きくされている。第１基板１の直径が、第２基板２の直径よりも１〜１０ｍｍ程度大きいことが好ましい。例えば、第１基板１として直径６インチ（約１５０ｍｍ）の基板を使用する場合、第１基板１の外径は１６０ｍｍ程度とすればよい。また、第１基板１の厚さは必要に応じて決められればよいが、支持基板として従来用いられている単結晶基板に比べて薄い基板とすることができる（例えば、厚さ２００μｍ以下）。
第２基板２は、第２の半導体材料の単結晶からなり、第１基板１よりも外径の小さい円板状又は円柱状の基板である。第２の半導体材料は特に限定されず、好ましい材料としてＳｉＣが挙げられる。本実施形態においては、第２基板２の上面２０１から一定の深さに水素層２５が形成されている。第２基板２は後に水素層２５を境界として分離され、水素層２５から上面２０１側の部分が第２単結晶層２１となる。

本実施形態に係る半導体基板の製造工程は、上記第１基板１の上面１０１にＳｉ薄膜層３を形成する第１成膜工程と、上記第２基板２の上面２０１から一定の深さに水素層２５を形成する水素層形成工程と、第１基板１の上面１０１と第２基板２の上面２０１とをＳｉ薄膜層３を介して同心円状に接合する接合工程と、接合工程の後、第２基板２を水素層２５で分離する分離工程と、を備える。この分離工程により、分離された第２基板２の上面２０１側が第２単結晶層２１として第１基板１上にＳｉ薄膜層３を挟んで積層された複層基板（５）が得られる。本製造工程は、その後、複層基板（５）を構成する第２単結晶層２１上に、第３の半導体材料の単結晶からなる第３単結晶層（４１）を形成する第３成膜工程を備える。
必要な場合には、複層基板（５）を構成する第１基板１の上面１０１において、第２単結晶層２１の径を超える周縁部（１１１）のＳｉ薄膜層３を除去するＳｉ除去工程を備え、そのＳｉ除去工程後に上記第３成膜工程を行うようにすることができる。前記のとおり第２基板２の径は第１基板１の径よりも小さいため、上記分離工程後の複層基板（５）においては、第２単結晶層２１の径（即ち第２基板２の径）を超える第１基板１上の周縁部（１１１）にはＳｉ薄膜層３が露出している。上記Ｓｉ除去工程においてこの周縁部（１１１）に露出したＳｉ薄膜層３がエッチングにより除去されるため、第１基板１の表層の多結晶が表面に現われる。

図２は、複層基板５と、Ｓｉ除去工程の後に上記第３成膜工程を行うことによって形成される半導体基板６の断面を表している。同図（ａ）に示す複層基板５は、第１基板１上にＳｉ薄膜層３を挟んで第２単結晶層２１が積層されて構成されている。Ｓｉ除去工程により、複層基板５を構成する第１基板１上面の周縁部１１１上のＳｉ薄膜層３１１が除去される。第３成膜工程において、この周縁部のＳｉ薄膜層３１１が除去された複層基板５の上面全体に、同図（ｂ）に示すように第３の半導体材料からなる薄膜４をエピタキシャル成長等によって形成する。そうすると、第２単結晶層２１上には第３の半導体材料の単結晶からなる第３単結晶層４１が成長し、多結晶からなる第１基板１の周縁部１１１上には、第３の半導体材料の多結晶からなる第３多結晶層４２が成長する。この成膜においては、第２単結晶層２１の下地となっているＳｉ薄膜層３が溶融するので、多結晶からなる第１基板１に生じる応力が伝達されることなく、品質の良い単結晶層として第３単結晶層４１を成膜することができる。このように、本実施形態において第１基板１の上面１０１にＳｉ薄膜層３を形成することは、第２基板２との接合を容易にするばかりでなく、第３単結晶層４１の成膜において結晶品質を良くするという効果を生み出す。
第３の半導体材料は特に限定されず、例えばＳｉＣ、ＧａＮ、酸化ガリウム等が挙げられる。

以上の製造方法により、図２（ｂ）に示した半導体基板６が形成される。半導体基板６は、第１の半導体材料の多結晶からなる第１基板１と、第１基板１上にＳｉ薄膜層３を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層２１と、第２単結晶層２１上に形成された第３の半導体材料の単結晶からなる第３単結晶層４１と、を備える。また、少なくともＳｉ薄膜層３の外周側面は、第３の半導体材料の多結晶からなる第３多結晶層４２によって覆われている。このため、Ｓｉ薄膜層３は第１基板１、第２単結晶層２１及び第３多結晶層４２によって囲まれ、外部に露出しない構造とされている。
なお、第３の半導体材料がＳｉＣである場合には、第３単結晶層４１の形成時やその後の素子形成時にＳｉの融点を越える温度となる。このため、図２（ｂ）のようにＳｉ薄膜層３をＳｉＣ材で囲む構造とすることが好ましい。しかし、第３の半導体材料がＧａＮや酸化ガリウムである場合には、第３単結晶層４１の形成時やその後の素子形成時に温度がＳｉの融点を越えないようにすることができる。そのような場合には、図２（ｂ）のようにＳｉ薄膜層３がＳｉＣ材で囲まれる構造とする必要はない。すなわち、図２（a）における複層基板５を構成する第１基板１上面の周縁部１１１上のＳｉ薄膜層３１１を除去することは必須ではない。周縁部のＳｉ薄膜層３１１を除去しない場合、第３単結晶層４１の成膜時に、Ｓｉ薄膜層３１１上に第３の半導体材料の多結晶からなる第３多結晶層４２が形成される。

この半導体基板６は、縦型パワー素子を形成するのに好適である。縦型パワー素子においては、多結晶からなる第１基板１、及びＳｉ薄膜層３は電気伝導度が大きいことを要するため、Ｎ型の高濃度不純物を含んでいる。第１基板１の低抵抗化は、窒素やリン等のＮ型不純物を高濃度に含ませることにより可能である。多結晶からなる第１基板１は、その表面上に単結晶層（第３多結晶層４２）を成膜するものではないので、結晶性を問わずに窒素濃度を高めることができ、単結晶層を単結晶基板上に成膜する従来の例に比べて一層低抵抗にすることが可能である。また、Ｓｉ薄膜層３の低抵抗化は、リンやヒ素等を含ませることにより可能である。

また、第１基板１とＳｉ薄膜層３との界面、Ｓｉ薄膜層３と第２単結晶層２１との界面、及び第２単結晶層２１と第３単結晶層４１の界面においては、界面抵抗が無いことを要する。界面抵抗は半導体のバンド幅の違いにより発生し、界面における電位障壁の差により非等方的な電気特性になる。その界面の不純物濃度を高くすることによりトンネル現象を誘発させ、界面抵抗を低減することが可能である（特許文献１、非特許文献１、２を参照）。このため、Ｎ型である第１基板１とＳｉ薄膜層３との界面は、予めそれぞれの界面近傍を高濃度Ｎ型（例えば、窒素濃度１０^２１／ｃｍ^３程度）にしておけばよい。Ｓｉ薄膜層３と第２単結晶層２１との界面は、接合工程の前に、Ｓｉ薄膜層３を高濃度Ｎ型層にし、第２単結晶層２１表層の不純物濃度を高くすればよい。また、第２単結晶層２１と第３単結晶層４１の界面においても、不純物濃度を高くすることにより、トンネル現象を生じさせることができる。第２単結晶層２１と第３単結晶層４１が同じ半導体材料、同じ結晶構造である場合、例えば共に同じ結晶軸の単結晶ＳｉＣである場合には、界面抵抗は発生しないので、界面に高濃度不純物層を設ける必要はない。第３単結晶層４１が第２単結晶層２１とは異なる場合、例えば第２単結晶層２１がＳｉＣで第３単結晶層４１がＧａＮである場合には、その界面を高濃度化する必要がある。高濃度化は、Ｎ型不純物となる窒素のイオン注入等により可能である。

また、縦型パワー素子用の半導体基板としては、その熱伝導性が重要である。半導体基板６においては、素子基板となる第１基板１が例えば多結晶ＳｉＣである場合、その熱伝導度は２５０〜３００Ｗ／（ｍ・Ｋ）程度と極めて良い。このため、ＳｉＣ素子のみならず、ＧａＮ素子や酸化ガリウム素子に用いる半導体基板として好適である。

本実施形態に係る半導体基板の製造工程を図３〜５に示す。本例においては、第１の半導体材料及び第２の半導体材料はＳｉＣである。また、第３の半導体材料としてＳｉＣを例示する。
図３（ａ）は、前記水素層形成工程によって水素層２５が形成された第２基板２を表している。本例において、ＳｉＣ単結晶からなる第２基板２は、直径６インチの円板状又は円柱状の基板である。その第２基板２の上面２０１から所定の深さ（例えば０．５μｍの深さ）に水素イオンを注入することにより水素層２５が形成される。また、第２基板２の上面２０１表層には、高濃度Ｎ型層が形成されている。
同図（ｂ）は、前記第１成膜工程によって第１基板１の上面１０１にＳｉ薄膜層３１が形成された状態を表している。ＳｉＣ多結晶からなる第１基板１は、第２基板２よりも径の大きい直径１６０ｍｍ程度の円板状又は円柱状の基板である。Ｓｉ薄膜層３１は約０．１μｍの厚さに成膜されている。また、第１基板１及びＳｉ薄膜層３１は、共に高濃度Ｎ型とされている。
同図（ｃ）に示すように、前記接合工程において、第１基板１の上面１０１と第２基板２の上面２０１とがＳｉ薄膜層３１を介して同心円状に接合される。両基板の接合は、第１基板１上のＳｉ薄膜層３１の表面、及び第２基板２の上面２０１をアルゴンビーム等で活性化することによって常温にて接合可能である。その後、５００℃程度のアニールにより接合の強度が増す。更に、その後の工程で行われる高温処理により接合強度は増加する。
次に、前記分離工程において、第１基板１と接合されている第２基板２を、水素層２５を境界として分離する。この分離は、接合された第２基板２を１０００℃程度に加熱することにより可能である。これによって、同図（ｄ）に示すように、分離された第２基板２の上面２０１側が第２単結晶層２１として、第１基板１上にＳｉ薄膜層３１を挟んで積層された複層基板５１が得られる。本例においては、第２単結晶層２１の厚さは約０．５μｍとなる。第２単結晶層２１と分離された第１基板１の母材部（図示せず）は、ＳｉＣ単結晶からなる第２基板２として再利用することが可能である。

図４は、前図に示した工程とは以下の点で異なる別の製造工程を示している。
この製造方法においては、水素層２５が形成された第２基板２（同図（ａ））の上面２０１に、同図（ｂ）に示すようにＳｉ薄膜層３２を形成する第２成膜工程を備える。ＳｉＣ単結晶からなる第２基板２の上面２０１表層には、高濃度Ｎ型層が形成されている。また、Ｓｉ薄膜層３２は高濃度Ｎ型とされており、約０．１μｍの厚さに成膜されている。他方、同図（ｃ）に示すように、第１基板１の上面１０１には、第１成膜工程においてＳｉ薄膜層３１が形成される。
そして、同図（ｄ）に示すように、接合工程においては、第１基板１と第２基板２とを、それぞれの上面に形成されたＳｉ薄膜層３１及び３２を介して接合する。両基板の接合は、第１基板１上のＳｉ薄膜層３１の表面、及び第２基板２上のＳｉ薄膜層３２の表面を、アルゴンビームなどで活性化して接合することにより容易に可能である。その後、５００℃程度のアニールにより接合の強度が増す。更に、その後の工程で行われる高温処理により接合強度は増加する。
次に、前記同様の分離工程により、第１基板１と接合されている第２基板２を、水素層２５を境界として分離する。第２基板２の分離は、１０００℃程度に加熱することにより可能である。これによって、同図（ｅ）に示すように、分離された第２基板２の上面２０１側が第２単結晶層２１として、第１基板１上にＳｉ薄膜層３１及び３２を挟んで積層された複層基板５２が得られる。第２単結晶層２１と分離された第１基板１の母材部（図示せず）は、ＳｉＣ単結晶からなる第２基板２として再利用することが可能である。
図４に示した製造工程においては、第１基板１と接合する前に、第２基板２の上面にＳｉ薄膜層３２を形成する点を特徴としている。第１基板１及び第２基板２の両方に設けられたＳｉ薄膜層同士の接合となるため、各基板の研磨等を容易にすることができると共に、極めて容易に接合することが可能になる。第２の半導体材料の単結晶である第２基板２側のＳｉ薄膜層３２は、使用材料、基板表面の平坦化や接合の条件により、適宜設けるようにすることができる。

以上によって、第１基板１上にＳｉ薄膜層３１（３１及び３２）を挟んで第２単結晶層２１が積層された複層基板５１（５２）が得られる。図５は、複層基板５１（５２）に対して行う前記Ｓｉ除去工程及び前記第３成膜工程を示す図である。複層基板５２ではＳｉ薄膜層３２が形成されているが、複層基板５１と５２は全く同様に以下の工程を行うことができる。なお、Ｓｉ薄膜層３１と３２とを区別する必要がないときは単に「Ｓｉ薄膜層３」と呼ぶ。
図５（ａ）は複層基板５１（５２）を表しており、第１基板１の上面において、第２単結晶層２１の径を超えるＳｉ薄膜層３１の周縁部３１１が露出している。Ｓｉ除去工程においては、このＳｉ薄膜層３１の周縁部３１１をエッチングにより除去する。これによって、同図（ｂ）に示すように、第１基板１の上面において、第２単結晶層２１の径を超える周縁部１１１（多結晶面）が露出することとなる。

Ｓｉ除去工程の後、第３成膜工程において、複層基板５１（５２）の上面全体に、第３の半導体材料を用いてホモエピタキシャル成長等により結晶層を成膜する。そうすると、同図（ｃ）に示すように、複層基板５１（５２）を構成する第２単結晶層２１上には、第３の半導体材料の単結晶からなる第３単結晶層４１が成長する。一方、多結晶である第１基板１の露出した周縁部１１１上には、多結晶からなる第３多結晶層４２が成長する。これによって、第２単結晶層２１上に第３単結晶層４１、第２単結晶層２１の無い第１基板１の周縁部１１１上に第３多結晶層４２が成膜される。Ｓｉ薄膜層３、第２単結晶層２１及び第３単結晶層４１が積層された周側面は、第３多結晶層４２によって囲まれることになる。第３単結晶層４１の厚さは用途により異なり、ＳｉＣの場合、概ね５μｍ（耐圧約６００Ｖ）から１０μｍ（耐圧約１５００Ｖ）の程度である。

第３の半導体材料がＳｉＣである場合、上記第３成膜工程において第３単結晶層４１を成長させる時、その成膜温度がＳｉの融点（約１４１２℃）以上になる。このため、第３単結晶層４１の下地である第２単結晶層２１の下にあるＳｉ薄膜層３が溶融する。しかし、Ｓｉ薄膜層３は０．２μｍ程度以下と薄いため、表面張力により流出することはない。むしろ、成膜の下地である第２単結晶層２１を介して第１基板１から受ける応力が緩和されるため、結晶性の良い第３単結晶層４１を成膜することができるという効果がある。

第１の半導体材料及び第２の半導体材料はＳｉＣとすることが好ましい。即ち、第１基板１（少なくとも上面の表層）は多結晶ＳｉＣ、第２基板２は単結晶ＳｉＣからなる基板であることが好ましい。第３単結晶層４１を形成する第３の半導体材料はＳｉＣに限らず、ＧａＮや酸化ガリウム等、バンドギャップの広い半導体材料を選択することができる。第３の半導体材料がＳｉＣである場合には、単結晶ＳｉＣからなる第２基板２を用いる。第３の半導体材料がＧａＮや酸化ガリウム等である場合には、第２基板２は単結晶ＳｉＣであってもよいし、第３の半導体材料と同じ材料の単結晶からなる基板であってもよい。また、第２基板２が単結晶ＳｉＣからなる基板であり且つ第３の半導体材料がＳｉＣである場合には、図５（ｂ）に示すように、第１基板１の上面におけるＳｉ薄膜層３１の周縁部３１１をエッチングにより除去する工程が必要となる。第３の半導体材料がＳｉＣ以外の場合には、第３単結晶層４１の形成時やその後の素子形成時の温度がＳｉの融点を越えないため、Ｓｉ薄膜層３１の周縁部３１１をエッチングにより除去する工程は必ずしも必要としない。
第３の半導体材料がＳｉＣである場合、第３単結晶層４１はエピタキシャル成長により形成することができる。第３の半導体材料がＧａＮである場合、第３単結晶層４１はエピタキシャル成長又はＭＯＣＶＤにより形成することができる。第３の半導体材料が酸化ガリウムである場合、第３単結晶層４１はエピタキシャル成長又はＭＯＣＶＤにより形成することができる。

以上によって、半導体基板６が製造される。半導体基板６は、少なくとも上面の表層が第１の半導体材料の多結晶からなる第１基板１と、第１基板の前記上面にＳｉ薄膜層３を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層２１と、第２単結晶層２１上に形成された第３の半導体材料の単結晶からなる第３単結晶層４１と、少なくともＳｉ薄膜層３の外周側面を覆う第３の半導体材料の多結晶からなる第３多結晶層４２と、を備えている。第１基板１の厚さは必要に応じて決められればよいが、支持基板として従来用いられている単結晶基板に比べて安価であり、高い靭性により薄い基板とすることができ、薄肉化を行うことは必ずしも必要でない。また、単結晶基板に比べて不純物濃度を高くして低抵抗とすることが可能である。半導体基板６は、その第１基板１上に、厚さ０．１〜０．５μｍ（好ましくは０．１〜０．２μｍ）程度のＳｉ薄膜層３と、厚さ０．２〜１．５μｍ（好ましくは０．５μｍ）程度の第２単結晶層２１と、用途により５〜１０μｍ程度の厚さの第３単結晶層４１と、が順に積層されて構成される。更に、第３単結晶層４１を成膜する過程において、第２単結晶層２１の径を超える第１基板１の周縁部１１１には第３多結晶層４２が形成される。このような半導体基板６を使用すれば、素子形成工程においてＳｉの融点を超える高温の処理を行ってもＳｉが溶出することはないため、ＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を従来と同様の工程によって形成することができる。

（半導体素子の形成工程）
本製造方法によって製造された半導体基板６を使用し、第３単結晶層４１を活性層とする半導体素子を形成することができる。その半導体素子の形成工程においては、不純物の活性化のためにＳｉの融点を超える高温で熱処理を行う必要が生じる。例えば、ＳｉＣ単結晶からなる第３単結晶層４１に素子を形成する場合には、１６００〜１７００℃の熱処理が必要となる。しかし、半導体基板６の構造において、Ｓｉ薄膜層３の下面にはＳｉＣ多結晶からなる第１基板１が存在し、上面にはＳｉＣ単結晶からなる第２単結晶層２１が存在し、側面にはＳｉＣ多結晶からなる第３多結晶層４２が存在する。Ｓｉ薄膜層３は０．２μｍ程度と薄く、且つ融点が２７００℃以上であるＳｉＣ層で包囲されているので、Ｓｉ薄膜層３が溶融する高温であってもＳｉが溶出することはなく、第３単結晶層４１内の不純物を活性化することが可能である。

縦型パワー素子の例として、ショットキーダイオード素子（図７（ａ）参照）を形成する手順を説明する。図６は、半導体基板６の表層に形成されている第３単結晶層４１にショットキーダイオードを形成する工程を示している。本図は、図５（ｃ）に示した半導体基板６において一つの素子に相当する部分（Ａ部）のみの断面を示す。図６（ａ）に示すように、半導体基板６を構成する第１基板１はＳｉＣ多結晶であり、第３単結晶層４１はＳｉＣ単結晶からなっている。図の簡素化のため、本図ではＳｉ薄膜層３及び第２単結晶層２１は示していない。
先ず、図６（ｂ）に示すように、Ｎ型とされている第３単結晶層４１の表面にＳｉＯ_２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０１を形成する。マスク７０１は、約５００℃の高温に耐えるフォトレジストでもよい。そして、約５００℃に加熱をした状態でマスク７０１の開口部にＰ型不純物をイオン注入し、イオン注入後マスク７０１を除去する。これにより、同図（ｃ）に示すように、第３単結晶層４１の表層部にＰ型不純物領域７１が形成される。
次に、同図（ｄ）に示すように、第３単結晶層４１の表面にＳｉＯ_２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０２を形成する。そして、約５００℃に加熱をした状態でマスク７０２の開口部に別の濃度のＰ型不純物をイオン注入し、イオン注入後マスク７０２を除去する。これにより、同図（ｅ）に示すように、第３単結晶層４１の表層部に別のＰ型不純物領域７２が形成される。
Ｐ型不純物領域７１、７２の活性化のためには、１７００℃近い高温の熱処理が必要である。常圧でこのような高温とするとＳｉ薄膜層３が溶融するが、前記のとおりＳｉ薄膜層３は０．２μｍ程度以下と薄いこと、ＳｉＣ層により囲まれていることにより高圧状態となり溶融はしない。

その後、熱ＣＶＤにより第３単結晶層４１の表面上に厚さ１μｍ程度のＳｉＯ_２膜を形成し、電極となる部分をエッチングにより除去して開口させる。これにより、同図（ｆ）に示すように、第３単結晶層４１上にＳｉＯ_２の層間絶縁膜７３が形成される。
そして、ニッケルなどの金属を蒸着した後パターニングすることによって、同図（ｇ）に示すような金属配線７４を形成する。この状態でランプアニール等により瞬間的に１０００℃を越える高温とすることによって、ショットキー界面が形成される。金属配線７４は、更にアルミニウム等を用いて増膜することも可能である。
更に、半導体基板６の裏面側即ち第３単結晶層４１とは反対側に、ニッケル等を用いて裏面電極膜を形成することができる。裏面電極膜は、瞬間的な高温処理によりシリサイド化がなされてもよい。裏面電極膜上には、銅等を用いて厚膜層を形成することができる。
以上によって、ショットキーダイオード素子を形成することができる。この他、従来と同様の手順により、ＭＯＳＦＥＴ素子（図７（ｂ）参照）を形成することも可能である。

以上の実施形態においては、第１の半導体材料、第２の半導体材料及び第３の半導体材料がＳｉＣである場合を説明したが、それらがＧａＮ、酸化ガリウム等であっても同様である。

ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ半導体素子を製造することが可能となる。

１；第１基板（多結晶基板）、１０１；第１基板の上面、１１１；第１基板の周縁部、２；第２基板（単結晶基板）、２０１；第２基板の上面、２１；第２単結晶層、２５；水素層、３、３１、３２；Ｓｉ薄膜層、３１１；Ｓｉ薄膜層の周縁部、４；薄膜、４１；第３単結晶層、４２；第３多結晶層、５、５１、５２：複層基板、６；半導体基板、７０１、７０２；マスク、７１、７２；Ｐ型不純物領域、７３；層間絶縁膜、７４；金属配線、９０１；支持基板、９０２；能動層、９０３；裏面電極、９１；ショットキーダイオード素子、９１１，９１２；Ｐ型不純物領域、９１３；ショットキー電極、９２；ＭＯＳＦＥＴ素子、９２１；ソース、９２２；ドレイン、９２３；ゲート。

Claims (8)

1. 少なくとも上面の表層が第１の半導体材料の多結晶からなる円板状又は円柱状の第１基板の前記上面にＳｉ薄膜層を形成する第１成膜工程と、
   第２の半導体材料の単結晶からなり、前記第１基板よりも径の小さい円板状又は円柱状の第２基板の上面から一定の深さに水素層を形成する水素層形成工程と、
   前記第１基板の前記上面と前記第２基板の前記上面とを前記Ｓｉ薄膜層を介して同心円状に接合する接合工程と、
   前記接合工程の後、前記第２基板を前記水素層で分離することにより、分離された前記第２基板の前記上面側が第２単結晶層として前記第１基板上に前記Ｓｉ薄膜層を挟んで積層された複層基板を得る分離工程と、
   前記複層基板を構成する前記第２単結晶層上に、第３の半導体材料の単結晶からなる第３単結晶層を形成する第３成膜工程と、
   を備えることを特徴とする半導体基板の製造方法。
2. 前記複層基板を構成する前記第１基板の前記上面において、前記第２単結晶層の径を超える周縁部の前記Ｓｉ薄膜層を除去するＳｉ除去工程を備え、
   前記Ｓｉ除去工程後に前記第３成膜工程を行う請求項１記載の半導体基板の製造方法。
3. 前記第２基板の前記上面にＳｉ薄膜層を形成する第２成膜工程を備え、
   前記接合工程において、前記第１基板と前記第２基板とをそれぞれの上面に形成された前記Ｓｉ薄膜層を介して接合する請求項１又は２に記載の半導体基板の製造方法。
4. 前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、
   前記第３の半導体材料はＳｉＣであり、前記第３単結晶層はエピタキシャル成長により形成される請求項１乃至３のいずれかに記載の半導体基板の製造方法。
5. 前記第１の半導体材料はＳｉＣ、前記第２の半導体材料はＳｉＣ又はＧａＮであり、
   前記第３の半導体材料はＧａＮであり、前記第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される請求項１乃至３のいずれかに記載の半導体基板の製造方法。
6. 前記第１の半導体材料はＳｉＣ、前記第２の半導体材料はＳｉＣ又は酸化ガリウムであり、
   前記第３の半導体材料は酸化ガリウムであり、前記第３単結晶層はエピタキシャル成長又はＭＯＣＶＤにより形成される請求項１乃至３のいずれかに記載の半導体基板の製造方法。
7. 少なくとも上面の表層が第１の半導体材料の多結晶からなる第１基板と、
   前記第１基板の前記上面にＳｉ薄膜層を挟んで積層された第２の半導体材料の単結晶からなる第２単結晶層と、
   前記第２単結晶層上に形成された第３の半導体材料の単結晶からなる第３単結晶層と、
   を備えることを特徴とする半導体基板。
8. 前記第１の半導体材料はＳｉＣであり、
   前記第３の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
   前記第２の半導体材料はＳｉＣ又は前記第３の半導体材料と同一である請求項７記載の半導体基板。

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