TWI652816B - 半導體元件及其製造方法、半導體基板、以及結晶積層構造體 - Google Patents

半導體元件及其製造方法、半導體基板、以及結晶積層構造體 Download PDF

Info

Publication number
TWI652816B
TWI652816B TW104124280A TW104124280A TWI652816B TW I652816 B TWI652816 B TW I652816B TW 104124280 A TW104124280 A TW 104124280A TW 104124280 A TW104124280 A TW 104124280A TW I652816 B TWI652816 B TW I652816B
Authority
TW
Taiwan
Prior art keywords
base substrate
epitaxial layer
substrate
electrode
layer
Prior art date
Application number
TW104124280A
Other languages
English (en)
Other versions
TW201611265A (zh
Inventor
Kohei Sasaki
佐佐木公平
Akito Kuramata
倉又朗人
Masataka Higashiwaki
東脇正高
Original Assignee
Tamura Corporation
日商田村製作所股份有限公司
National Institute Of Information And Communications Technology
國立研究開發法人情報通信研究機構
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corporation, 日商田村製作所股份有限公司, National Institute Of Information And Communications Technology, 國立研究開發法人情報通信研究機構 filed Critical Tamura Corporation
Publication of TW201611265A publication Critical patent/TW201611265A/zh
Application granted granted Critical
Publication of TWI652816B publication Critical patent/TWI652816B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/34—Edge-defined film-fed crystal-growth using dies or slits
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/06—Heating of the deposition chamber, the substrate or the materials to be evaporated
    • C30B23/066—Heating of the material to be evaporated
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本發明所欲解決的問題在於提供一種散熱特性及 耐電壓性優越的Ga2O3系半導體元件及其製造方法、以及可用於製造此半導體元件之半導體基板及結晶積層構造體。
為了解決前述問題，本發明的技術手段，作為一實施型態，提供一種肖特基二極體10，具有：基底基板11，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；及，磊晶層12，其由Ga2O3系結晶所構成，且在基底基板11上磊晶成長而成。

Description

半導體元件及其製造方法、半導體基板、以及結晶積層構 造體
本發明是關於一種半導體元件及其製造方法、半導體基板、以及結晶積層構造體。
作為以往的半導體元件，已知一種Ga2O3(氧化鎵)系肖特基二極體(Schottky diode)，具有：n+半導體層，其包含高濃度的n型摻雜劑；及，n-半導體層，其形成於該n+半導體層上且包含相對低濃度的n型摻雜劑(例如，參照專利文獻1)。n+半導體層與n-半導體層皆由Ga2O3系半導體所構成。
在此肖特基二極體中，n+半導體層與連接於n+半導體層之電極作歐姆接觸(Ohmic contact)，n-半導體層與連接於n-半導體層之電極作肖特基接觸(Schottky contact)。
[先前技術文獻] (專利文獻)
專利文獻1：日本特開2013-102081號公報
在專利文獻1中，是使用β-Ga2O3基板來作為n+半導體層，此β-Ga2O3基板的厚度高達600μm。因為Ga2O3的熱傳導率低於一般已知的Si(矽)和GaAs(砷化鎵)等半導體材料的熱傳導率，故包含Ga2O3基板之Ga2O3系元件相較於包含相同厚度的Si基板等之元件，其相對於相同電流之發熱量大。
因此，在專利文獻1所揭示之肖特基二極體中，難以使運作時所產生的熱由n+半導體層側散失，散熱特性不足。又，因為耐電壓性大幅低落，難以謀求藉由n-半導體層的薄型化來提昇散熱性。
因此，本發明的目的在於提供一種散熱特性及耐電壓性優越的Ga2O3系半導體元件及其製造方法、以及可用於製造此半導體元件之半導體基板及結晶積層構造體。
本發明的一態樣，為了達成上述目的，提供以下〔1〕~〔8〕的半導體元件。
〔1〕一種半導體元件，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；及，磊晶層，其由Ga2O3系結晶所構成，且在前述基底基板上磊晶成長而成。
〔2〕如前述〔1〕所述之半導體元件，其中，前述基底基板的厚度未滿10μm。
〔3〕如前述〔1〕或〔2〕所述之半導體元件，其中，前述基底基板的主面的晶面方向是(010)。
〔4〕如前述〔1〕或〔2〕所述之半導體元件，其中，該半導體元件是縱型元件，且前述基底基板和前述磊晶層成為電流路徑。
〔5〕如前述〔1〕或〔2〕所述之半導體元件，其中，該半導體元件是橫型元件，且前述基底基板不成為電流路徑。
〔6〕如前述〔1〕或〔2〕所述之半導體元件，其中，前述基底基板與前述磊晶層分別貼附於其他基板。
〔7〕一種半導體元件，具有：磊晶層，其包含n型摻雜劑且由Ga2O3系結晶所構成；離子佈植層，其形成於前述磊晶層的表面，且包含比前述磊晶層更高濃度的n型摻雜劑；陽極電極，其連接於前述磊晶層；及，陰極電極，其連接於前述離子佈植層。
〔8〕如前述〔7〕所述之半導體元件，其中，前述磊晶層與前述離子佈植層分別貼附於其他基板。
又，本發明的其他態樣，為了達成上述目的，提供以下〔9〕~〔14〕的半導體元件的製造方法。
〔9〕一種半導體元件的製造方法，包含：在由Ga2O3系結晶所構成之基底基板上，磊晶成長Ga2O3系結晶而形成磊晶層之步驟；及，將前述基底基 板薄化並將其厚度作成0.05μm以上且50μm以下之步驟。
〔10〕如前述〔9〕所述之半導體元件的製造方法，其中，將前述基底基板薄化成厚度未滿10μm。
〔11〕如前述〔9〕所述之半導體元件的製造方法，其中，藉由研磨處理來薄化前述基底基板。
〔12〕如前述〔9〕或〔10〕所述之半導體元件的製造方法，其中，藉由研磨處理與前述研磨處理後的蝕刻來薄化前述基底基板。
〔13〕如前述〔9〕所述之半導體元件的製造方法，其中，前述磊晶層包含n型摻雜劑，將前述基底基板薄化而最終將其去除後，對前述基底基板先前位處之側的前述磊晶層的表面，離子佈植n型摻雜劑，而在前述表面形成離子佈植層，該離子佈植層包含比前述磊晶層更高濃度的n型摻雜劑。
〔14〕如前述〔9〕~〔11〕、〔13〕中任一項所述之半導體元件的製造方法，其中，在將前述磊晶層貼附於支撐基板上的狀態下來薄化前述基底基板。
又，本發明的其他態樣，為了達成上述目的，提供以下〔15〕、〔16〕的半導體基板。
〔15〕一種半導體基板，由Ga2O3系結晶所構成，且具有0.05μm以上且50μm以下的厚度。
〔16〕如前述〔15〕所述之半導體基板，其中，主面的晶面方向是(010)。
又，本發明的其他態樣，為了達成上述目的，提供以下〔17〕~〔19〕的結晶積層構造體。
〔17〕一種結晶積層構造體，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；及，磊晶層，其由Ga2O3系結晶所構成，且在前述基底基板上磊晶成長而成。
〔18〕如前述〔17〕所述之結晶積層構造體，其中，前述基底基板的厚度未滿10μm。
〔19〕如前述〔17〕或〔18〕所述之結晶積層構造體，其中，前述基底基板的主面的晶面方向是(010)。
若依據本發明，可提供一種散熱特性及耐電壓性優越之Ga2O3系半導體元件及其製造方法、以及可用於製造此半導體元件之半導體基板及結晶積層構造體。
10、40、60、90‧‧‧肖特基二極體
11、21、31、45、65、78、81‧‧‧基底基板
12、22、32、42、62、72、82‧‧‧磊晶層
13、43、63‧‧‧陰極電極
14、44、64‧‧‧陽極電極
15、17、37、47、51、52、102、103‧‧‧支撐基板
16、36‧‧‧黏接層
18、19、38a、38b、38c、48、53、53a、53b、53c、54、104‧‧‧電極
20、70、80、100‧‧‧縱型電晶體
22a、72a‧‧‧包含低濃度n型摻雜劑之層
22b、72b‧‧‧包含p型摻雜劑之層
23、33、73、83‧‧‧閘極電極
24、74、84‧‧‧閘極絕緣膜
25、75、85‧‧‧接觸區域
26、34、76、86‧‧‧源極電極
27、35、77、87‧‧‧汲極電極
28、79、89‧‧‧P+區域
30‧‧‧橫型電晶體
41、101‧‧‧離子佈植層
61、71‧‧‧高熱傳導基板
88‧‧‧本體區域
第1圖是第1實施型態之肖特基二極體的垂直剖面圖。
第2A圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第2B圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第2C圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第2D圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第3A圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第3B圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第4A圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第4B圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第4C圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第5A圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第5B圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第5C圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第5D圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第5E圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第6A圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第6B圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第6C圖是顯示第1實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第7圖是第2實施型態之縱型電晶體的垂直剖面圖。
第8A圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第8B圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第8C圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第8D圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第9A圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第9B圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第9C圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第10A圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第10B圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第10C圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第11A圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第11B圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第11C圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第11D圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第12圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第13A圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第13B圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第13C圖是顯示第2實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第14圖是第3實施型態之橫型電晶體的垂直剖面圖。
第15A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第15B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第15C圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第15D圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第15E圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第16A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第16B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第16C圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第17A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第17B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第17C圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第17D圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第17E圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第18A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第18B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第18C圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第19A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第19B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第19C圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第19D圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第20A圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第20B圖是顯示第3實施型態之橫型電晶體的製造步驟的一例的垂直剖面圖。
第21圖是第4實施型態之肖特基二極體的垂直剖面圖。
第22A圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第22B圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第22C圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第22D圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第22E圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第23A圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第23B圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第23C圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第23D圖是顯示第4實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第24A圖是兩面被支撐基板所貼附之肖特基二極體的垂直剖面圖。
第24B圖是兩面被支撐基板所貼附之縱型電晶體的垂直剖面圖。
第24C圖是兩面被支撐基板所貼附之橫型電晶體的垂直剖面圖。
第25圖是第6實施型態之肖特基二極體的垂直剖面圖。
第26A圖是顯示第6實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第26B圖是顯示第6實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第26C圖是顯示第6實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第26D圖是顯示第6實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第26E圖是顯示第6實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第27圖是第7實施型態之縱型電晶體的垂直剖面圖。
第28A圖是顯示第7實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第28B圖是顯示第7實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第28C圖是顯示第7實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第28D圖是顯示第7實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第29圖是顯示第7實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第30圖是第8實施型態之縱型電晶體的垂直剖面圖。
第31圖是第9實施型態之肖特基二極體的垂直剖面圖。
第32A圖是顯示第9實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第32B圖是顯示第9實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第32C圖是顯示第9實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第32D圖是顯示第9實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第32E圖是顯示第9實施型態之肖特基二極體的製造步驟的一例的垂直剖面圖。
第33圖是第10實施型態之縱型電晶體的垂直剖面圖。
第34A圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第34B圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第34C圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第34D圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第35A圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第35B圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第35C圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
第35D圖是顯示第10實施型態之縱型電晶體的製造步驟的一例的垂直剖面圖。
〔第1實施型態〕
第1實施型態是針對作為縱型半導體元件之肖特基二極體的型態。
(半導體元件的構造)
第1圖是第1實施型態之肖特基二極體10的垂直剖面圖。肖特基二極體10包含：基底基板11；磊晶層12，其是藉由在基底基板11上磊晶成長所形成；陰極電極13，其形成於基底基板11的底面(相接於磊晶層12之面的相反側的面)上，且與基底基板11作歐姆接觸；及，陽極電極14，其形成於磊晶層12的頂面(相接於基底基板11之面的相反側的面)上，且與磊晶層12作肖特基接觸。
在肖特基二極體10中，藉由在陽極電極14與陰極電極13之間施加順向偏壓，陽極電極14與磊晶層12的界面的肖特基障壁會降低，電流會從陽極電極14向陰極電極13流動。另一方面，在陽極電極14與陰極電極13之間施加逆向偏壓時，陽極電極14與磊晶層12的界面的肖特基障壁會變高，而不流動電流。
基底基板11和磊晶層12是由Ga2O3系結晶所構成，且包含n型摻雜劑。此n型摻雜劑較佳是Si、 Sn(錫)等Ⅳ族元素。基底基板11的n型摻雜劑的濃度高於磊晶層12的n型摻雜劑的濃度。
此處，Ga2O3系結晶是Ga2O3結晶、或包含Al(鋁)、In(銦)等取代型雜質之Ga2O3結晶。Ga2O3系結晶較佳是單晶。又，Ga2O3系結晶較佳是β型。
基底基板11因為在肖特基二極體10的製造過程中被施以薄型化加工，故會比以往的半導體元件所使用的基底基板來得薄。因為基底基板11薄，故可使肖特基二極體10所產生的熱由基底基板11側有效地散失。因此，肖特基二極體10具有優越的散熱特性。為了更加提高散熱效果，基底基板11的厚度較佳是50μm以下。基底基板11的厚度越薄，肖特基二極體10的散熱特性就越提高。
藉由研磨處理來薄化基底基板11時，為了抑制基板面內的厚度變異，較佳是將基底基板11的厚度作成10μm以上。
在上述研磨處理後，藉由蝕刻來進一步薄化基底基板11時，可將基底基板11的厚度作成未滿10μm，來更加提高散熱效果。但是，為了要與陰極電極13作歐姆接觸，基底基板11的厚度較佳是0.05μm以上。
並且，因為相較於以往一般用於半導體基板和半導體層之Si、SiC(碳化矽)、GaN(氮化鎵)等半導體材料，Ga2O3系結晶的介電崩潰電場強度(dielectric breakdown electric field strength)較高，而可在 抑制肖特基二極體10的耐電壓性低落的同時亦薄化磊晶層12的厚度，故也可將肖特基二極體10的整體薄型化而更加提高散熱性。如此，肖特基二極體10會兼具高散熱性與高耐電壓性。
基底基板11的主面，例如是由β-Ga2O3系單晶的(100)面旋轉50°以上且90°以下所得之面。亦即，在基底基板11中，主面與(100)面所夾的夾角θ(0<θ≦90°)是50°以上。作為由(100)面旋轉50°以上且90°以下之所得面，存在例如(010)面、(001)面、(-201)面、(101)面、及(310)面。
基底基板11的主面是由(100)面旋轉50°以上且90°以下所得之面時，可有效抑制當在基底基板11上磊晶成長β-Ga2O3系結晶時β-Ga2O3系結晶的原料由基底基板11再蒸發。具體而言，當以成長溫度500℃使β-Ga2O3系結晶成長時，並將會再蒸發之原料的比例設為0%時，當基底基板11的主面是由(100)面旋轉50°以上且90°以下所得之面的情況下，可將會再蒸發之原料的比例抑制在40%以下。因此，可將所供給之原料的60%以上用於β-Ga2O3系結晶的形成，由β-Ga2O3系結晶的成長速度和製造成本的觀點而言較佳。
在β-Ga2O3結晶中，若將c軸設為軸而將(100)面旋轉52.5°則會與(310)面一致，若旋轉90°則會與(010)面一致。又，若將b軸設為軸而將(100)面旋 轉53.8°則會與(101)面一致，若旋轉76.3°則會與(001)面一致，若旋轉53.8°則會與(-201)面一致。
又，基底基板11的主面例如是(010)面、或由(010)面在37.5°以內的角度範圍內旋轉所得之面。此時，可使基底基板11與磊晶層12的界面陡峭(steep)，並可以高精度來控制磊晶層12的厚度。又，可抑制磊晶層12的元素攝取量的不均，而使磊晶層12均質化。並且，若將c軸設為軸而將(010)面旋轉37.5°則會與(310)面一致。
又，已知β型Ga2O3系結晶的[010]方向(b軸方向)的熱傳導率高。例如，β型Ga2O3結晶的[100]方向(a軸方向)的熱傳導率是13.6W/(m．K)，相較於此，[010]方向(b軸方向)的熱傳導率是22.8W/(m．K)，近乎[100]方向的熱傳導率的2倍。
因此，藉由將基底基板11的主面的晶面方向設為(010)，可提高基底基板11的厚度方向的熱傳導率。因此，基底基板11的主面的晶面方向較佳是(010)。
磊晶層12的厚度例如是0.4~30μm。
陽極電極14是由Pt(鉑)、Ni(鎳)等金屬所構成。陽極電極14可具有積層不同金屬膜而成之多層構造，例如Pt/Au或Pt/Al。並且，可在磊晶層12上設置電極終端構造。作為此電極終端構造，可使用例如在磊晶層12表面上的陽極電極14的兩側形成絕緣膜而成之場板(field plate)構造、在磊晶層12表面的陽極電極14的 兩側佈植受體(acceptor)離子而成之保護環(guard ring)構造、磊晶層12表面的陽極電極14的兩側被去除之台面(mesa)構造及該等之組合。
陰極電極13是由Ti(鈦)等金屬所構成。陰極電極13可具有積層不同金屬膜而成之多層構造，例如Ti/Au或Ti/Al。
以下，針對本實施型態之肖特基二極體10的製造方法，舉出具體例加以說明。並且，肖特基二極體10的製造方法並不限於以下的例子。
(半導體元件的製造方法1)
第2A圖~第2D圖、第3A圖、第3B圖是顯示第1實施型態之肖特基二極體10的製造步驟的一例的垂直剖面圖。在第2A圖~第2D圖、第3A圖、第3B圖所示的例子中，基底基板11藉由研磨處理而被薄化。
首先，如第2A圖所示，在基底基板11上形成磊晶層12。
基底基板11例如是藉由將β-Ga2O3單晶切片成所需的厚度並研磨加工所得到，該β-Ga2O3單晶是利用EFG(Edge-defined Film-fed Growth，限邊饋膜生長)法培養而成且包含高濃度的n型摻雜劑。施行研磨處理前的基底基板11的厚度例如是600μm。
磊晶層12例如是藉由HVPE(Hydride Vapor Phase Epitaxy，氫化物氣相磊晶)法、PLD(Pulsed Laser Deposition，脈衝雷射沉積)法、 CVD(Chemical Vapor Deposition，化學氣相沈積)法、或分子束磊晶(MBE；Molecular Beam Epitaxy)法而在基底基板11上藉由磊晶成長來形成β-Ga2O3單晶。
作為對磊晶層12導入n型摻雜劑之方法，例如，有磊晶成長包含n型摻雜劑之Ga2O3結晶膜的方法、和成長Ga2O3結晶膜後再藉由離子佈植法來佈植n型摻雜劑的方法。
其次，如第2B圖所示，將磊晶層12隔著由樹脂等所構成之黏接層16而貼附於支撐基板15。
此處，支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。
其次，如第2C圖所示，對支撐基板15所支撐之基底基板11施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
基底基板11的研磨處理，例如是將膠質氧化矽(colloidal silica)作為漿料來使用之CMP(Chemical Mechanical Polishing，化學機械研磨)。
並且，在薄化基底基板11後可將其由支撐基板15剝離。藉此，可得到一種結晶積層構造體，具有：基底基板11，其具有10μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；及，磊晶層12，其由Ga2O3系結晶所構成，且在基底基板11上磊晶成長而成。
其次，如第2D圖所示，在基底基板11的底面(相接於磊晶層12之面的相反側的面)上形成陰極電極13。
例如，藉由下述方法來形成陰極電極13：藉由光學微影法在基底基板11上形成罩幕圖案後，在基底基板11上整面蒸鍍Ti/Au等金屬膜，再藉由掀離(lift off)來去除罩幕圖案及其上的金屬膜。
因為基底基板11所包含之n型摻雜劑的濃度高，故基底基板11與陰極電極13作歐姆接觸。
其次，如第3A圖所示，準備在一邊的面具有電極18之支撐基板17，以貼合陰極電極13與電極18的方式來將基底基板11貼附於支撐基板17。
支撐基板17的材料並不限於特定材料，但如後所述，留下支撐基板17來作為肖特基二極體10的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN(氮化鋁)、SiN(氮化矽)、GaN等氮化物；SiO2(氧化矽)、Al2O3(氧化鋁)等氧化物；SiC、Si、GaAs、鑽石等。電極18例如由Au所構成。陰極電極13與電極18例如藉由加壓、伴隨加熱或超音波振動的加壓、或加壓及伴隨超音波振動的加壓來貼合。
其次，如第3B圖所示，將被支撐基板17所支撐之狀態的磊晶層12由支撐基板15及黏接層16剝離，並在磊晶層12的頂面(相接於基底基板11之面的相反側的面)上形成陽極電極14。
例如，藉由下述方法來形成陽極電極14：藉由光學微影法在磊晶層12上形成罩幕圖案後，在磊晶層12上整面蒸鍍Pt/Au等金屬膜，再藉由掀離來去除罩幕圖案及其上的金屬膜。
因為磊晶層12所包含之n型摻雜劑的濃度低，故磊晶層12與陽極電極14作肖特基接觸。
若依據本製造方法，則因為在基底基板11的研磨處理後形成陽極電極14，故可抑制基底基板11研磨處理時陽極電極14的破損，而可謀求肖特基二極體10的良率提昇。
並且，肖特基二極體10作為最終製品，可留下支撐基板17來作為其支撐基板。在此情況下，可經由支撐基板17的電極18來進行對於陰極電極13之外部電源供給。又，支撐基板17具有導電性時，可經由支撐基板17及電極18來對陰極電極13供給外部電源。又，可由支撐基板17剝離肖特基二極體10而貼附於其他支撐基板。
(半導體元件的製造方法2)
第4A圖~第4C圖是顯示第1實施型態之肖特基二極體10的製造步驟的一例的垂直剖面圖。在第4A圖~第4C圖所示的例子中，基底基板11藉由研磨處理與其後的蝕刻而被薄化。
首先，如第4A圖所示，實施第2A圖~第2C圖所示即至藉由研磨處理來薄化基底基板11為止的步驟。
其次，如第4B圖所示，對被支撐基板15所支撐的基底基板11施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板11的厚度作成小於10μm。
對此基底基板11所施行的蝕刻例如是RIE(Reactive Ion Etching，反應性離子蝕刻)等乾式蝕刻、或將H2SO4和H3PO4等作為蝕刻劑使用之濕式蝕刻。
並且，在薄化基底基板11後可將其由支撐基板15剝離。藉此，可得到一種結晶積層構造體，具有：基底基板11，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；及，磊晶層12，其由Ga2O3系結晶所構成，且在基底基板11上磊晶成長而成。
其次，如第4C圖所示，在基底基板11的底面上形成陰極電極13。
其後，與第3A圖、第3B圖所示之步驟相同地，將基底基板11貼附於支撐基板17，將磊晶層12由支撐基板15及黏接層16剝離，並形成陽極電極14。
(半導體元件的製造方法3)
第5A圖~第5E圖是顯示第1實施型態之肖特基二極體10的製造步驟的一例的垂直剖面圖。在第5A圖~第5E圖所示的例子中，基底基板11藉由研磨處理而被薄化。
首先，如第5A圖所示，在基底基板11上形成磊晶層12。
其次，如第5B圖所示，在磊晶層12的頂面(相接於基底基板11之面的相反側的面)上形成陽極電極14。
其次，如第5C圖所示，準備在一邊的面具有電極19之支撐基板15，以貼合陽極電極14與電極19的方式來將磊晶層12貼附於支撐基板15。此支撐基板15的材料並不限於特定材料，但如後所述，留下支撐基板15作為肖特基二極體10的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
電極19例如由Au所構成。陽極電極14與電極19例如藉由加壓、和伴隨加熱或超音波振動的加壓、或加壓及伴隨超音波振動的加壓來貼合。
其次，如第5D圖所示，對支撐基板15所支撐之基底基板11施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
其次，如第5E圖所示，在基底基板11的底面(相接於磊晶層12之面的相反側的面)上形成陰極電極13。
並且，肖特基二極體10作為最終製品，可留下支撐基板15來作為其支撐基板。在此情況下，可經由支撐基板15的電極19來進行對於陽極電極14之外部電 源供給。又，支撐基板15具有導電性時，可經由支撐基板15及電極19來對陽極電極14供給外部電源。又，可由支撐基板15剝離肖特基二極體10而貼附於其他支撐基板。
(半導體元件的製造方法4)
第6A圖~第6C圖是顯示第1實施型態之肖特基二極體10的製造步驟的一例的垂直剖面圖。在第6A圖~第6C圖所示的例子中，基底基板11藉由研磨處理與其後的蝕刻而被薄化。
首先，如第6A圖所示，實施第5A圖~第5D圖所示即至藉由研磨處理來薄化基底基板11為止的步驟。
其次，如第6B圖所示，對被支撐基板15所支撐的基底基板11施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板11的厚度作成小於10μm。
其次，如第6C圖所示，在基底基板11的底面上形成陰極電極13。
並且，可在基底基板11的研磨處理及蝕刻後，形成陽極電極14。
〔第2實施型態〕
第2實施型態是針對作為縱型半導體元件之具有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)構造的縱型電晶體的型態。
(半導體元件的構造)
第7圖是第2實施型態之縱型電晶體20的垂直剖面圖。縱型電晶體20包含：磊晶層22，其形成於基底基板21上；閘極電極23，其被閘極絕緣膜24所包覆且埋入於磊晶層22中；接觸區域25，其分別形成於磊晶層22中的閘極電極23的兩側；P+區域28，其形成於接觸區域25的兩側；源極電極26，其形成於磊晶層22上且連接於接觸區域25；及，汲極電極27，其形成於基底基板21的與磊晶層22相反側的面上。
縱型電晶體20是一種縱型半導體元件，其源極電極26與汲極電極27分別設置於元件上下方且電流在垂直方向流動。若對閘極電極23施加閾值以上的電壓，則在磊晶層22中閘極電極23的兩側的區域會形成通道，電流會成為由源極電極26向汲極電極27流動。
基底基板21由Ga2O3系結晶所構成，並包含n型摻雜劑。此n型摻雜劑較佳是Si、Sn等Ⅳ族元素。基底基板21的n型摻雜劑的濃度高於磊晶層22的n型摻雜劑的濃度。
基底基板21的厚度與第1實施型態之基底基板11的厚度相同。因為基底基板21薄，故可使縱型電晶體20所產生的熱由基底基板21側有效地散失。因此，縱型電晶體20具有優越的散熱特性。
因為磊晶層22由介電崩潰電場強度高的Ga2O3系結晶所構成，故在抑制縱型電晶體20的耐電壓 性低落的同時，亦可將其厚度作成薄於利用其他半導體材料所製造的元件，因此，可將縱型電晶體20的整體薄型化而更加提高散熱性。如此，縱型電晶體20會兼具高散熱性與高耐電壓性。
又，基底基板21的主面的晶面方向亦與第1實施型態之基底基板11相同，特佳是(010)。
磊晶層22由Ga2O3系結晶所構成並具有積層構造，該積層構造是在包含低濃度的n型摻雜劑之層22a上積層未摻雜或包含p型摻雜劑之層22b而成。n型摻雜劑較佳是Si、Sn等Ⅳ族元素。p型摻雜劑較佳是Be(鈹)、Mg(鎂)、Zn(鋅)等Ⅱ族元素、或Fe(鐵)。閘極電極23主要形成於層22b內。
例如，包含低濃度n型摻雜劑之層22a的厚度是0.4~40μm，未摻雜或包含p型摻雜劑之層22b的厚度是0.1~10μm。
閘極電極23、源極電極26、及汲極電極27例如由Au、Al、Ti、Sn、Ge、In(銦)、Ni、Co(鈷)、Pt、W(鎢)、Mo(鉬)、Cr(鉻)、Cu(銅)、Pb(鉛)等金屬、包含該些金屬中2種以上之合金、ITO(氧化銦錫)等導電性化合物、或導電性高分子所構成。作為導電性高分子，可使用在聚噻吩衍生物(PEDOT；聚(3,4)-伸乙二氧基噻吩)中摻雜聚苯乙烯磺酸酯(PSS)而成者、和在聚吡咯衍生物中摻雜TCNA(tetracyano tetraazanaphthalene，四氰基四氮雜萘)而成者等。 又，閘極電極23可具有由不同的2種金屬所構成之2層構造，例如Al/Ti、Au/Ni、Au/Co。
閘極絕緣膜24由SiO2、AlN、SiN、Al2O3、β-(AlxGa1-x)2O3(0≦x≦1)等絕緣材料所構成。其中，β-(AlxGa1-x)2O3由於可在β-Ga2O3結晶上作為單晶膜來成長，故可形成界面能態(interface state)少且良好的半導體絕緣膜界面，而可得到比使用其他絕緣膜時良好的閘極特性。
接觸區域25是形成於磊晶層22的層22b中且n型摻雜劑濃度高的區域。P+區域28是形成於磊晶層22的層22b中且p型摻雜劑濃度高的區域。接觸區域25、P+區域28皆與源極電極26作歐姆接觸。
以下，針對本實施型態之縱型電晶體20的製造方法，舉出具體例加以說明。並且，縱型電晶體20的製造方法並不限於以下的例子。
(半導體元件的製造方法1)
第8A圖~第8D圖、第9A圖~第9C圖是顯示第2實施型態之縱型電晶體20的製造步驟的一例的垂直剖面圖。在第8A圖~第8D圖、第9A圖~第9C圖所示的例子中，基底基板21藉由研磨處理而被薄化。
首先，如第8A圖所示，在基底基板21上形成磊晶層22。
基底基板21是與第1實施型態之基底基板11相同的基板，施行研磨處理前的厚度例如是600μm。磊 晶層22的形成步驟與第1實施型態之磊晶層12的形成步驟相同，但藉由改變在磊晶成長中途所摻雜的摻雜劑來形成層22a與層22b。
其次，如第8B圖所示，在磊晶層22中形成閘極電極23、閘極絕緣膜24、接觸區域25、及P+區域28。
首先，對磊晶層22的頂面(相接於基底基板21之面的相反側的面)以高濃度來離子佈植n型摻雜劑，而形成接觸區域25。又，以高濃度來離子佈植p型摻雜劑，而形成P+區域28。其後，在氮等氣氛下施行退火處理，來使佈植損傷回復(recovery)。
接著，以將接觸區域25分斷的方式在磊晶層22中藉由乾式蝕刻形成溝，並在此溝中埋入被閘極絕緣膜24所包覆之閘極電極23。具體而言，例如，在溝的底面與側面上藉由沈積法與蝕刻來形成閘極絕緣膜24，並在其上藉由沈積法與蝕刻來形成閘極電極23，最後藉由沈積法與蝕刻加工來形成閘極電極23上的閘極絕緣膜24。
其次，如第8C圖所示，將磊晶層22隔著黏接層16而貼附於支撐基板15。此支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。黏接層16是與用於第1實施型態者相同者。
其次，如第8D圖所示，對支撐基板15所支撐的基底基板21施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
基底基板21的研磨步驟與第1實施型態之基底基板11的研磨步驟相同。
其次，如第9A圖所示，在基底基板21的底面(相接於磊晶層22之面的相反側的面)上形成汲極電極27。
例如，藉由下述方法來形成汲極電極27：藉由光學微影法在基底基板21上形成罩幕圖案後，在基底基板21上整面蒸鍍金屬膜，再藉由掀離來去除罩幕圖案及其上的金屬膜。
其次，如第9B圖所示，準備在一邊的面具有電極18之支撐基板17，以貼合汲極電極27與電極18的方式來將基底基板21貼附於支撐基板17。此支撐基板17的材料並不限於特定材料，但如後所述，留下支撐基板17作為縱型電晶體20的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。電極18是與用於第1實施型態者相同者。
其次，如第9C圖所示，將被支撐基板17所支撐之狀態的磊晶層22由支撐基板15及黏接層16剝離後，在磊晶層22的頂面(相接於基底基板21之面的相反側的面)上形成源極電極26。
例如，藉由下述方法來形成源極電極26：藉由光學微影法在磊晶層22上形成罩幕圖案後，在磊晶層 22上整面蒸鍍Pt/Au等金屬膜，再藉由掀離來去除罩幕圖案及其上的金屬膜。
若依據本製造方法，則因為在基底基板21的研磨處理後形成源極電極26，故可抑制基底基板21研磨處理時源極電極26的破損，而可謀求縱型電晶體20的良率提昇。
並且，縱型電晶體20作為最終製品，可留下支撐基板17來作為其支撐基板。在此情況下，可經由支撐基板17的電極18來進行對於汲極電極27之外部電源供給。又，支撐基板17具有導電性時，可經由支撐基板17及電極18來對汲極電極27供給外部電源。又，可由支撐基板17剝離縱型電晶體20而貼附於其他支撐基板。
(半導體元件的製造方法2)
第10A圖~第10C圖是顯示第2實施型態之縱型電晶體20的製造步驟的一例的垂直剖面圖。在第10A圖~第10C圖所示的例子中，基底基板21藉由研磨處理與其後的蝕刻而被薄化。
首先，如第10A圖所示，實施第8A圖~第8D圖所示即至藉由研磨處理來薄化基底基板21為止的步驟。
其次，如第10B圖所示，對被支撐基板15所支撐的基底基板21施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板21的厚度作成小於10μm。
基底基板21的蝕刻步驟與第1實施型態之基底基板11的蝕刻步驟相同。
其次，如第10C圖所示，在基底基板21的底面上形成汲極電極27。
其後，與第9B圖、第9C圖所示之步驟相同地，將基底基板21貼附於支撐基板17，將磊晶層22由支撐基板15及黏接層16剝離，並形成源極電極26。
(半導體元件的製造方法3)
第11A圖~第11D圖、第12圖是顯示第2實施型態之縱型電晶體20的製造步驟的一例的垂直剖面圖。在第11A圖~第11D圖、第12圖所示的例子中，基底基板21藉由研磨處理而被薄化。
首先，如第11A圖所示，在基底基板21上形成磊晶層22。
其次，如第11B圖所示，在磊晶層22中形成閘極電極23、閘極絕緣膜24、接觸區域25、及P+區域28，其後，在磊晶層22上形成源極電極26。
其次，如第11C圖所示，準備在一邊的面具有電極19之支撐基板15，以貼合源極電極26與電極19的方式，來將磊晶層22貼附於支撐基板15。此支撐基板15的材料並不限於特定材料，但如後所述，留下支撐基板15作為縱型電晶體20的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN 等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
其次，如第11D圖所示，對支撐基板15所支撐之基底基板21施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
其次，如第12圖所示，在基底基板21的底面(相接於磊晶層22之面的相反側的面)上形成汲極電極27。
並且，縱型電晶體20作為最終製品，可留下支撐基板15來作為其支撐基板。在此情況下，可經由支撐基板15的電極19來進行對於源極電極26之外部電源供給。又，支撐基板15具有導電性時，可經由支撐基板15及電極19來對源極電極26供給外部電源。又，可由支撐基板15剝離縱型電晶體20而貼附於其他支撐基板。
(半導體元件的製造方法4)
第13A圖~第13C圖是顯示第2實施型態之縱型電晶體20的製造步驟的一例的垂直剖面圖。在第13A圖~第13C圖所示的例子中，基底基板21藉由研磨處理與其後的蝕刻而被薄化。
首先，如第13A圖所示，實施第11A圖~第11D圖所示即至藉由研磨處理來薄化基底基板21為止的步驟。
其次，如第13B圖所示，對被支撐基板15所支撐的基底基板21施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板21的厚度作成小於10μm。
其次，如第13C圖所示，在基底基板21的底面上形成汲極電極27。
〔第3實施型態〕
第3實施型態是針對作為橫型半導體元件之具有MESFET(Metal Semiconductor Field Effect Transistor，金屬半導體場效電晶體)構造的橫型電晶體的型態。
(半導體元件的構造)
第14圖是第3實施型態之橫型電晶體30的垂直剖面圖。橫型電晶體30包含：磊晶層32，其形成於基底基板31上；閘極電極33，其位於磊晶層32上；源極電極34；及汲極電極35。閘極電極33配置於源極電極34與汲極電極35之間。
閘極電極33接觸於磊晶層32的頂面(相接於基底基板31之面的相反側的面)而形成肖特基接面。又，源極電極34及汲極電極35接觸於磊晶層32的頂面而形成歐姆接面。
基底基板31由包含Mg、Be、Zn、Fe等p型摻雜劑之Ga2O3系結晶所構成，並具有高電阻。
基底基板31的厚度與第1實施型態之基底基板11的厚度相同。因為基底基板31薄，故可使橫型電晶 體30所產生的熱由基底基板31側有效地散失。因此，橫型電晶體30具有優越的散熱特性。
又，基底基板31的主面的晶面方向亦與第1實施型態之基底基板11相同，特佳是(010)。並且，在基底基板31與磊晶層32之間，可插入1層或2層緩衝層。緩衝層為高電阻，並可視為是基底基板31的一部分。
磊晶層32由Ga2O3系結晶所構成，並包含n型摻雜劑。與源極電極34及汲極電極35之接觸部附近的n型摻雜劑的濃度高於其他部份的n型摻雜劑的濃度。磊晶層32的厚度例如是0.1~1μm。
因為磊晶層32由介電崩潰電場強度高的Ga2O3系結晶所構成，故橫型電晶體30具有優越的耐電壓性。因此，橫型電晶體30會兼具高散熱性與高耐電壓性。
閘極電極33、源極電極34、及汲極電極35例如由Au、Al、Ti、Sn、Ge、In、Ni、Co、Pt、W、Mo、Cr、Cu、Pb等金屬、包含該些金屬中2種以上之合金、ITO等導電性化合物、或導電性高分子所構成。作為導電性高分子，可使用在聚噻吩衍生物(PEDOT；聚(3,4)-伸乙二氧基噻吩)中摻雜聚苯乙烯磺酸酯(PSS)而成者、和在聚吡咯衍生物中摻雜TCNA而成者等。又，閘極電極33可具有由不同的2種金屬所構成之2層構造，例如Al/Ti、Au/Ni、Au/Co。
在橫型電晶體30中，藉由控制施加於閘極電極33的偏壓，可使磊晶層32內閘極電極33下的空乏層的厚度變化，而可控制汲極電流。
以下，針對本實施型態之橫型電晶體30的製造方法，舉出具體例加以說明。並且，橫型電晶體30的製造方法並不限於以下的例子。
(半導體元件的製造方法1)
第15A圖~第15E圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第15A圖~第15E圖所示的例子中，基底基板31藉由研磨處理而被薄化。
首先，如第15A圖所示，在基底基板31上形成磊晶層32。
基底基板31是與第1實施型態之基底基板11相同的基板，施行研磨處理前的厚度例如是600μm。磊晶層32的形成步驟與第1實施型態之磊晶層12的形成步驟相同。
其次，如第15B圖所示，將磊晶層32隔著黏接層16而貼附於支撐基板15。此支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。黏接層16是與用於第1實施型態者相同者。
其次，如第15C圖所示，對支撐基板15所支撐之基底基板31施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
基底基板31的研磨步驟與第1實施型態之基底基板11的研磨步驟相同。
其次，如第15D圖所示，將基底基板31的底面(相接於磊晶層32之面的相反側的面)貼附於支撐基板37。此處，支撐基板37的材料並不限於特定材料，但如後所述，留下支撐基板37作為橫型電晶體30的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
基底基板31對於支撐基板37之貼附可使用焊料(例如Au-Sn、Sn-Ag-Cu、或Si-Ge)和Ag膠、樹脂、無機材料等。
其次，如第15E圖所示，將被支撐基板37所支撐之狀態的磊晶層32由支撐基板15及黏接層16剝離後，在磊晶層32的頂面(相接於基底基板31之面的相反側的面)上形成閘極電極33、源極電極34、及汲極電極35。
例如，藉由下述方法來形成閘極電極33、源極電極34、及汲極電極35：藉由光學微影法在磊晶層32上形成罩幕圖案後，在磊晶層32上整面蒸鍍金屬膜，再藉由掀離來去除罩幕圖案及其上的金屬膜。
若依據本製造方法，則因為在基底基板31的研磨處理後形成閘極電極33、源極電極34、及汲極電極35，故可抑制基底基板31研磨處理時閘極電極33、源極 電極34、及汲極電極35的破損，而可謀求橫型電晶體30的良率提昇。
並且，橫型電晶體30作為最終製品，可留下支撐基板37來作為其支撐基板。又，可由支撐基板37剝離橫型電晶體30而貼附於其他支撐基板。
(半導體元件的製造方法2)
第16A圖~第16C圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第16A圖~第16C圖所示的例子中，基底基板31藉由研磨處理與其後的蝕刻而被薄化。
首先，如第16A圖所示，實施第15A圖~第15C圖所示即至藉由研磨處理來薄化基底基板31為止的步驟。
其次，如第16B圖所示，對被支撐基板15所支撐的基底基板31施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板31的厚度作成小於10μm。
基底基板31的蝕刻步驟與第1實施型態之基底基板11的蝕刻步驟相同。
其次，如第16C圖所示，將基底基板31的底面貼附於支撐基板37。
其次，與第15E圖所示之步驟相同地，將磊晶層32由支撐基板15及黏接層16剝離，並形成閘極電極33、源極電極34、及汲極電極35。
(半導體元件的製造方法3)
第17A圖~第17E圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第17A圖~第17E圖所示的例子中，基底基板31藉由研磨處理而被薄化。
首先，如第17A圖所示，在基底基板31上形成磊晶層32。
其次，如第17B圖所示，在磊晶層32的頂面上形成閘極電極33、源極電極34、及汲極電極35。
其次，如第17C圖所示，準備在一邊的面具有由樹脂等所構成的黏接層36之支撐基板15，以貼合已設置閘極電極33、源極電極34、及汲極電極35之磊晶層32的頂面與黏接層36的方式，來將磊晶層32貼附於支撐基板15。此支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。
其次，如第17D圖所示，對支撐基板15所支撐之基底基板31施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
其次，如第17E圖所示，將基底基板31的底面貼附於支撐基板37而被支撐基板37所支撐之狀態的磊晶層32由支撐基板15及黏接層36剝離。此支撐基板37的材料並不限於特定材料，但如後所述，留下支撐基板37作為橫型電晶體30的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN 等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
並且，橫型電晶體30作為最終製品，可留下支撐基板37來作為其支撐基板。又，可由支撐基板37剝離橫型電晶體30而貼附於其他支撐基板。
(半導體元件的製造方法4)
第18A圖~第18C圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第18A圖~第18C圖所示的例子中，基底基板31藉由研磨處理與其後的蝕刻而被薄化。
首先，如第18A圖所示，實施第17A圖~第17D圖所示即至藉由研磨處理來薄化基底基板31為止的步驟。
其次，如第18B圖所示，對被支撐基板15所支撐的基底基板31施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板31的厚度作成小於10μm。
其次，如第18C圖所示，將基底基板31的底面貼附於支撐基板37，並將被支撐基板37所支撐之狀態的磊晶層32由支撐基板15及黏接層36剝離。
(半導體元件的製造方法5)
第19A圖~第19D圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第19A圖~第19D圖所示的例子中，基底基板31藉由研磨處理而被薄化。
首先，如第19A圖所示，在基底基板31上形成磊晶層32。
其次，如第19B圖所示，在磊晶層32的頂面上形成閘極電極33、源極電極34、及汲極電極35。
其次，如第19C圖所示，準備在一邊的面具有電極38a、38b、38c之支撐基板15，以閘極電極33、源極電極34、汲極電極35分別與電極38a、38b、38c貼合的方式，來將磊晶層32貼附於支撐基板15。此支撐基板15的材料並不限於特定材料，但如後所述，留下支撐基板15作為橫型電晶體30的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
其次，如第19D圖所示，對支撐基板15所支撐之基底基板31施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
並且，橫型電晶體30作為最終製品，可留下支撐基板15來作為其支撐基板。但是，在此情況下，支撐基板15必須是絕緣性。又，在此情況下，可經由支撐基板15的電極38a、38b、38c來進行對於閘極電極33、源極電極34、汲極電極35之外部電源供給。又，可由支撐基板15剝離橫型電晶體30而貼附於其他支撐基板。
(半導體元件的製造方法6)
第20A圖、第20B圖是顯示第3實施型態之橫型電晶體30的製造步驟的一例的垂直剖面圖。在第20A圖、第20B圖所示的例子中，基底基板31藉由研磨處理與其後的蝕刻而被薄化。
首先，如第20A圖所示，實施第19A圖~第19D圖所示即至藉由研磨處理薄化基底基板31為止的步驟。
其次，如第20B圖所示，對被支撐基板15所支撐的基底基板31施行蝕刻來進一步薄化。藉由此蝕刻，可將基底基板31的厚度作成小於10μm。
(變化例)
橫型電晶體30可以是其閘極電極33隔著閘極絕緣膜而形成於磊晶層32上之MISFET。
此閘極絕緣膜由SiO2、AlN、SiN、Al2O3、β-(AlxGa1-x)2O3(0≦x≦1)等絕緣材料所構成。其中，β-(AlxGa1-x)2O3由於可在β-Ga2O3結晶上作為單晶膜來成長，故可形成界面能態少且良好的半導體絕緣膜界面，而可得到比使用其他絕緣膜時良好的閘極特性。
此時，磊晶層32可以是不含摻雜劑之未摻雜層或包含Be、Mg、Zn等p型摻雜劑之p型層。
橫型電晶體30是MISFET時的製造步驟，是在上述各個橫型電晶體是MESFET時的製造步驟中加入形成閘極絕緣膜之步驟而成者。閘極絕緣膜例如藉由沈積法與蝕刻來形成。
〔第4實施型態〕
第4實施型態是針對作為縱型半導體元件之肖特基二極體的型態。
(半導體元件的構造)
第21圖是第4實施型態之肖特基二極體40的垂直剖面圖。肖特基二極體40包含：磊晶層42；離子佈植層41，其形成於磊晶層42的一邊的表面；陰極電極43，其形成於磊晶層42的底面(設置離子佈植層41側的面)上，且與離子佈植層41作歐姆接觸；及，陽極電極44，其形成於磊晶層42的頂面(未設置離子佈植層41側的面)上，且與磊晶層42作肖特基接觸。
在肖特基二極體40中，與第1實施型態之肖特基二極體10相同地，藉由在陽極電極44與陰極電極43之間施加順向偏壓，陽極電極44與磊晶層42的界面的肖特基障壁會降低，電流會從陽極電極44向陰極電極43流動。另一方面，在陽極電極44與陰極電極43之間施加逆向偏壓時，陽極電極44與磊晶層42的界面的肖特基障壁會變高，而不流動電流。
磊晶層42與第1實施型態之磊晶層12相同地由Ga2O3系結晶所構成，並包含n型摻雜劑。
離子佈植層41是藉由在磊晶層42中佈植高濃度的n型摻雜劑所形成之層，離子佈植層41的n型摻雜劑的濃度高於磊晶層42的n型摻雜劑的濃度。又，因為離子佈植層41形成於磊晶層42中表面的附近，故當然比磊晶 層42薄。此n型摻雜劑較佳是Si、Sn等Ⅳ族元素。特別是，因為在高濃度佈植時Si比起Sn可得到較高的活化率，故為了降低肖特基二極體的傳導損失(conduction loss)，較佳是使用Si來作為n型摻雜劑。
在肖特基二極體40中，會去除成為磊晶層42磊晶成長的基底之基底基板(後述之基底基板45)，而使用離子佈植層41來作為與陰極電極43作歐姆接觸之層。因此，向離子佈植層41側的散熱路徑不會通過基底基板，而可有效地散熱。因此，肖特基二極體40具有優越的散熱特性。進一步，藉由使用離子佈植技術，比起基板培養時添加雜質的方法，可更加提高施體濃度，而可降低肖特基二極體的傳導損失。
磊晶層42的厚度例如是0.4~30μm。又，為了使離子佈植層41與陰極電極43作歐姆接觸，離子佈植層41的厚度較佳是0.05μm以上。
因為磊晶層42由介電崩潰電場強度高的Ga2O3系結晶所構成，故即使去除基底基板45，也可抑制肖特基二極體40的耐電壓性低落。因此，肖特基二極體40會兼具高散熱性與高耐電壓性。
陽極電極44及陰極電極43由分別與第1實施型態之陽極電極14及陰極電極13相同的材料所構成。
(半導體元件的製造方法)
第22A圖~第22E圖、第23A圖~第23D圖是顯示第4實施型態之肖特基二極體40的製造步驟的一例的垂 直剖面圖。在第22A圖~第22E圖、第23A圖~第23D圖所示的例子中，基底基板藉由研磨處理等而被去除。
首先，如第22A圖所示，在基底基板45上形成磊晶層42。
基底基板45是與第1實施型態之基底基板11相同的基板，施行研磨處理等之前的厚度例如是600μm。並且，基底基板45可不包含n型摻雜劑。磊晶層42的形成步驟與第1實施型態之磊晶層12的形成步驟相同。
其次，如第22B圖所示，將磊晶層42隔著黏接層16而貼附於支撐基板15。此支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。黏接層16是與用於第1實施型態者相同者。
其次，如第22C圖所示，將支撐基板15所支撐之基底基板45藉由研磨處理來薄化，並進一步藉由繼續研磨處理而最終將其去除。
並且，去除基底基板45的方法並不限於研磨處理，又，可對研磨處理組合蝕刻等其他處理。
其次，如第22D圖所示，對磊晶層42的底面離子佈植n型摻雜劑。
其次，如第22E圖所示，藉由下述方法來形成離子佈植層41：藉由退火處理來使已佈植於磊晶層42之n型摻雜劑活化。此退火處理例如是在惰性氣氛下於800~1000℃、30分鐘之條件下實施。
其次，如第23A圖所示，在磊晶層42的底面上，以接觸於離子佈植層41的方式來形成陰極電極43。因為離子佈植層41所包含的n型摻雜劑的濃度高，故離子佈植層41與陰極電極43作歐姆接觸。陰極電極43的形成步驟與第1實施型態之陰極電極13的形成步驟相同。
其次，如第23B圖所示，準備在一邊的面具有電極48之支撐基板47，以貼合陰極電極43與電極48的方式來將磊晶層42貼附於支撐基板47。
支撐基板47的材料並不限於特定材料，但如後所述，留下支撐基板47作為肖特基二極體40的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。電極48例如由Au所構成。陰極電極43與電極48例如藉由加壓、和伴隨加熱或超音波振動的加壓、或加壓及伴隨超音波振動的加壓來貼合。
其次，如第23C圖所示，將被支撐基板47所支撐之狀態的磊晶層42由支撐基板15及黏接層16剝離。
其次，如第23D圖所示，在磊晶層42的頂面上形成陽極電極44。因為磊晶層42的離子佈植層41以外的區域所包含的n型摻雜劑的濃度低，故磊晶層42與陽極電極44作肖特基接觸。陽極電極44的形成步驟與第1實施型態之陽極電極14的形成步驟相同。
並且，肖特基二極體40作為最終製品，可留下支撐基板47來作為其支撐基板。在此情況下，可經由支撐基板47的電極48來進行對於陰極電極43之外部電源供給。又，支撐基板47具有導電性時，可經由支撐基板47及電極48來對陰極電極43供給外部電源。又，可由支撐基板47剝離肖特基二極體40而貼附於其他支撐基板。
〔第5實施型態〕
第5實施型態是為了提昇散熱性而將作為半導體元件之肖特基二極體、橫型電晶體、及縱型電晶體的兩面貼附於支撐基板之型態。
(半導體元件的構造)
第24A圖是兩面被支撐基板所貼附之第1實施型態的肖特基二極體10的垂直剖面圖。
支撐基板51在一邊的面具有電極53，磊晶層12以貼合陽極電極14與電極53的方式被貼附於支撐基板51。支撐基板52在一邊的面具有電極54，基底基板11以貼合陰極電極13與電極54的方式被貼附於支撐基板52。
支撐基板51、52的材料較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
並且，在使用第4實施型態之肖特基二極體40取代肖特基二極體10時，可採用相同的構成。此時，肖特基二極體40的磊晶層42、離子佈植層41分別貼附於支撐基板51、52。
第24B圖是兩面被支撐基板所貼附之第2實施型態之縱型電晶體20的垂直剖面圖。
磊晶層22以貼合源極電極26與電極53的方式被貼附於支撐基板51。基底基板21以貼合汲極電極27與電極54的方式被貼附於支撐基板52。
在本實施型態之肖特基二極體10及縱型電晶體20中，可經由電極53、54來供給外部電源。又，支撐基板51、52具有導電性時，可經由支撐基板51、52及電極53、54來供給外部電源。
第24C圖是兩面被支撐基板所貼附之第3實施型態的橫型電晶體30的垂直剖面圖。
支撐基板51在一邊的面具有電極53a、53b、53c，且磊晶層32以貼合閘極電極33、源極電極34、汲極電極35與電極53a、53b、53c的方式被貼附於支撐基板51。另一方面，基底基板31被貼附於支撐基板52。
如上所述，因為藉由將半導體元件的兩面貼附於支撐基板會成為可由兩面有效地散熱，故可使半導體元件的散熱效率提昇。
〔第6實施型態〕
第6實施型態是針對作為縱型半導體元件之肖特基二極體的型態。
(半導體元件的構造)
第25圖是第6實施型態之肖特基二極體60的垂直剖面圖。肖特基二極體60包含：磊晶層62；高熱傳導基板61，其貼合於磊晶層62的一邊的面；陰極電極63，其形成於高熱傳導基板61的底面(相接於磊晶層62之面的相反側的面)上，且與高熱傳導基板61作歐姆接觸；及，陽極電極64，其形成於磊晶層62的頂面(相接於高熱傳導基板61之面的相反側的面)上，且與磊晶層62作肖特基接觸。
在肖特基二極體60中，與第1實施型態之肖特基二極體10相同地，藉由在陽極電極64與陰極電極63之間施加順向偏壓，陽極電極64與磊晶層62的界面的肖特基障壁會降低，電流會從陽極電極64向陰極電極63流動。另一方面，在陽極電極64與陰極電極63之間施加逆向偏壓時，陽極電極64與磊晶層62的界面的肖特基障壁會變高，而不流動電流。
磊晶層62與第1實施型態之磊晶層12相同地由Ga2O3系結晶所構成，並包含n型摻雜劑。
高熱傳導基板61由AlN、Si等具有比Ga2O3系結晶高之熱傳導性的材料所構成，並包含n型摻雜劑。高熱傳導基板61的n型摻雜劑的濃度高於磊晶層62的n型摻雜劑的濃度。
在肖特基二極體60中，會去除成為磊晶層62磊晶成長的基底之基底基板(後述之基底基板65)，而使用高熱傳導基板61來作為與陰極電極63歐姆接觸之層。因為高熱傳導基板61的熱傳導率高於由Ga2O3系結晶所構成之基底基板65的熱傳導率，故藉由使用高熱傳導基板61來作為與陰極電極63作歐姆接觸之層，可提昇散熱性。因此，肖特基二極體60具有優越的散熱特性。
又，因為高熱傳導基板61的熱傳導率高，故無須為了提昇肖特基二極體60的散熱性而進行薄化。
磊晶層62的厚度例如是0.4~30μm。又，為了使高熱傳導基板61與陰極電極63作歐姆接觸，高熱傳導基板61的厚度較佳是0.05μm以上。
陽極電極64及陰極電極63由分別與第1實施型態之陽極電極14及陰極電極13相同的材料所構成。
以下，針對本實施型態之肖特基二極體60的製造方法，舉出具體例加以說明。並且，肖特基二極體60的製造方法並不限於以下的例子。
(半導體元件的製造方法)
第26A圖~第26E圖是顯示第6實施型態之肖特基二極體60的製造步驟的一例的垂直剖面圖。在第26A圖~第26E圖所示的例子中，基底基板藉由研磨處理而被去除。
首先，如第26A圖所示，在基底基板65上形成磊晶層62。
基底基板65是與第1實施型態之基底基板11相同的基板，施行研磨處理前的厚度例如是600μm。並且，基底基板65可不包含n型摻雜劑。磊晶層62的形成步驟與第1實施型態之磊晶層12的形成步驟相同。
其次，如第26B圖所示，將磊晶層62的頂面貼附於高熱傳導基板61。磊晶層62對於高熱傳導基板61之貼附例如使用表面活化接合等直接接合。在使用表面活化接合時，藉由使用Ar(氬)電漿之蝕刻等去除磊晶層62與高熱傳導基板61各自的接合面的表面，使其活化後進行貼合。若依據此方法，則可在常溫形成高強度的接合，但亦可施行加熱和加壓。被表面活化接合的磊晶層62與高熱傳導基板61在其接合界面作歐姆接觸。
其次，如第26C圖所示，將高熱傳導基板61所支撐之基底基板65藉由研磨處理來薄化，並進一步藉由繼續研磨處理而最終將其去除。
並且，去除基底基板65的方法並不限於研磨處理，又，可對研磨處理組合蝕刻等其他處理。
其次，如第26D圖所示，在磊晶層62的高熱傳導基板61相反側的面上形成陽極電極64。因為磊晶層62的n型摻雜劑的濃度低，故磊晶層62與陽極電極64作肖特基接觸。陽極電極64的形成步驟與第1實施型態之陽極電極14的形成步驟相同。
其次，如第26E圖所示，在高熱傳導基板61的磊晶層62相反側的面上形成陰極電極63。因為高熱傳 導基板61的n型摻雜劑的濃度高，故高熱傳導基板61與陰極電極63作歐姆接觸。陰極電極63的形成步驟與第1實施型態之陰極電極13的形成步驟相同。
〔第7實施型態〕
第7實施型態是針對作為縱型半導體元件之具有MISFET構造的縱型電晶體的型態。
(半導體元件的構造)
第27圖是第7實施型態之縱型電晶體70的垂直剖面圖。縱型電晶體70包含：磊晶層72；高熱傳導基板71，其貼合於磊晶層72的一邊的面；閘極電極73，其被閘極絕緣膜74所包覆且埋入於磊晶層72中；接觸區域75，分別形成於磊晶層72中閘極電極73的兩側；P+區域79，其形成於接觸區域75的兩側；源極電極76，其形成於磊晶層72上且連接於接觸區域75；及，汲極電極77，其形成於高熱傳導基板71的與磊晶層72相反側的面上。
縱型電晶體70是源極電極76與汲極電極77分別設置於元件的上下方且電流在垂直方向流動之縱型半導體元件。若對閘極電極73施加閾值以上的電壓，則在磊晶層72中閘極電極73的兩側的區域會形成通道，電流會成為由源極電極76向汲極電極77流動。
高熱傳導基板71是由AlN、Si等具有比Ga2O3系結晶高之熱傳導性的材料所構成，並包含n型摻雜劑。高熱傳導基板71的n型摻雜劑的濃度高於磊晶層72的n型摻雜劑的濃度。
在縱型電晶體70中，會去除成為磊晶層72磊晶成長的基底之基底基板(後述之基底基板78)，而使用高熱傳導基板71來作為與汲極電極77作歐姆接觸之層。因為高熱傳導基板71的熱傳導率高於由Ga2O3系結晶所構成之基底基板78的熱傳導率，故藉由使用高熱傳導基板71來作為與汲極電極77作歐姆接觸之層，可提昇散熱性。因此，縱型電晶體70具有優越的散熱特性。
又，因為高熱傳導基板71的熱傳導率高，故無須為了提昇縱型電晶體70的散熱性而進行薄化。
閘極電極73、閘極絕緣膜74、接觸區域75、源極電極76、及汲極電極77、P+區域79是分別與第2實施型態之閘極電極23、閘極絕緣膜24、接觸區域25、源極電極26、汲極電極27、P+區域28相同的構件。又，磊晶層72由與第2實施型態之磊晶層22的層22a、22b相同的層72a、72b所構成。
以下，針對本實施型態之縱型電晶體70的製造方法，舉出去除基底基板78之方法的具體例來說明。並且，縱型電晶體70的製造方法並不限於以下的例子。
(半導體元件的製造方法)
第28A圖~第28D圖是顯示第7實施型態之縱型電晶體70的製造步驟的一例的垂直剖面圖。
首先，如第28A圖所示，在基底基板78上形成磊晶層72。
基底基板78是與第1實施型態之基底基板11相同的基板，施行研磨處理前的厚度例如是600μm。並且，基底基板78可不包含n型摻雜劑。磊晶層72的形成步驟與第2實施型態之磊晶層22的形成步驟相同。
其次，如第28B圖所示，將磊晶層72的頂面貼附於高熱傳導基板71。磊晶層72對於高熱傳導基板71之貼附例如使用表面活化接合等直接接合。被表面活化接合之磊晶層72與高熱傳導基板71在其接合界面作歐姆接觸。
其次，如第28C圖所示，將高熱傳導基板71所支撐之基底基板78藉由研磨處理來薄化，並進一步藉由繼續研磨處理而最終將其去除。
並且，可對此研磨處理組合蝕刻等其他處理，又，可使用研磨處理以外的方法。
其次，如第28D圖所示，在磊晶層72中形成閘極電極73、閘極絕緣膜74、接觸區域75、及P+區域79，其後，在磊晶層72上形成源極電極76。又，在磊晶層72上可設置電極終端構造和鈍化膜。
閘極電極73、閘極絕緣膜74、接觸區域75、P+區域79、源極電極76的形成步驟分別與第2實施型態之閘極電極23、閘極絕緣膜24、接觸區域25、P+區域28、源極電極26的形成步驟相同。
其次，如第29圖所示，在高熱傳導基板71的與磊晶層72相反側的面上形成汲極電極77。
汲極電極77的形成步驟與第2實施型態之汲極電極27的形成步驟相同。
〔第8實施型態〕
第8實施型態是針對作為縱型半導體元件之具有MISFET構造的縱型電晶體的型態。
(半導體元件的構造)
第30圖是第8實施型態之縱型電晶體80的垂直剖面圖。縱型電晶體80包含：磊晶層82，其形成於基底基板81上；2個源極電極86，形成於磊晶層82上；閘極電極83，其隔著閘極絕緣膜84而形成於磊晶層82上的2個源極電極86間的區域；n型接觸區域85，分別形成於磊晶層82中的2個源極電極86的下方；p型本體(body)區域88，分別圍繞2個接觸區域85；P+區域89，其形成於2個接觸區域85的外側；及，汲極電極87，其形成於基底基板81的磊晶層82的相反側的面上。
在縱型電晶體80中，若對閘極電極83施加閾值以上的電壓，則在p型本體區域88的閘極電極83下方的區域會形成通道，電流會成為由源極電極86向汲極電極87流動。
基底基板81及磊晶層82由Ga2O3系結晶所構成，並包含n型摻雜劑。此n型摻雜劑較佳是Si、Sn等Ⅳ族元素。
基底基板81的厚度與第1實施型態之基底基板11的厚度相同。因為基底基板81薄，故可使縱型電晶 體80所產生的熱由基底基板81側有效地散失。因此，縱型電晶體80具有優越的散熱特性。
又，可與第4實施型態之肖特基二極體40相同地，將基底基板81全部去除後，對磊晶層82的底面離子佈植Ⅳ族雜質來形成離子佈植層，並使汲極電極27作歐姆接觸。
因為磊晶層82由介電崩潰電場強度高的Ga2O3系結晶所構成，故在抑制縱型電晶體80的耐電壓性低落的同時，亦可將其厚度作成薄於利用其他半導體材料所製造的元件，因此，可將縱型電晶體80的整體薄型化而更加提高散熱性。如此，縱型電晶體80會兼具高散熱性與高耐電壓性。
又，基底基板81的主面的晶面方向與第1實施型態之基底基板11相同，特佳是(010)。
磊晶層82的厚度例如是0.4~30μm。
閘極電極83、閘極絕緣膜84、源極電極86、及汲極電極87例如由與第2實施型態之閘極電極23、閘極絕緣膜24、源極電極26、及汲極電極27相同的材料所構成。
接觸區域85是形成於磊晶層82中且n型摻雜劑濃度高的區域，並連接源極電極86。此n型摻雜劑較佳是Si、Sn等Ⅳ族元素。
本體區域88及P+區域89包含p型摻雜劑。P+區域89的p型摻雜劑的濃度高於本體區域88的p型摻雜 劑的濃度。此p型摻雜劑較佳是Be、Mg、Zn等Ⅱ族元素、或Fe。並且，本體區域88可以是因載子補償(carrier compensation)所形成之i型區域。
縱型電晶體80的製造可使用第2實施型態之縱型電晶體20的製造方法。
具體而言，於形成縱型電晶體20的閘極電極23、閘極絕緣膜24、及接觸區域25之步驟，取代這些而形成本體區域88及接觸區域85，於形成源極電極26之步驟，取代其而形成閘極絕緣膜84、閘極電極83、及源極電極86即可。
例如，藉由下述方法來形成本體區域88、P+區域89、及接觸區域85：藉由離子佈植法對磊晶層82佈植摻雜劑。
基底基板81、磊晶層82、汲極電極87的形成方法分別與縱型電晶體20的基底基板21、磊晶層22、汲極電極27的形成方法相同。
〔第9實施型態〕
第9實施型態是針對作為縱型半導體元件之肖特基二極體的型態。
(半導體元件的構造)
第31圖是第9實施型態之肖特基二極體90的垂直剖面圖。肖特基二極體90包含：支撐基板15；基底基板11，其貼附於支撐基板；磊晶層12，其藉由磊晶成長形成於基底基板11的頂面(相接於支撐基板15之面的相反側的 面)上；陰極電極13，其形成於支撐基板15的底面(相接於基底基板11之面的相反側的面)上，且與支撐基板15作歐姆接觸；及，陽極電極14，其形成於磊晶層12的頂面(相接於基底基板11之面的相反側的面)上，且與磊晶層12作肖特基接觸。
在肖特基二極體90中，藉由在陽極電極14與陰極電極13之間施加順向偏壓，陽極電極14與磊晶層12的界面的肖特基障壁會降低，電流會從陽極電極14向陰極電極13流動。另一方面，在陽極電極14與陰極電極13之間施加逆向偏壓時，陽極電極14與磊晶層12的界面的肖特基障壁會變高，而不流動電流。
基底基板11是與用於第1實施型態者相同者。但是，因為本實施型態之基底基板11不與陰極電極作歐姆接觸，故基底基板11的n型摻雜劑的濃度例如可與磊晶層12相同程度。
支撐基板15是與用於第1實施型態者相同者。但是，在本實施型態中，因為支撐基板15與陰極電極作歐姆接觸，故支撐基板15是由導體或包含高濃度n型摻雜劑之半導體所構成。
因為基底基板11薄，故可使肖特基二極體90所產生的熱由基底基板11側經由支撐基板15有效地散失。因此，肖特基二極體90具有優越的散熱特性。
磊晶層12、陰極電極13、陽極電極14是與用於第1實施型態者相同者。
因為磊晶層12由介電崩潰電場強度高的Ga2O3系結晶所構成，故在抑制縱型電晶體90的耐電壓性低落的同時，亦可將其厚度作成薄於利用其他半導體材料所製造的元件，因此，可將縱型電晶體90的整體薄型化而更加提高散熱性。如此，縱型電晶體90會兼具高散熱性與高耐電壓性。
以下，針對本實施型態之肖特基二極體10的製造方法，舉出具體例加以說明。
(半導體元件的製造方法)
第32A圖~第32E圖是顯示第9實施型態之肖特基二極體90的製造步驟的一例的垂直剖面圖。在第32A圖~第32E圖所示的例子中，基底基板11藉由研磨處理而被薄化後，在基底基板11施行薄化處理的面上成長磊晶層。
首先，如第32A圖所示，將基底基板11貼附於支撐基板15。基底基板11對於支撐基板15之貼附例如藉由表面活化接合等直接接合和藉由導電性黏接材料之黏接來進行。
其次，如第32B圖所示，對支撐基板15所支撐之基底基板11施行研磨處理，將其薄化至成為10μm以上且50μm以下的厚度為止。
基底基板11的研磨步驟與第1實施型態之基底基板11的研磨步驟相同。
並且，去除基底基板11的方法並不限於研磨處理。又，可對研磨處理組合蝕刻等其他處理。藉由施行蝕刻，可將基底基板11的厚度作成小於10μm。
又，在薄化基底基板11後可將其由支撐基板15剝離。剝離後的基底基板11是由Ga2O3系結晶所構成並具有0.05μm以上且50μm以下的厚度之半導體基板，可作為磊晶成長用基底基板而用於其他半導體元件的製造。又，與第1實施型態相同地，為了要提高基底基板11的厚度方向的熱傳導率，基底基板11的主面的晶面方向較佳是(010)。
其次，如第32C圖所示，在基底基板11上形成磊晶層12。
磊晶層12的形成步驟與第1實施型態之磊晶層12的形成步驟相同。
其次，如第32D圖所示，在磊晶層12的基底基板11相反側的面上形成陽極電極14。陽極電極14的形成步驟與第1實施型態之陽極電極14的形成步驟相同。
其次，如第32E圖所示，在支撐基板15的基底基板11相反側的面上形成陰極電極13。陰極電極13的形成步驟與第1實施型態之陰極電極13的形成步驟相同。
並且，本實施型態之半導體元件的製造方法可適用於一種半導體元件的製造方法，該半導體元件是縱型電晶體、橫型電晶體等具有薄化後的Ga2O3系結晶所構成的基底基板。
〔第10實施型態〕
第10實施型態是針對作為縱型半導體元件之具有MISFET構造的縱型電晶體的型態。
(半導體元件的構造)
第33圖是第10實施型態之縱型電晶體100的垂直剖面圖。縱型電晶體100包含：離子佈植層101，其形成於磊晶層22的一邊的表面；閘極電極23，其被閘極絕緣膜24所包覆且埋入於磊晶層22中；接觸區域25，分別形成於磊晶層22中的閘極電極23的兩側；P+區域28，其形成於接觸區域25的兩側；源極電極26，其形成於磊晶層22上且連接於接觸區域25；及，汲極電極27，其形成於磊晶層22的底面(設置離子佈植層101側的面)上且與離子佈植層101作歐姆接觸。
縱型電晶體100是源極電極26與汲極電極27分別設置於元件的上下方且電流在垂直方向流動之縱型半導體元件。若對閘極電極23施加閾值以上的電壓，則在磊晶層22中閘極電極23的兩側的區域會形成通道，電流會成為由源極電極26向汲極電極27流動。
磊晶層22、閘極電極23、閘極絕緣膜24、接觸區域25、源極電極26、汲極電極27、及P+區域28是分別與用於第2實施型態者相同者。
離子佈植層101是藉由在磊晶層22的層22a中佈植高濃度的n型摻雜劑所形成之層，離子佈植層101的n型摻雜劑的濃度高於層22a的n型摻雜劑的濃度。此n 型摻雜劑較佳是Si、Sn等Ⅳ族元素。特別是，因為在高濃度佈植時Si比起Sn可得到較高的活化率，故為了降低肖特基二極體的傳導損失，較佳是使用Si來作為n型摻雜劑。
在縱型電晶體100中，會去除成為磊晶層22磊晶成長的基底之基底基板(後述之基底基板21)，而使用離子佈植層101來作為與汲極電極27作歐姆接觸之層。因此，向離子佈植層101側的散熱路徑不會通過基底基板，而可有效地散熱。因此，縱型電晶體100具有優越的散熱特性。進一步，藉由使用離子佈植技術，比起基板培養時添加雜質的方法，可更提高施體濃度，而可降低肖特基二極體的傳導損失。
因為磊晶層22由介電崩潰電場強度高的Ga2O3系結晶所構成，即使去除基底基板21也可抑制縱型電晶體100的耐電壓性低落。因此，縱型電晶體100會兼具高散熱性與高耐電壓性。
以下，針對本實施型態之縱型電晶體100的製造方法，舉出具體例加以說明。並且，縱型電晶體100的製造方法並不限於以下的例子。
(半導體元件的製造方法)
第34A圖~第34D圖、第35A圖~第35D圖是顯示第10實施型態之縱型電晶體100的製造步驟的一例的垂直剖面圖。
又，如第34A圖所示，在基底基板21上形成磊晶層22。
基底基板21是與第1實施型態之基底基板11相同的基板，施行研磨處理前的厚度例如是600μm。並且，基底基板21可不包含n型摻雜劑。磊晶層22的形成步驟與第2實施型態之磊晶層22的形成步驟相同。
其次，如第34B圖所示，將磊晶層22的層22b隔著黏接層16而貼附於支撐基板15。此支撐基板15的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。黏接層16是與用於第1實施型態者相同者。
其次，如第34C圖所示，將支撐基板15所支撐之基底基板21藉由研磨處理來薄化，並進一步藉由繼續研磨處理而最終將其去除。
並且，可對此研磨處理組合蝕刻等其他處理，又，可使用研磨處理以外的方法。
其次，如第34D圖所示，對磊晶層22的層22a的底面離子佈植n型摻雜劑。
其次，如第35A圖所示，藉由下述方法來形成離子佈植層101：藉由退火處理來使已佈植於層22a之n型摻雜劑活化。此退火處理例如是在惰性氣氛下於800~1000℃、30分鐘之條件下實施。
其次，如第35B圖所示，將層22a的底面(形成離子佈植層101側的面)貼附於支撐基板102。此處， 支撐基板102的材料例如是金屬、樹脂、陶瓷等，但並不限於這些。
層22a對於支撐基板102之貼附可使用焊料(例如Au-Sn、Sn-Ag-Cu、或Si-Ge)和Ag膠、樹脂、無機材料等。
其次，如第35C圖所示，將被支撐基板102所支撐之狀態的磊晶層22由支撐基板15及黏接層16剝離後，在磊晶層22中形成閘極電極23、閘極絕緣膜24、接觸區域25、P+區域28，其後，在磊晶層22上形成源極電極26。又，在磊晶層22上可設置電極終端構造和鈍化膜。
閘極電極23、閘極絕緣膜24、接觸區域25、P+區域28、源極電極26的形成步驟分別與第2實施型態之閘極電極23、閘極絕緣膜24、接觸區域25、P+區域28、源極電極26的形成步驟相同。
其次，如第35D圖所示，準備在一邊的面具有電極104之支撐基板103，以貼合源極電極26與電極104的方式，將磊晶層22貼附於支撐基板103。然後，將支撐基板103所支撐之磊晶層22由支撐基板102剝離，在層22a的底面上形成汲極電極27。此支撐基板103的材料並不限於特定材料，但如後所述，留下支撐基板103作為縱型電晶體100的支撐基板時，較佳是熱傳導率高於β-Ga2O3的材料，即：Al等金屬；AlN、SiN、GaN等 氮化物；SiO2、Al2O3等氧化物；SiC、Si、GaAs、鑽石等。
汲極電極27的形成步驟與第1實施型態之汲極電極27的形成步驟相同。
並且，縱型電晶體100作為最終製品，可留下支撐基板103來作為其支撐基板。在此情況下，可經由支撐基板103的電極104來進行對於源極電極26之外部電源供給。又，支撐基板103具有導電性時，可經由支撐基板103及電極104對源極電極26供給外部電源。又，可由支撐基板103剝離縱型電晶體100而貼附於其他支撐基板。
(實施型態的功效)
若依據上述第1~10實施型態，則藉由薄化基底基板、去除基底基板並形成離子佈植層、或去除基底基板並貼附於高熱傳導基板，可有效地散熱。藉此，可提昇半導體元件的散熱特性。
以上，說明了本發明的實施型態，但本發明並不限於上述實施型態，在不超出發明主旨的範圍內，能夠進行各種變化實施。
例如，半導體元件並不限於上述實施型態中所揭示者，只要是一種半導體元件，其具有：包含由Ga2O3系結晶所構成之基底基板與磊晶成長於其上且由Ga2O3系結晶所構成之磊晶層之構造、或包含去除該基底基板後 形成於磊晶層中且包含高濃度摻雜劑之離子佈植層之構造，則可適用本發明。
又，在不超出發明主旨的範圍內，可任意組合上述實施型態的構成要件。
又，上述記載的實施型態並非是限定申請專利範圍之發明者。又，須注意的是，實施型態中所說明的特徵組合並不限於全部皆對於解決發明問題的手段為必須。

Claims (19)

  1. 一種半導體元件，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；磊晶層，其由Ga2O3系結晶所構成，且在前述基底基板上磊晶成長而成；及，至少一個支撐基板，其包含具有比β-Ga2O3更高的熱傳導率之材料，並隔著一個以上的電極而貼附於前述基底基板的底面或前述磊晶層的頂面。
  2. 如請求項1所述之半導體元件，其中，前述基底基板的厚度未滿10μm。
  3. 如請求項1或2所述之半導體元件，其中，前述基底基板的主面的晶面方向是(010)。
  4. 如請求項1或2所述之半導體元件，其中，該半導體元件是縱型元件，且前述基底基板和前述磊晶層成為電流路徑。
  5. 如請求項1或2所述之半導體元件，其中，該半導體元件是橫型元件，且前述基底基板不成為電流路徑。
  6. 如請求項1或2所述之半導體元件，其中，前述基底基板與前述磊晶層分別貼附於前述支撐基板。
  7. 一種半導體元件，具有：磊晶層，其包含n型摻雜劑且由Ga2O3系結晶所構成；離子佈植層，其形成於前述磊晶層的表面，且包含比前述磊晶層更高濃度的n型摻雜劑；陽極電極，其連接於前述磊晶層；陰極電極，其連接於前述離子佈植層；及，至少一個支撐基板，其包含具有比β-Ga2O3更高的熱傳導率之材料，並隔著前述陽極電極或前述陰極電極而貼附於前述磊晶層的頂面或前述離子佈植層的底面。
  8. 如請求項7所述之半導體元件，其中，前述磊晶層與前述離子佈植層分別貼附於前述支撐基板。
  9. 一種半導體元件的製造方法，包含：在由Ga2O3系結晶所構成之基底基板上，磊晶成長Ga2O3系結晶而形成磊晶層之步驟；及，將前述基底基板薄化並將其厚度作成0.05μm以上且50μm以下之步驟。
  10. 如請求項9所述之半導體元件的製造方法，其中，將前述基底基板薄化成厚度未滿10μm。
  11. 如請求項9所述之半導體元件的製造方法，其中，藉由研磨處理來薄化前述基底基板。
  12. 如請求項9或10所述之半導體元件的製造方法，其中，藉由研磨處理與前述研磨處理後的蝕刻來薄化前述基底基板。
  13. 如請求項9所述之半導體元件的製造方法，其中，前述磊晶層包含n型摻雜劑，將前述基底基板薄化而最終將其去除後，對前述基底基板先前位處之側的前述磊晶層的表面，離子佈植n型摻雜劑，而在前述表面形成離子佈植層，該離子佈植層包含比前述磊晶層更高濃度的n型摻雜劑。
  14. 如請求項9~11、13中任一項所述之半導體元件的製造方法，其中，在將前述磊晶層貼附於支撐基板上的狀態下來薄化前述基底基板。
  15. 一種半導體基板，包含：基底基板，其由Ga2O3系結晶所構成，且具有0.05μm以上且50μm以下的厚度；及支撐基板，其包含具有比β-Ga2O3更高的熱傳導率之材料，並隔著一個以上的電極而貼附於前述基底基板。
  16. 如請求項15所述之半導體基板，其中，前述基底基板的主面的晶面方向是(010)。
  17. 一種結晶積層構造體，具有：基底基板，其具有0.05μm以上且50μm以下的厚度，且由Ga2O3系結晶所構成；磊晶層，其由Ga2O3系結晶所構成，且在前述基底基板上磊晶成長而成；及，至少一個支撐基板，其包含具有比β-Ga2O3更高的熱傳導率之材料，並隔著一個以上的電極而貼附於前述基底基板的底面或前述磊晶層的頂面。
  18. 如請求項17所述之結晶積層構造體，其中，前述基底基板的厚度未滿10μm。
  19. 如請求項17或18所述之結晶積層構造體，其中，前述基底基板的主面的晶面方向是(010)。
TW104124280A 2014-07-25 2015-07-27 半導體元件及其製造方法、半導體基板、以及結晶積層構造體 TWI652816B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014152410A JP2016031953A (ja) 2014-07-25 2014-07-25 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP2014-152410 2014-07-25

Publications (2)

Publication Number Publication Date
TW201611265A TW201611265A (zh) 2016-03-16
TWI652816B true TWI652816B (zh) 2019-03-01

Family

ID=55163180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104124280A TWI652816B (zh) 2014-07-25 2015-07-27 半導體元件及其製造方法、半導體基板、以及結晶積層構造體

Country Status (6)

Country Link
US (1) US10230007B2 (zh)
JP (1) JP2016031953A (zh)
CN (1) CN106575608B (zh)
DE (1) DE112015003436T5 (zh)
TW (1) TWI652816B (zh)
WO (1) WO2016013658A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676303A (zh) * 2014-07-22 2020-01-10 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
JP6658171B2 (ja) 2016-03-22 2020-03-04 富士電機株式会社 半導体装置の製造方法
JP6845397B2 (ja) * 2016-04-28 2021-03-17 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6812758B2 (ja) 2016-11-09 2021-01-13 Tdk株式会社 ショットキーバリアダイオード及びこれを備える電子回路
CN114975302A (zh) 2016-12-27 2022-08-30 新唐科技日本株式会社 半导体装置
JP7291331B2 (ja) * 2017-02-27 2023-06-15 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
CN107039245B (zh) * 2017-04-20 2020-01-21 中国科学院微电子研究所 提高氧化镓材料导热性的方法
JP7008293B2 (ja) 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
CN107170680A (zh) * 2017-05-23 2017-09-15 中国电子科技集团公司第十三研究所 一种准垂直结构的GaN基肖特基二极管制备方法
CN110809826B (zh) * 2017-06-29 2022-10-28 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
JP7061747B2 (ja) * 2017-07-10 2022-05-02 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
CN109423690B (zh) * 2017-08-21 2022-09-16 株式会社Flosfia 用于制造结晶膜的方法
JP7179276B2 (ja) * 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
JP6933339B2 (ja) * 2017-10-18 2021-09-08 矢崎総業株式会社 半導体装置および半導体ウェーハ
US11715774B2 (en) 2018-03-28 2023-08-01 Cornell University Vertical gallium oxide (GA2O3) power FETs
US11239323B2 (en) * 2018-08-22 2022-02-01 Mitsubishi Electric Corporation Oxide semiconductor device and method for manufacturing same
CN109671612B (zh) * 2018-11-15 2020-07-03 中国科学院上海微系统与信息技术研究所 一种氧化镓半导体结构及其制备方法
JP7093953B2 (ja) * 2019-02-27 2022-07-01 株式会社デンソー 半導体装置とその製造方法
JP2021106191A (ja) * 2019-12-26 2021-07-26 株式会社ノベルクリスタルテクノロジー 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
TW202220206A (zh) * 2020-10-12 2022-05-16 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
CN112382665A (zh) * 2020-11-03 2021-02-19 广东省科学院半导体研究所 一种氧化镓基mosfet器件及其制作方法
WO2023233910A1 (ja) * 2022-05-30 2023-12-07 国立研究開発法人物質・材料研究機構 半導体装置、その用途、およびその製造方法
CN116741639A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 半导体器件的制备方法及半导体器件
CN116741634A (zh) * 2023-06-20 2023-09-12 中国科学院上海微系统与信息技术研究所 双极型功率器件及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243277A (ja) * 1992-02-28 1993-09-21 Toshiba Corp 半導体装置の製造方法
JPH06155284A (ja) 1992-11-25 1994-06-03 Shin Etsu Chem Co Ltd ウエーハ基板片面研摩方法
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4336071B2 (ja) 2001-11-08 2009-09-30 古河電気工業株式会社 放熱性に優れた半導体装置
JP2005129825A (ja) 2003-10-27 2005-05-19 Sumitomo Chemical Co Ltd 化合物半導体基板の製造方法
JP2006203071A (ja) 2005-01-21 2006-08-03 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体単結晶基板
JP2007096090A (ja) 2005-09-29 2007-04-12 Sanyo Electric Co Ltd 半導体発光素子及び半導体発光素子の製造方法
JP5027573B2 (ja) 2006-07-06 2012-09-19 株式会社小松製作所 温度センサおよび温調装置
JP2009076694A (ja) 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
JP2010126372A (ja) * 2008-11-25 2010-06-10 Hitachi Cable Ltd 発光素子用エピタキシャルウェハおよびその製造方法
JP5555430B2 (ja) 2009-01-28 2014-07-23 新日本無線株式会社 半導体装置の製造方法
JP5545000B2 (ja) 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
CN102347434B (zh) * 2010-08-03 2014-12-10 上海蓝光科技有限公司 倒装结构的发光二极管芯片及制作方法
EP2765610B1 (en) * 2011-09-08 2018-12-26 Tamura Corporation Ga2o3 semiconductor element
JP5745073B2 (ja) * 2011-09-08 2015-07-08 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶体のドナー濃度制御方法
CN107653490A (zh) * 2011-09-08 2018-02-02 株式会社田村制作所 晶体层叠结构体
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP5750382B2 (ja) 2012-02-15 2015-07-22 シャープ株式会社 窒化物半導体装置
EP2927934B1 (en) * 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device

Also Published As

Publication number Publication date
US20170213918A1 (en) 2017-07-27
CN106575608A (zh) 2017-04-19
CN106575608B (zh) 2020-11-17
DE112015003436T5 (de) 2017-05-04
JP2016031953A (ja) 2016-03-07
WO2016013658A1 (ja) 2016-01-28
US10230007B2 (en) 2019-03-12
TW201611265A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
TWI652816B (zh) 半導體元件及其製造方法、半導體基板、以及結晶積層構造體
KR102403038B1 (ko) 가공된 기판과 통합된 전자 전력 디바이스
US20210359087A1 (en) Method for Forming a Semiconductor Device and a Semiconductor Device
US10777644B2 (en) Heterojunction devices and methods for fabricating the same
US9685513B2 (en) Semiconductor structure or device integrated with diamond
US9997359B2 (en) Semiconductor device with rear-side insert structure
JP2019012836A (ja) 半導体素子
US20090078943A1 (en) Nitride semiconductor device and manufacturing method thereof
US9922838B2 (en) Selective, electrochemical etching of a semiconductor
TW202118064A (zh) 複合半導體裝置電場之改變
US20220157943A1 (en) Semiconductor substrate, semiconductor device, and manufacturing methods of the same
US20120181550A1 (en) Compound semiconductor substrate and manufacturing method of the same
JP2018522415A (ja) 半導体デバイス性能を向上するための結晶整合層を含有するタ層構造
KR20200092381A (ko) 가공된 기판 상의 집적된 디바이스를 위한 시스템 및 방법
JP2004022878A (ja) 半導体装置およびその製造方法
TW202025493A (zh) 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
JP2016197737A (ja) 半導体素子及びその製造方法、並びに結晶積層構造体
TW201413783A (zh) 碳化矽紋層
CN216719954U (zh) 电子器件和用于制造电子器件的系统
WO2014022722A2 (en) Epitaxial growth on thin lamina
JP2019186316A (ja) トランジスタの製造方法
CN116314349A (zh) 具有P型二维材料插层的GaN基功率肖特基二极管及制备工艺
JPWO2018055838A1 (ja) 半導体素子の製造方法及び半導体基板
KR20180062924A (ko) 반도체 소자의 제조 방법
JP2017135171A (ja) 半導体基板及びその製造方法